CN113629138A - 半导体结构、晶体管器件、及形成半导体结构的方法 - Google Patents

半导体结构、晶体管器件、及形成半导体结构的方法 Download PDF

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柳瑞兴
王培伦
李佳叡
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Abstract

本发明描述了一种半导体结构，该半导体结构包括沟道区域、与沟道区域相邻的源极区域、漏极区域、与漏极区域相邻的漂移区域以及双栅极结构。双栅极结构包括位于沟道区域的一部分和漂移区域的一部分上方的第一栅极结构。双栅极结构还包括位于漂移区域上方的第二栅极结构。本发明实施例还涉及晶体管器件、及形成半导体结构的方法。

Description

半导体结构、晶体管器件、及形成半导体结构的方法
技术领域
本发明的实施例涉及半导体结构、晶体管器件、及形成半导体结构的方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、高性能和低成本的需求日益增大。为满足这些需求，半导体行业不断缩小半导体器件的尺寸。已经开发了Fin型场效应晶体管(finFET)以减少器件占用面积并提高器件性能。FinFET是形成在鳍上的FET，该鳍相对于晶圆的平面表面竖直定向。
发明内容
本发明的一种实施例提供一种半导体结构，半导体结构包括：沟道区域；源极区域，源极区域与所述沟道区域相邻；漏极区域；漂移区域，漂移区域与所述漏极区域相邻；以及双栅极结构，所述双栅极结构包括第一栅极结构和第二栅极结构，第一栅极结构位于所述沟道区域的一部分和所述漂移区域的一部分上方；第二栅极结构位于所述漂移区域上方。
本发明的另一实施例提供一种晶体管器件，晶体管器件包括：源极区域；漏极区域；沟道区域，沟道区域介于所述源极区域和所述漏极区域之间；漂移区域，漂移区域介于所述漏极区域和所述沟道区域之间；栅极介电层，栅极介电层与所述沟道区域和所述漂移区域接触；以及双栅极结构，双栅极结构位于所述栅极介电层上方，所述双栅极结构包括第一栅极结构和第二栅极结构，第一栅极结构位于所述沟道区域和所述漂移区域上方，所述第一栅极结构包括第一栅极长度，第二栅极结构位于所述漂移区域上方，所述第二栅极结构包括第二栅极长度。
本发明的又一实施例提供一种形成半导体结构的方法，所述方法包括：在衬底中形成沟道区域和漂移区域；在所述沟道区域、所述漂移区域和所述衬底的顶面上沉积栅极介电层；在所述栅极介电层上沉积栅极材料；蚀刻所述栅极材料以形成双栅极结构，双栅极结构包括第一栅极结构和第二栅极结构，第一栅极结构位于所述沟道区域和所述漂移区域上方，其中，所述第一栅极结构包括第一栅极长度，第二栅极结构位于所述漂移区域上方，其中，所述第二栅极结构包括第二栅极长度；蚀刻所述栅极介电层；在所述双栅极结构的外侧壁上形成外部间隔件；以及形成与所述第一栅极结构和第二栅极结构接触的内部间隔件。
附图说明
当结合附图进行阅读时，可以最佳地理解本发明的各个方面。值得注意的是，根据工业中的标准实践，各种部件没有被按比例绘制，实际上，为了清楚地讨论，各种部件的尺寸可以任意增加或减少。
图1是根据一些实施例的半导体结构的等距视图。
图2是示出根据一些实施例的用于形成具有双栅极结构的半导体器件的方法的流程图。
图3至图16示出根据一些实施例的各种半导体器件的截面图。
现在将参考附图描述图示的实施例。在附图中，相同的附图标记通常表示在功能上相似和/或结构上类似的元件。
具体实施方式
以下公开提供多种不同实施例或示例，以实现发明所提供的不同主题。下面描述组件和布置的具体示例以简化本发明。当然，这些只是示例，而非限制性的。例如，在下面的描述中，在第二部件上方形成第一部件可以包括其中第一和第二部件直接接触形成的实施例，并且还可以包括在第一和第二部件之间设置附加部件的实施例，使得第一和第二部件不直接接触。另外，本发明可以在各种示例中重复附图标记和/或字母。这种重复本身并不决定讨论的各种实施例和/或配置之间的关系。
在本文中，为便于描述，可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等空间关系术语，以描述如图所示一个元件或部件与另一元件或部件的关系。除了附图中描绘的取向之外，空间关系术语旨在包括器件在使用中或操作中的不同取向。装置可以以其他方式定位(旋转90度或在其他方位)，并且本文使用的空间关系描述符同样可以相应地解释。
如本文所用的术语“标称”是指组件或工艺操作的期望或目标特征值或参数，其在产品或工艺的设计阶段中与期望值以上和/或以下的值的范围一起设置。值的范围通常源于制造工艺的轻微变化或容差。
在一些实施例中，词语“约”和“基本”可以指示给定量在5％以内变化的值(例如，值的±1％、±2％、±3％、±4％、±5％)。这些值仅仅是示例，而非限制性的。词语“约”和“基本”可以指根据本文的教导，由本领域的技术人员解释的数值百分比。
本发明提供了形成包含双栅极结构的金属氧化物半导体FET(MOSFET)器件的方法。本发明可以应用于合适的半导体结构，诸如平面FET和鳍式FET(finFET)器件。术语“finFET”是指在相对于晶圆的平面表面竖直定向的鳍上方形成的FET。如本文所使用的，词语“竖直”是指标称垂直于衬底的表面。该方法也可以应用于形成任何合适的半导体结构，诸如水平和竖直全环栅FET(GAAFET)。在一些实施例中，本发明可以应用于任意合适的技术节点，诸如65nm技术节点、55nm技术节点、40nm技术节点和其他合适的技术节点。
尽管实现了各种增强技术，诸如用于增强静电控制、通过应变沟道增强传输以及改善的掺杂剂激活的新型器件架构，但是基于硅的晶体管的性能和可扩展性达到了根本限制。随着器件尺寸缩小以实现更高的封装密度，缩小基于硅的晶体管一直是一个挑战。已经开发了各种器件来减小器件占用面积并提高器件性能。例如，开发了金属氧化物半导体FET(MOSFET)和finFET。在MOSFET和finFET器件中，栅极端子放置在沟道区域上方，并且介于源极和漏极端子之间，用于切换器件的ON和OFF状态。增加栅极长度可以改善对沟道区域的控制，防止源极/漏极穿通，并提高器件鲁棒性和可靠性。然而，增加栅极长度也可以导致高寄生栅极电容和高频应用中的性能差。例如，较高的寄生栅极电容可以导致更长的充电/放电时间，这可能导致更长的ON/OFF切换时间。
本发明中的各种实施例描述了用于形成具有在源极/漏极区域之间形成的双栅极结构的半导体晶体管器件的方法。第一栅极结构可以形成在沟道区域上方，用于控制晶体管器件的ON/OFF状态。可以在位于沟道区域和漏极区域之间的漂移区域上方形成第二栅极结构。第二栅极结构可以与第一栅极结构电分离。在器件操作期间，第一和第二栅极结构可以在不同的电压电平下偏置。与单个栅极结构相比，双栅极结构可以提供如下益处：(i)寄生电容减少，这又可以在切换ON和OFF状态时减少栅极电荷；(ii)自对准源极/漏极形成，无需添加附加制造步骤；(iii)不需要附加掩蔽层。在一些实施例中，实施代替单个栅极结构形成双栅极结构可以实现减少约20％至约50％的寄生电容。
图1是根据本发明的一些实施例的半导体结构100的等距视图。半导体结构100包括形成在衬底101上的单个栅极结构。在一些实施例中，半导体结构100包括平面半导体器件。诸如源极/漏极接触件、功函数层、蚀刻停止层和任何合适的结构的附加结构可以包括在半导体结构100中，为简单起见，在图1中未示出。
根据一些实施例，图1的衬底101可以是硅衬底。在一些实施例中，衬底101可以是(i)另一半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓(GaAsp)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)和/或锑化铟；(iii)包括SiGe的合金半导体；或(iv)其组合。在一些实施例中，衬底101可以是绝缘体上硅(SOI)。在一些实施例中，衬底101可以是外延材料。
可以使用合适的注入工艺来在衬底101中形成沟道区域104。可以在衬底101上形成图案化的掩蔽层(例如，光刻胶材料)，并且离子注入工艺可以用于掺杂衬底101的被图案化的掩蔽层暴露的区域。在一些实施例中，沟道区域104可以用p型掺杂剂掺杂。例如，通过离子注入工艺注入衬底101的p型掺杂剂可以包括硼、铝、镓、铟或其他p型受体材料。在一些实施例中，可以注入n型掺杂剂以形成沟道区域101。例如，可以使用n型掺杂剂，诸如砷、磷和锑。
可以与沟道区域104相邻地形成漂移区域106。在一些实施例中，漂移区域106可以是沟道区域104和漏极区域112之间的低掺杂浓度区域。在一些实施例中，漂移区域106和沟道区域104可以使用相同类型的掺杂剂掺杂。例如，沟道区域104和漂移区域106可以用n型或p型掺杂剂掺杂。在一些实施例中，沟道区域104和漂移区域106可以使用不同类型的掺杂剂掺杂(例如，用n型和p型掺杂剂掺杂)。
隔离结构108可以是介电材料，诸如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k介电材料、其他合适的绝缘材料及其组合。在一些实施例中，隔离结构108可以是浅沟槽隔离(STI)结构，并且可以通过在衬底101中蚀刻沟槽形成。可以用绝缘材料填充沟槽，然后进行化学机械抛光(CMP)和回蚀刻工艺。用于隔离结构108的其他制造技术是可能的。隔离结构108可以包括多层结构，诸如具有一个或多个衬层的结构。隔离结构108也可以通过使用多步沉积和处理工艺沉积增强的间隙填充层来形成，以消除间隙填充材料中的空隙和缝隙。
可以使用自对准离子注入工艺形成源极区域110和漏极区域112。在一些实施例中，漂移区域106的掺杂剂浓度可以低于沟道区域104或漏极区域112的掺杂剂浓度。块状区域116也可以形成在沟道区域104中并邻接源极区域112中。在一些实施例中，块状区域110可以由本征材料或掺杂有p型或n型掺杂剂的半导体材料形成。
可以在衬底101上以及沟道区域104和漂移区域106上方形成栅极结构。根据一些实施例，栅极结构可以包括栅极介电层120和栅电极122。栅极结构可以包括附加结构，诸如功函数层、阻挡层、其他合适的结构，为简单起见，在图2中未示出。栅极介电层120可以使用高k材料(例如，具有大于约3.9的介电常数的介电材料)形成。在一些实施例中，栅极结构使用多晶硅作为栅电极122。尽管栅极结构可以使用多晶硅或非晶硅用于栅电极122，但是栅极结构可以是牺牲栅极结构，诸如在金属栅极结构的替换栅极工艺中形成的栅极结构。间隔件124可以形成在栅极介电层120和栅电极122的侧壁上。在一些实施例中，可以使用诸如氧化硅、氮化硅、任何合适的介电材料或其组合的介电材料形成间隔件124。
半导体器件结构100可以包括附加处理以形成各种部件，诸如轻掺杂漏极(LDD)区域和接触结构。术语“LDD区域”用于描述设置在晶体管的沟道区域和晶体管的源极/漏极区域中的至少一个之间的轻掺杂区域。可以通过诸如离子注入工艺的掺杂来形成LDD区域。
图2是根据一些实施例的用于形成具有双栅极结构的半导体器件的方法200的流程图。出于说明性目的，参考图3至图16中所示的示例制造工艺来描述图2中所示的操作。可以以不同的顺序执行操作或者不根据具体应用执行。方法200可以不产生完整的半导体器件。因此，可以在方法200之前、期间和之后提供附加工艺，并且本文可以简要描述一些其他工艺。
参考图2，根据一些实施例，在操作210中，在衬底上形成沟道区域和漂移区域。如图3所示，沟道区域204和漂移区域206形成在衬底202中。在一些实施例中，衬底202可以是晶圆并且使用合适的材料形成，诸如元素半导体、化合物半导体、合金半导体和任何合适的材料。在一些实施例中，衬底202可以类似于图1中所示的衬底101。
可以使用合适的注入工艺在衬底202中形成沟道区域204。可以在衬底202上形成图案化的掩蔽层(例如，光刻胶材料)，并且离子注入工艺可以用于掺杂衬底202的由图案化的掩蔽层暴露的区域。在一些实施例中，沟道区域204可以掺杂有p型掺杂剂。例如，通过离子注入工艺注入衬底202的p型掺杂剂可以包括硼、铝、镓、铟或其他p型受体材料。在一些实施例中，可以注入n型掺杂剂以形成沟道区域204。例如，可以使用n型掺杂剂，诸如砷、磷和锑。
可以与沟道区域204相邻地形成漂移区域206。在一些实施例中，漂移区域206可以是沟道区域204和之后形成的漏极区域之间的低掺杂浓度区域。漂移区域可以用于提供高器件击穿电压并防止热载流子注入(HCI)。在一些实施例中，漂移区域206可以使用与沟道区域204相同类型的掺杂剂掺杂。例如，沟道区域204和漂移区域206两者可以掺杂有n型或p型掺杂剂。在一些实施例中，沟道区域204和漂移区域206可以使用不同类型的掺杂剂掺杂。在一些实施例中，漂移区域206的掺杂剂浓度可以低于沟道区域204或之后形成的漏极区域的掺杂剂浓度。
参考图2，在操作220中，根据一些实施例，在衬底上沉积硅栅极材料。在一些实施例中，在形成硅栅极材料之前，可以在衬底上沉积栅极介电材料。如图4所示，栅极介电材料401可以沉积在衬底202、沟道区域204和漂移区域206上。可以在栅极介电材料401上形成硅栅极材料404。
栅极介电材料401可以使用高k介电材料(例如，具有大于约3.9的介电常数的材料)形成。栅极介电材料401可以包括：(i)一层氧化硅、氮化硅和/或氮氧化硅；(ii)高k介电材料，诸如氧化铪(HFO2)、氧化钛(TiO2)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)和硅酸锆(ZrSiO2)；(iii)高k介电材料，具有锂(Li)、铍(Be)、镁(Mg)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、Gd、铽(Tb)、Dy、钬(Ho)、铥(Tm)、镱(Yb)、镥(Lu)；或(v)其组合。栅极介电材料401可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、溅射、电子束蒸发或任何其他合适的沉积工艺形成。
硅栅极材料404可以沉积在栅极介电材料401的顶面上。在一些实施例中，硅栅极材料404可以使用多晶硅硅氧烷、单晶硅或任何合适的材料形成。在一些实施例中，硅栅极材料404可以使用非晶硅材料形成。可以使用CVD、PVD、溅射、电子束蒸发、任何合适的沉积方法和/或其组合沉积硅栅极材料404。在一些实施例中，硅栅极材料404可以使用类似于图1中的衬底101的材料形成。
参考图2，在操作230中，根据一些实施例，蚀刻硅栅极材料以形成包括第一栅极结构和第二栅极结构的双栅极结构。如图5所示，在图案化工艺之后，在栅极介电材料401上形成包括第一栅极结构504和第二栅极结构506的双栅极结构501。在一些实施例中，图案化工艺可以包括在硅栅极材料404上方形成光刻胶层，将光刻胶暴露于图案，执行曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。然后，掩蔽元件可以用于保护硅栅极材料404的区域，而一个或多个蚀刻工艺可以用于去除硅栅极材料404的暴露部分，直到暴露下面的栅极介电材料401。在形成双栅极结构之后，可以使用合适的去除工艺(例如，蚀刻工艺)去除掩蔽元件。在一些实施例中，在第一和第二栅极结构504和506的外侧壁之间测量的双栅极结构的总栅极长度L可以在约0.1μm和约3.5μm之间。例如，总栅极长度L可以在约0.1μm和约1μm之间，约1μm和约2μm之间，约2μm和约3.5μm之间，或任何合适的尺寸。在一些实施例中，第一栅极结构504可以具有在约0.1μm和约2μm之间的第一栅极长度L1。在一些实施例中，第二栅极结构506可以具有约0.02μm至约1μm之间的第二栅极长度L2。在一些实施例中，第二栅极长度L2与第一栅极长度L1的比率A可以在约0.1和约0.6之间。低于0.1的比率A可以导致第二栅极结构由于其短栅极长度而对器件操作具有最小影响。高于0.6的比率A可以导致较大的器件尺寸，这会导致器件密度降低。在一些实施例中，第二栅极长度L2可以大于栅极长度L1。在一些实施例中，第一和第二栅极结构504和506之间的间隔L3可以在约50nm和约200nm之间。具有低于约50nm的间隔L3可以导致较高的栅极-栅极电容，并导致栅极之间的不期望的干扰。另一方面，具有大于约200nm的间隔L3可以导致较大的器件尺寸。第一栅极结构504可以重叠沟道区域204和漂移区域206两者的一部分。在一些实施例中，第一栅极结构504可以以介于约0.1μm和约0.3μm之间的距离D1重叠沟道区域204。在一些实施例中，距离D1与第一栅极长度L1的比率B可以在约0.2和约0.9之间。例如，比率B可以在约0.2和约0.4之间，约0.4至约0.6之间，约0.6至约0.9之间，或任何合适的比例值。在一些实施例中，第一栅极504可以以介于约0.05μm和约0.3μm之间的距离D2重叠漂移区域206。距离D2与第一栅极长度L1的比率C可以在约0.2和0.6之间。在一些实施例中，比率C可以在约0.2和约0.3之间，约0.3和约0.4之间，约0.4和约0.5之间，约0.5和约0.6之间，或任何合适的比例值。可以基于期望的器件功能来选择比率B和C，诸如阈值电压、截止电流、导通电流和其他合适的功能。在一些实施例中，第二栅极结构506可以完全或部分地形成在漂移区域206上。
参考图2，在操作240中，根据一些实施例，蚀刻栅极介电材料，并且在双栅极结构上沉积间隔件。如图6所示，蚀刻栅极介电材料401以形成栅极介电层601。一个或多个蚀刻工艺可以用于去除栅极介电材料401的一部分以形成位于双栅极结构下方的栅极介电层601。例如，使用第一栅极结构504和第二栅极结构506作为掩蔽层，可以使用干等离子体蚀刻工艺或湿化学蚀刻工艺来去除栅极介电材料401的暴露部分。在一些实施例中，栅极介电材料401的介于第一栅极结构504和第二栅极结构506之间的部分可以使用掩蔽元件(例如，光刻胶)来保护，并且在一个或多个蚀刻工艺之后保持完整，如图6所示。替代地，栅极介电材料401的形成在第一栅极结构504和第二栅极结构506之间的部分暴露并且可以在蚀刻工艺期间去除，如图7所示。
可以沉积介电材料以形成内部间隔件602和外部间隔件604。内部间隔件602可以形成在栅极介电材料401上以及在第一栅极结构504和第二栅极结构506之间。外部间隔件604可以形成在第一和第二栅极结构504和506的外侧壁上。外部间隔件604也可以形成为与沟道区域204和漂移区域206直接接触。图6示出栅极介电材料401保留在第一和第二栅极结构504和506之间的配置。在这种配置中，内部间隔件602的形成可以包括在第一栅极结构504和第二栅极结构506的内侧壁上、以及在上述栅极结构之间的栅极介电材料401的顶面的部分上沉积介电材料。图7示出从第一和第二栅极结构504和506之间去除栅极介电材料401的配置。在这种配置中，内部间隔件602的形成可以包括在第一栅极结构504和第二栅极结构506的内侧壁上、以及在漂移区域206的顶面上沉积介电材料。在图6和图7中所示的两种配置中，内部间隔件602可以具有非平面顶面。例如，如图6和图7所示，内部间隔件602的顶面可以具有凹形顶面。在一些实施例中，内部间隔件602的顶面可以基本为平面(未在图6或图7中示出)。
内部间隔件602和外部间隔件604可以使用沉积工艺形成，然后执行一个或多个蚀刻或平坦化工艺。例如，介电材料的毯式层可以沉积在沟道区域204、漂移区域206的暴露表面以及第一和第二栅极结构504和506的侧壁和顶面上。介电材料填充介于第一和第二栅极结构504和506之间的间隙以形成内部间隔件602。在一些实施例中，可以使用ALD、CVD、PVD、溅射、电子束蒸发、旋涂应用、任何合适的沉积方法和/或其组合来沉积介电材料的毯式层。一个或多个蚀刻工艺可以从沟道区域204和漂移区域206的顶面去除介电材料的毯式层的一部分，以形成外部间隔件604。在一些实施例中，内部间隔件602和外部间隔件604可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、任何合适的介电材料和/或其组合。在一些实施例中，可以使用任何合适的低k介电材料(例如，具有低于约3.9的介电常数的材料)形成内部间隔件602和外部间隔件604。在形成内部间隔件602和外部间隔件604之后，可以应用平坦化工艺。例如，可以应用化学机械抛光(CMP)工艺，使得第一栅极结构504和第二栅极结构506的顶面暴露。
参考图2，在操作250中，根据一些实施例，形成自对准源极和漏极区域。如图8所示，源极区域802和漏极区域806可以分别形成在沟道区域204和漂移区域206中。在一些实施例中，块状区域804也可以形成在沟道区域204并邻接源极区域802中。在一些实施例中，块状区域804可以是本征材料或掺杂有p型或n型掺杂剂。源极区域802和漏极区域806可以使用自对准离子注入工艺形成。例如，可以实施离子注入工艺801以将n型或p型离子注入图6所示的半导体结构的沟道区域204和漂移区域206的暴露表面中。离子注入工艺801也可以应用于图7所示的半导体结构。源极和漏极区域是自对准的，因为第一和第二栅极结构504和506、内部间隔件602和外部间隔件604在离子注入工艺期间提供下面的结构和离子轰击之间的物理阻挡，使得源极和漏极区域邻接外部间隔件604。例如，源极区域802可以形成为邻接外部间隔件604并形成在沟道区域204的不受外部间隔件604保护的区域中。类似地，漏极区域806可以形成为邻接相反的外部间隔件604并形成在漂移区域206的不受相反的外部间隔件604保护的区域中。在一些实施例中，源极区域802可以使用与沟道区域204类型不同的掺杂剂来掺杂。在一些实施例中，源极区域802的掺杂剂浓度可以与沟道区域204的掺杂剂浓度不同。在一些实施例中，漏极区域806可以掺杂有与漂移区域206类型相似的掺杂剂。在一些实施例中，漏极区域806的掺杂剂浓度可以大于漂移区域206的掺杂剂浓度。在一些实施例中，漂移区域206可以具有约1×1015cm-3和约1×1017cm-3之间的掺杂剂浓度。
参考图2，在操作260中，根据一些实施例，在第一栅极结构和/或第二栅极结构上执行可选的栅极替换工艺。可以应用可选的栅极替换工艺以用金属栅极结构替换第一栅极结构、第二栅极结构或两者。图9示出使用金属层的堆叠件形成的第一栅极结构和使用硅材料形成的第二栅极结构。图10示出使用硅材料形成的第一栅极结构和使用金属层的堆叠件形成的第二栅极结构。图11示出使用金属层的堆叠件形成的第一和第二栅极结构中的每一个。
如图9所示，可以实施栅极替换工艺以用金属栅极堆叠件901替换第一栅极结构504。在一些实施例中，栅极替换工艺可以开始于使用合适的蚀刻工艺去除第一栅极结构504。例如，等离子体蚀刻工艺可以用于去除使用硅形成的第一栅极结构504。等离子体蚀刻工艺可以在化学蚀刻室中执行，并使用前体，诸如六氟化硫、四氟化碳、氧或任何合适的前体及其组合。可以形成金属栅极堆叠件901代替第一栅极结构504。在一些实施例中，金属栅极堆叠件901可以包括层902和金属栅电极904。层902可以包括单层或多层结构，诸如具有所选功函数的金属层、衬层、润湿层、粘附层、金属合金、金属硅化物和任何合适层的各种组合。在一些实施例中，层902可以使用合适的材料形成，诸如钛银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锌、钌、钼、氮化钨、铜、钨、钴、镍、任何合适的材料及其组合。在一些实施例中，层902可以包括用于n型器件的合适的金属材料或用于p型器件的另一合适的金属材料。在一些实施例中，可以在栅电极904和栅极介电层601之间形成阻挡层、衬层和其他合适的层，并且为了简化描述，在图9-图11中未示出。可以在层902上沉积金属栅电极904。在一些实施例中，金属栅电极904可以包括合适的金属或金属合金，诸如钨、钴、铝、钌、铜、银、任何合适的金属材料及其组合。可以执行平坦化工艺(例如，CMP工艺)以去除金属栅电极904的多余导电材料，以平坦化外部间隔件604、第二栅极结构506、层902和金属栅电极904的顶面。在一些实施例中，执行平坦化工艺之后，内部间隔件602的顶面可以保持为凹形。在一些实施例中，内部间隔件602的顶面也可以与金属栅电极904和第二栅极结构506的顶面基本共面。
如图10所示，可以实施栅极替换工艺以用金属栅极堆叠件1001替换第二栅极结构506。类似于图9中描述的金属栅极堆叠件901，金属栅极堆叠件1001可以包括层1002和金属栅电极1004。层1002可以类似于层902。例如，层902可以包括金属功函数层。在一些实施例中，金属栅电极1004可以类似于金属栅电极904，并且为了简单起见，这里没有详细描述。在一些实施例中，可以应用平坦化工艺，使得第一栅极结构504和金属栅极堆叠件1001的顶面可以基本共面。
如图11所示，可以实施栅极替换工艺以分别用金属栅极堆叠件1101和1105替换第一栅极结构504和第二栅极结构506。类似于图9中描述的金属栅极堆叠件901，金属栅极堆叠件1101可以包括层1102和金属栅电极1104，其分别类似于层902和金属栅电极904。类似地，金属栅极堆叠件1105可以类似于图10中描述的金属栅极堆叠件1001。例如，层1106和金属栅电极1108可以分别类似于层1002和金属栅电极1004。在一些实施例中，可以应用平坦化工艺，使得金属堆叠件1101和1105的顶面可以基本共面。
参考图2，在操作270中，根据一些实施例，形成互连结构。如图12所示，包括通孔1203和导线1205的互连结构分别沉积在介电层1202和1204中。通孔1203和导线1205可以是后段制程(BEOL)结构的组件。介电层1202和1204可以是形成在晶体管器件上方的层间介电(ILD)层。在一些实施例中，可以使用氧化硅形成介电层1202和1204，并且可以使用CVD、PVD、溅射、任何合适的沉积工艺和/或其组合来沉积。在一些实施例中，可以使用任何合适的低k介电材料来形成介电层1202和1204。通孔1203可以用于建立与下面的半导体晶体管的各个端子的电连接。例如，通孔1203可以电连接到第一金属栅电极1104、第二金属栅电极1108、源极区域802、块状区域804和漂移区域806。导线1205可以在通孔1203之间提供电连接。在一些实施例中，可以使用导电材料(诸如铜、钴、铝、钨、钌、任何合适的导电材料和其组合)形成通孔1203和1205。在一些实施例中，可以使用镶嵌或双镶嵌工艺形成通孔1203和导线1205。
图13-图16示出根据一些实施例的包括气隙结构的双栅极结构。可以在双栅极结构的第一和第二栅极结构之间形成一个或多个气隙以减少寄生电容。在图13-图16和图3-图12中，类似元件可以使用类似的组成和沉积工艺形成，并且为简单起见，可用同样的附图标记标注。气隙可以用一种或多种类型的惰性气体填充。在一些实施例中，气隙可以填充有氧、氮、任何合适类型的气体和/或其组合。因此，气隙具有约1的介电常数，其低于各种介电材料，诸如氧化硅和氮化硅。在双栅极结构配置中将气隙包括在介电内部间隔件中，可以提供具有比仅使用介电材料形成的内部间隔件低的平均介电常数的内部间隔件。
如图13所示，根据一些实施例，在第一和第二金属栅极结构之间形成气隙。可以在第一金属栅极结构1101和第二金属栅极结构1105之间形成气隙1302。如图11所示，第一金属栅极结构可以包括层1102和金属栅电极1104，并且第二金属栅极结构可以包括层1106和金属栅电极1108。气隙1302可以形成在内部间隔件602内，并且可以包括任何合适类型的气体。可以在沉积形成内部间隔件602和外部间隔件604的介电材料期间，诸如在图6中描述的沉积工艺期间，形成气隙1302。例如，可以使用PVD工艺在第一和第二栅极结构之间的开口中沉积毯式介电材料。在沉积工艺期间，毯式介电材料可以汇聚在开口的顶部，因此可以将气团封闭在形成内部间隔件602的介电材料内。
图14示出根据一些实施例的具有双硅栅极结构和一个或多个气隙的晶体管器件。第一和第二栅极结构1404和1408可以使用硅材料形成，诸如多晶硅、非晶硅和晶体硅。在一些实施例中，第一栅极结构1404和第二栅极结构1408可以类似于图5中描述的第一栅极结构504和第二栅极结构506，并且为了简单起见在此不进行详细描述。
图15示出根据一些实施例的具有包括第一和第二栅极结构的双栅极结构的晶体管器件。根据一些实施例，双栅极结构可以包括形成在沟道区域上方的金属栅极结构和形成在漂移区域上方的硅栅极结构。如图15所示，第一栅极结构可以是包括形成在沟道区域204上方的层1502和金属栅电极1504的金属栅极结构1501。第二栅极结构可以是形成在漂移区域206上方的硅栅极结构1508。金属栅极结构1501和硅栅极结构1508可以分别类似于图11中的第一栅极结构1101和图5中的第二栅极结构506，并且为了简单起见在本文中不进行详细描述。可以在金属栅极结构1501和硅栅极结构1504之间形成一个或多个气隙1302。
图16示出根据一些实施例的具有包括第一和第二栅极结构的双栅极结构的晶体管器件。根据一些实施例，双栅极结构可以包括形成在沟道区域上方的硅栅极结构和形成在漂移区域上方的金属栅极结构。如图16所示，第一栅极结构可以是形成在沟道区域204的一部分和漂移区域206的一部分上方的硅栅极结构1604。硅栅极结构1604可以类似于图5中描述的第一栅极结构504。第二栅极结构可以是包括层1606和金属栅电极1608的金属栅极结构1605。金属栅极结构1605可以类似于图11中描述的金属栅极结构1105。可以在硅栅极结构1604和金属栅极结构1605之间形成一个或多个气隙1302。
本发明中的各种实施例描述了用于形成具有形成在源极/漏极区域之间的双栅极结构的半导体晶体管器件的方法。第一栅极结构可以形成在沟道区域上方，用于控制晶体管器件的ON/OFF状态。第一栅极结构也可以形成在漂移区域的位于沟道区域和漏极区域之间的部分上方。可以在漂移区域上方形成第二栅极结构。第二栅极结构可以与第一栅极结构电分离。可以在第一栅极结构和第二栅极结构之间形成一个或多个气隙结构，以进一步减少寄生电容并改善器件性能。
在一些实施例中，一方面本发明提供一种半导体结构，半导体结构包括沟道区域、与沟道区域相邻的源极区域、漏极区域、与漏极区域相邻的漂移区域以及双栅极结构。双栅极结构包括位于沟道区域的一部分和漂移区域的一部分上方的第一栅极结构。双栅极结构还包括位于漂移区域上方的第二栅极结构。在一些实施例中，半导体结构还包括与所述第一栅极结构和所述第二栅极结构接触的内部间隔件。在一些实施例中，所述内部间隔件包括气隙。在一些实施例中，所述内部间隔件包括非平面顶面。在一些实施例中，所述内部间隔件与所述漂移区域接触。在一些实施例中，半导体结构还包括与所述第一栅极结构和所述第二栅极结构接触的栅极介电层。在一些实施例中，半导体结构还包括与所述栅极介电层的顶面接触并形成在所述第一栅极结构和所述第二栅极结构之间的内部间隔件。在一些实施例中，半导体结构还包括：第一外部间隔件，位于所述沟道区域上和所述第一栅极结构的侧壁上；以及第二外部间隔件，位于所述漂移区域上和所述第二栅极结构的侧壁上。在一些实施例中，所述源极区域邻接所述第一外部间隔件，并且所述漏极区域邻接所述第二外部间隔件。在一些实施例中，所述第一栅极结构和所述第二栅极结构分别包括第一栅极长度和第二栅极长度，并且所述第二栅极长度与所述第一栅极长度之比在0.1和0.6之间。
在一些实施例中，另一发面本发明提供一种晶体管器件，晶体管器件包括源极区域、漏极区域、介于源极区域和漏极区域之间的沟道区域以及介于漏极区域和沟道区域之间的漂移区域。晶体管器件还包括与沟道区域和漂移区域接触的栅极介电层。晶体管器件还包括位于栅极介电层上方的双栅极结构。双栅极结构包括位于沟道区域和漂移区域上方的第一栅极结构，其中，第一栅极结构具有第一栅极长度。双栅极结构还包括位于漂移区域上方的第二栅极结构，其中，第二栅极结构具有第二栅极长度。在一些实施例中，所述第一栅极长度大于所述第二栅极长度。在一些实施例中，所述第二栅极长度与所述第一栅极长度之比在0.1和0.6之间。在一些实施例中，晶体管器件还包括与所述第一栅极结构和所述第二栅极结构的侧壁接触的间隔件。在一些实施例中，所述间隔件包括气隙。
在一些实施例中，又一方面本发明提供一种形成半导体结构的方法，该方法包括在衬底中形成沟道区域和漂移区域。该方法还包括在沟道区域、漂移区域和衬底的顶面上沉积栅极介电层。该方法还包括在栅极介电层上沉积栅极材料并蚀刻栅极材料以形成双栅极结构。双栅极结构包括位于沟道区域和漂移区域上方的第一栅极结构。第一栅极结构具有第一栅极长度。双栅极结构还包括位于漂移区域上方的第二栅极结构。第二栅极结构具有第二栅极长度。该方法还包括蚀刻栅极介电层并在双栅极结构的外侧壁上形成外部间隔件。该方法还包括形成与第一和第二栅极结构接触的内部间隔件。在一些实施例中，形成内部间隔件包括：在所述第一和所述第二栅极结构之间的开口中沉积介电材料；将所述介电材料汇聚在所述开口的顶部处；以及将气团封闭在所述第一栅极结构和所述第二栅极结构之间的介电材料内。在一些实施例中，形成半导体结构的方法还包括：掺杂所述沟道区域的一部分以形成源极区域；以及掺杂所述漂移区域的一部分以形成漏极区域。在一些实施例中，蚀刻所述栅极介电层包括：去除所述栅极介电层的介于所述第一栅极结构和所述第二栅极结构之间的部分；以及暴露所述衬底的一部分。在一些实施例中，形成所述内部间隔件包括在所述衬底的暴露部分上沉积介电材料。
前述发明概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本发明的各方面内容。本领域技术人员应当理解，他们可以容易地将本发明用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，它们可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体结构，包括：
沟道区域；
源极区域，与所述沟道区域相邻；
漏极区域；
漂移区域，与所述漏极区域相邻；以及
双栅极结构，所述双栅极结构包括：
第一栅极结构，位于所述沟道区域的一部分和所述漂移区域的一部分上方；和
第二栅极结构，位于所述漂移区域上方。
2.根据权利要求1所述的半导体结构，还包括与所述第一栅极结构和所述第二栅极结构接触的内部间隔件。
3.根据权利要求2所述的半导体结构，其中，所述内部间隔件包括气隙。
4.根据权利要求2所述的半导体结构，其中，所述内部间隔件包括非平面顶面。
5.根据权利要求2所述的半导体结构，其中，所述内部间隔件与所述漂移区域接触。
6.根据权利要求1所述的半导体结构，还包括与所述第一栅极结构和所述第二栅极结构接触的栅极介电层。
7.根据权利要求6所述的半导体结构，还包括与所述栅极介电层的顶面接触并形成在所述第一栅极结构和所述第二栅极结构之间的内部间隔件。
8.一种晶体管器件，包括：
源极区域；
漏极区域；
沟道区域，介于所述源极区域和所述漏极区域之间；
漂移区域，介于所述漏极区域和所述沟道区域之间；
栅极介电层，与所述沟道区域和所述漂移区域接触；以及
双栅极结构，位于所述栅极介电层上方，所述双栅极结构包括：
第一栅极结构，位于所述沟道区域和所述漂移区域上方，其中，所述第一栅极结构包括第一栅极长度；和
第二栅极结构，位于所述漂移区域上方，其中，所述第二栅极结构包括第二栅极长度。
9.一种形成半导体结构的方法，所述方法包括：
在衬底中形成沟道区域和漂移区域；
在所述沟道区域、所述漂移区域和所述衬底的顶面上沉积栅极介电层；
在所述栅极介电层上沉积栅极材料；
蚀刻所述栅极材料以形成双栅极结构，包括：
第一栅极结构，位于所述沟道区域和所述漂移区域上方，其中，所述第一栅极结构包括第一栅极长度；和
第二栅极结构，位于所述漂移区域上方，其中，所述第二栅极结构包括第二栅极长度；
蚀刻所述栅极介电层；
在所述双栅极结构的外侧壁上形成外部间隔件；以及
形成与所述第一栅极结构和第二栅极结构接触的内部间隔件。
10.根据权利要求9所述的方法，其中，形成内部间隔件包括：
在所述第一和第二栅极结构之间的开口中沉积介电材料；
将所述介电材料汇聚在所述开口的顶部处；以及
将气团封闭在所述第一栅极结构和第二栅极结构之间的介电材料内。
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