CN110648973A - 制造半导体器件的方法以及半导体器件 - Google Patents

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Abstract

一种制造半导体器件的方法，在半导体衬底中形成第一导电类型注入区，并且在第一导电类型注入区的侧边界区处形成碳注入区。本发明实施例涉及制造半导体器件的方法以及半导体器件。

Description

制造半导体器件的方法以及半导体器件
技术领域
本发明涉及制造半导体集成电路的方法，并且更特别地涉及制造包括互补金属氧化物半导体场效应晶体管(CMOS FET)的半导体器件的方法。
背景技术
CMOS FET由于其低功耗已经被使用。然而，在CMOS FET中，防止闩锁一直是器件和工艺技术中的一个问题。随着集成电路不断地按比例缩小和对集成电路速度的速度越来越高，需要采取更有效的措施来防止闩锁。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成第一导电类型注入区；以及在所述第一导电类型注入区的侧边界区处形成碳注入区。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成p型注入区；在所述半导体衬底中形成n型注入区；以及在所述p型注入区和所述n型注入区之间的边界区处形成碳注入区。
根据本发明的又一些实施例，还提供了一种包括静态随机存取存储器(SRAM)的半导体器件，所述静态随机存取存储器包括：n沟道鳍式场效应晶体管(FinFET)，具有设置在半导体衬底上方的第一鳍结构；p沟道鳍式场效应晶体管，具有设置在所述衬底上方的第二鳍结构；p型阱，形成在所述半导体衬底中；n型阱，形成在所述半导体衬底中；以及碳阻挡区，设置在位于所述p型阱和所述n型阱之间的边界区处。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出根据本发明的实施例的半导体器件的截面图。图1B示出根据本发明的另一实施例的半导体器件的截面图。
图2示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图3示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图4示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图5示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图6示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图7示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图8示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图9示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图10示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图11示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图12示出根据本发明的实施例的半导体器件制造工艺的各个阶段中的一个。
图13示出根据本发明的实施例的静态随机存取存储器的平面图。
图14示出根据本发明的另一实施例的半导体器件制造工艺的各个阶段中的一个。
图15示出根据本发明的另一实施例的半导体器件的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或“由...组成”。此外，在后续的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。在本发明中，短语“A、B和C的至少一个”是指A、B、C、A+B、A+C、B+C或A+B+C中的任一个，并不意味着来自A的一个、来自B的一个和来自C的一个，除非另有说明。
所公开的实施例涉及半导体器件，特别是CMOS FET，例如，鳍式场效应晶体管(FinFET)及其制造方法。诸如本文所公开的那些的实施例通常不仅适用于FinFET，还适用于平面FET、双栅极FET、环绕栅极FET、ω栅极FET或全环栅极(GAA)FET和/或纳米线FET或具有三维沟道结构的任何合适的器件。
图1A示出根据本发明的实施例的半导体器件的截面图。如图1A所示，在半导体衬底100中形成p型阱PW和n型阱NW。p型阱PW包括诸如硼的p型杂质，并且n型阱NW包括诸如磷和砷的n型杂质。在p型阱PW上方设置n型FET NFET，并且在n型阱NW上方设置p型FET PFET。p型和n型FET可以是例如，平面型FET、FinFET和GAA FET的任何FET。衬底100可以是p型衬底或n型半导体衬底。在一些实施例中，衬底100可以由诸如硅、金刚石或锗合适的元素半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn))、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP))的合适的合金或化合物半导体等制成。此外，衬底100可以包括外延层(epi层)，其可以被应变以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。在一个实施例中，使用p型硅衬底。
如图1A所示，在本实施例中，在p型阱PW和n型阱NW的边界区处或周围形成碳阻挡区CB，其中，碳阻挡区CB通过在其中注入碳而形成。碳阻挡区可以防止在由p型阱和n型阱形成的PN结处的泄漏电流，并且因此可以防止闩锁。
图1B示出根据本发明的另一实施例的半导体器件的截面图。在该实施例中，衬底100是p型衬底，并且形成n型阱NW。在位于n型阱NW和衬底100之间的垂直界面处或周围形成碳阻挡区CB。类似于图1A，碳阻挡区CB可以防止在由p型衬底和n型阱形成的PN结处的泄漏电流，并且因此可以防止闩锁。
图2-图12示出根据本发明的实施例的半导体器件的顺序制造操作的截面图。应当理解，可以在图2-图12所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换和消除下面描述的一些操作。可互换操作/工艺的顺序。图2-图12对应于图13的线X1-X1，其中，图13是静态随机存取存储器单元的平面图。
如图2所示，在衬底100上方形成第一掩模图案20。第一掩模图案20是例如通过一个或多个光刻操作形成的光刻胶图案。第一掩模图案20覆盖其中后续形成n型阱NW的区域，并且具有开口，其中，后续在该开口下方形成p型阱PW。
然后，如图3所示，实施一个或多个离子注入工艺22以在衬底100中引入p型杂质。在一些实施例中，实施三个离子注入工艺以形成深p型注入区PW1、位于深p型注入区PW1之上的中间p型注入区PW2和位于中间p型注入区PW2之上的浅p型注入区PW3。此外，在一些实施例中，通过额外的离子注入工艺在浅p型注入区PW3之上形成p型抗穿通注入区PW4。
在一些实施例中，通过在从约30keV至约70keV的范围内的加速能量注入硼(BF2)而形成深p型注入区PW1，并且在其他实施例中，该加速能量在从约40keV至约60keV的范围内。深p型注入区PW1的中心位于距衬底100的表面约130nm至约220nm深的位置处。用于深p型注入区PW1的剂量在从约1×1013离子·cm-2至约5×1013离子·cm-2的范围内，并且在其他实施例中，该剂量在从约2×1013离子·cm-2至4×1013离子·cm-2的范围内。
在一些实施例中，通过在从约15keV至约40keV的范围内的加速能量注入硼(BF2)而形成中间p型注入区PW2，并且在其他实施例中，该加速能量在从约20keV至约35keV的范围内。中间p型注入区PW2的中心位于距衬底100的表面约70nm至约140nm深的位置处。用于中间p型注入区PW2的剂量在从约5×1012离子·cm-2至约5×1013离子·cm-2的范围内，并且在其他实施例中，该剂量在从约1×1013离子·cm-2至3×1013离子·cm-2的范围内。在一些实施例中，用于中间p型注入区PW2的剂量小于用于深p型注入区PW1的剂量。
在一些实施例中，通过在从约5keV至约25keV的范围内的加速能量注入硼(BF2)而形成浅p型注入区PW3，并且在其他实施例中，该加速能量在从约10keV至约20keV的范围内。浅p型注入区PW3的中心位于距衬底100的表面约35nm至约85nm深的位置处。用于浅p型注入区PW3的剂量在从约1×1013离子·cm-2至约5×1013离子·cm-2的范围内，并且在其他实施例中，该剂量在从约2×1013离子·cm-2至4×1013离子·cm-2的范围内。在一些实施例中，用于浅p型注入区PW3的剂量大于用于中间p型注入区PW2的剂量。
在一些实施例中，通过在从约1keV至约10keV的范围内的加速能量注入硼(BF2)而形成抗穿通注入区PW4，并且在其他实施例中，该加速能量在从约2keV至约8keV的范围内。抗穿通注入区PW4的中心位于距衬底100的表面约8nm至约35nm深的位置处。用于抗穿通注入区PW4的剂量在从约2×1013离子·cm-2至约2×1014离子·cm-2的范围内，并且在其他实施例中，该剂量在从约5×1013离子·cm-2至1×1014离子·cm-2的范围内。在一些实施例中，用于抗穿通注入区PW4的剂量大于用于深、中间和浅p型注入区的剂量。
在一些实施例中，沿着衬底100的法线方向注入用于注入区PW1、PW2、PW3和/或PW4的离子，并且在其他实施例中，离子的注入方向从法线方向倾斜约7-8度，以避免沟道效应(channeling effects)。如果注入方向是倾斜的，则可以通过将衬底在其表面平面内旋转180度或90度实施两个或四个注入操作。如图3所示，由于衬底100的晶格的散射，注入区在第一掩模图案20下面延伸。注入区越深，延伸量变得越大。
然后，如图4所示，将碳离子25注入到衬底100中。在一些实施例中，相同的第一掩模图案20用于碳注入。在一些实施例中，碳离子的注入方向相对于衬底100的法线NL倾斜θ1度和-θ1度。换言之，碳注入操作包括具有倾斜角θ1度的第一注入操作和具有倾斜角-θ1度的第二注入操作。可以通过将衬底100在其表面平面内旋转来实施具有倾斜角-θ1度的第二注入操作。
在一些实施例中，倾斜角θ1在从约5度至约18度的范围内，并且在其他实施例中，该倾斜角θ1在从约7度至约15度的范围内。在一些实施例中，倾斜角θ1等于或大于角θ0，其中，角θ0是位于法线方向NL和图4中所示的线L1之间的角，并且通过掩模开口的宽度W1和第一掩模图案20的厚度T1来限定角θ0。在一些实施例中，宽度W1在从约50nm至约200nm的范围内，并且厚度T1在从约400nm至约600nm的范围内。如图4所示，在第一掩模图案20的边缘下面形成第一碳注入区CB1。
在一些实施例中，通过在从约10keV至约60keV的范围内的加速能量注入碳来形成第一碳注入区CB1，并且在其他实施例中，该加速能量在从约5keV至约50keV的范围内。第一碳注入区CB1的中心位于距衬底100的表面约45nm至约165nm深的位置处。如图4所示，在一些实施例中，第一碳注入区CB1位于中间和浅p型注入区PW2和PW3之间。用于第一碳注入区CB1的剂量在从约1×1013离子·cm-2至约2×1014离子·cm-2的范围内，并且在其他实施例中，该剂量在从约3×1013离子·cm-2至1×1014离子·cm-2的范围内。在一些实施例中，可以在用于p型注入区PW1-PW4的注入工艺之前实施碳离子注入。后续地，去除第一掩模图案20。在一些实施例中，第一碳注入区CB1的掺杂浓度在从约1×1018原子·cm-3至约2×1019原子·cm-3的范围内。
如图5所示，在衬底100上方形成第二掩模图案30。在图5和图6中，为了简明，未示出p型注入区和碳注入区。第二掩模图案30是例如通过一个或多个光刻操作形成的光刻胶图案。第二掩模图案30覆盖其中形成p型阱PW的区域，并且具有开口，其中，后续在该开口下方形成n型阱NW。如图5所示，实施一个或多个离子注入工艺32以在衬底100中引入n型杂质。在一些实施例中，实施两个离子注入工艺以形成深n型注入区NW1和位于深n型注入区NW1之上的浅n型注入区NW2。此外，在一些实施例中，通过额外的离子注入工艺在浅n型注入区NW2之上形成n型抗穿通注入区NW3。
在一些实施例中，通过在从约70keV至约150keV的范围内的加速能量注入磷(P)或砷(As)而形成深n型注入区NW1，并且在其他实施例中，该加速能量在从约80keV至约140keV的范围内。深n型注入区NW1的中心位于距衬底100的表面约100nm至约200nm深的位置处。用于深n型注入区NW1的剂量在从约2×1013离子·cm-2至约8×1013离子·cm-2的范围内，并且在其他实施例中，该剂量在从约3×1013离子·cm-2至6×1013离子·cm-2的范围内。
在一些实施例中，通过在从约40keV至约70keV的范围内的加速能量注入磷或砷而形成浅n型注入区NW2，并且在其他实施例中，该加速能量在从约30keV至约60keV的范围内。浅n型注入区NW2的中心位于距衬底100的表面约40nm至约90nm深的位置处。用于浅n型注入区NW2的剂量在从约2×1013离子·cm-2至约8×1013离子·cm-2的范围内，并且在其他实施例中，该剂量在从约3×1013离子·cm-2至6×1013离子·cm-2的范围内。在一些实施例中，用于浅n型注入区NW2的剂量与用于深n型注入区NW1的剂量相同或不同。
在一些实施例中，通过在从约3keV至约25keV的范围内的加速能量注入磷或砷而形成抗穿通注入区NW3，并且在其他实施例中，该加速能量在从约5keV至约20keV的范围内。抗穿通注入区NW3的中心位于距衬底100的表面约8nm至约35nm深的位置处。用于抗穿通注入区NW3的剂量在从约2×1013离子·cm-2至约2×1014离子·cm-2的范围内，并且在其他实施例中，该剂量在从约5×1013离子·cm-2至1×1014离子·cm-2的范围内。在一些实施例中，用于抗穿通注入区NW3的剂量大于用于深和浅n型注入区的剂量。
在一些实施例中，沿着衬底100的法线方向注入用于注入区NW1、NW2和/或NW3的离子，并且在其他实施例中，离子的注入方向从法线方向倾斜约7-8度以避免沟道效应。如果注入方向是倾斜的，则可以通过将衬底在其表面平面内旋转180度或90度来实施两个或四个注入操作。如图5所示，由于衬底100的晶格的散射，注入区在第二掩模图案30下面延伸。注入区越深，延伸量变得越大。
然后，如图6所示，将碳离子35注入到衬底100中。在一些实施例中，相同的第二掩模图案30用于碳注入。在一些实施例中，碳离子的注入方向相对于衬底100的法线NL倾斜θ2度和-θ2度。在一些实施例中，倾斜角θ2在从约5度至约18度的范围内，并且在其他实施例中，该倾斜角θ2在从约7度至约15度的范围内。在一些实施例中，倾斜角θ2等于或大于角θ0’，其中，角θ0’是位于法线方向NL和图6所示的线L2之间的角，并且通过掩模开口的宽度W2和第二掩模图案30的厚度T2来限定角θ0’。在一些实施例中，宽度W2在从约50nm至约200nm的范围内，并且厚度T2在从约400nm至约600nm的范围内。如图6所示，在第二掩模图案30的边缘下面形成第二碳注入区CB2。在一些实施例中，θ2等于或小于θ1。
在一些实施例中，通过在从约10keV至约60keV的范围内的加速能量注入碳来形成第二碳注入区CB2，并且在其他实施例中，该加速能量在从约5keV至约50keV的范围内。第二碳注入区CB2的中心位于距衬底100的表面约45nm至约165nm深的位置处。如图6所示，在一些实施例中，第二碳注入区CB2位于深和浅n型注入区NW1和NW2之间。在一些实施例中，第二碳注入区CB2形成为比第一碳注入区CB1更深。用于第二碳注入区CB2的剂量在从约1×1013离子·cm-2至约2×1014离子·cm-2的范围内，并且在其他实施例中，该剂量在从约3×1013离子·cm-2至1×1014离子·cm-2的范围内。在一些实施例中，可以在用于n型注入区NW1-NW3的注入工艺之前实施碳离子注入。在一些实施例中，碳注入区CB2的掺杂浓度在从约1×1018原子·cm-3至约2×1019原子·cm-3的范围内。
后续地，如图7所示，去除第二掩模图案30。
在前述实施例中，利用第一掩模图案20形成p型注入区PW1-PW4和第一碳注入区CB1，并且然后利用第二掩模图案30形成n型注入区NW1-NW3和第二碳注入区CB2。在其他实施例中，利用第二掩模图案30形成n型注入区NW1-NW3和第二碳注入区CB2，并且然后利用第一掩模图案20形成p型注入区PW1-PW4和第一碳注入区CB1。
在特定实施例中，利用第二掩模图案30形成第一碳注入区CB1，并且利用第一掩模图案20形成第二碳注入区CB2。此外，在一些实施例中，在对p型注入区PW1-PW4进行离子注入操作之前或之后，通过使用第一掩模图案20形成第一碳注入区CB1和第二碳注入区CB2。在其他实施例中，在对n型注入区NW1-NW3进行离子注入操作之前或之后，通过使用第二掩模图案30形成第一碳注入区CB1和第二碳注入区CB2。
然后，在一些实施例中，如图8所示，实施热工艺(例如，退火工艺)以激活注入的杂质并通过注入来修复损坏的晶格。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在约900℃至约1050℃的范围内的温度下使用约1.5s至约30s的快速热退火(RTA)来实施热工艺。
后续地，如图9所示，在衬底100上方形成半导体外延层110。在一些实施例中，外延层110是与衬底100(例如硅)相同的半导体材料。在其他实施例中，外延层110包括与衬底100不同的半导体材料。在一些实施例中，外延层110可以由诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn))、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP))制成。在一些实施例中，在衬底100上方形成一个或多个外延层。在一些实施例中，外延层110的厚度在从约100nm至约500nm的范围内。可以通过诸如化学汽相沉积(CVD)、分子束外延(MBE)和/或原子层沉积(ALD)的一种或多种工艺来形成外延层，但是可以使用任何可接受的工艺。
然后，如图10所示，使用例如图案化工艺来形成用于p型FET的一个或多个鳍结构120P和用于n型FET的一个或多个鳍结构120N。可以通过任何合适的方法来图案化鳍结构120。例如，可以使用一个或多个光刻工艺来图案化鳍结构，其中，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴来图案化鳍结构。在一些实施例中，一个或多个伪鳍结构形成为与有源FinFET的鳍结构120相邻。
通过用于形成鳍结构120的蚀刻，部分地去除外延层110和衬底100的上部区。在一些实施例中，衬底100的蚀刻达到中间p型注入区PW2所处的深度，并穿过浅p型注入区PW3和浅n型注入区NW2。在这种情况下，如图10所示，用于n型FET的鳍结构120N包括抗穿通注入区PW4的部分、浅p型注入区PW3的部分和中间p型注入区PW2的部分。类似地，如图10所示，用于p型FET的鳍结构120P包括抗穿通注入区NW3的部分和浅n型注入区NW2的部分。在一些实施例中，第一碳注入区CB1不包括在鳍结构120中，并且在其他实施例中，第一碳注入区CB1包括在鳍结构120的底部处，特别是鳍结构120的锥形底部部分处。浅p型注入区PW3和中间p型注入区PW2的部分在鳍结构中形成p型阱，并且中间p型注入区PW2的部分和深p型注入区PW1在衬底中形成p型阱。浅n型注入区NW2在鳍结构中形成n型阱，并且深n型注入区NW1在衬底中形成n型阱。
此外，如图10所示，第二碳注入区CB2位于p阱区PW和n阱区NW的边界处。第二碳注入区CB2的部分与深p型注入区PW1和深n型注入区NW1重叠，并且因此，可以例如通过二级离子质谱在重叠区处检测碳和磷(和/或砷)两者。
如图11所示，在形成鳍结构120之后，在鳍结构120和衬底100上方设置隔离绝缘层130(例如，浅沟槽隔离(STI))。在一些实施例中，在形成隔离绝缘区130之前，在衬底100和鳍结构120的底部部分的侧壁上方形成一个或多个衬垫层。在一些实施例中，衬垫层13包括形成在衬底100和鳍结构120的底部部分的侧壁上的第一鳍衬垫层，以及形成在第一鳍衬垫层上的第二鳍衬垫层。在一些实施例中，每个衬垫层具有在约1nm和约20nm之间的厚度。在一些实施例中，第一鳍衬垫层包括氧化硅并且具有在约0.5nm和约5nm之间的厚度，并且第二鳍衬垫层包括氮化硅并且具有在约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺来沉积衬垫层，但是可以使用任何可接受的工艺。
隔离绝缘层130包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的例如二氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。在可流动CVD中，沉积可流动介电材料而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高的高宽比的间隙或间隔。通常，将各种化学物质添加到含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在多个操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化并且然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多个退火工艺。固化可流动膜，并且进行不止一个的退火。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层130可以由SOG、SiO、SiON、SiOCN或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构120上方形成隔离绝缘层130之后，实施平坦化操作以去除隔离绝缘层130的部分和用于图案化鳍结构的掩模层(例如，衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。后续地，使用例如蚀刻工艺、化学机械抛光(例如，CMP)等去除隔离绝缘层130的在鳍结构120的顶面上方延伸的部分，以及衬垫层的位于鳍结构120的顶面上方的部分。此外，凹进隔离绝缘层130以暴露鳍结构120的上部。在一些实施例中，使用单个蚀刻工艺或多个蚀刻工艺来凹进隔离绝缘层130。在隔离绝缘层130由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洁工艺。在特定实施例中，可以使用例如通过将衬底浸在氢氟酸(HF)中的湿蚀刻工艺实施部分地去除隔离绝缘层130。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层130。例如，可以使用采用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层130之后，可实施诸如退火工艺的热工艺以提高隔离绝缘层130的品质。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在约900℃至约1050℃的范围内的温度下持续约1.5s至约10s的快速热退火(RTA)实施热工艺。
如图12所示，在形成鳍结构120和隔离绝缘层130之后，形成栅极结构140和一个或多个层间介电层150。在一些实施例中，在鳍结构120的上部突出部分上方形成栅极介电层142和多晶硅栅电极144。
在其他实施例中，采用使用栅极替换技术的金属栅极结构。在栅极替换技术中，在暴露的鳍结构120上方形成包括伪栅极介电层和伪栅电极层的伪栅极结构。后续将使用伪栅极介电层和伪栅电极层来限定并形成源极/漏极区。通过一个或多个图案化操作，形成设置在鳍结构的部分上的伪栅极结构。
此外，在伪栅极结构的相对侧壁上形成侧壁间隔件。侧壁间隔件包括一个或多个介电层。在一个实施例中，侧壁间隔件由氧化硅、氮化硅、SiOCN、SiCN、氧化铝、AlCO或AlCN中的一种或多种或任何其他合适的介电材料制成。
后续地，在鳍结构上形成一个或多个源极/漏极外延层。在形成源极/漏极外延层之后，形成一个或多个层间介电(ILD)层。在一些实施例中，在形成ILD层之前，在源极/漏极外延层和侧壁间隔件上方形成蚀刻停止层(ESL)。在形成ILD层之后，实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以暴露伪栅电极层的上表面。
然后，去除伪栅电极层，从而形成栅极间隔。在栅极间隔中暴露鳍结构120的上部之后，在暴露的鳍结构(沟道层)120上形成包括界面层和高k栅极介电层的栅极介电层142。在一些实施例中，界面层是化学形成的氧化硅。高k栅极介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料的一层或多层。
此外，在栅极介电层142上方形成一个或多个导电层144。导电层144可以包括由TaN、TiN、掺杂有Si的TiN或任何其他合适的导电材料的一层或多层形成的阻挡层。导电层144还包括一个或多个功函数调整层。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层的导电材料制成。对于n沟道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，并且对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。
导电层144包括主金属层，其中，该主金属层包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr构成的组的金属材料。
如图10和图12所示，在一些实施例中，从隔离绝缘区130的底部至碳阻挡的底部的深度D1在从约50nm至约100nm的范围内。
在形成栅电极140之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。前述多角度离子注入操作可以应用于n型FinFET和p型FinFET两者。
图13示出根据本发明的实施例的SRAM单元的平面图。如图13所示，在X方向上重复布置n型阱区NW和p型阱区PW。在n型阱区NW和p型阱区PW的边界上和周围，设置碳阻挡区(碳注入区)。
图14示出根据本发明的另一实施例的半导体器件的制造操作中的一个的截面图。在以下实施例中可以采用与相对于图1A-图13说明的那些相同或相似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在前述实施例中，用于p型和n型注入区的第一和第二掩模图案20、30也用于形成碳注入区。在该实施例中，如图14所示，第三掩模图案40用于形成碳注入区。如图14所示，在衬底100上方形成例如光刻胶图案的第三掩模图案40。第三掩模图案40包括在位于n型阱区NW和p型阱区PW之间的边界之上的开口。然后，实施一个或多个碳注入45以形成碳注入区CB3。在该实施例中，倾斜角相对于衬底100的法线方向为约0度。
图15示出根据本发明的另一实施例的半导体器件的制造操作中的一个的截面图。在以下实施例中可以采用与相对于图1A-图14说明的那些相同或相似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在图15中，提供了使用半导体纳米线的全环栅(GAA)FET。如图15所示，在至少包括抗穿通区PW4或NW3、以及浅注入区PW3或NW2的鳍结构上方设置一个或多个半导体纳米线122。通过沟道区处的高k介电层146包裹环绕纳米线122，并且在高k介电层146上方形成金属栅极148。阱结构和底部鳍结构与图10-图12中的那些大致相同。类似于图10-图12，第二碳注入区CB2位于p阱区PW和n阱区NW的边界处。第二碳注入区CB2的部分与深p型注入区PW1和深n型注入区NW1重叠，并且因此，可以例如通过二级离子质谱在重叠区处检测碳和磷(和/或砷)两者。
通过使用一个或多个碳阻挡区，可以更有效地电分离p型阱和n型阱，并且因此防止CMOS器件中的闩锁。此外，通过使用与碳注入中的阱形成相同的掩模图案，可以抑制制造成本的增加。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在用于制造半导体器件的方法中，在半导体衬底中形成第一导电类型注入区，并且在第一导电类型注入区的侧边界区处形成碳注入区。在前述和以下实施例的一个或多个中，碳注入区包括上部碳注入区和设置在上部碳注入区下面的下部碳注入区。在前述和以下实施例的一个或多个中，上部碳注入区中的碳的掺杂浓度不同于下部碳注入区的掺杂浓度。在前述和以下实施例的一个或多个中，使用具有开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成第一导电类型注入区，并且使用第一掩模图案通过一个或多个碳离子注入工艺形成碳注入区。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度不同于一个或多个第一杂质离子注入工艺的注入角度。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度是7度至15度。在前述和以下实施例的一个或多个中，使用具有第一开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成第一导电类型注入区，并且使用具有第二开口的第二掩模图案通过一个或多个碳离子注入工艺形成碳注入区，其中，第二开口的位置不同于第一开口的位置。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底中形成p型注入区。在半导体衬底中形成n型注入区。在位于p型注入区和n型注入区之间的边界区处形成碳注入区。在前述和以下实施例的一个或多个中，通过具有不同加速能量的一个或多个碳离子注入工艺形成碳注入区。在前述和以下实施例的一个或多个中，通过具有不同加速能量的一个或多个第一杂质离子注入工艺形成p型杂质注入区。在前述和以下实施例的一个或多个中，一个或多个第一杂质离子注入工艺利用具有开口的第一掩模图案，并且使用第一掩模图案通过一个或多个碳离子注入工艺形成碳注入区。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度不同于一个或多个第一杂质离子注入工艺的注入角度。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度是7度至15度。在前述和以下实施例的一个或多个中，通过具有不同加速能量的一个或多个第二杂质离子注入工艺形成n型注入区。在前述和以下实施例的一个或多个中，一个或多个第二杂质离子注入工艺利用具有开口的第二掩模图案，并且使用第二掩模图案通过一个或多个碳离子注入工艺形成碳注入区。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度不同于一个或多个第二杂质离子注入工艺的注入角度。在前述和以下实施例的一个或多个中，一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度是7度至15度。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底中形成p型注入区。在半导体衬底中形成N型注入区。在位于p型注入区和n型注入区之间的边界区处形成碳注入区。在前述和以下实施例的一个或多个中，通过第一碳离子注入工艺和第二碳离子注入工艺形成碳注入区，通过具有不同加速能量的第一杂质注入工艺并使用具有第一开口的第一掩模来形成p型注入区，以及通过具有不同加速能量的第二杂质注入工艺并使用具有第二开口的第二掩模来形成n型注入区，其中，第二开口的位置不同于第一开口的位置。所实施的第一和第二碳注入工艺是以下之一(i)使用第一掩模用于第一碳离子注入工艺并使用第二掩模用于第二碳离子注入工艺，(ii)使用第一掩模用于第一碳离子注入工艺和第二碳离子注入工艺，或(iii)使用第二掩模用于第一碳离子注入工艺和第二碳离子注入工艺。在前述和以下实施例的一个或多个中，第一和第二碳离子注入工艺相对于衬底的法线方向的注入角度是7度至15度。
根据本发明的一个方面，半导体器件包括半导体衬底、位于半导体衬底中的第一导电类型阱区，以及位于第一导电类型阱区的侧边界区处的碳注入区。在前述和以下实施例的一个或多个中，碳注入区包括上部碳注入区和设置在上部碳注入区下面的下部碳注入区。在前述和以下实施例的一个或多个中，上部碳注入区中的碳的掺杂浓度不同于下部碳注入区中的掺杂浓度。在前述和以下实施例的一个或多个中，碳注入区的掺杂浓度在从1×1018原子·cm-3至2×1019原子·cm-3的范围内。在前述和以下实施例的一个或多个中，第一导电类型阱区包括下部阱区、设置在下部阱区上方的中间阱区和设置在中间阱区上方的上部阱区、以及设置在下部阱区的侧边界区处的碳注入区。在前述和以下实施例的一个或多个中，在第一导电类型阱区上方设置场效应晶体管。
根据本发明的另一方面，半导体器件包括半导体衬底、位于半导体衬底中的p型阱区、位于半导体衬底中的n型阱区、以及位于p型阱区和n型阱区之间的边界区处的碳注入区。在前述和以下实施例的一个或多个中，碳注入区的掺杂浓度在从1×1018原子·cm-3至2×1019原子·cm-3的范围内。在前述和以下实施例的一个或多个中，p型阱区包括下部p阱区、设置在下部p阱区上方的中间p阱区和设置在中间p阱区上方的上部p阱区，n型阱包括下部n阱区、设置在下部n阱区上方的上部n阱区以及设置在下部p阱区和下部n阱区的边界区处的碳注入区。在前述和以下实施例的一个或多个中，中间p阱区的掺杂剂浓度小于上部p阱区的掺杂剂浓度和下部p阱区的掺杂剂浓度。在前述和以下实施例的一个或多个中，半导体器件还包括设置在p型阱区上方的p型抗穿通区，以及设置在n型阱区上方的n型抗穿通区。在前述和以下实施例的一个或多个中，在p型抗穿通区上方设置第一场效应晶体管(FET)，并且在n型抗穿通区上方设置第二FET。在前述和以下实施例的一个或多个中，碳阻挡区与p型阱区和n型阱区重叠。
根据本发明的另一方面，半导体器件包括静态随机存取存储器(SRAM)。SRAM包括具有设置在半导体衬底上方的第一鳍结构的n沟道鳍式场效应晶体管(FinFET)、具有设置在衬底上方的第二鳍结构的p沟道FinFET、形成在半导体衬底中的p型阱，形成在半导体衬底中的n型阱，以及设置在位于p型阱和n型阱之间的边界区处的碳阻挡区。在前述和以下实施例的一个或多个中，在第一鳍结构中形成第一p型注入区，并且在第二鳍结构中形成第一n型注入区。在前述和以下实施例的一个或多个中，在p型阱和第一p型注入区之间形成第二p型注入区。在前述和以下实施例的一个或多个中，在位于第一p型注入区上方的第一鳍结构中形成p型抗穿通区，并且在位于第一n型注入区上方的第二鳍结构中形成n型抗穿通区。在前述和以下实施例的一个或多个中，第二p型注入区的掺杂剂浓度小于第一p型注入区的掺杂剂浓度和p型阱的掺杂剂浓度。在前述和以下实施例的一个或多个中，第二p型注入区的下部位于半导体衬底中，并且第二p型注入区的上部位于第一鳍结构中。在前述和以下实施例的一个或多个中，碳阻挡区与p型阱和n型阱重叠。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成第一导电类型注入区；以及在所述第一导电类型注入区的侧边界区处形成碳注入区。
在上述方法中，所述碳注入区包括上部碳注入区和设置在所述上部碳注入区下面的下部碳注入区。
在上述方法中，所述上部碳注入区中的碳的掺杂浓度不同于所述下部碳注入区的掺杂浓度。
在上述方法中，使用具有开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成所述第一导电类型注入区，以及使用所述第一掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区。
在上述方法中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度不同于所述一个或多个第一杂质离子注入工艺的注入角度。
在上述方法中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度是7度至15度。
在上述方法中，使用具有第一开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成所述第一导电类型注入区，以及使用具有第二开口的第二掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区，其中，所述第二开口的位置不同于所述第一开口的位置。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成p型注入区；在所述半导体衬底中形成n型注入区；以及在所述p型注入区和所述n型注入区之间的边界区处形成碳注入区。
在上述方法中，通过具有不同加速能量的一个或多个碳离子注入工艺形成所述碳注入区。
在上述方法中，通过具有不同加速能量的一个或多个第一杂质离子注入工艺形成所述p型注入区。
在上述方法中，所述一个或多个第一杂质离子注入工艺利用具有开口的第一掩模图案，以及使用所述第一掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区。
在上述方法中，所述一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度不同于所述一个或多个第一杂质离子注入工艺的注入角度。
在上述方法中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度是7度至15度。
在上述方法中，通过具有不同加速能量的一个或多个第二杂质离子注入工艺形成所述n型注入区。
在上述方法中，所述一个或多个第二杂质离子注入工艺利用具有开口的第二掩模图案，以及使用所述第二掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区。
在上述方法中，所述一个或多个碳离子注入工艺相对于衬底的法线方向的注入角度不同于所述一个或多个第二杂质离子注入工艺的注入角度。
在上述方法中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度是7度至15度。
根据本发明的又一些实施例，还提供了一种包括静态随机存取存储器(SRAM)的半导体器件，所述静态随机存取存储器包括：n沟道鳍式场效应晶体管(FinFET)，具有设置在半导体衬底上方的第一鳍结构；p沟道鳍式场效应晶体管，具有设置在所述衬底上方的第二鳍结构；p型阱，形成在所述半导体衬底中；n型阱，形成在所述半导体衬底中；以及碳阻挡区，设置在位于所述p型阱和所述n型阱之间的边界区处。
在上述半导体器件中，在所述第一鳍结构中形成第一p型注入区，以及在所述第二鳍结构中形成第一n型注入区。
在上述半导体器件中，在所述p型阱和所述第一p型注入区之间形成第二p型注入区。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底中形成第一导电类型注入区；以及
在所述第一导电类型注入区的侧边界区处形成碳注入区。
2.根据权利要求1所述的方法，其中，所述碳注入区包括上部碳注入区和设置在所述上部碳注入区下面的下部碳注入区。
3.根据权利要求2所述的方法，其中，所述上部碳注入区中的碳的掺杂浓度不同于所述下部碳注入区的掺杂浓度。
4.根据权利要求1所述的方法，其中：
使用具有开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成所述第一导电类型注入区，以及
使用所述第一掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区。
5.根据权利要求4所述的方法，其中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度不同于所述一个或多个第一杂质离子注入工艺的注入角度。
6.根据权利要求5所述的方法，其中，所述一个或多个碳离子注入工艺相对于所述衬底的法线方向的注入角度是7度至15度。
7.根据权利要求1所述的方法，其中：
使用具有第一开口的第一掩模图案通过一个或多个第一杂质离子注入工艺形成所述第一导电类型注入区，以及
使用具有第二开口的第二掩模图案通过一个或多个碳离子注入工艺形成所述碳注入区，其中，所述第二开口的位置不同于所述第一开口的位置。
8.一种制造半导体器件的方法，所述方法包括：
在半导体衬底中形成p型注入区；
在所述半导体衬底中形成n型注入区；以及
在所述p型注入区和所述n型注入区之间的边界区处形成碳注入区。
9.根据权利要求8所述的方法，其中，通过具有不同加速能量的一个或多个碳离子注入工艺形成所述碳注入区。
10.一种包括静态随机存取存储器(SRAM)的半导体器件，所述静态随机存取存储器包括：
n沟道鳍式场效应晶体管(FinFET)，具有设置在半导体衬底上方的第一鳍结构；
p沟道鳍式场效应晶体管，具有设置在所述衬底上方的第二鳍结构；
p型阱，形成在所述半导体衬底中；
n型阱，形成在所述半导体衬底中；以及
碳阻挡区，设置在位于所述p型阱和所述n型阱之间的边界区处。
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