CN102142376A - 硅纳米线围栅器件的制备方法 - Google Patents

Abstract

本发明涉及一种硅纳米线围栅器件的制备方法，包括：提供SOI衬底；依次形成二氧化硅缓冲层和氮化硅层；定义有源区，对有源区外的硅膜进行局部氧化处理，使氧化后的硅膜在有源区的边缘形成鸟嘴结构；去除氮化硅层和二氧化硅缓冲层；光刻定义保护源漏并刻蚀硅膜形成槽，鸟嘴结构下方的硅膜形成硅纳米线；刻蚀硅膜在局部氧化处理后形成的二氧化硅和部分埋氧化层，使得硅纳米线悬空；栅氧氧化，形成围绕硅纳米线的栅介质层；沉积多晶硅，并刻蚀所述多晶硅形成围栅；完成源漏注入、二氧化硅隔离层沉积、接触孔刻蚀以及金属互联引出等常规CMOS工艺形成硅纳米线围栅器件。本发明的硅纳米线围栅器件的制备方法在减少一次光刻的同时，能够简单地制备出硅纳米线，削减了制造成本并降低了工艺难度。

Description

硅纳米线围栅器件的制备方法

技术领域

本发明涉及一种一维场效应晶体管的制备方法，尤其涉及一种硅纳米线围栅器件的制备方法。

背景技术

近半个多世纪以来，集成电路行业的迅猛发展，为信息时代提供了硬件上的保障。MOS器件是集成电路领域的重要元器件。1925年，J.Lilienfield提出了场效应晶体管背后的基本原理。1948年，第一个场效应晶体管在实验室中诞生。由于更小尺寸的器件能够带来更大的开态电流、更高的速度、更小的面积等优势，因此，器件的按比例缩小贯穿了整个集成电路的发展史。

但是，当传统MOS器件的特征尺寸缩小到纳米尺度之后，各种负面效应开始凸现出来，其中，由于等效栅氧化层厚度无法与器件尺寸等比例缩小，导致栅与沟道的耦合作用下降，引起了包括短沟效应、漏极感应势垒降低(DrainInduction Barrier Lower，DIBL)效应在内的诸多问题，造成了器件性能的下降。因此，如何抑制短沟效应，提高器件的栅控能力是一个重要课题。

从器件架构的角度出发，通过改变栅叠层的结构达到提高栅控能力的目的是一种行之有效的方案，也是未来器件的发展方向。因此，基于体硅和SOI(Silicon-On-Insulator)衬底，人们研究了多种多栅器件结构的特性及其未来发展的前景，诸如平面双栅(double-gate)、垂直双栅、鳍式场效晶体管(Fin FieldEffect transistor，FinFET)、三栅(tri-gate)、Ω栅(Ω-gate)、∏栅(∏-gate)以及围栅(gate-all-around)器件。随着栅的数目的增加，栅控能力也相应增强，从而能够有效抑制短沟效应。其中，最理想的结构就是圆柱体硅纳米线围栅器件(SiliconNanowire Transistor，SNWT)。请参阅图1，图1是理想硅纳米线围栅器件垂直沟道方向的栅结构剖面示意图，所述硅纳米线围栅器件包括硅纳米线沟道101、栅介质层102以及围栅103。这种结构的围栅器件的硅膜截面为圆形，整个沟道区被栅结构环绕覆盖，因而拥有最好的栅控能力，没有拐角效应，且强驱动能力高。

鉴于硅纳米线围栅器件具有良好的栅控能力和电流特性，成为了下一代CMOS集成电路强有力的备选器件之一。然而，工艺制备一直是硅纳米线围栅器件的一个难点。由于器件的尺寸在几十纳米甚至几纳米的尺度，任何工艺上的涨落都有可能造成器件特性的大幅变化，从而影响围栅器件在集成电路中的应用前景。目前人们制备硅纳米线围栅器件主要通过“自底向上(bottom up)”和“自顶向下(top down)”两种方式。虽然自底向上的方法可以制备性能不错的硅纳米线围栅器件和电路，但这种方法和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性成为了目前阻碍其在工业界大放异彩的一块巨石。此外，纳米线的定位，源漏的接触等等，都是该方法急需解决的难题。与此相比，自顶向下制备硅纳米线围栅器件的方法则更受到器件领域的广泛关注。

目前已有多个研究小组报导了他们制备硅纳米线围栅器件的方法。基于体硅衬底，田豫小组通过电子束曝光定义硅纳米线宽度，采用干法和湿法刻蚀硅衬底，得到了悬空的硅纳米线，并制备出了晶体管(Yu Tian et al.，NewSelf-Aligned Silicon Nanowire Transistors on Bulk Substrate Fabricated by Epi-FreeCompatible CMOS Technology：Process Integration，Experimental Characterizationof Carrier Transport and Low Frequency Noise，IEEE International Electron DevicesMeeting，2007)。Sung Dae Suk等人在体硅衬底上外延SiGe/Si，采用大马士革栅工艺(damascene-gate process)，并腐蚀SiGe牺牲层释放悬空纳米线(Sung Dae Suket al.，High Performance 5nm Radius Twin Silicon Nanowire MOSFET(TSNWFET)：Fabrication on Bulk Si Wafer，Characteristics，and Reliability，IEEE InternationalElectron Devices Meeting，2005)。虽然实验结果展现了围栅器件在开态电流、亚阈值斜率等方面优异的特性，但这种在体硅衬底上制备的围栅器件存在一个衬底寄生管，必须通过衬底注入或提高寄生管的栅氧厚度来调节其阈值电压以防止开启。另一个不可忽视的问题是形成悬空纳米线的工艺比较复杂，需要使用效率很低的电子束曝光结合干法和湿法刻蚀，或者外延锗硅牺牲层等工艺技术，难度大且步骤多。

相比之下，基于SOI衬底的制备工艺则要简单得多。N.Singh小组采用交替式移相掩模光刻(alternating phase shift mask lithography)、裁剪技术和干法刻蚀得到了长度不同、宽度在40nm至50nm之间的硅纳米线条，完成后续工艺后得到了硅纳米线围栅器件(N.Singh et al.，Ultra-Narrow Silicon NanowireGate-All-Around CMOS Devices：Impact of Diameter，Channel-Orientation and LowTemperature on Device Performance，IEEE International Electron Devices Meeting，2006)。

然而我们不难发现，不论基于体硅衬底还是SOI衬底，硅纳米线的线条图案的定义仍然是个难点，对光刻或其他工艺的要求很高，硅纳米线围栅器件的制备工艺复杂，制造成本高。

发明内容

本发明的目的在于提供一种能够在SOI衬底上自顶向下制备硅纳米线围栅器件的方法。

一种硅纳米线围栅器件的制备方法，包括如下步骤：提供SOI衬底，所述SOI衬底包括单晶硅衬底，覆盖所述单晶硅衬底表面的埋氧化层和覆盖所述埋氧化层表面的硅膜；在所述SOI衬底上依次形成二氧化硅缓冲层和氮化硅层，光刻定义有源区并刻蚀所述有源区以外的所述二氧化硅缓冲层和氮化硅层；对所述硅膜进行局部氧化处理，形成场氧隔离，使所述有源区的边缘形成鸟嘴结构；去除所述氮化硅层和所述二氧化硅缓冲层；光刻定义保护所述有源区的源漏区域的硅膜，刻蚀其余硅膜形成槽，所述鸟嘴结构下方的硅膜形成硅纳米线；刻蚀所述硅膜在局部氧化处理后形成的二氧化硅和部分所述埋氧化层，使得所述硅纳米线悬空；栅氧氧化，形成围绕所述硅纳米线的栅介质层；沉积多晶硅，并刻蚀所述多晶硅形成围栅；源漏注入，沉积二氧化硅隔离层并退火；在所述二氧化硅隔离层中形成接触孔，沉积金属，光刻并刻蚀所述金属完成栅极、源极和漏极的金属引出。

本发明的优选的一种技术方案，当所述SOI衬底的硅膜的厚度大于50nm时，在形成所述二氧化硅缓冲层和氮化硅层步骤之前采用氧化减薄工艺，使所述硅膜的厚度减小到50nm。

本发明优选的一种技术方案，所述SOI衬底的硅膜的厚度为30～60nm。

本发明优选的一种技术方案，对所述硅膜进行局部氧化处理的步骤中，所述硅膜被彻底氧化。

本发明优选的一种技术方案，采用各向异性反应离子刻蚀的方法刻蚀所述硅膜形成槽，以在所述鸟嘴结构下方形成所述硅纳米线。

本发明优选的一种技术方案，采用各向同性的湿法刻蚀方法刻蚀所述局部氧化处理后形成的二氧化硅和部分所述埋氧化层，以使所述的硅纳米线悬空。

本发明优选的一种技术方案，所述硅纳米线悬空后，对所述硅纳米线进行部分高温干氧氧化，氧化温度不低于1000℃，刻蚀所述硅纳米线高温氧化形成的二氧化硅，使得所述硅纳米线的截面接近圆形，所述硅纳米线的直径不超过10nm。

本发明优选的一种技术方案，采用缓冲氢氟酸溶液腐蚀去除所述二氧化硅缓冲层。

本发明优选的一种技术方案，过腐蚀所述二氧化硅缓冲层。

本发明优选的一种技术方案，对所属二氧化硅缓冲层过腐蚀10％。

与现有技术相比，本发明的硅纳米线围栅器件的制备方法无需采用任何高难度的定义细线条的技术，只需针对一定硅膜厚度的SOI衬底，通过适当的硅的局部氧化(LOCal Oxidation of Silicon，LOCOS)隔离工艺的氧化时间，便能可控地制备出大小和形状一定的硅纳米线。此外，本发明的硅纳米线围栅器件的制备方法通过有源区图形的一次光刻，同时完成了器件隔离以及硅纳米线图案的定义，减少了一次光刻，意味着制备硅纳米线围栅器件的工艺步骤更为简单，削减了制造成本。综上，本发明的硅纳米线围栅器件的制备方法采用自顶向下的、与传统CMOS集成电路加工工艺相兼容的方式在SOI衬底上制备出硅纳米线围栅器件，简化了工艺步骤，降低了制备硅纳米线围栅器件的难度。

附图说明

图1是理想硅纳米线围栅器件垂直沟道方向的栅结构剖面示意图。

图2到图11是本发明的硅纳米线围栅器件的制备方法的各工艺步骤的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的硅纳米线围栅器件的制备方法在SOI衬底上采用LOCOS隔离工艺，利用LOCOS氧化过程中形成的鸟嘴作为硅刻蚀阻挡层定义初始硅纳米线的尺寸，刻蚀硅衬底并腐蚀二氧化硅后得到悬空的硅纳米线，再完成后续常规工艺制备出硅纳米线围栅器件。下面结合图2到图11详细描述本发明的硅纳米线围栅器件的制备方法的各步骤。其中，图2到图10是本发明的硅纳米线围栅器件的制备方法的各工艺步骤沿垂直硅纳米线沟道方向的剖面结构示意图，图11是硅纳米线围栅器件沿平行于硅纳米线沟道方向的剖面结构示意图。

提供SOI衬底，所述SOI衬底包括单晶硅衬底201、覆盖所述单晶硅衬底201表面的埋氧化层202和覆盖所述埋氧化层202表面的硅膜203，如图2所示。优选的，所述硅膜203的厚度为150nm，所述埋氧化层202的厚度为350nm。根据具体应用情况，所述硅膜203和所述埋氧化层202的也可以采用其他的厚度。

对所述硅膜203进行氧化减薄处理。优选的，采用氧化减薄工艺将所述SOI衬底的硅膜203的厚度减小到30～60nm的范围内。更具体的，当所述SOI衬底的硅膜203的厚度大于50nm时，采用氧化减薄工艺，使所述硅膜203的厚度减小到50nm。当然，当所述SOI衬底的硅膜203的厚度在30～60nm的范围内时，可以省略该氧化减薄处理的步骤。

在所述SOI衬底上依次形成二氧化硅缓冲层204和氮化硅层205。具体的，采用高温干氧氧化所述硅膜203的方法，形成厚度为22nm的薄二氧化硅缓冲层204，此时，剩余的硅膜203的厚度约为40nm。采用低压化学汽相淀积(LowPressure Chemical Vapor Deposition，LPCVD)的方法在所述二氧化硅缓冲层204的表面形成氮化硅层205，如图3所示。优选的，所述氮化硅层205的厚度为60nm。然后，光刻定义有源区，刻蚀所述氮化硅层205和二氧化硅缓冲层204使有源区外的硅膜203的表面暴露，从而使得所述硅膜203的所述有源区的表面覆盖二氧化硅缓冲层204和氮化硅层205，如图4所示。优选的，采用各向异性反应离子刻蚀(Reactive Ion Etching，RIE)的方法刻蚀所述氮化硅层205和二氧化硅缓冲层204。

对所述硅膜203进行局部氧化隔离处理，使氧化后的硅膜在所述有源区的边缘形成鸟嘴结构207。对所述硅膜203进行局部氧化隔离处理的厚度大于所述硅膜203的厚度，即增加对所述硅膜203进行局部氧化隔离处理的时间，从而保证所述埋氧化层202上方有源区外的硅膜203被完全氧化形成隔离场氧化层206。例如，当所述硅膜203为40nm时，LOCOS隔离氧化的程度为45nm。去除所述氮化硅层205和所述二氧化硅缓冲层204，如图5所示。优选的，采用加热浓磷酸溶液腐蚀去除所述氮化硅层205，采用缓冲氢氟酸(Buffer HF)溶液腐蚀去除所述二氧化硅缓冲层204，在腐蚀去除所述二氧化硅缓冲层204的过程中，过腐蚀10％。

光刻定义保护所述有源区的源漏区域，刻蚀所述硅膜203形成槽，所述鸟嘴结构207下方的硅膜形成硅纳米线208，如图6所示。具体的，采用各向异性反应离子刻蚀的方法刻蚀所述硅膜203，所述鸟嘴结构207下方的硅膜由于上方鸟嘴结构207的保护而被保留，形成截面接近于三角形的硅纳米线208。优选的，采用各向异性反应离子刻蚀的方法刻蚀所述硅膜20340nm，并过刻蚀10nm，所示硅纳米线208的高度为40nm，宽度为35nm。

刻蚀所述隔离场氧化层206和部分所述埋氧化层202，使得所述硅纳米线208悬空，如图7所示。具体的，采用湿法腐蚀的方法刻蚀所述隔离场氧化层206和部分所述埋氧化层202。优选的，采用缓冲氢氟酸溶液腐蚀所述隔离场氧化层206和部分所述埋氧化层202，腐蚀厚度为100nm。

对所述硅纳米线208进行部分高温干氧氧化，刻蚀所述硅纳米线208高温氧化形成的二氧化硅，使得所述硅纳米线208的截面接近圆形，如图8所示。优选的，采用1050℃高温干氧氧化所述硅纳米线208，采用缓冲氢氟酸溶液腐蚀硅纳米线208高温氧化形成的二氧化硅，即利用氧化自停止效应使得所述硅纳米线208的截面接近圆形。优选的，所述硅纳米线208的直径不超过10nm。

栅氧氧化，形成围绕所述硅纳米线208的栅介质层209。沉积多晶硅，并刻蚀所述多晶硅形成围栅210，如图9所示。优选的，所述栅介质层209的厚度为3nm，所述围栅210的厚度为80nm。

自对准源漏注入，沉积二氧化硅隔离层211并退火。具体的，源漏注入时，对于n型硅纳米线围栅器件，注入杂质为砷，能量为40keV，剂量为1e15cm^-2；对于p型硅纳米线围栅器件，注入杂质为硼，能量为80keV，剂量为1e15cm^-2。优选的，采用快速热处理(Rapid Thermal Processing，RTP)的方法对所述源漏注入的杂质进行退火激活。

光刻定义栅极212、源极213和漏极214的接触孔位置，刻蚀所述二氧化硅隔离层211形成所述接触孔。沉积金属，光刻定义金属互联图形并刻蚀金属，形成所述栅极212、源极213和漏极214的金属引出，从而完成硅纳米线围栅器件的制备，如图10、图11所示。图10是硅纳米线围栅器件沿垂直硅纳米线沟道方向的剖面结构示意图，图11是硅纳米线围栅器件沿平行于硅纳米线沟道方向的剖面结构示意图。

现有技术中采用的电子束光刻或其他光刻技术定义硅纳米线的方法，不仅对生产设备要求高，而且效率低下，成本昂贵；而采用外延技术结合大马士革栅工艺得到的器件，需要引入包括薄膜外延、光刻、刻蚀在内的多步工艺，步骤繁琐。与现有技术相比，本发明的硅纳米线围栅器件的制备方法通过将SOI衬底的硅膜203减薄到一定厚度，结合适当的LOCOS隔离工艺的氧化时间，便能可控地制备出大小和形状一定的硅纳米线，无需采用任何高难度定义细线条的技术。

本发明的硅纳米线围栅器件的制备方法通过有源区图形的一次光刻，同时完成了器件隔离以及硅纳米线图案的定义，在减少一次光刻的同时，能够简单地制备出硅纳米线，削减了制造成本并降低了工艺难度。更进一步的，本发明的硅纳米线围栅器件的制备方法采用自顶向下的、与传统CMOS集成电路加工工艺相兼容的方式在SOI衬底上制备出硅纳米线围栅器件，进一步简化了工艺步骤，降低了制备硅纳米线围栅器件的难度。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (10)

1.一种硅纳米线围栅器件的制备方法，其特征在于，包括如下步骤：

提供SOI衬底，所述SOI衬底包括单晶硅衬底，覆盖所述单晶硅衬底表面的埋氧化层和覆盖所述埋氧化层表面的硅膜；

在所述SOI衬底上依次形成二氧化硅缓冲层和氮化硅层，光刻定义有源区并刻蚀所述有源区以外的所述二氧化硅缓冲层和氮化硅层；

对所述硅膜进行局部氧化处理，形成场氧隔离，使所述有源区的边缘形成鸟嘴结构；

去除所述氮化硅层和所述二氧化硅缓冲层；

光刻定义保护所述有源区的源漏区域的硅膜，刻蚀其余硅膜形成槽，所述鸟嘴结构下方的硅膜形成硅纳米线；

刻蚀所述硅膜在局部氧化处理后形成的二氧化硅和部分所述埋氧化层，使得所述硅纳米线悬空；

栅氧氧化，形成围绕所述硅纳米线的栅介质层；

沉积多晶硅，并刻蚀所述多晶硅形成围栅；

源漏注入，沉积二氧化硅隔离层并退火；

在所述二氧化硅隔离层中形成接触孔，沉积金属，光刻并刻蚀所述金属完成栅极、源极和漏极的金属引出。

2.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，当所述SOI衬底的硅膜的厚度大于50nm时，在形成所述二氧化硅缓冲层和氮化硅层步骤之前采用氧化减薄工艺，使所述硅膜的厚度减小到50nm。

3.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，所述SOI衬底的硅膜的厚度为30～60nm。

4.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，对所述硅膜进行局部氧化处理的步骤中，所述硅膜被彻底氧化。

5.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，采用各向异性反应离子刻蚀的方法刻蚀所述硅膜形成槽，以在所述鸟嘴结构下方形成所述硅纳米线。

6.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，采用各向同性的湿法刻蚀方法刻蚀所述局部氧化处理后形成的二氧化硅和部分所述埋氧化层，以使所述的硅纳米线悬空。

7.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，所述硅纳米线悬空后，对所述硅纳米线进行部分高温干氧氧化，氧化温度不低于1000℃，刻蚀所述硅纳米线高温氧化形成的二氧化硅，使得所述硅纳米线的截面接近圆形，所述硅纳米线的直径不超过10nm。

8.如权利要求1所述的硅纳米线围栅器件的制备方法，其特征在于，采用缓冲氢氟酸溶液腐蚀去除所述二氧化硅缓冲层。

9.如权利要求8所述的硅纳米线围栅器件的制备方法，其特征在于，过腐蚀所述二氧化硅缓冲层。

10.如权利要求8所述的硅纳米线围栅器件的制备方法，其特征在于，对所属二氧化硅缓冲层过腐蚀10％。

Images