CN102427023A

CN102427023A - 一种硅纳米线的制备方法

Info

Publication number: CN102427023A
Application number: CN2011104016414A
Authority: CN
Inventors: 范春晖; 王全
Original assignee: Shanghai Integrated Circuit Research and Development Center Co Ltd
Current assignee: Shanghai IC R&D Center Co Ltd
Priority date: 2011-12-06
Filing date: 2011-12-06
Publication date: 2012-04-25
Anticipated expiration: 2031-12-06
Also published as: CN102427023B

Abstract

本发明提供一种硅纳米线的制备方法，包括：提供SOI衬底，所述SOI衬底包括底硅衬底、位于底硅衬底上的埋氧化层以及位于埋氧化层上的顶硅膜；在顶硅膜上形成氮化硅层；利用第一掩模板光刻定义有源区，刻蚀去除有源区以外的氮化硅层；以有源区的氮化硅层为掩模，刻蚀去除有源区以外的顶硅膜，同时，使得有源区的顶硅膜的侧壁呈斜坡状；对有源区的顶硅膜进行氧化工艺，在有源区的顶硅膜的侧壁形成侧壁氧化层；刻蚀去除有源区的氮化硅层；利用第二掩模板光刻定义硅纳米线支撑区域，在侧壁氧化层的保护下，刻蚀有源区的顶硅膜，形成截面为三角形的硅纳米线；刻蚀去除侧壁氧化层及部分埋氧化层，使得硅纳米线悬空。该工艺制备方法简单、可控，生产成本低廉。

Description

一种硅纳米线的制备方法

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种硅纳米线的制备方法。

背景技术

近年来，伴随着人们对纳米技术领域的不断探索和研究，具有一维纳米结构的材料，如硅纳米线，引起了越来越多的人的眼球。硅纳米线具有显著的量子效应、超大的比表面积等特性，在MOS器件、传感器等领域有着良好的应用前景。如何用一种简单、可控、低成本的方式制备出硅纳米线，成为了一项重要的课题。

硅纳米线的制备方法主要可以分为“自底向上”(bottom-up)和“自顶向下”(top-down)两大类。自底向上的方法主要是依靠纳米技术，利用催化剂催化生长纳米线。该方法虽然可以一次性大批量生产出硅纳米线，但是很难实现纳米线的定位生长，并且和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性可能会成为阻碍其应用的一块绊脚石。而随着半导体工艺技术水平的不断进步，依靠薄膜制备、光刻与刻蚀等技术制备硅纳米线的自顶向下的方法越来越成熟。

目前已有多个研究小组报导了他们制备硅纳米线的方法。基于体硅衬底，田豫小组通过电子束曝光定义硅纳米线宽度，采用干法和湿法刻蚀硅衬底，得到了悬空的硅纳米线，并进一步制备出了晶体管(Yu Tian et al.，New Self-AlignedSilicon Nanowire Transistors on Bulk Substrate Fabricated by Epi-Free CompatibleCMOS Technology：Process Integration，Experimental Characterization of CarrierTransport and Low Frequency Noise，IEEE International Electron Devices Meeting，2007)。Sung Dae Suk等人在体硅衬底上外延SiGe/Si，并腐蚀SiGe牺牲层释放悬空纳米线(Sung Dae Suk et al.，High Performance 5nm Radius Twin SiliconNanowire MOSFET(TSNWFET)：Fabrication on Bulk Si Wafer，Characteristics，andReliability，IEEE International Electron Devices Meeting，2005)。然而，基于体硅衬底形成悬空纳米线的工艺比较复杂，需要使用效率很低的电子束曝光结合干法和湿法刻蚀，或者外延锗硅牺牲层等工艺技术，难度大且步骤多。

相比之下，基于SOI衬底的制备硅纳米线的工艺则要简单得多。N.Singh小组采用交替式移相掩模光刻(alternating phase shift mask lithography)、裁剪技术和干法刻蚀得到了长度不同、宽度在40nm至50nm之间的硅纳米线条，完成后续工艺后得到了硅纳米线围栅器件(N.Singh et al.，Ultra-Narrow Silicon NanowireGate-All-Around CMOS Devices：Impact of Diameter，Channel-Orientation and LowTemperature on Device Performance，IEEE International Electron Devices Meeting，2006)，但是这种方法对光刻步骤的要求仍然很高。另外，也可以利用TMAH溶液在硅的不同晶面的高腐蚀选择比在SOI衬底上加工制备硅纳米线，然而该方法限定了衬底的晶向，存在一定的局限性(中国专利，授权公告号：CN1215530C)。

发明内容

本发明的目的在于提供一种硅纳米线的制备方法，以解决现有的硅纳米线的制备方法中工艺要求较高，特别是光刻工艺要求高的问题。

为解决上述技术问题，本发明提供一种硅纳米线的制备方法，包括：

提供SOI衬底，所述SOI衬底包括底硅衬底、位于所述底硅衬底上的埋氧化层以及位于所述埋氧化层上的顶硅膜；

在所述顶硅膜上形成氮化硅层；

利用第一掩模板光刻定义有源区，刻蚀去除所述有源区以外的氮化硅层；

以所述有源区的氮化硅层为掩模，刻蚀去除所述有源区以外的顶硅膜，同时，使得所述有源区的顶硅膜的侧壁呈斜坡状；

对所述有源区的顶硅膜进行氧化工艺，在所述有源区的顶硅膜的侧壁形成侧壁氧化层；

刻蚀去除所述有源区的氮化硅层；

利用第二掩模板光刻定义硅纳米线支撑区域，在所述侧壁氧化层的保护下，刻蚀所述有源区的顶硅膜，形成截面为三角形的硅纳米线；

刻蚀去除所述侧壁氧化层及部分所述埋氧化层，使得所述硅纳米线悬空。

可选的，在所述的硅纳米线的制备方法中，所述第一掩模板的图形包括“工”字型。

可选的，在所述的硅纳米线的制备方法中，所述第一掩模板的图形包括多个顺次连接的“工”字型。

可选的，在所述的硅纳米线的制备方法中，所述第二掩模板的图形包括“一”字型。

可选的，在所述的硅纳米线的制备方法中，所述顶硅膜的厚度为30nm～50nm。

可选的，在所述的硅纳米线的制备方法中，所述氮化硅层的厚度为25nm～50nm。

可选的，在所述的硅纳米线的制备方法中，所述斜坡的内角为70度～80度。

可选的，在所述的硅纳米线的制备方法中，所述侧壁氧化层的厚度为10nm～15nm。

可选的，在所述的硅纳米线的制备方法中，刻蚀去除的埋氧化层的厚度为50nm～100nm。

可选的，在所述的硅纳米线的制备方法中，刻蚀去除所述有源区以外的氮化硅层、刻蚀去除所述有源区以外的顶硅膜及刻蚀所述有源区的顶硅膜的工艺均为干法刻蚀工艺。

可选的，在所述的硅纳米线的制备方法中，采用热浓磷酸刻蚀去除所述有源区的氮化硅层。

可选的，在所述的硅纳米线的制备方法中，采用各向同性的缓冲氢氟酸溶液湿法刻蚀去除所述侧壁氧化层及部分所述埋氧化层。

和现有的其他技术方法相比，本发明提供的一种硅纳米线的制备方法，具有如下有益效果：

(1)采用自顶向下的与传统CMOS集成电路加工工艺相兼容的方法制备硅纳米线，便于生产，奠定了其在MOS器件领域的应用前景；

(2)通过两次普通的光刻、刻蚀工艺的方式定义硅纳米线的尺寸，无需电子束直写或浸没式光刻等昂贵的小尺寸细线条光刻方法，并且对衬底的晶向没有要求。从而工艺制备方法简单、可控，生产成本低廉。

此外，利用本发明制备的硅纳米线，可以进一步制备出纳米线传感器或硅纳米线围栅器件等等，并可批量生产，有着广泛的应用前景。

附图说明

图1是本发明实施例的硅纳米线的制备方法的框流程示意图；

图2a是本发明实施例一的硅纳米线的制备方法中使用的第一掩模板的俯视示意图；

图2b是本发明实施例一的硅纳米线的制备方法中使用的第二掩模板的俯视示意图；

图2c是本发明实施例一的硅纳米线的制备方法中使用第二掩模板时与第一掩模板的套准示意图；

图3a～3h是本发明实施例一的硅纳米线的制备方法沿图2c中AA’所示方向的剖面流程示意图；

图4是本发明实施例一的硅纳米线的制备方法沿图2c中BB’所示方向的剖面示意图；

图5a是本发明实施例二的硅纳米线的制备方法中使用的第一掩模板的俯视示意图；

图5b是本发明实施例二的硅纳米线的制备方法中使用的第二掩模板的俯视示意图；

图5c是本发明实施例二的硅纳米线的制备方法中使用第二掩模板时与第一掩模板的套准示意图；

图6是本发明实施例二的硅纳米线的制备方法沿图5c中AA’所示方向的剖面示意图。

具体实施方式

以下结合附图和具体实施例对本发明提供的硅纳米线的制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，其为本发明实施例的硅纳米线的制备方法的框流程示意图。如图1所示，所述硅纳米线的制备方法包括如下步骤：

S10：提供SOI衬底，所述SOI衬底包括底硅衬底、位于所述底硅衬底上的埋氧化层以及位于所述埋氧化层上的顶硅膜；

S11：在所述顶硅膜上形成氮化硅层；

S12：利用第一掩模板光刻定义有源区，刻蚀去除所述有源区以外的氮化硅层；

S13：以所述有源区的氮化硅层为掩模，刻蚀去除所述有源区以外的顶硅膜，同时，使得所述有源区的顶硅膜的侧壁呈斜坡状；

S14：对所述有源区的顶硅膜进行氧化工艺，在所述有源区的顶硅膜的侧壁形成侧壁氧化层；

S15：刻蚀去除所述有源区的氮化硅层；

S16：利用第二掩模板光刻定义硅纳米线支撑区域，在所述侧壁氧化层的保护下，刻蚀所述有源区的顶硅膜，形成截面为三角形的硅纳米线；

S17：刻蚀去除所述侧壁氧化层及部分所述埋氧化层，使得所述硅纳米线悬空。

实施例一

请参考图2a～2c、图3a～3h及图4，其中，图2a是本发明实施例一的硅纳米线的制备方法中使用的第一掩模板的俯视示意图；图2b是本发明实施例一的硅纳米线的制备方法中使用的第二掩模板的俯视示意图；图2c是本发明实施例一的硅纳米线的制备方法中使用第二掩模板时与第一掩模板的套准示意图；图3a～3h是本发明实施例一的硅纳米线的制备方法沿图2c中AA’所示方向的剖面流程示意图；图4是本发明实施例一的硅纳米线的制备方法沿图2c中BB’所示方向的剖面示意图。

首先，如图3a所示，提供SOI衬底30，所述SOI衬底30包括底硅衬底301、位于所述底硅衬底301上的埋氧化层302以及位于所述埋氧化层302上的顶硅膜303。在本实施例中，所述底硅衬底301及顶硅膜303为单晶硅材料。所述顶硅膜303的初始厚度可以为150nm～250nm，根据需要制成的硅纳米线的厚度，对顶硅膜进行减薄处理，使得其厚度符合设计的硅纳米线的厚度，例如为30nm～50nm。所述埋氧化层302的厚度可以为150nm～250nm。

接着，如图3b所示，在所述顶硅膜303上形成氮化硅层31。在本实施例中，采用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)的方法形成所述氮化硅层31。所述氮化硅层31的厚度为25nm～50nm，优选的，所述氮化硅层31的厚度为30nm。

然后，如图3c所示，利用第一掩模板光刻定义有源区，刻蚀去除所述有源区以外的氮化硅层，保留有源区的氮化硅层31’。具体的，如图2a所示，所述第一掩模板20的图形包括“工”字型。当所述氮化硅层31上使用的光刻胶(图中未示出)为正性光刻胶时，所述“工”字型部分为非透光区；当所述氮化硅层31上使用的光刻胶为负性光刻胶时，所述“工”字型部分为透光区。通过第一掩模板20进行光刻及后续的对氮化硅层31的刻蚀工艺之后，将留下“工”字型的有源区的氮化硅层31’。在本实施例中，采用各向异性反应离子刻蚀(Reactive Ion Etching，RIE)的方法刻蚀所述氧化硅层31。

如图3d所示，以所述有源区的氮化硅层31’为掩模，刻蚀去除所述有源区以外的顶硅膜，同时，使得所述有源区的顶硅膜303’的侧壁303’a、303’b呈斜坡状。优选的，所述斜坡的内角A1、A2为70度～80度。在本实施例中，通过干法刻蚀工艺刻蚀去除所述有源区以外的顶硅膜。

接着，如图3e所示，对所述有源区的顶硅膜303’进行氧化工艺，在所述有源区的顶硅膜303’的侧壁形成侧壁氧化层32。优选的，采用干氧氧化所述顶硅膜303’的侧壁，形成厚度为10nm～15nm的侧壁氧化层32。

如图3f所示，刻蚀去除所述有源区的氮化硅层31’。优选的，采用浓磷酸加热的方法刻蚀去除所述有源区的氮化硅层31’，所述浓磷酸指百分比浓度大于60％的磷酸。由于热浓磷酸对氮化硅的腐蚀速率相对于硅(即顶硅膜)或者氧化硅(即侧壁氧化层)的选择比很高，从而在去除所述有源区的氮化硅层31’的同时，几乎对所述侧壁氧化层32及有源区的顶硅膜303’没有影响。

如图3g所示，利用第二掩模板光刻定义硅纳米线支撑区域，在所述侧壁氧化层32的保护下，刻蚀所述有源区的顶硅膜303’，形成截面为三角形的硅纳米线33。具体的，如图2b所示，所述第二掩模板21的图形包括“一”字型。进一步的，请参考图2c，所述第二掩模板的“一”字型位于所述第一掩模板的“工”字型的中间位置。在此，所述第二掩模板与第一掩模板的套准精度只需要常规的套准精度即可，即本发明中对于两块掩模板的套准精度并没有特殊的高要求。在此，当所述有源区的顶硅膜303’上使用的光刻胶(图中未示出)为正性光刻胶时，所述“一”字型部分为透光区；当所述有源区的顶硅膜303’上使用的光刻胶(图中未示出)为负性光刻胶时，所述“一”字型部分为非透光区。通过第二掩模板21进行光刻及后续在侧壁氧化层32的保护下，对有源区的顶硅膜303’进行干法工艺之后，将留下硅纳米线33，所述硅纳米线33的侧壁均为斜坡状，其截面为等腰三角形状。所述硅纳米线33的高度即为顶硅膜303的厚度，在此为30nm～50nm，所述硅纳米线33的宽度是通过侧壁氧化层32的保护而留下的部分顶硅膜，其宽度10nm～30nm，而所述硅纳米线33的长度可根据所述“一”字型掩模图形的宽度确定，在此为100nm～1000nm。

如图3h所示，刻蚀去除所述侧壁氧化层32及部分所述埋氧化层，使得所述硅纳米线33悬空。在此，可同时参考图4，具体的，所述硅纳米线33悬空，其通过前述步骤所形成的硅纳米线支撑区域34支撑。在本实施例中，采用各向同性的缓冲氢氟酸溶液湿法刻蚀去除所述侧壁氧化层32及部分所述埋氧化层，所述缓冲氢氟酸指氟化氢与氟化铵的混合溶液。优选的，刻蚀去除的所述埋氧化层的厚度为50nm～100nm。

通过上述工艺步骤，便得到了悬空的硅纳米线33，同时，所述硅纳米线支撑区域34一方面可起到支撑硅纳米线33的作用，另一方面，可用作硅纳米线33两端的电极引出区，例如可作为硅纳米线传感器的电极引出端，或者作为硅纳米线围栅器件的源极和漏极。

实施例二

请参考图5a～5c及图6，其中，图5a是本发明实施例二的硅纳米线的制备方法中使用的第一掩模板的俯视示意图；图5b是本发明实施例二的硅纳米线的制备方法中使用的第二掩模板的俯视示意图；图5c是本发明实施例二的硅纳米线的制备方法中使用第二掩模板时与第一掩模板的套准示意图；图6是本发明实施例二的硅纳米线的制备方法沿图5c中AA’所示方向的剖面示意图。

本实施例与实施例一的差别在于，所使用的第一掩模板40(如图5a所示)的图形包括多个顺次连接的“工”字型。而所使用的第二掩模板41(如图5c所示)与实施例一的第二掩模板21相同，均包括“一”字型。

通过本实施例所使用的第一掩模板40，可最终形成多于两条的硅纳米线53，从而提高了产量，降低了生产成本。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims

1.一种硅纳米线的制备方法，其特征在于，包括：

在所述顶硅膜上形成氮化硅层；

刻蚀去除所述有源区的氮化硅层；

2.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述第一掩模板的图形包括“工”字型。

3.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述第一掩模板的图形包括多个顺次连接的“工”字型。

4.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述第二掩模板的图形包括“一”字型。

5.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述顶硅膜的厚度为30nm～50nm。

6.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述氮化硅层的厚度为25nm～50nm。

7.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述斜坡的内角为70度～80度。

8.如权利要求1所述的硅纳米线的制备方法，其特征在于，所述侧壁氧化层的厚度为10nm～15nm。

9.如权利要求1所述的硅纳米线的制备方法，其特征在于，刻蚀去除的埋氧化层的厚度为50nm～100nm。

10.如权利要求1至9中的任一项所述的硅纳米线的制备方法，其特征在于，刻蚀去除所述有源区以外的氮化硅层、刻蚀去除所述有源区以外的顶硅膜及刻蚀所述有源区的顶硅膜的工艺均为干法刻蚀工艺。

11.如权利要求1至9中的任一项所述的硅纳米线的制备方法，其特征在于，采用热浓磷酸刻蚀去除所述有源区的氮化硅层。

12.如权利要求1至9中的任一项所述的硅纳米线的制备方法，其特征在于，采用各向同性的缓冲氢氟酸溶液湿法刻蚀去除所述侧壁氧化层及部分所述埋氧化层。