JP5852643B2 - 自己整合ｃｎｔｆｅｔデバイスおよびその形成方法 - Google Patents

Description

本発明の態様は、カーボン・ナノチューブに基づく電界効果トランジスタ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ−ｂａｓｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＣＮＴＦＥＴ）におけるゲートに対して自己整合されたエピタキシャル・ソース／ドレイン・コンタクトに向けられる。

カーボン・ナノチューブ（ＣＮＴ）に基づくスイッチング・デバイスは、高い電荷移動度およびＣＮＴの薄い本体に由来する良好な短チャネル効果によって莫大な可能性を有する。たとえば、ＣＮＴＦＥＴは高密度（ｄｅｎｓｅ）ロジック・アプリケーションにおけるポスト・シリコンの相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ−ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）の解決策となる可能性が提案されている。この可能性を実現するためには、ＣＮＴＦＥＴを高密度のピッチで構築するための方法が必要である。理想的なＣＮＴＦＥＴの高移動度は幅のスケーリングを可能にし、理想的なＣＮＴＦＥＴの良好な短チャネル効果はゲート長のスケーリングを可能にする。しかし、ＣＮＴＦＥＴに基づく技術が克服しなければならない多くの付加的課題の１つは、伝統的なシリコンＣＭＯＳ技術が現在支持している高レイアウト密度との適合性である。特に、高レイアウト密度でレイアウトするためには、各ＣＮＴの周りに構築されるスイッチング・デバイスに対するソース／ドレインおよびゲート・コンタクトがすべて正確に配置される必要がある。

ゲート・ピッチ・スケーリングは、ソース／ドレインがゲートに対して自己整合される製造可能なデバイス構造を必要とする。こうした自己整合は、ソース／ドレインのゲートに対する不整合によってもたらされる寄生抵抗および容量の変動をなくし、かつレイアウトに不整合に対するマージンを含ませなければならないという面積上の不利益もなくす。シリコンＣＭＯＳにおいて、この正確な配置は、ゲート投影を用いて注入接合部プロファイルを定めることと、自己整合ケイ化物プロセスとによって可能になる。ＣＮＴＦＥＴに対しては、これらの方法はしばしば適用できない。

方向性（ｄｉｒｅｃｔｉｏｎａｌ）蒸着、化学ドーピングおよび静電ドーピングを用いて、ゲートに対して自己整合された（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソース−ドレイン・コンタクトを有するＣＮＴＦＥＴ（ＳＡ ＣＮＴＦＥＴ）が示されている。しかし、各プロセスに問題が残っている。たとえば、方向性蒸着に対するプロセス・ウィンドウは製造性に対して狭すぎ、ＣＮＴソース／ドレイン・コンタクトの化学ドーピングは研究の活発な領域であり続けているが、結果はまだ再現性も整合性もなく、静電ドーピングは比較的良好に働いているが、静電ドーピングのために必要なバック・ゲートは付加的なレイアウト面積を必要とし、大きな寄生容量を導入するためにこれも理想的ではない。

ＣＮＴＦＥＴに基づく技術が克服しなければならない多くの付加的課題の１つは、伝統的なシリコンＣＭＯＳ技術が現在支持している高レイアウト密度との適合性である。特に、高レイアウト密度でレイアウトするためには、各ＣＮＴの周りに構築されるスイッチング・デバイスに対するソース／ドレインおよびゲート・コンタクトがすべて正確に配置される必要がある。

本発明の態様に従うと、自己整合デバイスを形成する方法が提供される。この方法は結晶性誘電体基板の上にカーボン・ナノチューブ（ＣＮＴ）を蒸着するステップと、ＣＮＴの場所を包含する結晶性誘電体基板の部分を分離するステップと、ＣＮＴの構造的完全性を維持しながらその上にゲート誘電体およびゲート電極用ゲート・スタックを形成するステップと、ゲート誘電体およびゲート電極用ゲート・スタックから露出されている結晶性誘電体基板上のＣＮＴの部分と接触するエピタキシャル・ソースおよびドレイン領域を形成するステップとを含む。

本発明の別の態様に従うと、自己整合エピタキシャル・ソース／ドレイン・コンタクトを形成するプロセスが提供される。このプロセスは結晶性誘電体下層の上にカーボン・ナノチューブ（ＣＮＴ）を蒸着するステップと、ハード・マスクによってフィールド領域をマスク・オフするステップと、ＣＮＴの頂部のハード・マスクによってゲート・スタックをパターン形成するステップと、ゲート・スタックをスペーサによって封入するステップと、スペーサに隣接するソース／ドレイン領域をエピタキシャルに成長させて自己整合ソース／ドレインを提供するステップとを含む。

本発明の態様に従うと、自己整合デバイスが提供され、このデバイスは結晶性誘電体基板の上に配された複数のカーボン・ナノチューブ（ＣＮＴ）と、ＣＮＴの矩形平面の囲いとして結晶性誘電体基板の上に配されたフィールド・マスクと、ＣＮＴの構造的完全性を維持しながらその上に形成された複数の絶縁ゲート・スタックと、絶縁ゲート・スタックから露出するＣＮＴの部分と接触して提供されるエピタキシャル・ソースおよびドレイン領域とを含む。

本発明とみなされる主題は、本明細書の終わりの請求項において特定的に示され、明確に請求されている。本発明の前述およびその他の態様、特徴および利点は、添付の図面とともに提供される以下の詳細な説明に示されている。

結晶性誘電体層および蒸着されたカーボン・ナノチューブを有するシリコン基板を示す。 カーボン・ナノチューブの周りに形成されたフィールド・マスクを示す。 カーボン・ナノチューブの上にパターン形成されたゲート・スタックを示す。 ゲート・スタックの周りに形成された絶縁体を示す。 ソースおよびドレイン領域におけるエピタキシャル成長を示す。 エピタキシャル・ソース／ドレイン材料と接触するカーボン・ナノチューブを示す図である。

本明細書において開示される自己整合エピタキシャル・ソース／ドレイン・コンタクト・プロセスは、たとえばカーボン・ナノチューブまたは半導体ナノワイヤなどの蒸着ナノ構造から自己整合デバイスを構築するためのプラットフォームを提供する。ナノ構造は、たとえばランタンイットリウム酸化物（ＬａＹＯ）などの絶縁結晶性下層の上にすでに蒸着されているものとする。ハード・マスクによってフィールド領域がマスク・オフされ、ナノ構造の頂部にハード・マスクとともにゲート・スタックがパターン形成され、次いでゲート・スタックがスペーサによって封入される。次いで、ソース／ドレイン領域にシリコンなどの非絶縁材料がエピタキシャルに成長させられることにより、自己整合ソース／ドレインが提供される。

図１を参照すると、シリコン基板１０が提供され、その頂面に結晶性誘電体２０の層が配されている。結晶性誘電体２０は、ＬａＹＯまたは何らかの他の類似の結晶性誘電体を含んでもよく、その上にシリコン・エピタキシを種付け（ｓｅｅｄｅｄ）できて、シリコンのエピタキシャル成長が可能である。ここで、ＬａＹＯを結晶性誘電体２０として特定的に用いることによってシリコン・エピタキシの成長が可能になるのは、シリコン・エピタキシの結晶構造がＬａＹＯの結晶構造と実質的に類似であるために、たとえシリコンまたはシリコン−ゲルマニウム下部構造が存在しなくてもシリコンのエピタキシャル成長が可能であることが見出されたという事実によるものである。

結晶性誘電体２０のたとえば頂面などの表面２１上に、たとえばカーボン・ナノチューブ（ＣＮＴ）３０またはナノワイヤなどの複数のナノ構造が蒸着される。ＣＮＴ３０は互いに実質的に整列して、互いに実質的に平行に蒸着されているが、これは必須ではない。ＣＮＴ３０の蒸着はさまざまな公知の方法に従って達成されてもよいため、その説明は省略する。

次に図２を参照すると、ＣＮＴ３０の場所を包含する結晶性誘電体２０の部分を分離するために、二酸化ケイ素（ＳｉＯ_２）または何らかの他の類似の材料を含むフィールド・マスク４０が、ＣＮＴ３０の実質的に矩形の平面の囲いとして結晶性誘電体２０の上に配置される。このように、フィールド・マスクはＣＮＴ３０の周辺部を形成する端縁４１を含んでもよい。むろん、ＣＮＴ３０が所与の適用に対して必要に応じて分離されている限り、フィールド・マスク４０はさまざまな形およびサイズで形成されてもよいこと、ならびに図２に示される矩形の形状は単なる例示であることが理解される。

フィールド・マスク４０を使用する代わりに、ＣＮＴ３０の周囲の結晶性誘電体２０をエッチングして溝を形成することによって、ＣＮＴ３０の場所を包含する結晶性誘電体２０の部分の分離が達成されてもよい。その溝もしくは基板１０またはその両方の露出された表面は、次いで酸化される。

図３および図４を参照すると、ＣＮＴ３０、結晶性誘電体２０およびフィールド・マスク４０の上に、ゲート誘電体およびゲート電極用ゲート・スタック５０がパターン形成される。ゲート・スタック５０は互いに実質的に平行であり、ＣＮＴ３０の向きに対して実質的に垂直であるが、これは必須ではない。ゲート・スタック５０は、たとえばゲート誘電体５１（例、酸化ハフニウム、ＨｆＯ_２）の層、ゲート・スタック材料５２（例、窒化チタン、ＴｉＮ、またはタングステン、Ｗ）の層、およびゲート・マスク材料５３（例、窒化ケイ素、ＳｉＮ）の二次層など、さまざまな材料でさまざまな配置で形成されることができる。

パターン形成は、ＣＮＴ３０の構造的完全性を損なうことなく達成される。たとえばゲート誘電体５１は、ＣＮＴ３０を損なわないことが期待される、特に原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）またはスピンオン蒸着によって蒸着されてもよい。ゲート・スタック５０はゲート・マスク材料５３の二次層によって絶縁される。次いで、リソグラフィを用いてゲートが規定され、たとえばＣＮＴ３０の近くで終了するように時間を決められた部分的な反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）などを用いてパターン形成される。ＣＮＴを保護するためにいくらかのゲート誘電体５１が残されてもよい。

次いで、スペーサ材料の等角蒸着に続き、ＣＮＴ３０の損傷を避けるように行われる異方性エッチング・プロセスを用いて、ゲートの側壁に沿ってスペーサ６０を形成する。すなわち、スペーサ６０の異方性エッチングは、残りのゲート誘電体５１が露出されると停止するように終点を定められるか、またはエッチング液（すなわちプラズマに基づくエッチング液）がＣＮＴ３０に到達しようとする時間の直前に終了するように時間を決められる。いずれの場合にも、エッチング・プロセスが停止した後に、ソースおよびドレイン領域７０（図５参照）からすべてのスペーサ６０およびゲート誘電体５１材料を実質的に完全に除去するための等方性ウエット・エッチングが行われる。

図４に示されるとおり、このプロセスの結果として、スペーサ６０またはスペーサ６０とゲート誘電体５１とがＣＮＴ３０に接触し、ＣＮＴ３０を軸方向および周囲方向に実質的に囲むことによって、以下に説明されるソースおよびドレイン領域７０をゲート・スタック５０から分離することができる。特に、スペーサ６０またはスペーサ６０とゲート誘電体５１とは、ＣＮＴ３０を結晶性誘電体２０との接触から取り出すことなく、スペーサ６０の厚さおよびＣＮＴ３０のほぼすべての曲面（すなわちＣＮＴ３０の周囲ほぼ３６０°）に及ぶ接触面に沿ってＣＮＴ３０に接触する。

図５および図６を参照すると、絶縁ゲート・スタック５０およびスペーサ６０の形成後、絶縁ゲート・スタック５０から露出されたＣＮＴ３０の部分と接触するように、ソースおよびドレイン領域７０をエピタキシャルに成長させる。図６に示されるとおり、エピタキシャル・ソースおよびドレイン領域７０とＣＮＴ３０との間の接触はＣＮＴ３０のほぼ全周にわたって延在しており、その結果として信頼性の高い接触面８０が形成される。よって上述のとおり、ソースおよびドレイン領域７０は、ＣＮＴ３０を結晶性誘電体２０との接触から取り出すことなく、ソースおよびドレイン領域７０の厚さおよびＣＮＴ３０のほぼすべての曲面（すなわちここでもＣＮＴ３０の周囲ほぼ３６０°）に及ぶ接触面に沿ってＣＮＴ３０に接触する。

上述のとおり、エピタキシャル・シリコンと類似の結晶構造を有するために、シリコンの種付け後そのエピタキシャル成長を可能にする結晶性誘電体２０の存在によって、ソースおよびドレイン領域７０のエピタキシャル成長が促進される。その結果得られるエピタキシャル・ソース／ドレイン領域７０は、両方の絶縁ゲート領域の規定のために１ステップのリソグラフィが用いられたという点で自己整合されている。

ソースおよびドレイン領域７０をエピタキシャルに成長させるプロセスは、後で完全または部分的なケイ素化を完了させることを伴うさまざまな公知の方法に従って達成されてもよい。たとえばソースおよびドレイン領域７０は、その場（ｉｎ−ｓｉｔｕ）ドープされたシリコン・エピタキシを用いて、露出されたＣＮＴ３０にホウ素またはリンをドープしたシリコンを加えることによって形成されてもよい。代替的には、ソースおよびドレイン領域７０をドープせずに成長させてもよく、その後たとえばホウ素（Ｂ）、ヒ化物（Ａｓ）またはリン（Ｐ）などのイオン種を注入してから急速な熱アニーリングを行って、注入したドーパントを活性化してもよい。

マイクロエレクトロニクスの分野で周知である自己整合ケイ化物プロセスを用いて、エピタキシャル・ソース／ドレイン領域を金属ケイ化物に転換してもよい。

例示的実施形態を参照しながら本発明を説明したが、本発明の範囲から逸脱することなくさまざまな変更が行われてもよく、その構成要素が同等物に置換されてもよいことが当業者に理解されるだろう。加えて、本発明の本質的な範囲から逸脱することなく特定の状況または材料を本発明の教示に適合させるために多くの修正が行われてもよい。したがって、本発明を実施するために想定される最良のモードとして開示された特定の例示的実施形態に本発明が限定されることはなく、本発明は添付の請求項の範囲内にあるすべての実施形態を含むことが意図されている。

Claims (15)

1. 自己整合デバイスを形成する方法であって、
   基板の頂面に配されたシリコンのエピタキシャル成長が可能な結晶構造を有する結晶性誘電体の層の上にカーボン・ナノチューブ（ＣＮＴ）を蒸着するステップと、
   前記結晶性誘電体の層の上に前記ＣＮＴの囲いとしてフィールド・マスクを形成するステップと、
   前記ＣＮＴの構造的完全性を維持しながら前記ＣＮＴの上にゲート誘電体およびゲート電極用ゲート・スタックを形成するステップと、
   前記フィールド・マスクの内側の前記結晶性誘電体の層の上にシリコンをエピタキシャル成長させることによって前記ゲート誘電体およびゲート電極用ゲート・スタックから露出されている前記ＣＮＴの略全周にわたって接触するエピタキシャル・ソースおよびドレイン領域を形成するステップと
   を含む、方法。
2. 前記ゲート誘電体およびゲート電極用ゲート・スタックを形成するステップは、前記ＣＮＴの頂部のハード・マスクによってゲート・スタックをパターン形成するステップと、前記ゲート・スタックをスペーサによって封入するステップとを含み、
   前記エピタキシャル・ソースおよびドレイン領域を形成するステップは、前記スペーサに隣接するソース／ドレイン領域をエピタキシャルに成長させて自己整合ソース／ドレインを提供するステップを含む、
   請求項１に記載の方法。
3. 前記ＣＮＴの蒸着は前記ＣＮＴを平行に蒸着するステップを含む、請求項１または２に記載の方法。
4. 前記ゲート誘電体およびゲート電極用ゲート・スタックを形成するステップは、前記ＣＮＴの上に前記ゲート誘電体およびゲート電極用ゲート・スタックを矩形の前記フィールド・マスクの対向する端縁の間に延在するように形成するステップである、
   請求項１〜３のいずれか一項に記載の方法。
5. 前記ゲート誘電体およびゲート電極用ゲート・スタックを形成するステップは、絶縁ゲート・スタックを平行に、かつ前記ＣＮＴに対して垂直に形成するステップを含む、請求項１または２に記載の方法。
6. 前記ゲート誘電体およびゲート電極用ゲート・スタックを形成するステップは、時間を決められた反応性イオン・エッチング（ＲＩＥ）または時間を決められた異方性エッチングに続くウエット等方性エッチングを含む、請求項１または２に記載の方法。
7. 前記エピタキシャル・ソースおよびドレイン領域を形成するステップは、ドープされないエピタキシャル成長を含む、請求項１または２に記載の方法。
8. 前記エピタキシャル・ソースおよびドレイン領域を形成するステップは、その場ドープされたエピタキシャル成長を含む、請求項１または２に記載の方法。
9. 前記エピタキシャル・ソースおよびドレイン領域を形成するステップはアニーリングを含む、請求項１または２に記載の方法。
10. 自己整合デバイスであって、
    基板の頂面に配されたシリコンのエピタキシャル成長が可能な結晶構造を有する結晶性誘電体の層の上に配された複数のカーボン・ナノチューブ（ＣＮＴ）と、
    前記ＣＮＴの囲いとして前記結晶性誘電体の層の上に配された矩形のフィールド・マスクと、
    前記ＣＮＴの構造的完全性を維持しながら前記ＣＮＴの上に形成された複数の絶縁ゲート・スタックと、
    前記矩形のフィールド・マスクの内側の前記結晶性誘電体の層の上にシリコンをエピタキシャル成長させることによって前記絶縁ゲート・スタックから露出されている前記ＣＮＴの略全周にわたって接触するように形成されたソースおよびドレイン領域と
    を含む、自己整合デバイス。
11. 前記ＣＮＴは互いに実質的に平行に配され、前記絶縁ゲート・スタックは前記ＣＮＴに対して実質的に垂直に且つ前記矩形のフィールド・マスクの対向する端縁の間に延在するように配される、
    請求項１０に記載の自己整合デバイス。
12. 前記結晶性誘電体の層はランタンイットリウム酸化物（ＬａＹＯ）を含む、請求項１０に記載の自己整合デバイス。
13. 前記矩形のフィールド・マスクは二酸化ケイ素（ＳｉＯ_２）を含む、請求項１０に記載の自己整合デバイス。
14. 前記絶縁ゲート・スタックはゲート誘電体と、ゲート・スタック材料と、絶縁材料とを含む、
    請求項１０に記載の自己整合デバイス。
15. 前記ゲート誘電体は二酸化ハフニウム（ＨｆＯ_２）を含み、前記ゲート・スタック材料は窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を含み、前記絶縁材料は窒化ケイ素（ＳｉＮ）を含む、請求項１４に記載の自己整合デバイス。

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