JP6075565B2 - シリコン・ナノチューブｍｏｓｆｅｔ - Google Patents

Description

本発明は、チューブ状金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造体に関し、より具体的には、ＳｉナノチューブＭＯＳＦＥＴデバイス及びその製造方法に関する。

シリコン・ベースの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の継続的なスケーリングは、半導体技術の絶え間ない進歩に寄与してきた。デバイスのスケールがナノメートル範囲に近づくにつれて、半導体デバイスのさらなるスケーリングは種々の課題に直面している。幾つかの課題は、ゲート・トンネル電流などの、原子寸法における材料特性の量子力学的性質から生じるものである。幾つかの他の課題は、微小スケールでのドーパント濃度の揺らぎといった材料特性の確率的性質から生じるものであり、半導体接合部における閾値電圧及び漏れ電流の発散をもたらす。半導体技術におけるこれら及び他の課題により、従来型でない幾何学的形状を有する半導体デバイスに新たな関心が寄せられている。

相補型−金属−酸化膜−半導体（ＣＭＯＳ）デバイスの性能を向上させるために開発され、かつ、高度な半導体デバイスに広く用いられている技術的解決法は、半導体オン・インシュレータ（ＳＯＩ）技術である。ＳＯＩ ＭＯＳＦＥＴは、典型的には、ボディと他のＭＯＳＦＥＴコンポーネントとの間により高いオン電流及びより低い寄生容量をもたらすことにより、同等の寸法を有し、バルク基板上に構築されたＭＯＳＦＥＴに優る利点を提供するが、このＳＯＩ ＭＯＳＦＥＴは、ボディの電位、並びにその後のＳＯＩ ＭＯＳＦＥＴのターンオン・タイミング及びオン電流がＳＯＩ ＭＯＳＦＥＴの過去の履歴に依存する「履歴効果（history effect）」又は「浮遊ボディ効果（floating bodyeffect）」のために、デバイス動作の一貫性を低下させる傾向がある。さらに、漏れ電流のレベルもまた浮遊ボディの電圧に依存し、このことが低電力ＳＯＩ ＭＯＳＦＥＴの設計に課題をもたらす。

ＳＯＩ ＭＯＳＦＥＴのボディは、デバイスの履歴に依存する電荷を蓄積し、そのため「浮遊」ボディとなる。従って、ＳＯＩ ＭＯＳＦＥＴが示す閾値電圧は、予測及び制御が困難であり、経時的に変化する。ボディの電荷蓄積効果により、動的なサブススレッショルド（閾値）電圧（sub-threshold voltage、サブＶｔ）の漏れ、及び幾何学的に同一の隣接するデバイス間の閾値電圧（Ｖｔ）の不整合がもたらされる。

ＳＯＩ ＭＯＳＦＥＴの浮遊ボディ効果は、動作電圧が縮小し続けるときに閾値電圧（Ｖｔ）の整合が極めて重要となる、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルのような用途において特に懸念される。浮遊ボディはまた、パスゲート・デバイスに対する漏れの問題も引き起こす。浮遊ボディ効果が懸念される別の例示的な半導体デバイスは、例えば論理ゲートに用いられる、アタックされた（attacked）ＳＯＩ ＭＯＳＦＥＴ構造体であり、そこでは、スタック内のより上位にあるＳＯＩ ＭＯＳＦＥＴデバイスの導電状態が蓄積したボディ電荷の影響を強く受け、これらのデバイスに利用可能なゲート・ソース間の電圧オーバードライブが低減する。浮遊ボディの制御が重要である更に別の例示的な半導体デバイスは、ＳＲＡＭ回路用のセンス増幅器、及び電流ミラー回路内の電流駆動部である。

ＳＯＩ ＭＯＳＦＥＴと関連した別の問題は、Ｉ^２Ｒ則に起因して高電流により生じる自己加熱に関する。ＢＯＸは低い熱伝導率を有するので、ＳＯＩ内の熱が上昇し続けてキャリアにキャリア散乱を引き起こさせ、これが駆動電流の低下をもたらす。

上記を鑑みて、浮遊ボディ効果、自己加熱効果を最小にして一貫した性能をもたらすことができる半導体デバイスに対する必要性が存在する。さらに、浮遊ボディ効果を有利に用いて有用な機能を果たす半導体構造体、及びそれを製造する新しい方法に対する必要性が存在する。さらに、例えば、既存の半導体デバイスと比べて単位デバイス面積当たりのオン電流を増大させることにより、性能を向上させることができる半導体デバイスに対する、産業における必要性が存在する。

本発明の実施形態の一態様において、金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、内側及び外側ゲートを有するチューブ状構成で提供される。一実施形態において、方法が、高濃度ドープ材料の層を有する垂直チューブ状シリコン・オン・シリコンを形成することを含む。高濃度ドープ領域は、チューブ状トランジスタのドレイン側拡張領域として有利に用いられる。ハードマスクを堆積させて、チューブの内側領域を画定する。一連の反応性イオン・エッチング（ＲＩＥ）及び選択的エッチングを用いて、ゲート誘電体（通常のＳｉＯ_２又は高Ｋ）及びゲート材料（ポリシリコン又は金属ゲート）から成る外側ゲート・スタックが形成される。ＲＩＥを用いて、チューブの内側領域が形成される。続いて、イオン注入によりソース又はドレイン拡張領域を形成する。内側チューブには、誘電体及びゲート材料が堆積されて内側ゲート・スタックを形成する。自己整合を用いて、Ｓｉがエピタキシャルに成長され、ソース領域を形成する。最後に、自己整合及び深いトレンチ・エッチングを用いて、内側ゲート、外側ゲート、ソース及びドレインがシリサイド化され、コンタクトが形成される。

実施形態の別の態様において、内側ゲート電極及び外側ゲート電極を、チューブ状半導体構造体のボディに対して同じ電圧極性で動作させて、チューブの両側上に反転層を生じさせ、浮遊ボディ効果を低減させ、より厳格なチャネル制御を可能にすることができる。代替的に、内側ゲート電極及び外側ゲート電極を、チューブ状半導体構造体のソースに対して反対の極性で動作させて、チューブ状半導体構造体の一方の側に反転層を生じさせ、他方の側に蓄積層を生じさせて、浮遊ボディ効果を増幅し、ナノチューブ・トランジスタがメモリ・デバイスとして電荷を蓄積できるようにすることができる。

さらに別の態様において本発明の実施形態は、チューブ状Ｓｉ層で囲まれたチューブ状内側ゲート、Ｓｉ層を囲むチューブ状外側ゲート、並びにチューブ状内側ゲート及び外側ゲートを囲む、それぞれスペーサによって分離されたソース及びドレインを含むナノチューブＭＯＳＦＥＴデバイスを提供する。

さらに別の態様において、実施形態は、円筒状Ｓｉ層を形成することと、円筒状Ｓｉ層を囲み、底部スペーサと上部スペーサの間に配置された外側ゲートを形成することと、円筒状Ｓｉ層の一部分に隣接して上部スペーサ上にシリコン・エピタキシャル層を成長させることと、円筒状Ｓｉ層の内側部分をエッチングして中空円筒を形成することと、中空円筒の底部に内側スペーサを形成することと、中空円筒の一部分を充填することにより、内側ゲートを形成することと、内側ゲートに隣接して側壁スペーサを形成することと、外側ゲート及びドレインにアクセスし、接触するための深いトレンチをエッチングすることとを含む、基板上にナノチューブＭＯＳＦＥＴデバイスを形成する方法を提供する。

以下の詳細な説明は、一例として与えられ、本発明をそれのみに限定することを意図したものではなく、同様の参照数字が同様の要素及び部分を表す添付図面に関連して最も良く理解されるであろう。

ＳＯＩ基板を示す、ナノチューブ状ＦＥＴデバイスの初めの製造プロセス段階の側断面図を示す。 ＳＯＩ基板の上面上に堆積された被覆ハードマスク層の側断面図を示す。 上部層の一部分が垂直方向にエッチバックされ、上記の被覆層の２次元形状により予め定められた構造体の形状を有するメサ構造体を残すことを示す。 犠牲酸化シリコン層が、酸化物を堆積させ、エッチバックすることによって生成されることを示す。 チューブの外側を形成することを示す。 外側ゲート酸化物誘電体が、半導体構造体の表面上及び被覆メサの上部に形成されることを示す。 誘電体層上に外側ゲート電極を堆積させることを示す。 外側ゲート電極及びゲート酸化物誘電体層を部分的に除去し、続いて誘電体層を堆積させてスペーサを形成することを示す。 犠牲層が上記の誘電体層を囲み、続いて平坦化されることを示す。 上記の誘電体を部分的に除去して被覆部を露出させることを示す。 残りの犠牲層を除去し、続いて横方向成長を通して単結晶シリコン層を成長させることを示す。 ＴＥＯＳ層が配置され、平坦化されることを示す。 全ての層がメサを露出させることを示す。 トレンチが幾つかの層を貫通して掘られ、中空チューブを形成することを示す。 ゲート誘電体層がトレンチの垂直壁上に堆積され、誘電体層がトレンチの水平底面上に形成されることを示す。 トレンチを導電性材料で充填することにより、内側ゲートが形成されることを示す。 コンタクト形成に備えて誘電体層が配置され、内側ゲートを囲む側壁スペーサが形成されることを示す。 コンタクト間のスペースを充填する誘電体層を含むようにコンタクトが形成された最終のＳｉナノチューブ・デバイスの、Ａ−Ａ’（図２０参照）と表記された切り口に沿った断面図を示す。 コンタクト間のスペースを充填する誘電体層を含むようにコンタクトが形成された最終Ｓｉナノチューブ・デバイスの、Ｂ−Ｂ’（図２０参照）と表記された切り口に沿った断面図を示す。 ソース、ドレイン、内側ゲート及び外側ゲート、並びにそれらの間の、誘電体で充填されたスペースを示す、本発明の最終構造体の一実施形態を示す上面図である。 スペーサによってＦＥＴのドレイン及びソースからそれぞれ分離された外側及び内側ゲートを示す、完成したナノチューブＭＯＳＦＥＴの３Ｄ斜視図である。 内側ゲートがチューブ状内側ゲート酸化物で囲まれ、これがチューブ状シリコン層で囲まれ、かつ、明確にするためにソース層が除去された、ナノチューブＭＯＳＦＥＴの更に別の３Ｄ斜視図である。

本発明の詳細な実施形態が本明細書に開示されるが、開示される実施形態は、本発明の例証にすぎず、これらを様々な形で具体化できることを理解すべきである。さらに、本発明の種々の実施形態に関連して与えられる例の各々は、限定ではなく例証であることを意図したものである。さらに、図面は必ずしも一定の縮尺で描かれてはおらず、特定の構成要素の細部を示すために、幾つかの特徴が誇張されていることがある。従って、本明細書で開示される具体的な構造及び機能の詳細は、限定として解釈されるべきではなく、本発明を様々に用いるように、当業者に教示するための代表的な基準としてのみ解釈されるべきである。

図１を参照すると、側面図が示され、１つの実施形態において、半導体オン・インシュレータ（ＳＯＩ）部分が定められ、パターン形成され、エッチングされて、本発明のＭＯＳＦＥＴデバイスのＳＯＩ基板を形成することを示す。ＳＯＩ基板は、ハンドル基板１０、絶縁体層２０、「埋め込み」半導体層３１及び「ボディ」半導体層３０を含み、１００ｎｍから５００ｎｍの範囲の厚さを有することが好ましい。ハンドル基板１０は、半導体材料、金属材料又は絶縁材料を用いて形成することができる。絶縁体層２０は、誘電体酸化物及び／又は誘電体窒化物などの材料で作製されることが好ましい。埋め込み層３１は、導電層として機能する、高濃度ドープされた（即ち、導電性）単結晶半導体材料である。層３０及び３１は、例えば、シリコンとシリコン−ゲルマニウム、ＳｉとＳｉＧｅ又はＧａＡｓ−ＩｎＧａＡｓなどのＩＩＩ−Ｖ族適合材料などの、結晶学的に適合する材料のものである。異なる結晶方位も考えられる。層３１は、周知のプロセスに従ってサリサイド化することができる。

ＳＯＩ部分をもたらすＳＯＩ層は、これらに限定されるものではないが、Ｓｉ、歪みＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰ、又はこれらのいずれかの組み合わせを含む、いずれかの半導体材料を含むことができる。ＳＯＩ層は、平坦化、研削、湿式エッチング、乾式エッチング、又はこれらのいずれかの組み合わせによって、所望の厚さに薄層化することができる。ＳＯＩ層を薄層化する１つの方法は、熱乾燥プロセス又は湿式酸化プロセスによって、シリコンなどの半導体材料を酸化させ、次いで、フッ化水素酸混合物を用いて酸化物層を湿式エッチングすることである。このプロセスは、所望の厚さを達成するまで繰り返すことができる。

１つの実施形態において、ＳＯＩ層は、１．０ｎｍから２０．０ｎｍまでの範囲の厚さを有する。別の実施形態において、ＳＯＩ層は、２．０ｎｍから１０．０ｎｍまでの範囲の厚さを有する。更に別の実施形態において、ＳＯＩ層は、３．０ｎｍから５．０ｎｍまでの範囲の厚さを有する。ＳＯＩ層についての上記の厚さは、例証のためだけに与えられるものであり、ＳＯＩ層についての他の厚さも考えられ、それを本発明の方法及び構造体に用いることができる。

第２の半導体層３０は、これらに限定されるものではないが、Ｓｉ、歪みＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ／Ｖ族及びＩＩ／ＶＩ族化合物半導体を含む、半導体材料とすることができる。

ＳＯＩ層の下及び誘電体層２０の上に存在することができる半導体層３１は、高エネルギー・ドーパントをＳＯＩ基板に注入し、次いで、構造体をアニールして高濃度ドープ領域を形成することにより、形成することができる。上述のように、ドーパントは、熱アニールを用いる、半導体層３０を通るイオン注入又は気相ドーピングにより、半導体材料内に導入される。別の実施形態において、半導体層３１は、半導体層３０の上部に堆積又は成長させることができる。更に別の実施形態において、ＳＯＩ基板は、接着剤、接着性ポリマー、又は直接接合により接合されたウェハ対を形成するウェハ接合技術を用いて形成することができる。

ＳＯＩ部分は、堆積、フォトリソグラフィ及び選択的エッチング・プロセスを用いて、ＳＯＩ層から形成することができる。具体的には、エッチングされる表面にフォトレジストを塗布し、フォトレジストを放射パターンに露光させ、次いで、レジスト現像剤を用いてフォトレジスト内にパターンを現像することによって、パターンが生成される。パターンは、選択的エッチング・プロセスの所望の最終構造体の幾何学的形状を有する。ひとたびフォトレジストのパターン形成が完了すると、フォトレジストによって覆われた区域が保護される一方で、保護されていない領域を除去する選択的エッチング・プロセスを用いて、露出された領域が除去される。

図２を参照すると、層３０の上部に、被覆層４０が形成される。被覆材料は、窒化物、窒化シリコン、酸窒化シリコン等とすることができる。層４０は、リソグラフィによりパターン形成され、化学的に処理されて、２次元形状の円及び垂直側壁を有する部分４０になる。楕円、正方形、矩形及び多面形などの他の２次元形状も可能である。層４０は、好ましくは、円形ドット／チューブ・ドットとも呼ばれる、円形状をとると考えられる。層４０の厚さは、約５０ｎｍであることが好ましい。層４０は、保護層及びアンカー層の両方として機能し、それからデバイスが画定され、自己整合製造プロセスにおいて整合される。

図３を参照すると、層４０の形成に続いて、層３０の一部分が垂直方向にエッチングされ、層３０、３２及び４０を含むメサ構造体を形成し、ここで層３０及び３２は、同じ材料、好ましくは単結晶シリコンから作製される。構造体の形状は、層４０の２次元形状によって予め定められる。垂直方向エッチングを行う方法には、ＲＩＥ、湿式エッチングと乾式エッチングの組み合わせ、並びに他の異方性エッチング・プロセスが含まれる。例えば水素アニーリングなどの付加的な処理ステップを行って、垂直半導体壁を調整し、その粗さを減らすことができる。

図４を参照すると、円形の犠牲側壁２１が、窒化物ドット層４０及び層３２の周りにこれらを覆って構築され、これは、好ましくは単結晶シリコンから作製され、層３０に当接している。層２１は、酸化物又は窒化物などの誘電体材料を用いて形成される。例えば、酸化物堆積、平坦化、並びに湿式（ＲＩＥ）エッチング及び乾式（ＲＩＥ）エッチングの組み合わせを用いたエッチバック・プロセスの組み合わせを用いる、高品質の側壁を構築するための方法は、当技術分野において周知である。層２１の厚さは、好ましくは、約５ｎｍから１０ｎｍまでのオーダーである。

図５を参照すると、構造体２１を形成した後、チューブの外側が、図３に記載したものと類似のプロセスで、層３０の側部に沿ってエッチングし、層２１で覆われていない層３１の部分を部分的にエッチングにより除去することによって形成される。層３１がエッチングされる深さは、デバイス性能を最適化するための重要なパラメータである。水素アニーリングなどの調整（reconciliation）プロセスを実施して、滑らかで平坦な垂直壁を確実にすることが重要である。半導体層３１は、半導体層３０に比べて高ドーパント濃度の領域であることに注目すべきである。

図６を参照すると、外側ゲート酸化物誘電体２２、２４及び４１が、半導体構造体３０及び３１の表面上、並びに層２１及び４０の上部に形成される。外側ゲート酸化物誘電体は、酸化物、酸窒化物、又は酸化ハフニウムから作製されることができる。ゲート誘電体は、構造体３０及び３１の垂直壁に当接する。ゲート・ドレイン分離層４１が、構造体３１の水平面上に形成される。層２２及び４１は、同じ誘電体材料のものにすることができる。層２２の厚さは、約１ｎｍから１０ｎｍまで、好ましくは１．０ｎｍから３ｎｍまでである。層４１の厚さは、約１ｎｍから３０ｎｍまで、好ましくは３ｎｍから１０ｎｍまでである。層２２及び４１は、熱酸化プロセス及び／又は熱窒化プロセスを用いて同時に形成することができる。同様に、好ましくは、層２４もまた層２２及び４１と同時に堆積される。さらに、層４１の厚さは、ＣＶＤ、高密度プラズマ支援堆積（ＨＰＤ）、原子相堆積（ＡＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ）等のような、当技術分野において周知の異方性堆積技術の１つを用いて増大させることができる。

図７を参照すると、外側ゲート電極５０が、層２１、２２、４１及び２４の上に堆積される。用いられる材料は、半導体材料、導電性合金又は金属を含む。用いられる好ましい材料はポリシリコンであるが、他の導電性材料も考えられる。上述の層の形成には、ＬＰＣＶＤ、ＡＬＤ等のような周知の技術が含まれる。材料が構造体を完全に覆うので、次のステップにおいて平坦化プロセスを安全に適用することができる。

図８を参照すると、初めに平坦化プロセスにより、次にＲＩＥなどの乾式エッチング・プロセスを用いて、層５０が部分的に除去される。付加的なアニーリングを行って、デバイスの外側ゲートとして機能する残留層５０の厚さを制御することができる。次に、窒化物、酸窒化シリコン又は酸化シリコンなどの誘電体材料（層５１）が堆積される。層５１は、スペーサとして働くように意図される。

ここで図９を参照すると、犠牲材料の層６０が、好ましい材料として、層５１を選択的にエッチングするように、層５１と比べて異なるエッチング速度を有するポリシリコン・ゲルマニウム合金を用いて、被覆層５１を囲むように堆積され、続いて平坦化される。

図１０を参照すると、好ましくは、初めに層４０を露出させる化学機械研磨（ＣＭＰ）プロセスによって、層５１が部分的に除去される。次に、例えば、湿式エッチング又はＲＩＥなどを用いて誘電体層５１がエッチングされ、シリコン層３０及び３２を部分的に露出させる。次いで、露出した層３０及び３２上に、イオン注入が実施される。注入の目的は、ソース拡張領域を形成し、かつ、拡張領域とゲートの良好な重なりを形成することである。

図１１を参照すると、選択的ＲＩＥエッチング・プロセスによって、残留層６０が除去される。次に、単結晶シリコン層３５が形成される。層３５は、半導体構造体３０の一部分に隣接して層５１上にエピタキシャルに成長される。好ましくはその場（in-situ）ドープ・プロセスによる横方向成長によって成長される。この層は、寄生抵抗を低減させるように、高濃度にドープされる。ドーパント濃度は、１ｅ１９ｃｍ^−３から１ｅ２１ｃｍ^−３までの間、好ましくは１ｅ２０ｃｍ^−３から５ｅ２０ｃｍ^−３までの間で変化する。

図１２を参照すると、誘電体層２７、好ましくはＴＥＯＳが堆積され、ＣＭＰによって平坦化され、化学的に洗浄される。この誘電体層は、選択的エッチングを可能にするように、層４０及び３２と比べて異なるエッチング速度を有することができる。次のステップで除去されるように、層４０が露出される。

図１３を参照すると、標準的な選択的エッチング・プロセスを用いて層４０が除去され、続いて層３２が除去される。

図１４を参照すると、層３０を貫通し、層３１を部分的に通って、トレンチが掘られる。この段階で、中空円筒状又はチューブ状の独特の半導体トポロジが形成される。チューブの外側は外側ゲート酸化物（層２２）及び外側ゲート材料（層５０）で囲まれる。

図１５を参照すると、ゲート誘電体層２５が、トレンチ内の層３０の垂直壁上に堆積される。誘電体層２６が、トレンチ内側の層３１の水平（底）面上に形成される。層２５及び２６の両方とも、同じ誘電体材料で作製することができる。層２５の厚さは、約１ｎｍから１０ｎｍまで、好ましくは１．５ｎｍから３ｎｍまでの範囲にあるのに対して、層２６の厚さは、１ｎｍから３０ｎｍまで、好ましくは１０ｎｍから２０ｎｍまでの範囲にある。層２５及び２６は、熱酸化プロセス及び／又は熱窒化プロセスを用いて同時に配置することができる。さらに、酸化物２５の厚さは、ＣＶＤ、高密度プラズマ支援堆積（ＨＰＤ）、原子相堆積（ＡＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ）などの、当技術分野において周知の異方性堆積技術うちの１つを用いて増大させることができる。

図１６を参照すると、トレンチをポリシリコン又は他の金属などの導電性材料で充填することによって、内側ゲート６１が形成される。必要な場合には、トレンチを充填する前にゲート・キャップ層を配置することができる。この構造体は、ＣＭＰによって有利に研磨され、続いて酸化物層２５が部分的にエッチバックされて所望のトポロジを形成する。この段階で、意図される中空円筒形の半導体が形成され、内側ゲート・スタック及び外側ゲート・スタックに挟まれる。この独特なトポロジはチューブ状を有する。このように形成された、即ち前述の形状を有するＭＯＳＦＥＴは、半導体ナノチューブＭＯＳＦＥＴと呼ばれる。半導体がシリコンである特別な場合には、これはＳｉナノチューブＭＯＳＦＥＴと呼ばれる。

図１７において、コンタクト形成に備えて、誘電体層２８が配置される。その後、内側ゲート６１を囲む側壁スペーサを等方的にエッチングする。図１８及び図１９を参照すると、標準的な自己整合プロセスに従って形成されたコンタクトが示される。

図２０は、本発明の実施形態の最終構造体を示す上面図であり、ソース３５、ドレイン３１、内側ゲート６１及び外側ゲート５０に対して作製されたコンタクト、並びに誘電体で充填されたスペース７０を示す。

図２１は、完成したナノチューブＭＯＳＦＥＴの一部分の３Ｄ斜視図であり、特に、層３０と層３５との間に配置された層、即ち、層４１、５０及び５１を示す。図２１では、明瞭にするためにコンタクトが省略された、図１８に基づく斜視図が示される。

図２２は、図２１に基づき、内側ゲート誘電体及びそれに隣接する層を表示するために層３５が省略された、ナノチューブＭＯＳＦＥＴデバイスの別の３Ｄ斜視図を示す。

本発明は、簡単な例証的実施形態に関連して具体的に説明されたが、当業者であれば、本発明を拡張し、種々の明らかな方法で適用できることを理解すべきである。本発明の他の実施形態をそれに適合させることができる。本説明を考慮すれば、当業者には、多くの代替物、修正物及び変形物が明らかであることは明白である。従って、添付の特許請求の範囲は、本発明の範囲及び趣旨の範囲に入る全てのそうした代替物、修正物及び変形物を含むと考えられる。

本発明は、種々様々な電子装置及び電気装置に用途を見出し、特に携帯電話によく適している集積回路チップに組み込まれたシリコン金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの設計及び製造において、産業上の利用可能性を見出す。

１０：ハンドル基板
２０：絶縁体層（誘電体層）
２１：犠牲側壁
２２、２４、４１：外側ゲート酸化物誘電体
２５：ゲート誘電体層（酸化物層）
２６、２７、２８：誘電体層
３０、３２：シリコン（Ｓｉ）層（半導体層）
３１：埋め込み半導体層（ドレイン）
３５：ソース
４０：被覆層
４１：底部スペーサ
５０：外側ゲート
５１：上部スペーサ
６０：犠牲材料層
６１：内側ゲート
７０：スペース

Claims (20)

1. 円柱状の内側ゲート及びＳｉ層によって互いに分離された環形状の外側ゲートと、
   前記円柱状の内側ゲート及び環形状の外側ゲートを前記円柱の軸に沿った方向に囲むと共に、それぞれスペーサによって前記外側ゲートから分離されたソース及びドレインと、
   を含むナノチューブＭＯＳＦＥＴデバイス。
2. 前記内側ゲート及び外側ゲート、並びに前記ソース及びドレインに一体化したシリコン基板をさらに含む、請求項１に記載のナノチューブＭＯＳＦＥＴデバイス。
3. 前記基板はＳＯＩ基板である、請求項２に記載のナノチューブＭＯＳＦＥＴデバイス。
4. 前記基板は、シリコンで作製される、請求項２に記載のナノチューブＭＯＳＦＥＴデバイス。
5. 前記Ｓｉ層は、前記内側ゲートを取り囲む環形状を有する、請求項１に記載のナノチューブＭＯＳＦＥＴデバイス。
6. 前記外側ゲートは、前記Ｓｉ層を取り囲む環形状を有し、前記外側ゲートの外側は、酸化物層で囲まれる、請求項１に記載のナノチューブＭＯＳＦＥＴデバイス。
7. 前記内側ゲートは、ゲート誘電体及びゲート材料で作製されたスタックを形成する、請求項１に記載のナノチューブＭＯＳＦＥＴデバイス。
8. 前記ソースは、自己整合エピタキシャル成長シリコンで作製される、請求項１に記載のナノチューブＭＯＳＦＥＴデバイス。
9. ナノチューブＭＯＳＦＥＴデバイスを形成する方法であって、
   基板上に円柱状のＳｉ層を形成することと、
   前記円柱状のＳｉ層を囲む、底部スペーサと上部スペーサとの間に配置された環形状の外側ゲートを形成することと、
   前記円柱状Ｓｉ層の一部分に隣接して前記上部スペーサ上にエピタキシャル・シリコン層を成長させることと、
   前記円柱状のＳｉ層の内側部分を円筒形状にエッチングすることと、
   前記円筒形状の底部に内側スペーサを形成することと、
   前記円筒形状の一部分を充填することにより、円柱状の内側ゲートを形成することと、
   前記内側ゲートに隣接して側壁スペーサを形成することと、
   前記外側ゲート及びドレインにアクセスし、接触するための深いトレンチをエッチングすることと、
   を含む方法。
10. 前記外側ゲートを、前記内側ゲートと同心の環形状に形成することをさらに含む、請求項９に記載の方法。
11. 前記円柱状のＳｉ層を形成することは、高濃度ドープ材料からその一部分を作製することを含む、請求項９に記載の方法。
12. 前記エピタキシャル・シリコン層上にソースを形成することをさらに含む、請求項９に記載の方法。
13. ハードマスクを用いて前記円柱状のＳｉ層を画定することをさらに含む、請求項９に記載の方法。
14. 一連の反応性イオン・エッチング（ＲＩＥ）及び選択的エッチングを用いて、外側ゲート・スタックを形成することをさらに含む、請求項９に記載の方法。
15. 前記外側ゲート・スタックは、ＳｉＯ_２又はＨｆＯ_２、又は高Ｋ材料を含むゲート誘電体、及び、ポリシリコン又は金属を含むゲート材料を用いて形成される、請求項１４に記載の方法。
16. 前記内側ゲートに隣接して前記側壁スペーサを形成することに続いて、前記内側ゲートをシリサイド化することを含む、請求項９に記載の方法。
17. 前記ソース及び前記エピタキシャル・シリコン層をシリサイド化することをさらに含む、請求項１２に記載の方法。
18. 前記ナノチューブＭＯＳＦＥＴデバイスの周囲を誘電体材料で充填することをさらに含む、請求項９に記載の方法。
19. 前記外側ゲートにアクセスする深いトレンチを介してコンタクトを形成することをさらに含む、請求項９に記載の方法。
20. 前記円筒状のＳｉ層で囲まれた内側ゲート酸化物によって囲まれる前記円柱状の内側ゲートを形成することをさらに含む、請求項９に記載の方法。

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