WO2023209493A1 - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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WO2023209493A1
WO2023209493A1 PCT/IB2023/053893 IB2023053893W WO2023209493A1 WO 2023209493 A1 WO2023209493 A1 WO 2023209493A1 IB 2023053893 W IB2023053893 W IB 2023053893W WO 2023209493 A1 WO2023209493 A1 WO 2023209493A1
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conductive layer
insulating layer
transistor
insulating
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神長正美
島行徳
肥塚純一
井口貴弘
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株式会社半導体エネルギー研究所
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    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
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    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a display device, a display module, and an electronic device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device and a method for manufacturing a display device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), and the like.
  • An example of this is a method for driving the same or a method for producing the same.
  • Semiconductor devices having transistors are widely used in display devices and electronic devices, and there is a demand for higher integration and higher speed of semiconductor devices. For example, when applying a semiconductor device to a high-definition display device, a highly integrated semiconductor device is required. 2. Description of the Related Art As one means of increasing the degree of integration of transistors, the development of microsized transistors is progressing.
  • VR virtual reality
  • AR augmented reality
  • SR substitute reality
  • MR mixed reality
  • Display devices for XR are desired to have high definition and high color reproducibility in order to enhance the sense of reality and immersion.
  • Examples of devices that can be applied to the display device include a liquid crystal display device, an organic EL (Electro Luminescence) device, or a light emitting device including a light emitting device (also referred to as a light emitting element) such as a light emitting diode (LED). It will be done.
  • Patent Document 1 discloses a display device for VR using an organic EL device (also referred to as an organic EL element).
  • An object of one embodiment of the present invention is to provide a semiconductor device having a microsized transistor and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a small-sized semiconductor device and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a semiconductor device including a transistor with high on-state current, and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a semiconductor device with good electrical characteristics and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a highly reliable semiconductor device and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high productivity.
  • an object of one embodiment of the present invention is to provide a novel semiconductor device and a method for manufacturing the same.
  • One embodiment of the present invention includes a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a first insulating layer, and a second insulating layer.
  • the second conductive layer has a region in contact with the upper surface of the first conductive layer, and the second conductive layer has a first opening overlapping with the first conductive layer.
  • a third conductive layer is provided on the second conductive layer, the third conductive layer has a second opening that overlaps with the first opening, and the first insulating layer has a second opening that overlaps with the first opening.
  • the semiconductor layer is in contact with the sidewall of the first opening of the conductive layer, the semiconductor layer is in contact with the top surface of the first conductive layer, the side surface of the first insulating layer, and the top surface of the third conductive layer, and the second insulating layer is in contact with the top surface of the first conductive layer.
  • the semiconductor layer is a semiconductor device having a sidewall in the first opening and a region sandwiched between the fourth conductive layer.
  • the first insulating layer has a region in contact with a sidewall of the second opening of the third conductive layer.
  • the first conductive layer functions as one of the source and drain of the transistor
  • the third conductive layer functions as the other of the source and drain of the transistor
  • the fourth conductive layer functions as the other of the source and drain of the transistor.
  • the second conductive layer functions as a first gate and is electrically connected to the first conductive layer.
  • one embodiment of the present invention includes a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a first insulating layer, and a second conductive layer. and a third insulating layer, the second conductive layer has a region in contact with the upper surface of the first conductive layer, and the second conductive layer has a region that is in contact with the upper surface of the first conductive layer.
  • the first insulating layer is provided on the second conductive layer, the first insulating layer has a second opening that overlaps with the first opening;
  • the third conductive layer is provided on the first insulating layer, the third conductive layer has a third opening that overlaps with the first opening, and the second insulating layer is provided on the second conductive layer.
  • the semiconductor layer is in contact with the sidewall of the first opening of the first insulating layer and the sidewall of the second opening of the first insulating layer, and the semiconductor layer is in contact with the top surface of the first conductive layer, the side surface of the second insulating layer, and the sidewall of the second opening of the third insulating layer is provided on the semiconductor layer, the fourth conductive layer is provided on the third insulating layer, and the second insulating layer is in contact with the upper surface of the first opening.
  • the semiconductor device has a region sandwiched between a sidewall at the first opening and a semiconductor layer, and the semiconductor layer has a region sandwiched between a sidewall at the first opening and a fourth conductive layer.
  • the second insulating layer has a region in contact with a sidewall of the third opening of the third conductive layer.
  • the first insulating layer has a laminated structure of a first layer and a second layer on the first layer, and one of the first layer and the second layer is It is preferable to have a region with a higher film density than the other region.
  • the second insulating layer has a laminated structure of a third layer and a fourth layer, and the third layer has a region having a higher film density than the fourth layer.
  • the third layer is preferably in contact with the sidewall of the first opening and the sidewall of the second opening, and the fourth layer is preferably in contact with the semiconductor layer.
  • the second insulating layer has a laminated structure of a third layer and a fourth layer, and the third layer has a region having a higher film density than the fourth layer.
  • the third layer is in contact with the sidewall of the first opening, the sidewall of the second opening, and the sidewall of the third opening of the third conductive layer, and the fourth layer is in contact with the semiconductor layer. is preferred.
  • a first conductive layer is formed by forming a first conductive film and removing a portion of the first conductive film, so that the first conductive layer is in contact with the upper surface of the first conductive layer.
  • forming a second conductive layer on the second conductive layer forming a second conductive layer by removing a portion of the second conductive film; forming a first insulating film on the second conductive layer;
  • a third conductive film is formed on the insulating film, a resist mask is formed on the third conductive film using photolithography, and a region of the third conductive film that does not overlap with the resist mask is removed by etching.
  • a first opening is formed in the first insulating layer, a region that does not overlap with the resist mask is removed by etching to form a second opening, and a region in the second conductive layer that does not overlap with the resist mask is removed by etching.
  • the third conductive layer is removed to expose the upper surface of the first conductive layer by providing a third opening, and a third conductive layer is formed on the upper surface of the third conductive film, the exposed upper surface of the first conductive layer, and the third conductive film.
  • the second opening so as to cover the sidewall of the first opening provided in the first insulating film, the sidewall of the second opening provided in the first insulating film, and the sidewall of the third opening provided in the second conductive layer.
  • the sidewall insulating layer covers the sidewall of the second opening.
  • the sidewall insulating layer covers the sidewall in the second opening and the sidewall in the first opening.
  • One embodiment of the present invention includes a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a first insulating layer, a second insulating layer, and a third insulating layer.
  • the first insulating layer has a region in contact with the upper surface of the first conductive layer, and the first insulating layer has a first opening overlapping with the first conductive layer.
  • the second conductive layer has a region in contact with the top surface of the first insulating layer, the second conductive layer has a second opening that overlaps with the first conductive layer, and has a second opening that overlaps with the first opening.
  • the second openings overlap each other, the second insulating layer is in contact with the sidewall of the first opening of the first insulating layer and the sidewall of the second opening of the second conductive layer, and the second insulating layer is in contact with the sidewall of the second opening of the second conductive layer. is in contact with the top surface of the first conductive layer, the side surface of the second insulating layer, and the top surface of the second conductive layer, the third insulating layer is provided on the semiconductor layer, and the third conductive layer is The second insulating layer is provided on the third insulating layer, and has a region sandwiched between the sidewall in the second opening and the semiconductor layer, and the semiconductor layer has a region sandwiched between the sidewall in the second opening and the semiconductor layer. This is a semiconductor device having a region sandwiched between two conductive layers.
  • the upper surface of the second conductive layer has a first region in contact with the semiconductor layer, and the thickness of the region of the second conductive layer that overlaps with the first region is equal to that of the first insulating layer.
  • the thickness is preferably 0.5 times or more and 5 times or less the thickness of the region overlapping with the first region.
  • the first insulating layer has a laminated structure of a first layer and a second layer on the first layer, and the first layer has a film density higher than that of the second layer. It is preferable that the area has a high area.
  • the second insulating layer has a laminated structure of a third layer and a fourth layer on the third layer, and the third layer has a film density higher than that of the fourth layer. It is preferable that the third layer has a region with a high surface area, that the third layer is in contact with the sidewall of the first opening and the sidewall of the second opening, and that the fourth layer is in contact with the semiconductor layer.
  • a first conductive layer is formed by forming a first conductive film and removing a portion of the first conductive film, so that the first conductive layer is in contact with the upper surface of the first conductive layer.
  • forming a first insulating film forming a second conductive film so as to be in contact with the top surface of the first insulating film, and forming a second conductive layer by removing a portion of the second conductive film;
  • a resist mask is formed on the second conductive layer using photolithography, a region of the second conductive layer that does not overlap with the resist mask is removed by etching to form a first opening, and a first insulating layer is formed.
  • a region that does not overlap with the resist mask is removed by etching to provide a second opening to expose the top surface of the first conductive layer, and the top surface of the second conductive layer and the exposed first conductive layer are removed.
  • a second insulating film is formed to cover the top surface, the sidewall in the first opening provided in the second conductive layer, and the sidewall in the second opening provided in the first insulating film.
  • a semiconductor device including a microsized transistor and a method for manufacturing the same can be provided.
  • a small-sized semiconductor device and a method for manufacturing the same can be provided.
  • a semiconductor device including a transistor with high on-current and a method for manufacturing the same can be provided.
  • a semiconductor device with good electrical characteristics and a method for manufacturing the same can be provided.
  • a highly reliable semiconductor device and a method for manufacturing the same can be provided.
  • a method for manufacturing a semiconductor device with high productivity can be provided.
  • one embodiment of the present invention can provide a novel semiconductor device and a method for manufacturing the same.
  • FIG. 1A is a top view showing an example of a transistor.
  • FIG. 1B is a cross-sectional view showing an example of a transistor.
  • FIG. 2 is a cross-sectional view showing an example of a transistor.
  • FIG. 3A is a top view showing an example of a transistor.
  • FIG. 3B is a cross-sectional view showing an example of a transistor.
  • FIG. 4 is a cross-sectional view showing an example of a transistor.
  • 5A and 5B are perspective views showing an example of a transistor.
  • 6A to 6C are cross-sectional views showing an example of a transistor.
  • 7A and 7B are cross-sectional views showing an example of a transistor.
  • FIG. 8 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 1B is a cross-sectional view showing an example of a transistor.
  • FIG. 2 is a cross-sectional view showing an example of a transistor.
  • FIG. 3A is
  • FIG. 9 is a cross-sectional view showing an example of a semiconductor device.
  • 10A to 10C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 11A and 11B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 12A and 12B are cross-sectional views showing an example of a transistor.
  • 13A and 13B are cross-sectional views showing an example of a transistor.
  • FIG. 14A is a top view showing an example of a transistor.
  • FIG. 14B is a cross-sectional view showing an example of a transistor.
  • FIG. 15 is a cross-sectional view showing an example of a transistor.
  • 16A and 16B are perspective views showing an example of a transistor.
  • FIG. 17A to 17C are cross-sectional views showing an example of a transistor.
  • FIG. 18 is a cross-sectional view showing an example of a transistor.
  • 19A to 19C are cross-sectional views illustrating an example of a method for manufacturing a transistor.
  • 20A to 20C are cross-sectional views illustrating an example of a method for manufacturing a transistor.
  • 21A and 21B are cross-sectional views showing an example of a transistor.
  • 22A and 22B are cross-sectional views showing an example of a transistor.
  • 23A and 23B are cross-sectional views showing an example of a transistor.
  • FIG. 24 is a perspective view showing an example of a display device.
  • FIG. 25 is a cross-sectional view showing an example of a display device.
  • FIG. 25 is a cross-sectional view showing an example of a display device.
  • FIG. 26 is a cross-sectional view showing an example of a display device.
  • FIG. 27 is a cross-sectional view showing an example of a display device.
  • FIG. 28 is a cross-sectional view showing an example of a display device.
  • FIG. 29 is a cross-sectional view showing an example of a display device.
  • FIG. 30 is a cross-sectional view showing an example of a display device.
  • FIG. 31 is a cross-sectional view showing an example of a display device.
  • FIG. 32 is a cross-sectional view showing an example of a display device.
  • FIG. 33 is a cross-sectional view showing an example of a display device.
  • FIG. 34 is a cross-sectional view showing an example of a display device.
  • FIG. 34 is a cross-sectional view showing an example of a display device.
  • FIG. 35 is a cross-sectional view showing an example of a display device.
  • FIG. 36 is a cross-sectional view showing an example of a display device.
  • FIG. 37 is a cross-sectional view showing an example of a display device.
  • FIG. 38 is a cross-sectional view showing an example of a display device.
  • FIG. 39 is a cross-sectional view showing an example of a display device.
  • 40A to 40F are cross-sectional views illustrating an example of a method for manufacturing a display device.
  • 41A and 41B are diagrams illustrating an example of the configuration of a display device.
  • FIG. 42 is a diagram illustrating a configuration example of a display device.
  • FIG. 43 is a diagram illustrating a configuration example of a display device.
  • FIG. 44 is a diagram illustrating a configuration example of a display device.
  • FIG. 45 is a diagram illustrating a configuration example of a display device.
  • FIG. 46 is a diagram illustrating a configuration example of a display device.
  • FIG. 47 is a diagram illustrating a configuration example of a display device.
  • FIG. 48 is a diagram illustrating a configuration example of a display device.
  • FIG. 49 is a diagram illustrating a configuration example of a display device.
  • FIG. 50 is a diagram illustrating a configuration example of a display device.
  • 51A to 51C are diagrams illustrating configuration examples of display devices.
  • FIG. 52 is a block diagram of the display device.
  • 53A and 53B are circuit diagrams of pixel circuits.
  • 54A and 54B are circuit diagrams of pixel circuits.
  • FIG. 52 is a block diagram of the display device.
  • 55 is a circuit diagram of a pixel circuit.
  • 56A to 56G are diagrams showing examples of pixels.
  • 57A to 57K are diagrams showing examples of pixels.
  • FIG. 58 is a diagram showing a configuration example of a sequential circuit.
  • 59A to 59D are diagrams illustrating an example of an electronic device.
  • 60A to 60F are diagrams illustrating an example of an electronic device.
  • 61A to 61G are diagrams illustrating an example of an electronic device.
  • film and “layer” can be interchanged depending on the situation or circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • a device manufactured using a metal mask or an FMM may be referred to as a device with an MM (metal mask) structure.
  • a device manufactured without using a metal mask or FMM may be referred to as a device with an MML (metal maskless) structure.
  • SBS Side By Side
  • materials and configurations can be optimized for each light emitting device, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
  • holes or electrons may be referred to as “carriers.”
  • a hole injection layer or an electron injection layer is called a “carrier injection layer”
  • a hole transport layer or an electron transport layer is called a “carrier transport layer”
  • a hole blocking layer or an electron blocking layer is called a “carrier injection layer.”
  • the carrier injection layer, carrier transport layer, and carrier block layer described above may not be clearly distinguishable depending on their respective cross-sectional shapes or characteristics.
  • one layer may serve as two or three functions among a carrier injection layer, a carrier transport layer, and a carrier block layer.
  • a light emitting device has an EL layer between a pair of electrodes.
  • the EL layer has at least a light emitting layer.
  • the layers (also referred to as functional layers) included in the EL layer include a light emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier Block layers (hole block layer and electron block layer) can be mentioned.
  • a light-receiving device (also referred to as a light-receiving element) has an active layer that functions as at least a photoelectric conversion layer between a pair of electrodes.
  • the term “island-like” refers to a state in which two or more layers made of the same material and formed in the same process are physically separated.
  • an island-shaped light emitting layer indicates that the light emitting layer and an adjacent light emitting layer are physically separated.
  • the term "tapered shape” refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • a region where the angle between the inclined side surface and the substrate surface or the surface to be formed (also referred to as a taper angle) is less than 90 degrees, and preferably to have a region where the angle is 45 degrees or more and less than 90 degrees.
  • the angle is greater than or equal to 85 degrees, more preferably an area where the angle is greater than or equal to 65 degrees and less than or equal to 85 degrees, further preferably an area where the angle is greater than or equal to 65 degrees and less than or equal to 80 degrees, and even more preferably greater than or equal to 70 degrees and less than or equal to 80 degrees. It is preferable to have a region of less than or equal to 100%. Note that the side surface of the structure, the substrate surface, and the surface to be formed do not necessarily have to be completely flat, and may be substantially planar with a minute curvature or substantially planar with minute irregularities.
  • a mask layer also referred to as a sacrificial layer
  • a light emitting layer is located above at least a light emitting layer (more specifically, a layer that is processed into an island shape among the layers constituting an EL layer), It has the function of protecting the light emitting layer during the manufacturing process.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference).
  • the upper surface shapes roughly match means that at least a portion of the outlines of the stacked layers overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, it is also said that the top surface shapes approximately match.
  • the heights are approximately equal refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are approximately equal in cross-sectional view.
  • a flattening process typically a CMP (Chemical Mechanical Polishing) process
  • the heights of surfaces to be processed are approximately the same.
  • the heights may not strictly match depending on the material of the film, etc., but in this specification, it is assumed that the heights "approximately match” in this case as well. .
  • FIG. 1A A top view (also referred to as a plan view) of the transistor 100 is shown in FIG. 1A.
  • FIG. 1B shows a sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 2 shows a sectional view taken along the dashed-dotted line B1-B2.
  • FIG. 5A A perspective view of some of the components of the transistor 100 is shown in FIG. 5A, and a perspective view of the transistor 100 is shown in FIG. 5B, respectively.
  • FIG. 1A some of the components of the transistor 100 (such as an insulating layer) are omitted.
  • FIG. 5B a perspective view of the transistor 100
  • Transistor 100 is provided on substrate 102.
  • the transistor 100 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 114, an insulating layer 110s, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode.
  • a portion of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112b functions as the other.
  • the semiconductor layer 108 the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the semiconductor layer 108, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • the conductive layer 114 is provided on the conductive layer 112a, and the conductive layer 114 and the conductive layer 112a are electrically connected to each other.
  • the conductive layer 114 is preferably in contact with the conductive layer 112a.
  • the insulating layer 110s has a region located between the conductive layer 114 and the semiconductor layer 108.
  • the conductive layer 114 overlaps with the semiconductor layer 108 via the insulating layer 110s.
  • Conductive layer 114 can function as a second gate electrode of transistor 100.
  • the insulating layer 110s can function as a second gate insulating layer of the transistor 100. Since the conductive layer 114 and the conductive layer 112a are electrically connected, in the transistor 100, the second gate electrode is electrically connected to one of the source electrode and the drain electrode.
  • An insulating layer 115 and a conductive layer 112a are provided on the substrate 102, a conductive layer 114 is provided on the conductive layer 112a, an insulating layer 110b is provided on the conductive layer 112a, the insulating layer 115, and the conductive layer 114, A conductive layer 112b is provided on the insulating layer 110b.
  • the insulating layer 110b has a region sandwiched between a conductive layer 112a and a conductive layer 112b.
  • the conductive layer 112a has a region overlapping with the conductive layer 112b with the insulating layer 110b interposed therebetween.
  • the insulating layer 110b has a stacked structure of an insulating layer 110b3, an insulating layer 110b2 on the insulating layer 110b3, and an insulating layer 110b1 on the insulating layer 110b2.
  • the conductive layer 114 has a region sandwiched between the conductive layer 112a and the insulating layer 110b.
  • the conductive layer 112a has a region in contact with the lower surface of the conductive layer 114.
  • the insulating layer 110b is in contact with the upper surface of the conductive layer 114, for example.
  • the conductive layer 114, the insulating layer 110b, and the conductive layer 112b each have an opening.
  • Each opening has, for example, a region that overlaps with the conductive layer 112a.
  • An insulating layer 110s is provided on the conductive layer 112a.
  • the insulating layer 110s is provided along the sidewall of the opening 142 of the conductive layer 114, the sidewall of the opening (area not shown in the figure) of the insulating layer 110b, and the sidewall of the opening 143 of the conductive layer 112b.
  • the sidewall of the opening in the conductive layer 114, the sidewall in the opening of the insulating layer 110b, and the sidewall of the opening in the conductive layer 112b form a continuous side surface, and the sidewall of the opening in the conductive layer 112b forms a continuous side surface.
  • An insulating layer 110s is formed along.
  • the insulating layer 110s is sometimes called a sidewall, a sidewall insulating layer, a sidewall protective layer, or the like.
  • the opening 142 and the opening 143 each have a region that overlaps with the conductive layer 112a. Further, the opening 142 and the opening 143 have regions that overlap with each other.
  • the semiconductor layer 108 is provided along a recess (sometimes called a depression) whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s.
  • the semiconductor layer 108 overlaps with the conductive layer 112a in a region inside the sidewall 141 of the insulating layer 110s in plan view. In this region, the semiconductor layer 108 contacts, for example, the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 overlaps with the conductive layer 112b in a region outside the side wall 141 of the insulating layer 110s in plan view. In this region, the semiconductor layer 108 contacts, for example, the upper surface of the conductive layer 112b.
  • the transistor 100 can be called a bottom contact transistor because the lower surface of the semiconductor layer 108 is in contact with the source electrode and the drain electrode.
  • the semiconductor layer 108 has a region provided along the top surface of the conductive layer 112a, a region provided along the sidewall 141 of the insulating layer 110s, and a region provided along the top surface of the conductive layer 112b.
  • the semiconductor layer 108 has a region facing the sidewall of the opening 142 of the conductive layer 114 with the insulating layer 110s interposed therebetween. Further, in this region, the semiconductor layer 108 is preferably in contact with the side wall 141 of the insulating layer 110s.
  • the insulating layer 110b3 when a plurality of selected from these constituent elements are a continuous layer.
  • a common material is used in several components that are successive layers.
  • multiple components in one continuous layer may be fabricated, for example, in the same step.
  • multiple components may be observed as one continuous layer.
  • the insulating layer 110b2 and the insulating layer 110s may be observed as a continuous layer.
  • the conductive layer 112a and the conductive layer 112b may each have a stacked structure.
  • the conductive layer 112a has a stacked structure of a conductive layer 112a_1 and a conductive layer 112a_2 over the conductive layer 112a_1.
  • a material that is difficult to oxidize for the conductive layer 112a_2 that has a region in contact with the semiconductor layer 108 it is preferable to use a material that is difficult to oxidize for the conductive layer 112a_2 that has a region in contact with the semiconductor layer 108, and to use a material with low resistance for the conductive layer 112a_1 that does not have a region in contact with the semiconductor layer 108.
  • the conductive layer 112a_1 is embedded in the opening of the insulating layer 115, and the upper surface of the conductive layer 112a_1 and the upper surface of the insulating layer 115 are flattened.
  • the conductive layer 112a_2 is located on the conductive layer 112a_1 and the insulating layer 115.
  • the top surface of the insulating layer 115 and the top surface of the conductive layer 112a_1 are configured to substantially match.
  • the difference in level between the surfaces on which the insulating layer 110b and the conductive layer 112b are formed can be reduced. This reduces the level difference on the top surface of the conductive layer 112b and the level difference on the top surface of the insulating layer 110b. Therefore, in the step of forming the insulating layer 110s (for example, an etch-back step, etc.), it is possible to suppress the insulating layer from remaining on the upper surface of the conductive layer 112b and the upper surface of the insulating layer 110b.
  • An insulating layer can be selectively formed on the sidewalls of the openings in the layer 114 and the sidewalls in the openings in the conductive layer 112b.
  • the end portion of the conductive layer 112a_1 may be located outside the end portion of the conductive layer 112a_1. Further, in the case of providing a plug that connects the conductive layer 112a and the upper conductive layer, the conductive layer 112a_1 is extended to the outside of the conductive layer 112a_2, and in the extended region, the upper surface of the conductive layer 112a_1 and the plug are It is also possible to have a configuration in which the two are in contact with each other. The plug is provided so as to fill the openings in the insulating layer 110b, the insulating layer 195, etc.
  • An insulating layer 106 is provided on the semiconductor layer 108.
  • the insulating layer 106 has a region overlapping with the conductive layer 112a with the semiconductor layer 108 in between, a region overlapping with the conductive layer 114 with the semiconductor layer 108 and the insulating layer 110s in between, and a region with the semiconductor layer 108 in between. and a region overlapping with the conductive layer 112b.
  • the insulating layer 106 has a region facing the upper surface of the conductive layer 112a with the semiconductor layer 108 in between, and a region facing the side surface of the conductive layer 114 with the semiconductor layer 108 and the insulating layer 110s in between. and a region facing the upper surface of the conductive layer 112b with the semiconductor layer 108 therebetween.
  • An insulating layer 195 is provided to cover the conductive layer 112a, the semiconductor layer 108, the conductive layer 112b, the insulating layer 106, and the like of the transistor 100.
  • the insulating layer 195 functions as a protective layer for the transistor 100.
  • a conductive layer 104 is provided on the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 between the conductive layers 112a and 112b with the insulating layer 106 interposed therebetween. Further, the conductive layer 104 has a region overlapping with the conductive layer 114 with the insulating layer 106, the semiconductor layer 108, and the insulating layer 110s interposed therebetween.
  • an insulating layer 106 is provided between the conductive layer 104 and the conductive layer 112a. Further, in a region of the transistor 100 where the conductive layer 104 and the conductive layer 112b are insulated, for example, an insulating layer 106 is provided between the conductive layer 104 and the conductive layer 112b.
  • the semiconductor layer 108 is provided along a recess whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s, and the upper surface of the semiconductor layer 108 has a recess.
  • the insulating layer 106 is provided on the semiconductor layer 108, and the upper surface of the insulating layer 106 has a recessed portion.
  • the conductive layer 104 is provided so as to fill the recess. Thereby, the conductive layer 104 can be made thicker, and the electrical resistance can be lowered.
  • the conductive layer 104 is provided so as to fill the opening of the insulating layer 195, and the upper surfaces of the conductive layer 104 and the insulating layer 195 are substantially aligned.
  • the conductive layer 114 can function as a back gate, for example.
  • the conductive layer 104 and the conductive layer 114 are preferably arranged to sandwich the channel formation region of the semiconductor layer 108.
  • the potential on the back gate side (also referred to as a back channel) of a semiconductor layer is fixed, and saturation in the Id-Vd characteristics of the transistor can be improved.
  • the conductive layer 114 is provided in contact with the conductive layer 112a. Therefore, the conductive layer 114 can also function as an auxiliary wiring for the conductive layer 112a. The same potential is supplied to the conductive layer 112a and the first conductive layer 114 that are in contact with each other.
  • the conductive layer 114 functioning as a back gate electrode is preferably supplied with a lower potential of the source potential and the drain potential. Therefore, when the transistor of one embodiment of the present invention is an n-channel transistor, the conductive layer 112a preferably functions as a source electrode, and the conductive layer 112b preferably functions as a drain electrode.
  • the reliability of the transistor can be improved, for example, by providing a structure in which the back gate is electrically connected to the source.
  • the conductive layer 112b functions as a source electrode
  • the conductive layer 112a functions as a drain electrode
  • the back gate is electrically connected to the drain.
  • the conductive layer 104 that functions as a gate of the transistor of one embodiment of the present invention may be electrically connected to the conductive layer 112a, so that the transistor of one embodiment of the present invention functions as a diode.
  • the conductive layer 112a preferably functions as a drain electrode, and the conductive layer 112b preferably functions as a source electrode.
  • the conductive layer 112a may function as a source electrode, and the conductive layer 112b may function as a drain electrode.
  • the transistor of one embodiment of the present invention has a back gate, variations in characteristics among a plurality of transistors can be reduced in some cases. For example, variations in threshold values among a plurality of transistors can be reduced in some cases.
  • the upper surface shapes of the opening 142, the opening 143, and the side wall 141 can each be, for example, circular or elliptical.
  • the upper surface shapes of the opening 142, the opening 143, and the side wall 141 may each be a polygon such as a triangle, a quadrangle (including a rectangle, a rhombus, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • the upper surfaces of the openings 142 and 143 are preferably circular.
  • the upper surface shapes of the openings 142 and 143 By making the upper surface shapes of the openings 142 and 143 circular, it is possible to improve the processing accuracy when forming the openings 142 and 143, and it is possible to form the openings 142 and 143 with minute sizes. Note that in this specification and the like, circular is not limited to a perfect circle.
  • the top surface shape of the side wall 141 of the insulating layer 110s changes depending on the shape of the opening 142 in the conductive layer 114, the opening in the insulating layer 110b, and the opening 143 in the conductive layer 112b.
  • the top surface shape of the side wall 141 can also be made circular.
  • the coverage of the semiconductor layer 108 provided along the side wall 141 can be improved.
  • the thickness of layer 106 may be non-uniform. There is a concern that electric field concentration will occur between the semiconductor layer 108 and the gate electrode in a region where the film thickness is non-uniform. Electric field concentration may cause deterioration of the transistor. By making the upper surface shape of the sidewall 141 circular, reliability of the transistor can be improved.
  • the opening 142 of the conductive layer 114, the opening of the insulating layer 110b, and the opening 143 of the conductive layer 112b can be formed, for example, by forming a mask on the surface to be processed and using an etching process.
  • a resist mask may be used as the mask, or a hard mask made of an insulating layer or a conductive layer may be used.
  • the opening 143 in the conductive layer 112b, the opening in the insulating layer 110b, and the opening 142 in the conductive layer 114 are successively formed, and then the mask is removed, thereby serving as a mask forming step. It is also possible to make the diameters of the respective openings approximately the same. In this specification and the like, the process of successively forming a plurality of openings using the same mask may be referred to as batch opening.
  • the configuration shown in FIG. 1B, FIG. 2, etc. can be manufactured.
  • the step of forming the openings by approximately matching the diameters of the respective openings, the coverage of the insulating layer 110s can be improved.
  • the openings 142 in the conductive layer 114, the openings in the insulating layer 110b, and the openings 143 in the conductive layer 112b do not have to be formed successively.
  • a mask may be formed when each opening is provided.
  • FIG. 5A is a perspective view showing a portion of each component of the transistor 100.
  • FIG. 5B is a perspective view of the transistor 100 on the substrate 102. Note that in FIG. 5B, among the components of the transistor 100, the conductive layer 112a, the conductive layer 114, the semiconductor layer 108, the conductive layer 112b, and the conductive layer 104 are shown, and the insulating layers such as the insulating layer 110s and the insulating layer 106 are not shown. Not yet. Furthermore, in order to make other components easier to see, the conductive layer 104 is shown with broken lines.
  • the channel length and channel width of the transistor 100 will be explained.
  • the region in contact with the conductive layer 112a functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112b functions as the other of the source region and the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of transistor 100 is the distance between the source and drain regions.
  • the channel length L100 of the transistor 100 is indicated by a dashed double-headed arrow.
  • the channel length L100 is the length of the side surface and the top surface of the insulating layer 110s.
  • the channel length L100 of the transistor 100 the total thickness of the conductive layer 114 and the insulating layer 110b in a region sandwiched between the upper surface of the conductive layer 112a and the lower surface of the conductive layer 112b may be used. .
  • the channel length L100 of the transistor 100 the sum of the thickness of the conductive layer 114, the thickness of the insulating layer 110b, and the thickness of the conductive layer 112b may be used.
  • the channel length L100 of the transistor 100 is determined by the thickness of the conductive layer 114, the thickness of the insulating layer 110b, the thickness of the insulating layer 110s, the side wall 141 of the insulating layer 110s, and the surface on which the conductive layer 114 is formed (here, It is determined by the angle ⁇ 110 formed with the upper surface of the conductive layer 112a, etc., and is not affected by the performance of the exposure apparatus used for manufacturing the transistor. Therefore, the channel length L100 can be set to a value smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • Channel length L100 is 2 ⁇ m or less, 1 ⁇ m or less, 750 nm or less, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 75 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, It is preferably 12 nm or less, or 10 nm or less, and preferably 2 nm or more, 3 nm or more, 5 nm or more, or 8 nm or more.
  • the total thickness of the conductive layer 114 and the insulating layer 110b is 2 ⁇ m or less, 1 ⁇ m or less, 750 nm or less, 500 nm or less, 200 nm or less, 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, It is preferably 15 nm or less, or 10 nm or less, and preferably 3 nm or more, 5 nm or more, or 8 nm or more.
  • the angle between the conductive layer 112a and the surface on which the insulating layer 110s is formed is defined as an angle ⁇ 110. It is preferable that the angle ⁇ 110 is approximately 90 degrees or close to 90 degrees. Specifically, for example, the angle ⁇ 110 is, for example, 60 degrees or more and 115 degrees or less, preferably 70 degrees or more and 105 degrees or less, and more preferably 80 degrees or more and 90 degrees or less.
  • the insulating layer 110s can be selectively left on the side surfaces of the conductive layer 114 and the insulating layer 110b during the process of forming the insulating layer 110s (for example, an etch-back process). .
  • the film covering the insulating layer 110s is preferably formed using a film formation method with high coverage.
  • the conductive layer 104 be formed by a CVD method
  • the insulating layer 106 and the semiconductor layer 108 be formed by an ALD method.
  • the insulating layer 110s may not follow all regions of the sidewalls of the openings in the conductive layer 114, the sidewalls in the openings in the insulating layer 110b, and the sidewalls in the openings in the conductive layer 112b.
  • the layer 110s may be provided along only part of the sidewall of the opening 143 of the conductive layer 112b.
  • FIG. 6A is an enlarged view of region 161 shown in FIG. 1B.
  • FIG. 6A shows a configuration in which the height of the upper end of the insulating layer 110s approximately matches the height of the upper surface of the conductive layer 112b.
  • FIG. 6B is an example of a configuration different from FIG. 6A in the height of the upper end of the insulating layer 110s, etc.
  • FIG. 6B shows a configuration in which the height of the upper end of the insulating layer 110s is lower than the height of the upper surface of the conductive layer 112b and higher than the height of the upper surface of the insulating layer 110b1 located under the conductive layer 112b.
  • the side surface of the conductive layer 112b has a region in contact with the semiconductor layer 108.
  • the contact area between the semiconductor layer 108 and the conductive layer 112b is increased, and the resistance may be reduced.
  • FIG. 6C shows a configuration in which the height of the upper end of the insulating layer 110s is lower than the height of the upper surface of the insulating layer 110b2.
  • the side surface of the conductive layer 112b has a region in contact with the semiconductor layer 108
  • the side surface of the insulating layer 110b1 has a region in contact with the semiconductor layer 108
  • the side surface of the insulating layer 110b2 has a region in contact with the semiconductor layer 108. It has a region in contact with the semiconductor layer 108.
  • the thickness of the insulating layer 110s may be reduced by lengthening the etching time.
  • the height of the upper end of the insulating layer 110s may become lower than the height of the upper surface of the conductive layer 112b.
  • the height of the upper end of the insulating layer 110s is preferably higher than at least the height of the upper surface of the conductive layer 114.
  • the on-state current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit that can operate at high speed can be manufactured. Furthermore, it becomes possible to reduce the area occupied by the circuit. Therefore, when the transistor of one embodiment of the present invention is applied to a semiconductor device, the device can be miniaturized.
  • the frame of the display device can be made narrower.
  • the transistor of one embodiment of the present invention when applied to a large display device or a high-definition display device, even if the number of wires increases, signal delay in each wire can be reduced, and display unevenness can be reduced. can be suppressed.
  • the channel width of the transistor 100 is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction. That is, in the transistor 100 shown in FIGS. 1A, 1B, 2, etc., the channel width is the width of the region where the semiconductor layer 108 and the conductive layer 112a are in contact with each other in the direction perpendicular to the channel length direction, or the width of the region where the semiconductor layer 108 and the conductive layer 112a are in contact with each other.
  • 112b is the width of the contact area.
  • the semiconductor layer 108 is provided along a concave portion whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s. Therefore, the circumference of the inner wall of the side wall 141 of the insulating layer 110s in plan view may be used as the channel width.
  • the insulating layer 110s can also be expressed as having a shape having an opening at or near the center of a cylinder, for example. The circumference of the opening can also be used as the channel width of the semiconductor layer 108.
  • the channel width of the transistor 100 will be described as the width of a region where the semiconductor layer 108 and the conductive layer 112b are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W100 of the transistor 100 is indicated by a solid double-headed arrow.
  • the channel width W100 is the length of the circumference of the opening 143 when viewed from above.
  • the channel width W100 is determined by the top shape of the opening 143.
  • the width D143 of the opening 143 is indicated by a double-dashed double arrow.
  • the width D143 refers to the short side of the smallest rectangle circumscribing the opening 143 when viewed from above.
  • the width D143 of the opening 143 is equal to or larger than the resolution limit of the exposure apparatus.
  • the width D143 is, for example, 0.20 ⁇ m or more and less than 5.0 ⁇ m. Note that when the top surface shape of the opening 143 is circular, the width D143 corresponds to the diameter of the opening 143, and the channel width W100 can be calculated as "D143 ⁇ ".
  • the outer peripheral portion of the conductive layer 114 may have the same upper surface shape as the conductive layer 112a.
  • FIG. 3A differs from FIG. 1A in the top surface shape of the conductive layer 114.
  • the outer periphery of the top surface shape of the conductive layer 114 matches the top surface shape of the conductive layer 112a.
  • the top surface shape of the conductive layer 114 differs from the top surface shape of the conductive layer 112a in that it has an opening 142.
  • FIG. 3B is a cross-sectional view taken along the dashed line A1-A2 shown in FIG. 3A.
  • the conductive layer 112a_2 and the layer that will become the conductive layer 114 can be formed using the same photomask. After that, the conductive layer 114 can be formed by providing an opening in the layer that will become the conductive layer 114. Thereby, the manufacturing process of the conductive layer 114 can be simplified.
  • the conductive layer 112a_1 can also function as an auxiliary wiring that assists the conductivity of the conductive layer 112a_2.
  • the conductive layer 114 can be superimposed.
  • the conductive layer 114 can function as an auxiliary wiring, and a structure in which the conductive layer 112a_1 is omitted can also be provided.
  • FIG. 4 shows a structure in which the conductive layer 112a_1 in FIG. 3B is omitted.
  • the manufacturing process of the transistor can be simplified.
  • FIG. 7A shows a configuration example of the transistor 100.
  • FIG. 7A shows an example of a configuration different from FIG. 1B as a cross-sectional view taken along the dashed-dotted line A1-A2 in the top view shown in FIG. 1A.
  • the transistor 100 illustrated in FIG. 7A is different in that the shape of the conductive layer 114 is different, the shape of the conductive layer 104 is different, the conductive layer 112a_1 is not embedded in the opening of the insulating layer 115, and the shape of the insulating layer 195 is different. This is mainly different from FIG. 1B.
  • the outer side surface of the conductive layer 114 has a tapered shape.
  • the outer side surface of the conductive layer 114 refers to, for example, the outer side surface in a cross-sectional view of a region including the conductive layer 114.
  • the inner side surface of the conductive layer 114 refers to, for example, the side surface facing the insulating layer 110s. That is, at least a part of the outer side surface of the conductive layer 114 is inclined with respect to the substrate surface or the surface on which the conductive layer 114 is formed (here, for example, the upper surface of the conductive layer 112a on which the conductive layer 114 is formed). provided.
  • the outer side surface of the conductive layer 114 is covered with an insulating layer 110b. Since the outer side surface of the conductive layer 114 has a tapered shape, the coverage of the insulating layer 110b can be improved, for example, at the corner formed by the upper surface and the side surface of the conductive layer 114 and at the side surface of the conductive layer 114. Improving the coverage of the insulating layer means, for example, that the thickness of the insulating layer formed on the surface to be covered is highly uniform. Alternatively, it refers to the fact that the insulating layer to be covered is formed to follow the shape of the surface to be covered. Alternatively, it refers to the high adhesion between the covering insulating layer and the surface to be covered.
  • the conductive layer 104 is provided along the recess on the upper surface of the semiconductor layer 108, and the upper surface of the conductive layer 104 has a recess.
  • the insulating layer 195 is provided along the recess on the upper surface of the conductive layer 104, and the upper surface of the insulating layer 195 has a recess. Further, neither the upper surface of the conductive layer 104 nor the upper surface of the insulating layer 195 is planarized.
  • the structure shown in FIG. 7A can be manufactured without performing a planarization process for the conductive layer 104 and the insulating layer 195, so that the manufacturing process of the transistor can be simplified. Further, since the thicknesses of the conductive layer 104 and the insulating layer 195 can be reduced, this is suitable when a material with a slow deposition rate or a material with high cost is used.
  • a conductive layer 112a is provided over the substrate 102, and a conductive layer 114 is provided over the conductive layer 112a.
  • An insulating layer 110b is provided on the conductive layer 114.
  • the conductive layer 112a has a structure in which a conductive layer 112a_1 and a conductive layer 112a_2 are stacked.
  • the insulating layer 110b is provided in contact with, for example, the side surface of the conductive layer 112a_1 and the side surface and top surface of the conductive layer 112a_2. As shown in FIG.
  • both the side surface of the conductive layer 112a_1 and the side surface of the conductive layer 112a_2 have a tapered shape. Since both the side surface of the conductive layer 112a_1 and the side surface of the conductive layer 112a_2 have a tapered shape, the insulating layer The coverage of 110b can be improved.
  • the insulating layer 115 is not provided, and the conductive layer 112a_1 is not embedded in the opening of the insulating layer 115.
  • the manufacturing process of the transistor can be simplified.
  • FIG. 7B similarly to the examples shown in FIGS. 3A, 3B, etc., the outer peripheries of the top surface shapes of the conductive layer 112a_2 and the conductive layer 114 match, and the conductive layer 114 does not have the conductive layer 112a_1.
  • An example of functioning as an auxiliary electrode is shown. Note that the top surface shape of the conductive layer 114 differs from the top surface shape of the conductive layer 112a in that it has an opening 142.
  • FIG. 14A A top view (also referred to as a plan view) of the transistor 100A is shown in FIG. 14A.
  • FIG. 14B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 14A
  • FIG. 15 shows a cross-sectional view taken along the dashed-dotted line B1-B2.
  • FIG. 16A A perspective view of some of the components of the transistor 100A is shown in FIG. 16A
  • FIG. 16B A perspective view of the transistor 100A
  • FIG. 16B A perspective view of the transistor 100A
  • FIG. 16B a perspective view of the transistor 100A
  • FIG. 16B a perspective view of the transistor 100A
  • Transistor 100A is provided on substrate 102.
  • the transistor 100A includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108, an insulating layer 110s, a conductive layer 112a, and a conductive layer 112c.
  • the conductive layer 104 functions as a gate electrode.
  • a portion of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112c functions as the other.
  • the semiconductor layer 108 the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the semiconductor layer 108, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • the conductive layer 112c has a region that overlaps with the semiconductor layer 108 via the insulating layer 110s.
  • a region of the conductive layer 112c that overlaps with the semiconductor layer 108 via the insulating layer 110s can function as a second gate electrode of the transistor 100A.
  • the insulating layer 110s can function as a second gate insulating layer of the transistor 100A.
  • the conductive layer 112c can have both a function as one of a source electrode and a drain electrode of the transistor 100A, and a function as a second gate electrode of the transistor 100A. Therefore, the circuit can be simplified compared to a configuration in which one of the source electrode and drain electrode of the transistor 100A and the second gate electrode are provided separately.
  • the insulating layer 110s has a region located between the conductive layer 112c and the semiconductor layer 108.
  • An insulating layer 115 and a conductive layer 112a are provided over the substrate 102, an insulating layer 110b is provided over the conductive layer 112a and the insulating layer 115, and a conductive layer 112c is provided over the insulating layer 110b.
  • the insulating layer 110b has a region sandwiched between a conductive layer 112a and a conductive layer 112c.
  • the conductive layer 112a has a region overlapping with the conductive layer 112c with the insulating layer 110b interposed therebetween.
  • the insulating layer 110b has a stacked structure of an insulating layer 110b3, an insulating layer 110b2 over the insulating layer 110b3, and an insulating layer 110b1 over the insulating layer 110b2.
  • the insulating layer 110b and the conductive layer 112c each have an opening.
  • Each opening has, for example, a region that overlaps with the conductive layer 112a.
  • An insulating layer 110s is provided on the conductive layer 112a.
  • the insulating layer 110s is provided along the sidewall of the opening (area not shown in the figure) of the insulating layer 110b and the sidewall of the opening 143 of the conductive layer 112c.
  • the sidewall of the opening of the insulating layer 110b and the sidewall of the opening of the conductive layer 112c form a continuous side surface, and the insulating layer 110s is formed along the continuous side surface.
  • Ru The insulating layer 110s is sometimes called a sidewall, a sidewall insulating layer, a sidewall protective layer, or the like.
  • the opening 143 has a region overlapping with the conductive layer 112a.
  • the semiconductor layer 108 is provided along a recess (sometimes called a depression) whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s.
  • the semiconductor layer 108 overlaps with the conductive layer 112a in a region inside the sidewall 141 of the insulating layer 110s in plan view. In this region, the semiconductor layer 108 contacts, for example, the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 overlaps with the conductive layer 112c in a region outside the sidewall 141 of the insulating layer 110s in plan view. In this region, the semiconductor layer 108 contacts, for example, the upper surface of the conductive layer 112c.
  • the transistor 100A can be called a bottom contact transistor because the lower surface of the semiconductor layer 108 is in contact with the source electrode and the drain electrode.
  • the semiconductor layer 108 has a region provided along the top surface of the conductive layer 112a, a region provided along the sidewall 141 of the insulating layer 110s, and a region provided along the top surface of the conductive layer 112c.
  • the semiconductor layer 108 has a region facing the sidewall of the opening 143 of the conductive layer 112c, with the insulating layer 110s interposed therebetween. Further, in this region, the semiconductor layer 108 is preferably in contact with the side wall 141 of the insulating layer 110s.
  • the insulating layer 110b3 the insulating layer 110b2, the insulating layer 110b1, and the insulating layer 110s shown in FIG. 14B, FIG. 15, etc.
  • a plurality of selected from these constituent elements are a continuous layer.
  • a common material is used in several components that are successive layers.
  • multiple components in one continuous layer may be fabricated, for example, in the same step.
  • multiple components may be observed as one continuous layer.
  • the insulating layer 110b2 and the insulating layer 110s may be observed as a continuous layer.
  • the conductive layer 112a and the conductive layer 112c may each have a stacked structure.
  • the conductive layer 112a has a stacked structure of a conductive layer 112a_1 and a conductive layer 112a_2 over the conductive layer 112a_1.
  • the conductive layer 112c has a stacked structure of a conductive layer 112c_1 and a conductive layer 112c_2 over the conductive layer 112c_1.
  • FIG. 14B shows an example of a structure in which the top surface shapes of the conductive layer 112c_1 and the conductive layer 112c_2 substantially match.
  • each conductive layer can be formed using the same mask, and the process can be simplified.
  • the conductive layer 112c_1 and the conductive layer 112c_2 may have a configuration in which the top surface shapes do not match.
  • the conductive layer 112c_1 may have a region located outside the outline of the conductive layer 112c_2.
  • the conductive layer 112c_2 may have a region located outside the outline of the conductive layer 112c_1.
  • the conductive layer 112a_2 and the conductive layer 112c_2, which have regions in contact with the semiconductor layer 108, are made of a material that is not easily oxidized, and the conductive layer 112a_1 and the conductive layer 112c_1, which do not have a region in contact with the semiconductor layer 108, are made of a material with low resistance. is preferred.
  • the conductive layer 112a_1 is embedded in the opening of the insulating layer 115, and the upper surface of the conductive layer 112a_1 and the upper surface of the insulating layer 115 are flattened.
  • the conductive layer 112a_2 is located on the conductive layer 112a_1 and the insulating layer 115.
  • the top surface of the insulating layer 115 and the top surface of the conductive layer 112a_1 are configured to substantially match.
  • the top surface of the insulating layer 115 and the top surface of the conductive layer 112a_1 are configured to substantially coincide with each other, thereby making it possible to reduce the level difference between the surfaces on which the insulating layer 110b and the conductive layer 112c are formed. This reduces the level difference on the top surface of the conductive layer 112c and the level difference on the top surface of the insulating layer 110b. Therefore, in the step of forming the insulating layer 110s (for example, an etch-back step, etc.), it is possible to suppress the insulating layer from remaining on the upper surface of the conductive layer 112c and the upper surface of the insulating layer 110b. An insulating layer can be selectively formed on the sidewall of the opening of the conductive layer 112c.
  • An insulating layer 106 is provided on the semiconductor layer 108.
  • the insulating layer 106 has a region overlapping with the conductive layer 112a with the semiconductor layer 108 in between, and a region overlapping with the conductive layer 112c with the semiconductor layer 108 in between.
  • the insulating layer 106 has a region facing the top surface of the conductive layer 112a with the semiconductor layer 108 in between, and a region facing the top surface of the conductive layer 112c with the semiconductor layer 108 in between.
  • An insulating layer 195 is provided to cover the conductive layer 112a, the semiconductor layer 108, the conductive layer 112c, the insulating layer 106, and the like included in the transistor 100A.
  • the insulating layer 195 functions as a protective layer for the transistor 100A.
  • a conductive layer 104 is provided on the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 between the conductive layers 112a and 112c with the insulating layer 106 interposed therebetween. Further, the conductive layer 104 has a region overlapping with the conductive layer 112c with the insulating layer 106, the semiconductor layer 108, and the insulating layer 110s interposed therebetween.
  • an insulating layer 106 is provided between the conductive layer 104 and the conductive layer 112a. Furthermore, in a region where the conductive layer 104 and the conductive layer 112c are insulated in the transistor 100A, for example, an insulating layer 106 is provided between the conductive layer 104 and the conductive layer 112c.
  • the semiconductor layer 108 is provided along a recess whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s, and the upper surface of the semiconductor layer 108 has a recess.
  • the insulating layer 106 is provided on the semiconductor layer 108, and the upper surface of the insulating layer 106 has a recessed portion.
  • the conductive layer 104 is provided so as to fill the recess. Thereby, the conductive layer 104 can be made thicker, and the electrical resistance can be lowered.
  • the conductive layer 104 is provided so as to fill the opening of the insulating layer 195, and the upper surfaces of the conductive layer 104 and the insulating layer 195 are substantially aligned.
  • the conductive layer 112c has a region that functions as a back gate, for example.
  • the lower potential of the source potential and the drain potential is supplied to the conductive layer 112c. Therefore, when the transistor of one embodiment of the present invention is an n-channel transistor, the conductive layer 112c preferably functions as a source electrode, and the conductive layer 112a preferably functions as a drain electrode. When the transistor of one embodiment of the present invention is an n-channel transistor, the reliability of the transistor can be improved, for example, by applying a source potential to the conductive layer 112c that functions as a back gate.
  • the conductive layer 112a functions as a source electrode
  • the conductive layer 112c functions as a drain electrode
  • the back gate is electrically connected to the drain.
  • the conductive layer 104 that functions as a gate of the transistor of one embodiment of the present invention may be electrically connected to the conductive layer 112c, so that the transistor of one embodiment of the present invention functions as a diode.
  • the conductive layer 112c preferably functions as a drain electrode, and the conductive layer 112a preferably functions as a source electrode.
  • the conductive layer 112c may function as a source electrode, and the conductive layer 112a may function as a drain electrode.
  • the upper surface shapes of the opening 143 and the side wall 141 can each be, for example, circular or elliptical.
  • the upper surface shapes of the opening 143 and the side wall 141 may each be a polygon such as a triangle, a quadrangle (including a rectangle, a rhombus, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • the top surface shape of the opening 143 is preferably circular. By making the top surface shape of the opening 143 circular, it is possible to improve the processing accuracy when forming the opening 143, and it is possible to form the opening 143 with a minute size. Note that in this specification and the like, circular is not limited to a perfect circle.
  • the top surface shape of the side wall 141 of the insulating layer 110s changes depending on the shape of the opening in the insulating layer 110b and the opening 143 in the conductive layer 112c. By making the shape of each opening circular, the top surface shape of the side wall 141 can also be made circular. By making the upper surface shape of the side wall 141 circular, the coverage of the semiconductor layer 108 provided along the side wall 141 can be improved.
  • the thickness of the semiconductor layer 108 and the insulation formed on the semiconductor layer 108 in the corner region are smaller than in the region where the upper surface is a straight line or a circle.
  • the thickness of layer 106 may be non-uniform.
  • the opening of the insulating layer 110b and the opening 143 of the conductive layer 112c can be formed, for example, by forming a mask on the surface to be processed and using an etching process.
  • a resist mask may be used as the mask, or a hard mask made of an insulating layer or a conductive layer may be used.
  • the opening 143 in the conductive layer 112c and the opening in the insulating layer 110b are successively formed, and then the mask is removed, thereby making it possible to double the mask forming process. It is also possible to roughly match.
  • the process of successively forming a plurality of openings using the same mask may be referred to as batch opening.
  • the insulating layer 110s After performing the collective opening, by forming the insulating layer 110s, the structures shown in FIGS. 14B, 15, etc. can be manufactured. In the step of forming the openings, by approximately matching the diameters of the respective openings, the coverage of the insulating layer 110s can be improved.
  • the openings in the insulating layer 110b and the openings 143 in the conductive layer 112c do not have to be formed continuously.
  • a mask may be formed when each opening is provided.
  • a sidewall insulating layer may be formed also in a region other than the opening 143 on the side surface of the conductive layer 112c.
  • the insulating layer 110w shown in FIG. 14B etc. may be formed as a sidewall insulating layer when forming the insulating layer 110s.
  • FIG. 16A is a perspective view showing a portion of each component of the transistor 100A.
  • FIG. 16B is a perspective view showing the transistor 100A on the substrate 102. Note that in FIG. 16B, among the components of the transistor 100A, the conductive layer 112a, the semiconductor layer 108, the conductive layer 112c, and the conductive layer 104 are shown, and the insulating layers such as the insulating layer 110s and the insulating layer 106 are not shown. Furthermore, in order to make other components easier to see, the conductive layer 104 is shown with broken lines.
  • the region in contact with the conductive layer 112a functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112c functions as the other of the source region and the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of the transistor 100A is the distance between the source region and the drain region.
  • the channel length L100 of the transistor 100A is indicated by a broken double-headed arrow.
  • the channel length L100 is the length of the side surface and the top surface of the insulating layer 110s.
  • the total thickness of the conductive layer 112c and the insulating layer 110b in a region sandwiched between the upper surface of the conductive layer 112a and the lower surface of the semiconductor layer 108 may be used as the channel length L100 of the transistor 100A.
  • the upper surface of the conductive layer 112c has a region (hereinafter referred to as a first region) in contact with the semiconductor layer.
  • the thickness of the region overlapping the first region can be used as the thickness of the conductive layer 112c.
  • the thickness of the insulating layer 110b for example, the thickness of a region overlapping with the first region can be used.
  • the thickness of the insulating layer 110b is T31
  • the thickness of the conductive layer 112c is T32
  • the thickness of the conductive layer 112c_1 is T32_1
  • the thickness of the conductive layer 112c_2 is T32_2.
  • the channel length L100 of the transistor 100A is the thickness of the conductive layer 112c (thickness T32), the thickness of the insulating layer 110b (thickness T31), the thickness of the insulating layer 110s, and the side wall 141 of the insulating layer 110s. It is determined by the angle ⁇ 110 between the layer 110b and the surface on which it is formed (here, the upper surface of the conductive layer 112a), and is not affected by the performance of the exposure apparatus used to manufacture the transistor. Therefore, the channel length L100 can be set to a value smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • Channel length L100 is 2 ⁇ m or less, 1 ⁇ m or less, 750 nm or less, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 75 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, It is preferably 12 nm or less, or 10 nm or less, and preferably 2 nm or more, 3 nm or more, 5 nm or more, or 8 nm or more.
  • the total of the thickness of the conductive layer 112c (thickness T32) and the thickness of the insulating layer 110b (thickness T31) is 2 ⁇ m or less, 1 ⁇ m or less, 750 nm or less, 500 nm or less, 200 nm or less, 100 nm or less, 60 nm or less, 50 nm or less , 40 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less, and preferably 2 nm or more, 3 nm or more, 5 nm or more, or 8 nm or more.
  • the thickness T32 can be, for example, 0.1 times or more and 500 times or less the thickness T31. Alternatively, it can be set to 0.2 times or more and 20 times or less. Alternatively, it can be set to 0.5 times or more and 5 times or less.
  • the insulating layer 110b has a function of electrically insulating the conductive layer 112a and the conductive layer 112c. Therefore, the thickness of the insulating layer 110b is preferably such that the conductive layer 112a and the conductive layer 112c are electrically insulated, for example. The thickness of the insulating layer 110b is preferably 1 nm or more, for example.
  • the insulating layer 110b has a function of supplying oxygen to the semiconductor layer 108. Therefore, the thickness of the insulating layer 110b is preferably such that a desired amount of oxygen can be supplied to the semiconductor layer 108, for example.
  • the conductive layer 112c functions as a second gate of the transistor 100A.
  • the gate length of the second gate of the transistor 100A changes, and the region of the semiconductor layer 108 that overlaps with the second gate changes.
  • the gate length of the second gate of the transistor 100A is preferably set to a desired length such that the effect of the second gate can be obtained in terms of the characteristics and reliability of the transistor 100A. For example, if the conductive layer 112c is thin and the area where the second gate and the semiconductor layer 108 overlap is small, the effect of the second gate may not be sufficiently obtained.
  • the thickness T31 and the thickness T32 can be approximately the same thickness.
  • the thickness T32 can be 0.5 times or more and 5 times or less the thickness T31. Alternatively, it can be greater than 0.8 times and less than 1.25 times.
  • the second gate can contribute to the characteristics and reliability of the transistor 100A, and the effect of oxygen supply from the insulating layer 110b to the semiconductor layer 108 can be improved. can be expressed. Further, since both the conductive layer 112c and the insulating layer 110b are not made too thin, the transistor 100A may be easily manufactured.
  • the thickness T32 can also be made thicker than the thickness T31.
  • the thickness T32 is 1.25 times or more and 500 times or less, or 1.25 times or more and 100 times or less, or 1.25 times or more and 50 times or less, or 1.25 times or more and 20 times or less, than the thickness T31.
  • it can be 1.25 times or more and 5 times or less.
  • the conductive layer 112c can be provided thickly, so that in the transistor 100A, the overlapping area with the second gate can be increased in the channel formation region of the semiconductor layer 108, and the channel formation region can be increased.
  • the electric field of the second gate can be applied over a wide area.
  • the thickness T32 can also be made thinner than the thickness T31.
  • the thickness T32 can be 0.1 times or more and 0.8 times or less, or 0.2 times or more and 0.8 times or less as the thickness T31.
  • the semiconductor layer 108 and the second gate overlap in the vicinity of the source region. Therefore, for example, the second gate electric field is applied particularly in the vicinity of the source region of the semiconductor layer 108.
  • the semiconductor layer 108 and the second gate overlap in the vicinity of the drain region.
  • the conductive layer 112c_2 It is preferable to use a material that is not easily oxidized as the conductive layer 112c_2, and it is preferable to use a material whose resistance is lower than that of the conductive layer 112c_2 as the conductive layer 112c_1.
  • the conductive layer 112c_1 thickness T32_1
  • the conductive layer 112c_2 thickness T32_2
  • the conductive layer 112c can be made of a material with low resistance relative to the overall thickness. This is preferable because it can increase the ratio of the thickness of the wire and reduce wiring resistance.
  • the angle between the conductive layer 112a and the surface on which the insulating layer 110s is formed is defined as an angle ⁇ 110. It is preferable that the angle ⁇ 110 is approximately 90 degrees or close to 90 degrees. Specifically, for example, the angle ⁇ 110 is, for example, 60 degrees or more and 115 degrees or less, preferably 70 degrees or more and 105 degrees or less, and more preferably 80 degrees or more and 90 degrees or less.
  • the insulating layer 110s can be left selectively on the side surfaces of the conductive layer 112c and the insulating layer 110b during the process of forming the insulating layer 110s (for example, an etch-back process). .
  • the film covering the insulating layer 110s and its upper layer is preferably formed using a film formation method with high coverage.
  • the conductive layer 104 be formed by a CVD method
  • the insulating layer 106 and the semiconductor layer 108 be formed by an ALD method.
  • the insulating layer 110s may not follow all of the sidewalls of the openings of the insulating layer 110b and the sidewalls of the openings of the conductive layer 112c. It may be provided along only part of the side wall of the opening 143.
  • FIG. 17A is an enlarged view of region 161 shown in FIG. 14B.
  • FIG. 17A shows a configuration in which the height of the upper end of the insulating layer 110s approximately matches the height of the upper surface of the conductive layer 112c.
  • FIG. 17B is an example of a configuration different from FIG. 17A in the height of the upper end of the insulating layer 110s, etc.
  • FIG. 17B and 17C show a configuration in which the height of the upper end of the insulating layer 110s is lower than the height of the upper surface of the conductive layer 112c and higher than the height of the upper surface of the insulating layer 110b1 located under the conductive layer 112c.
  • the height of the top of the insulating layer 110s is lower than the height of the top surface of the conductive layer 112c_2, and higher than the height of the top surface of the conductive layer 112c_1 and the top surface of the insulating layer 110b. Further, in FIG.
  • the height of the upper end of the insulating layer 110s is lower than the height of the upper surface of the conductive layer 112c_1 and higher than the height of the upper surface of the insulating layer 110b.
  • the side surface of the conductive layer 112c has a region in contact with the semiconductor layer 108.
  • the contact area between the semiconductor layer 108 and the conductive layer 112c becomes larger, and the resistance may be reduced.
  • the thickness of the insulating layer 110s may be reduced by lengthening the etching time.
  • the height of the upper end of the insulating layer 110s may become lower than the height of the upper surface of the conductive layer 112c.
  • the height of the upper end of the insulating layer 110s is preferably higher than at least the height of the upper surface of the insulating layer 110b.
  • the on-current of the transistor 100A can be increased.
  • the transistor 100A By using the transistor 100A, a circuit that can operate at high speed can be manufactured. Furthermore, it becomes possible to reduce the area occupied by the circuit. Therefore, when the transistor of one embodiment of the present invention is applied to a semiconductor device, the device can be miniaturized.
  • the frame of the display device can be made narrower.
  • the transistor of one embodiment of the present invention when applied to a large display device or a high-definition display device, even if the number of wires increases, signal delay in each wire can be reduced, and display unevenness can be reduced. can be suppressed.
  • the channel width of the transistor 100A is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction.
  • FIG. 112c is the width of the contact area.
  • the semiconductor layer 108 is provided along a concave portion whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s. Therefore, the circumference of the inner wall of the side wall 141 of the insulating layer 110s in plan view may be used as the channel width.
  • the insulating layer 110s can also be expressed as having a shape having an opening at or near the center of a cylinder, for example. The circumference of the opening can also be used as the channel width of the semiconductor layer 108.
  • the channel width of the transistor 100A will be described as the width of a region where the semiconductor layer 108 and the conductive layer 112c are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W100 of the transistor 100A is indicated by a solid double-headed arrow.
  • the channel width W100 is the length of the circumference of the opening 143 when viewed from above.
  • the channel width W100 is determined by the top shape of the opening 143.
  • the width D143 of the opening 143 is indicated by a two-dot chain double-headed arrow.
  • the width D143 refers to the short side of the smallest rectangle circumscribing the opening 143 when viewed from above.
  • the width D143 of the opening 143 is equal to or larger than the resolution limit of the exposure apparatus.
  • the width D143 is, for example, 0.20 ⁇ m or more and less than 5.0 ⁇ m. Note that when the top surface shape of the opening 143 is circular, the width D143 corresponds to the diameter of the opening 143, and the channel width W100 can be calculated as "D143 ⁇ ".
  • FIG. 18 shows a configuration example of the transistor 100A.
  • FIG. 18 shows an example of a configuration different from FIG. 14B as a cross-sectional view taken along the dashed-dotted line A1-A2 in the top view shown in FIG. 14A.
  • a transistor 100A illustrated in FIG. 18 is mainly different from FIG. 14B in that the shape of the conductive layer 104 is different, the conductive layer 112a_1 is not embedded in the opening of the insulating layer 115, and the shape of the insulating layer 195 is different.
  • the outer side surface of the conductive layer 112c has a tapered shape.
  • the outer side surface of the conductive layer 112c refers to, for example, the outer side surface in a cross-sectional view of a region including the conductive layer 112c.
  • the outer side surface of the conductive layer 112c refers to, for example, the side surface of the conductive layer 112c on the opposite side to the opening 143.
  • the outer side surface of the conductive layer 112c refers to the surface in contact with the insulating layer 110w in FIG. 18, for example.
  • the inner side surface of the conductive layer 112c refers to, for example, the side surface facing the insulating layer 110s.
  • the inner side surface of the conductive layer 112c refers to, for example, a surface in contact with the insulating layer 110s. That is, at least a part of the outer side surface of the conductive layer 112c is inclined with respect to the substrate surface or the surface on which the conductive layer 112c is formed (here, for example, the upper surface of the insulating layer 110b on which the conductive layer 112c is formed). provided.
  • FIG. 18 shows an example in which an insulating layer 110w is formed as a sidewall insulating layer on the outer side surface of the conductive layer 112c. For example, when the outer side surface of the conductive layer 112c has a gentle taper shape, that is, when the inclination is gentle, the insulating layer 110w may be thinner or may not be formed.
  • the conductive layer 104 is provided along the recess on the upper surface of the semiconductor layer 108, and the upper surface of the conductive layer 104 has the recess.
  • the insulating layer 195 is provided along the recess on the upper surface of the conductive layer 104, and the upper surface of the insulating layer 195 has a recess. Further, neither the upper surface of the conductive layer 104 nor the upper surface of the insulating layer 195 is planarized.
  • the structure shown in FIG. 18 can be manufactured without performing a planarization process for the conductive layer 104 and the insulating layer 195, so that the manufacturing process of the transistor can be simplified. Further, since the thicknesses of the conductive layer 104 and the insulating layer 195 can be reduced, this is suitable when a material with a slow deposition rate or a material with high cost is used.
  • a conductive layer 112a is provided on the substrate 102, and an insulating layer 110b is provided on the conductive layer 112a.
  • the conductive layer 112a has a structure in which a conductive layer 112a_1 and a conductive layer 112a_2 are stacked.
  • the insulating layer 110b is provided in contact with, for example, the side surface of the conductive layer 112a_1 and the side surface and top surface of the conductive layer 112a_2.
  • the side surface of the conductive layer 112a_1 and the side surface of the conductive layer 112a_2 both have a tapered shape, for example. Since both the side surface of the conductive layer 112a_1 and the side surface of the conductive layer 112a_2 have a tapered shape, the insulating layer The coverage of 110b can be improved.
  • the insulating layer 115 is not provided, and the conductive layer 112a_1 is not embedded in the opening of the insulating layer 115.
  • the manufacturing process of the transistor can be simplified.
  • the semiconductor material that can be used for the semiconductor layer 108 is not particularly limited.
  • an elemental semiconductor or a compound semiconductor can be used.
  • silicon or germanium can be used as the single semiconductor.
  • the compound semiconductor include gallium arsenide and silicon germanium.
  • an organic substance having semiconductor properties or a metal oxide having semiconductor properties also referred to as an oxide semiconductor
  • these semiconductor materials may contain impurities as dopants.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 is not particularly limited; ) may be used. It is preferable to use a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
  • Silicon can be used for the semiconductor layer 108.
  • Examples of silicon include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • a transistor using amorphous silicon for the semiconductor layer 108 can be formed over a large glass substrate and can be manufactured at low cost.
  • a transistor using polycrystalline silicon for the semiconductor layer 108 has high field effect mobility and can operate at high speed.
  • a transistor using microcrystalline silicon for the semiconductor layer 108 has higher field effect mobility than a transistor using amorphous silicon, and can operate at high speed.
  • the semiconductor layer 108 preferably includes a metal oxide (oxide semiconductor).
  • metal oxides that can be used for the semiconductor layer 108 include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide contains at least indium (In) or zinc (Zn).
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin. Element M is more preferably gallium.
  • the semiconductor layer 108 is made of, for example, indium oxide, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), or indium aluminum zinc oxide.
  • In-Al-Zn oxide, also written as IAZO indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also written as IGZTO), indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide (also referred to as IGAZO or IAGZO), etc. can be used.
  • indium tin oxide containing silicon or the like can be used.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the atomic ratio of the target and the atomic ratio of the metal oxide may be different.
  • the atomic ratio of the metal oxide may be smaller than the atomic ratio of the target.
  • the atomic ratio of zinc contained in the target may be about 40% or more and 90% or less.
  • a specific example of forming the semiconductor layer 108 using an atomic layer deposition (ALD) method is a thermal ALD (atomic layer deposition) method or a PEALD (plasma enhanced ALD) method.
  • ALD atomic layer deposition
  • PEALD plasma enhanced ALD
  • Membrane method can be used preferable.
  • the thermal ALD method is preferable because it shows extremely high step coverage.
  • the PEALD method is preferable because it not only shows high step coverage but also enables low-temperature film formation.
  • composition of the metal oxide included in the semiconductor layer 108 greatly affects the electrical characteristics and reliability of the transistor 100 and the transistor 100A.
  • a transistor with a large on-current can be realized.
  • a metal oxide that does not contain gallium or has a low gallium content in the semiconductor layer 108 a transistor that has high reliability against application of a positive bias can be obtained.
  • a metal oxide with a low content of element M for the semiconductor layer 108 a transistor with high reliability against application of a positive bias can be obtained.
  • a transistor with high reliability against light can be obtained.
  • the semiconductor layer 108 is preferably a metal oxide layer having crystallinity.
  • a metal oxide layer having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a microcrystalline (NC: nano-crystal) structure, etc. can be used.
  • CAAC c-axis aligned crystal
  • NC microcrystalline
  • the density of defect levels in the semiconductor layer 108 can be reduced, and a highly reliable transistor can be realized.
  • the semiconductor layer 108 may have a stacked structure of two or more metal oxide layers having different crystallinities.
  • the layered structure includes a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer
  • the structure can include a region having higher crystallinity than the oxide layer.
  • the second metal oxide layer may have a region having lower crystallinity than the first metal oxide layer.
  • the two or more metal oxide layers included in the semiconductor layer 108 may have the same or approximately the same composition. By forming a stacked structure of metal oxide layers having the same composition, for example, the same sputtering target can be used to form the layers, thereby reducing manufacturing costs.
  • a stacked structure of two or more metal oxide layers having different crystallinity can be formed.
  • the two or more metal oxide layers included in the semiconductor layer 108 may have different compositions.
  • the thickness of the semiconductor layer 108 is preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, further preferably 10 nm or more and 100 nm or less, further preferably 10 nm or more and 70 nm or less, and even more preferably 15 nm or more and 70 nm or less. , more preferably 15 nm or more and 50 nm or less, further preferably 20 nm or more and 50 nm or less, further preferably 20 nm or more and 40 nm or less, and even more preferably 25 nm or more and 40 nm or less.
  • V O oxygen vacancies
  • a defect in which hydrogen is present in an oxygen vacancy (hereinafter referred to as V OH ) functions as a donor, and electrons, which are carriers, may be generated.
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • V OH can function as a donor for the oxide semiconductor.
  • V OH in the semiconductor layer 108 when an oxide semiconductor is used for the semiconductor layer 108, it is preferable to reduce V OH in the semiconductor layer 108 as much as possible to make the semiconductor layer 108 highly pure or substantially pure.
  • impurities such as water and hydrogen in the oxide semiconductor are removed (sometimes referred to as dehydration or dehydrogenation treatment). Therefore, it is important to supply oxygen to the oxide semiconductor to repair oxygen vacancies (V O ).
  • an oxide semiconductor in which impurities such as V OH are sufficiently reduced for a channel formation region of a transistor stable electrical characteristics can be provided. Note that supplying oxygen to an oxide semiconductor to repair oxygen vacancies (V O ) may be referred to as oxygenation treatment.
  • the carrier concentration of the oxide semiconductor in a region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, and less than 1 ⁇ 10 17 cm ⁇ 3 . More preferably, it is less than 1 ⁇ 10 16 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • a transistor using an oxide semiconductor (hereinafter referred to as an OS transistor) has extremely high field effect mobility compared to a transistor using amorphous silicon.
  • OS transistors have extremely low source-drain leakage current (hereinafter also referred to as off-state current) in the off state, and can retain the charge accumulated in the capacitor connected in series with the transistor for a long period of time. is possible. Further, by applying an OS transistor to a semiconductor device, power consumption of the semiconductor device can be reduced.
  • OS transistors can be applied to display devices.
  • a light emitting device included in a pixel circuit of a display device it is necessary to increase the amount of current flowing through the light emitting device.
  • the source-drain voltage of the drive transistor included in the pixel circuit Since an OS transistor has a higher breakdown voltage between the source and drain than a transistor using silicon (hereinafter referred to as a Si transistor), a high voltage can be applied between the source and drain of the OS transistor. Therefore, by applying the OS transistor to the drive transistor of the pixel circuit, the amount of current flowing through the light emitting device can be increased, and the luminance of the light emitting device can be increased.
  • an OS transistor When a transistor operates in a saturation region, an OS transistor can make a change in source-drain current smaller than a Si transistor with respect to a change in gate-source voltage. Therefore, by applying an OS transistor as a drive transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, so the amount of current flowing through the light emitting device can be controlled. It can be precisely controlled. Therefore, the number of gradations in the pixel circuit can be increased.
  • OS transistors are able to flow a more stable current (saturation current) than Si transistors even when the source-drain voltage gradually increases. can. Therefore, by using an OS transistor as a drive transistor, a stable current can be passed through the light-emitting device even if, for example, there are variations in the current-voltage characteristics of the light-emitting device. That is, when the OS transistor operates in the saturation region, the source-drain current does not substantially change even if the source-drain voltage is increased, so that the luminance of the light-emitting device can be stabilized.
  • OS transistors as drive transistors included in pixel circuits, it is possible to "suppress black floating,” “increase luminance,” “multiple gradations,” and “suppress variations in light-emitting devices.” can be achieved.
  • OS transistors have small variations in electrical characteristics due to radiation irradiation, that is, have high resistance to radiation, and therefore can be suitably used even in environments where radiation may be incident. It can also be said that OS transistors have high reliability against radiation.
  • an OS transistor can be suitably used in a pixel circuit of an X-ray flat panel detector.
  • OS transistors can be suitably used in semiconductor devices used in outer space. Radiation includes electromagnetic radiation (eg, x-rays, and gamma rays), and particle radiation (eg, alpha, beta, proton, and neutron radiation).
  • an inorganic insulating material or an organic insulating material can be used as the insulating layer.
  • a laminated structure of an inorganic insulating material and an organic insulating material may be used as the insulating layer.
  • the inorganic insulating material one or more of oxides, oxynitrides, nitrided oxides, and nitrides can be used.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the content of oxygen and nitrogen can be analyzed using, for example, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS).
  • SIMS secondary ion mass spectrometry
  • XPS X-ray photoelectron spectroscopy
  • the film density of the insulating layer or the like can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-Ray Reflection (XRR). Further, the difference in film density may be evaluated using a cross-sectional transmission electron microscopy (TEM) image.
  • TEM transmission electron microscopy
  • the nitrogen content of the insulating layer can be confirmed by, for example, EDX.
  • EDX EDX-ray electron spectroscopy
  • the nitrogen content can be evaluated using the ratio of the peak height of nitrogen to the peak height of silicon.
  • the peak of a certain element is the peak of a certain element when the count number of the element reaches the maximum value in the spectrum where the horizontal axis shows the energy of the characteristic X-ray and the vertical axis shows the count number (detected value) of the characteristic X-ray.
  • the difference in nitrogen content may be confirmed by the ratio of the count number of nitrogen to the count number of silicon using the count number at the energy of the characteristic X-ray unique to the element. For example, counts at 1.739 keV (Si-K ⁇ ) can be used for silicon, and counts at 0.392 keV (N-K ⁇ ) can be used for nitrogen.
  • the hydrogen concentration in the insulating layer can be evaluated by, for example, secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • oxygen can be supplied from the insulating layer to the semiconductor layer 108.
  • oxygen vacancies (V O ) and V O H in the semiconductor layer 108 can be reduced, and a transistor exhibiting good electrical characteristics and high reliability can be obtained. It can be done.
  • the treatment for supplying oxygen to the semiconductor layer 108 includes heat treatment in an atmosphere containing oxygen, plasma treatment in an atmosphere containing oxygen, and the like.
  • Oxygen vacancies (V O ) and V O H in the channel formation region of the transistor 100 (transistor 100A) are preferably small.
  • the influence of oxygen vacancies (V O ) and V O H in the channel forming region on the electrical characteristics and reliability becomes large.
  • the diffusion of V OH from the source region or the drain region to the channel formation region increases the carrier concentration in the channel formation region, which may cause a change in the threshold voltage of the transistor or a decrease in reliability.
  • the influence of such V O H diffusion on electrical characteristics and reliability becomes greater as the channel length of the transistor becomes shorter.
  • the insulating layer in contact with the semiconductor layer 108 or the insulating layer located around the semiconductor layer 108 preferably releases little impurity (for example, water and hydrogen) from itself.
  • impurity for example, water and hydrogen
  • Oxygen may be desorbed from the semiconductor layer 108 due to heat applied in steps subsequent to the formation of the semiconductor layer 108.
  • the increase in oxygen vacancies (V O ) and V O H is suppressed. be able to.
  • the degree of freedom in processing temperature can be increased in steps subsequent to the formation of the semiconductor layer 108. Specifically, the processing temperature can be increased even in steps subsequent to the formation of the semiconductor layer 108. Therefore, the transistor 100 (transistor 100A) exhibiting good electrical characteristics and high reliability can be formed.
  • Insulating layer 110b An inorganic insulating material or an organic insulating material can be used as the insulating layer 110b.
  • the insulating layer 110b may have a laminated structure of an inorganic insulating material and an organic insulating material.
  • An inorganic insulating material can be suitably used as the insulating layer 110b.
  • the inorganic insulating material one or more of oxides, oxynitrides, nitrided oxides, and nitrides can be used.
  • the insulating layer 110b include silicon oxide, silicon oxynitride, aluminum oxide, hafnium oxide, yttrium oxide, zirconium oxide, gallium oxide, tantalum oxide, magnesium oxide, lanthanum oxide, cerium oxide, neodymium oxide, silicon nitride, silicon nitride oxide, and aluminum nitride.
  • the insulating layer 110b may have a laminated structure of two or more layers.
  • FIG. 1B and the like show a structure in which the insulating layer 110b has a stacked structure of an insulating layer 110b3, an insulating layer 110b2 over the insulating layer 110b3, and an insulating layer 110b1 over the insulating layer 110b2.
  • the insulating layer 110b3, the insulating layer 110b2, and the insulating layer 110b1 can each use a material that can be used for the above-described insulating layer 110b.
  • the insulating layer 110b3, the insulating layer 110b2, and the insulating layer 110b1 may use the same material or different materials. Further, although FIG.
  • the insulating layer 110b includes an insulating layer 110b3, an insulating layer 110b2, and an insulating layer 110b1, the insulating layer 110b does not have either the insulating layer 110b3 or the insulating layer 110b1.
  • the configuration may include only one of them.
  • the insulating layer 110b3, the insulating layer 110b2, and the insulating layer 110b1 release little impurity (for example, water and hydrogen) from themselves.
  • the thickness of the insulating layer 110b2 can be thicker than the thickness of the insulating layer 110b1. Further, the thickness of the insulating layer 110b2 can be configured to be thicker than the thickness of the insulating layer 110b3.
  • the deposition rate of the insulating layer 110b2 is preferably fast. By increasing the deposition rate of a thick film, productivity can be increased.
  • the insulating layer 110b1 and the insulating layer 110b3 each function as a blocking film that suppresses desorption of gas from the insulating layer b2.
  • the insulating layer 110b1 and the insulating layer 110b3 are each preferably made of a material that does not easily diffuse gas.
  • the insulating layer 110b1 preferably has a region with a higher film density than the insulating layer 110b2. Further, it is preferable that the insulating layer 110b3 has a region having a higher film density than the insulating layer 110b2. Blocking properties can be improved by increasing the film density of the insulating layer. By slowing down the deposition rate of the insulating layer, the film density can be increased and blocking properties can be improved.
  • an oxide or an oxynitride as the insulating layer 110b2. It is preferable to use a film that releases oxygen when heated as the insulating layer 110b2.
  • silicon oxide or silicon oxynitride can be suitably used as the insulating layer 110b2.
  • the insulating layer 110b2 releases oxygen, oxygen can be supplied from the insulating layer 110b2 to the semiconductor layer 108.
  • the insulating layer 110b2 preferably has a high oxygen diffusion coefficient. By increasing the diffusion coefficient of oxygen, oxygen can be easily diffused in the insulating layer 110b, and oxygen can be efficiently supplied to the semiconductor layer 108.
  • the insulating layer 110b1, the insulating layer 110b2, and the insulating layer 110b3 are preferably formed by a film formation method such as a sputtering method, an ALD method, or a plasma CVD method.
  • the film can be formed using a silicon target in an atmosphere containing oxygen gas.
  • silicon nitride is formed by a sputtering method
  • the film can be formed using a silicon target in an atmosphere containing nitrogen gas, for example.
  • the film can be formed using an aluminum target in an atmosphere containing an oxidizing gas.
  • silicon oxide and silicon nitride can be formed using, for example, the PEALD method.
  • aluminum oxide and hafnium oxide can be formed into films using, for example, a thermal ALD method.
  • insulating layer 110b1 a material containing more nitrogen than the insulating layer 110b2 can be used. Further, the insulating layer 110b3 can be made of a material containing more nitrogen than the insulating layer 110b2. Blocking properties can be improved by increasing the nitrogen content of the insulating layer.
  • the insulating layer 110b1 may have a region where the hydrogen concentration in the film is lower than that of the insulating layer 110b2.
  • the insulating layer 110b3 may have a region where the hydrogen concentration in the film is lower than that of the insulating layer 110b2.
  • the insulating layer 110b1 and the insulating layer 110b3 each have difficulty in transmitting oxygen.
  • the insulating layer 110b1 and the insulating layer 110b3 function as a blocking film that suppresses desorption of oxygen from the insulating layer b2.
  • the insulating layer 110b1 and the insulating layer 110b3 each have difficulty in permeating hydrogen.
  • the insulating layer 110b1 and the insulating layer 110b3 function as a blocking film that suppresses hydrogen from diffusing from outside the transistor to the semiconductor layer 108 through the insulating layer 110b1 and the insulating layer 110b3. It is preferable that the film density of the insulating layer 110b1 and the insulating layer 110b3 is high.
  • silicon oxide or silicon oxynitride is used for the insulating layer 110b2
  • silicon nitride or silicon nitride oxide can be used for the insulating layer 110b1 and the insulating layer 110b3, respectively.
  • hafnium oxide or aluminum oxide can be suitably used as the insulating layer 110b1 and the insulating layer 110b3.
  • insulating layer 110b1 and the insulating layer 110b3 a structure in which two or more layers selected from silicon nitride, silicon nitride oxide, hafnium oxide, and aluminum oxide are stacked can be used, respectively.
  • oxygen contained in the insulating layer 110b2 diffuses upward from a region of the insulating layer 110b2 that is not in contact with the semiconductor layer 108 (for example, the upper surface of the insulating layer 110b2), the amount of oxygen supplied from the insulating layer 110b2 to the semiconductor layer 108 increases. It may become less.
  • oxygen contained in the insulating layer 110b2 can be suppressed from diffusing from a region of the insulating layer 110b2 that is not in contact with the semiconductor layer 108.
  • the insulating layer 110b3 under the insulating layer 110b2, it is possible to suppress diffusion downward from the region of the insulating layer 110b2 that is not in contact with the semiconductor layer 108. Therefore, the amount of oxygen supplied from the insulating layer 110b2 to the semiconductor layer 108 increases, and oxygen vacancies (V O ) and V O H in the semiconductor layer 108 can be reduced.
  • Oxygen contained in the insulating layer 110b2 may oxidize the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c, resulting in increased resistance.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c are oxidized, the amount of oxygen supplied from the insulating layer 110b2 to the semiconductor layer 108 may decrease.
  • the insulating layer 110b3 between the insulating layer 110b2 and the conductive layer 112a By providing the insulating layer 110b3 between the insulating layer 110b2 and the conductive layer 112a, oxidation of the conductive layer 112a and increase in resistance can be suppressed.
  • the insulating layer 110b1 between the insulating layer 110b2 and the conductive layer 112b oxidation of the conductive layer 112b and increase in resistance can be suppressed.
  • the insulating layer 110b1 between the insulating layer 110b2 and the conductive layer 112c oxidation of the conductive layer 112c and increase in resistance can be suppressed.
  • the amount of oxygen supplied from the insulating layer 110b2 to the semiconductor layer 108 increases, and oxygen vacancies (V O ) and V O H in the semiconductor layer 108 can be reduced.
  • the insulating layer 110b1 and the insulating layer 110b3 each have a thickness that functions as an oxygen and hydrogen blocking film. If the film thickness is thin, the function as a blocking film may be reduced. On the other hand, if the film thickness is thick, the area of the semiconductor layer 108 in contact with the insulating layer 110b2 becomes narrow, and the amount of oxygen supplied to the semiconductor layer 108 may decrease.
  • the thickness of the insulating layer 110b1 and the insulating layer 110b3 is preferably 1 nm or more and 2 nm or more, respectively, and preferably 200 nm or less, 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, 10 nm or less, or 5 nm or less. .
  • the insulating layer 106 and the insulating layer 110s that function as gate insulating layers preferably have low defect density. Since the defect density of the insulating layer 106 and the insulating layer 110s is low, the transistor can exhibit good electrical characteristics. Further, it is preferable that the insulating layer 106 has a high dielectric strength voltage. Since the insulating layer 106 and the insulating layer 110s have a high dielectric strength voltage, a highly reliable transistor can be obtained.
  • the insulating layer 106 and the insulating layer 110s for example, one or more of an oxide, an oxynitride, a nitride oxide, and a nitride each having an insulating property can be used.
  • the insulating layer 106 and the insulating layer 110s are made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride.
  • the insulating layer 106 and the insulating layer 110s may each be a single layer or a laminated layer.
  • the insulating layer 106 and the insulating layer 110s may have a laminated structure of oxide and nitride, for example.
  • a material with a high dielectric constant also referred to as a high-k material
  • the insulating layer 106 and the insulating layer 110s preferably release little impurity (for example, water and hydrogen) from themselves. Since little impurity is released from the insulating layer 106 and the insulating layer 110s, diffusion of impurities into the semiconductor layer 108 is suppressed, and a transistor with good electrical characteristics and high reliability can be obtained.
  • impurity for example, water and hydrogen
  • the films are preferably formed under conditions that cause less damage to the semiconductor layer 108.
  • the film can be formed under conditions where the film formation rate (also referred to as film formation rate) is sufficiently slow.
  • the film formation rate also referred to as film formation rate
  • damage to the semiconductor layer 108 can be reduced by forming the insulating layer 106 under low power conditions.
  • the insulating layer 106 and the insulating layer 110s will be specifically described using a structure in which a metal oxide is used for the semiconductor layer 108 as an example.
  • an oxide for at least the sides of the insulating layer 106 and the insulating layer 110s that are in contact with the semiconductor layer 108.
  • the insulating layer 106 and the insulating layer 110s for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Further, it is more preferable to use a film that releases oxygen when heated for the insulating layer 106.
  • the insulating layer 106 and the insulating layer 110s may have a stacked structure.
  • the insulating layer 106 can have a stacked structure of an oxide film in contact with the semiconductor layer 108 and a nitride film in contact with the conductive layer 104.
  • the oxide film for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Silicon nitride can be suitably used as the nitride film.
  • the thickness of the insulating layer 106 and the insulating layer 110s is preferably 1 nm or more and 20 nm or less, more preferably 0.5 nm or more and 15 nm or less, and even more preferably 0.5 nm or more and 10 nm or less.
  • the insulating layer 106 and the insulating layer 110s only need to have a region with the thickness described above at least in part.
  • the insulating layer 106 and the insulating layer 110s preferably have a function of supplying oxygen.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c functioning as a source electrode, a drain electrode, or a gate electrode are each made of chromium, copper, aluminum, gold, silver, zinc, tantalum, titanium, tungsten, manganese, nickel, iron, It can be formed using one or more of cobalt, molybdenum, and niobium, or an alloy containing one or more of the above-mentioned metals.
  • a low-resistance conductive material containing one or more of copper, silver, gold, or aluminum can be suitably used.
  • copper or aluminum is preferable because it is excellent in mass productivity.
  • a metal oxide film (also referred to as an oxide conductor) can be used for each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c.
  • the oxide conductor for example, In-Sn oxide (ITO), In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide. , In-Zn oxide, In-Sn-Si oxide (ITSO), and In-Ga-Zn oxide.
  • oxide conductor (OC)
  • OC oxide conductor
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c may each have a stacked structure of a conductive film containing the aforementioned oxide conductor (metal oxide) and a conductive film containing a metal or an alloy. By using a conductive film containing metal or an alloy, wiring resistance can be reduced.
  • a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied to each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • the conductive layer 112a and the conductive layer 112b may be made of the same material or different materials. Further, the conductive layer 112a and the conductive layer 112c may be made of the same material or different materials.
  • the conductive layer 112a and the conductive layer 112b will be specifically described using a structure in which a metal oxide is used for the semiconductor layer 108 as an example.
  • the conductive layers 112a, 112b, and 112c may be oxidized by oxygen contained in the semiconductor layer 108, resulting in increased resistance.
  • Oxygen contained in the insulating layer 110b may oxidize the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c, resulting in increased resistance.
  • oxygen vacancies (V O ) in the semiconductor layer 108 may increase.
  • the conductive layers 112a, 112b, and 112c are oxidized by oxygen contained in the insulating layer 110b, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 may decrease.
  • each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c uses a material that is not easily oxidized. It is preferable to use an oxide conductor for each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c.
  • an oxide conductor for each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c.
  • ITO In-Sn oxide
  • ITSO In-Sn-Si oxide
  • a nitride conductor may be used for each of the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c. Examples of nitride conductors include tantalum nitride and titanium nitride.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c may each have a stacked structure of the aforementioned materials.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c in contact with the semiconductor layer 108 are preferably made of a material that is not easily oxidized. However, when using a material that is difficult to oxidize, the resistance may become high. Since the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c function as wiring, they preferably have low resistance.
  • the conductive layer 112a has a two-layer structure
  • a material that is difficult to oxidize is used for the conductive layer 112a_2 that has a region in contact with the semiconductor layer 108, and a material with low resistance is used for the conductive layer 112a_1 that does not have a region in contact with the semiconductor layer 108.
  • oxidation can be suppressed while lowering the resistance of the conductive layer 112a.
  • oxygen vacancies (V O ) and V OH in the semiconductor layer 108 can be reduced.
  • the conductive layer 112b has a stacked structure of a plurality of conductive layers
  • a material that is resistant to oxidation is used for the conductive layer that has a region in contact with the semiconductor layer 108
  • a material that is difficult to oxidize is used for the conductive layer that does not have a region in contact with the semiconductor layer 108.
  • the resistance of the conductive layer 112b can be reduced.
  • oxygen vacancies (V O ) and V OH in the semiconductor layer 108 can be reduced.
  • the resistance of the conductive layer 112c can be reduced. It can be lowered. Furthermore, oxygen vacancies (V O ) and V OH in the semiconductor layer 108 can be reduced.
  • One or more of an oxide conductor and a nitride conductor can be suitably used for the conductive layer 112a_2, the conductive layer 112c_2, and the like, respectively.
  • the conductive layer 112a_1 uses a material having a lower resistance than the conductive layer 112a_2. Further, it is preferable that the conductive layer 112c_1 uses a material having a lower resistance than the conductive layer 112c_2.
  • one or more of copper, aluminum, titanium, tungsten, and molybdenum, or an alloy containing one or more of the above metals can be suitably used as the conductive layer 112a_1, the conductive layer 112c_1, and the like.
  • In-Sn-Si oxide (ITSO) can be suitably used for the conductive layer 112a_2, and tungsten can be suitably used for the conductive layer 112a_1.
  • In-Sn-Si oxide (ITSO) can be suitably used for the conductive layer 112c_2, and tungsten can be suitably used for the conductive layer 112c_1.
  • the configuration of the conductive layer 112a may be determined depending on the wiring resistance required for the conductive layer 112a. For example, if the length of the wiring (conductive layer 112a) is short and the required wiring resistance is relatively high, the conductive layer 112a may have a single-layer structure and a material that is not easily oxidized may be used. On the other hand, when the length of the wiring (conductive layer 112a) is long and the required wiring resistance is relatively low, it is preferable to apply a laminated structure of a material that is difficult to oxidize and a material with low resistance to the conductive layer 112a.
  • the conductive layer 112a may have a stacked structure of three or more layers, for example.
  • the conductive layer 112b may have a stacked structure of three or more layers, for example.
  • the conductive layer 112c may have a stacked structure of three or more layers, for example.
  • the conductive layer 104 and the conductive layer 114 include, for example, one or more of chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, and niobium, or the metals listed above. Each can be formed using an alloy containing one or more of the following. Further, as the conductive layer 104 and the conductive layer 114, a nitride or an oxide that can be used for the conductive layer 112a, the conductive layer 112b, and the conductive layer 112c may be used.
  • the conductive layer 104 may have a two-layer stacked structure.
  • nitrides or oxides can be used as the lower conductive layer, and chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, and niobium, or an alloy containing one or more of the above-mentioned metals can be used.
  • the insulating layer 195 that functions as a protective layer of the transistor 100 is preferably made of a material in which impurities are difficult to diffuse.
  • impurities include water and hydrogen.
  • the insulating layer 195 can be an insulating layer containing an inorganic material or an insulating layer containing an organic material.
  • an inorganic material such as an oxide or a nitride can be suitably used for the insulating layer 195.
  • silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used.
  • the organic material for example, one or more of acrylic resin and polyimide resin can be used.
  • a photosensitive material may be used as the organic material.
  • two or more of the above-mentioned insulating layers may be stacked and used.
  • the insulating layer 195 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
  • Insulating layer 115 As the insulating layer 115, an inorganic insulating material or an organic insulating material can be used.
  • the insulating layer 115 may have a laminated structure of an inorganic insulating material and an organic insulating material.
  • the materials and structures listed for the insulating layer 110b1, the insulating layer 110b2, the insulating layer 195, and the like can be suitably used.
  • Substrate 102 There are no major restrictions on the material of the substrate 102, but it must have at least enough heat resistance to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate, It may also be used as the substrate 102.
  • a substrate on which a semiconductor element is provided may be used as the substrate 102. Note that the shapes of the semiconductor substrate and the insulating substrate may be circular or square.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 (transistor 100A) and the like may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistor 100 (transistor 100A). The peeling layer can be used to separate a semiconductor device from the substrate 102 and transfer it to another substrate after partially or completely completing a semiconductor device thereon. In this case, the transistor 100 (transistor 100A) and the like can be transferred to a substrate with poor heat resistance or a flexible substrate.
  • FIG. 8 shows a configuration example of a semiconductor device according to one embodiment of the present invention.
  • a semiconductor device 300 shown in FIG. 8 includes a transistor 100 and a transistor 100B.
  • Transistor 100B differs from transistor 100 mainly in that it does not include conductive layer 114.
  • the semiconductor device of one embodiment of the present invention includes, for example, one or more of a circuit that has a function of driving a display device included in a display portion, and a circuit that has a function of driving a light-receiving device included in a display portion;
  • the circuit includes, for example, a semiconductor device such as a transistor.
  • a semiconductor device of one embodiment of the present invention can function as a display device. Further, a semiconductor device of one embodiment of the present invention may have a function as an imaging device. Further, a semiconductor device according to one embodiment of the present invention can include a storage section, a calculation section, and the like.
  • a semiconductor device 300 shown in FIG. 8 includes a transistor 100 on a substrate 102 and a transistor 100B.
  • An insulating layer 195 and an insulating layer 266 over the insulating layer 195 are provided to cover the transistor 100 and the transistor 100B.
  • Insulating layer 266 functions as an interlayer insulating layer. As materials, structures, and manufacturing methods that can be used for the insulating layer 266, the insulating layer 195, the insulating layer 115, the insulating layer 110b, and the like can be referred to as appropriate.
  • conductive layer 241 An opening is provided in the insulating layer 266, and the conductive layer 241 is provided so as to fill the opening.
  • three conductive layers 241 hereinafter referred to as conductive layer 241_1, conductive layer 241_2, and conductive layer 241_3) are provided.
  • a plug 274 is provided so as to be embedded in the insulating layer 195 and the like.
  • four plugs 274 (hereinafter referred to as plug 274_1, plug 274_2, plug 274_3, and plug 274_4) are provided.
  • the plug 274_1 and the plug 274_3 are provided so as to be embedded in the insulating layer 195, the insulating layer 106, and the insulating layer 110b
  • the plug 274_2 is provided so as to be embedded in the insulating layer 195
  • the plug 274_4 is provided so as to be embedded in the insulating layer 195 and the insulating layer 106. It is provided to be embedded.
  • the conductive layer 241_1 is electrically connected to the conductive layer 112a of the transistor 100 via the plug 274_1.
  • the conductive layer 241_2 is electrically connected to the conductive layer 104 of the transistor 100 through the plug 274_2, and is electrically connected to the conductive layer 112a of the transistor 100B through the plug 274_3.
  • the conductive layer 104 of the transistor 100 is electrically connected to the conductive layer 112a of the transistor 100B via the plug 274_2, the conductive layer 241_2, and the plug 274_3.
  • the conductive layer 241_3 is electrically connected to the conductive layer 112b of the transistor 100B via the plug 274_4.
  • the transistor 100B illustrated in FIG. 8 includes a conductive layer 104, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b. Further, in FIG. 8, the insulating layer 106 included in the transistor 100 is shared by the transistor 100B. A portion of the insulating layer 106 functions as a gate insulating layer of the transistor 100B. The conductive layer 104 functions as a gate electrode of the transistor 100B. The conductive layer 112a functions as one of the source electrode and the drain electrode of the transistor 100B, and the conductive layer 112b of the transistor 100B functions as the other.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region of the transistor 100B. Further, in the semiconductor layer 108, a region in contact with the source electrode functions as a source region of the transistor 100B, and a region in contact with the drain electrode functions as a drain region of the transistor 100B.
  • an insulating layer 115 and a conductive layer 112a are provided over the substrate 102, an insulating layer 110b is provided over the conductive layer 112a and the insulating layer 115, and a conductive layer 112b is provided over the insulating layer 110b.
  • an insulating layer 110s is provided over the conductive layer 112a, and the insulating layer 110s is provided along the sidewall of the opening of the insulating layer 110b and the sidewall of the opening of the conductive layer 112b.
  • the semiconductor layer 108 is provided along a recessed portion whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the sidewall of the insulating layer 110s.
  • An insulating layer 106 is provided on the semiconductor layer 108.
  • the insulating layer 106 has a region overlapping with the conductive layer 112a with the semiconductor layer 108 in between, and a region overlapping with the conductive layer 112b with the semiconductor layer 108 in between.
  • a conductive layer 104 is provided on the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 between the conductive layers 112a and 112b with the insulating layer 106 interposed therebetween.
  • the semiconductor layer 108 is provided along a recess whose bottom is the upper surface of the conductive layer 112a and whose inner wall is the side wall 141 of the insulating layer 110s, and the upper surface of the semiconductor layer 108 has a recess.
  • the insulating layer 106 is provided on the semiconductor layer 108, and the upper surface of the insulating layer 106 has a recessed portion.
  • the conductive layer 104 is provided to fill the recess.
  • the conductive layer 104 is provided to fill the opening in the insulating layer 195, and the upper surfaces of the conductive layer 104 and the insulating layer 195 are substantially aligned.
  • the channel length L100 of the transistor 100 can be the length of the side surface and top surface of the insulating layer 110s in the transistor 100, and the channel length L100B of the transistor 100B can be the length of the side surface and top surface of the insulating layer 110s in the transistor 100B. can.
  • the conductive layer 114 is not provided in the transistor 100B, the length of the side surface of the insulating layer 110s provided in the transistor 100B is shorter than the length of the side surface of the insulating layer 110s provided in the transistor 100. Therefore, the channel length L100B of the transistor 100B is shorter than the channel length L100 of the transistor 100.
  • the channel length L100B of the transistor 100B is shorter than the channel length L100 of the transistor 100 by the thickness of the conductive layer 114.
  • the channel length L100 of the transistor 100 the sum of the thicknesses of the insulating layer 110b and the conductive layer 114 in a region sandwiched between the upper surface of the conductive layer 112a and the lower surface of the conductive layer 112b can be used, and the channel length L100B of the transistor 100B can be used.
  • the thickness of the insulating layer 110b in the region sandwiched between the upper surface of the conductive layer 112a and the lower surface of the conductive layer 112b can be used.
  • the channel length L100B of the transistor 100B is shorter than the channel length L100 of the transistor 100 by the thickness of the conductive layer 114.
  • the sum of the thickness of the insulating layer 110b, the thickness of the conductive layer 114, and the thickness of the conductive layer 112b can be used as the channel length L100 of the transistor 100
  • the channel length L100B of the transistor 100B can be used as the sum of the thickness of the insulating layer 110b, the thickness of the conductive layer 114, and the thickness of the conductive layer 112b.
  • the sum of the thickness of the conductive layer 112b and the thickness of the conductive layer 112b can be used.
  • the channel length L100B of the transistor 100B is shorter than the channel length L100 of the transistor 100 by the thickness of the conductive layer 114.
  • the thickness of the conductive layer 114 is, for example, 1 nm or more, 2 nm or more, 3 nm or more, 5 nm or more, 8 nm or more, or 10 nm or more, and 1 ⁇ m or less, 750 nm or less, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, or 100 nm or less. , 75 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 12 nm or less.
  • Channel length L100B is shorter than channel length L100.
  • the difference between the channel length L100 and the channel length L100B is, for example, equal to the thickness of the conductive layer 114 in the region sandwiched between the upper surface of the conductive layer 112a and the lower surface of the conductive layer 112b.
  • the difference between channel length L100 and channel length L100B is, for example, 1 nm or more, 2 nm or more, 3 nm or more, 5 nm or more, 8 nm or more, or 10 nm or more. Further, the difference between the channel length L100 and the channel length L100B is, for example, 1 ⁇ m or less, 750 nm or less, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 75 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, It is 20 nm or less, 15 nm or less, or 12 nm or less.
  • transistor 100 Since the transistor 100 has a back gate, saturation in the Id-Vd characteristics of the transistor can be increased. In addition, transistor 100 has a longer channel length than transistor 100B. By increasing the channel length, saturation can be further improved. That is, the transistor 100 can have increased saturation due to both the effect of having a back gate and the effect of having a long channel length. As a result, for example, when the transistor 100 is applied to a semiconductor device having a display portion, the number of gray levels of the display portion can be increased. Further, the luminance of the display section can be stabilized.
  • the transistor 100 has high reliability. Therefore, the reliability of a semiconductor device to which the transistor 100 is applied can be improved. In particular, deterioration of transistor characteristics in a state where a voltage is applied to the gate can be suppressed. For example, in an n-channel transistor, deterioration of characteristics in a state where a positive potential is applied to the gate with respect to the source potential can be suppressed.
  • the transistor 100 it is easy to suitably control the threshold voltage and provide normally-off characteristics.
  • the threshold value for example, in an n-channel transistor, by configuring the gate and source to be electrically connected, it is possible to suitably prevent the threshold value from becoming a negative value.
  • the transistor 100B has a shorter channel length than the transistor 100, a larger current can flow than the transistor 100. Therefore, for example, the frequency characteristics of the transistor can be improved. As a result, for example, the operating speed of a semiconductor device to which the transistor 100 is applied can be increased.
  • the source or drain of the transistor 100 and the back gate are electrically connected. Therefore, when the source and drain of a transistor are swapped in the operation of a semiconductor device and the direction of the current flowing between the source and drain changes, the operation of the transistor 100 becomes asymmetrical with respect to the swap.
  • the transistor 100B as the transistor in which the direction of current flowing between the source and the drain changes.
  • the semiconductor device 300 shown in FIG. 9 differs from FIG. 8 mainly in that it includes an insulating layer 110w.
  • an insulating layer 110w is provided along the sidewalls of the conductive layer 112b of the transistor 100 and the conductive layer 112b of the transistor 100B, respectively.
  • the insulating layer 110w may be formed from the same insulating film (an insulating film 110s_f described later) in the process of forming the insulating layer 110s.
  • composition of metal oxide included in semiconductor layer 108 The composition of the metal oxide included in the semiconductor layer 108 will be described below.
  • composition of the metal oxide included in the semiconductor layer 108 greatly affects the electrical characteristics and reliability of the transistor 100 (transistor 100A).
  • the atomic ratio of indium is greater than or equal to the atomic ratio of zinc.
  • the atomic ratio of indium is greater than or equal to the atomic ratio of tin.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of tin can be used. Furthermore, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of tin.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of aluminum can be used. Furthermore, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than that of aluminum.
  • a metal oxide in which the atomic ratio of indium to the number of atoms of the metal element is higher than the atomic ratio of gallium can be used. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of gallium.
  • a metal oxide in which the atomic ratio of indium to the number of atoms of the metal element is higher than the atomic ratio of the element M can be used. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • the sum of the atomic ratios of the metal elements can be the atomic ratio of the element M.
  • the atomic ratio of the element M can be the sum of the atomic ratio of gallium and the atomic ratio of aluminum.
  • the atomic ratio of indium, element M, and zinc is within the above-mentioned range.
  • the atomic ratio of the element M can be the sum of the atomic ratio of gallium and the atomic ratio of tin.
  • the atomic ratio of indium, element M, and zinc is within the above-mentioned range.
  • the ratio of the number of indium atoms to the number of atoms of the metal element contained in the metal oxide is 30 atom % or more and 100 atom % or less, preferably 30 atom % or more and 95 atom % or less, more preferably 35 atom % or more and 95 atom %. % or less, more preferably 35 atom % or more and 90 atom % or less, more preferably 40 atom % or more and 90 atom % or less, more preferably 45 atom % or more and 90 atom % or less, more preferably 50 atom % or more and 80 atom % or less.
  • a metal oxide whose content is more preferably 60 atom % or more and 80 atom % or less, more preferably 70 atom % or more and 80 atom % or less.
  • the ratio of the number of indium atoms to the total number of atoms of indium, element M, and zinc is within the above range.
  • the ratio of the number of indium atoms to the number of atoms of the metal element contained is sometimes referred to as the indium content rate. The same applies to other metal elements.
  • the composition of metal oxides can be analyzed using, for example, energy dispersive X-ray spectroscopy (EDX), X-ray photoelectron spectroscopy (XPS), or inductively coupled plasma mass spectroscopy.
  • Analysis method ICP-MS: Inductively Coupled Plasma-Mass Spectrometry
  • ICP-AES Inductively Coupled Plasma-Atomic Em
  • analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • a nearby composition includes a range of ⁇ 30% of a desired atomic ratio.
  • the atomic ratio of M when the atomic ratio of indium is 5, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is 5 or more and 7 or less.
  • the atomic ratio of indium when the atomic ratio of indium is 1, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is greater than 0.1 and 2 or less.
  • GBT Gate Bias Temperature
  • PBTS Positive Bias Temperature Stress
  • NBTS Negative Bias Temperature Stress
  • the PBTS test and NBTS test performed under light irradiation are respectively PBTIS (Positive Bias Temperature Illumination Stress) test and NBTIS (Negative Bias Temperature Illumination Stress) test. It is called the Illumination Stress test.
  • n-type transistor In an n-type transistor, a positive potential is applied to the gate when the transistor is turned on (state where current flows), so the amount of variation in threshold voltage in the PBTS test is an indicator of the reliability of the transistor. This is one of the important items to pay attention to.
  • the transistor By using a metal oxide that does not contain gallium or has a low gallium content for the semiconductor layer 108, the transistor can have high reliability with respect to application of a positive bias. In other words, a transistor with a small threshold voltage variation in the PBTS test can be obtained. Further, when using a metal oxide containing gallium, it is preferable that the gallium content is lower than the indium content. Thereby, a highly reliable transistor can be realized.
  • One of the factors that causes the threshold voltage to fluctuate in the PBTS test is the defect level at or near the interface between the semiconductor layer and the gate insulating layer.
  • gallium contained in metal oxides has a property of attracting oxygen more easily than other metal elements (for example, indium or zinc). Therefore, it is presumed that at the interface between the metal oxide containing a large amount of gallium and the gate insulating layer, gallium combines with excess oxygen in the gate insulating layer, making it easier to generate carrier (electron in this case) trap sites. . Therefore, when a positive potential is applied to the gate, carriers are trapped at the interface between the semiconductor layer and the gate insulating layer, which may cause the threshold voltage to fluctuate.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of gallium can be applied to the semiconductor layer 108.
  • a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of gallium it is preferable to apply to the semiconductor layer 108 a metal oxide in which the atomic ratio of metal elements satisfies In>Ga and Zn>Ga.
  • the ratio of the number of gallium atoms to the number of atoms of the metal element contained is greater than 0 atom % and less than 50 atom %, preferably 0.1 atom % or more and less than 40 atom %, more preferably 0. 1 atomic % or more and 35 atomic % or less, more preferably 0.1 atomic % or more and 30 atomic % or less, more preferably 0.1 atomic % or more and 25 atomic % or less, more preferably 0.1 atomic % or more and 20 atomic % or less , more preferably 0.1 atomic % or more and 15 atomic % or less, more preferably 0.1 atomic % or more and 10 atomic % or less.
  • V O oxygen vacancy
  • a metal oxide that does not contain gallium may be applied to the semiconductor layer 108.
  • In--Zn oxide can be applied to the semiconductor layer 108.
  • the field effect mobility of the transistor can be increased by increasing the ratio of the number of atoms of indium to the number of atoms of the metal element contained in the metal oxide.
  • the metal oxide becomes highly crystalline, which suppresses fluctuations in the electrical characteristics of the transistor and increases reliability. be able to.
  • a metal oxide that does not contain gallium and zinc, such as indium oxide may be used for the semiconductor layer 108 . By using a metal oxide that does not contain gallium, it is possible to make threshold voltage fluctuations extremely small, especially in PBTS tests.
  • an oxide containing indium and zinc can be used for the semiconductor layer 108.
  • the present invention can also be applied to a case where element M is used instead of gallium. It is preferable to use a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of the element M to the semiconductor layer 108 . Further, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • a transistor with high reliability against application of a positive bias can be obtained.
  • a highly reliable semiconductor device can be obtained.
  • the electrical characteristics of the transistor may change.
  • a transistor applied to a region where light can enter has small fluctuations in electrical characteristics under light irradiation and high reliability against light. Reliability with respect to light can be evaluated, for example, by the amount of variation in threshold voltage in an NBTIS test.
  • a transistor with high reliability against light can be obtained.
  • a transistor whose threshold voltage fluctuates in the NBTIS test can be small.
  • a metal oxide in which the atomic ratio of element M is greater than or equal to that of indium has a larger band gap, which can reduce the amount of variation in threshold voltage in transistor NBTIS tests.
  • the band gap of the metal oxide of the semiconductor layer 108 is preferably 2.0 eV or more, more preferably 2.5 eV or more, further preferably 3.0 eV or more, further preferably 3.2 eV or more, and even more preferably 3.0 eV or more. .3 eV or more is preferable, more preferably 3.4 eV or more, and still more preferably 3.5 eV or more.
  • the semiconductor layer 108 is such that the ratio of the number of atoms of the element M to the number of atoms of the metal element contained is 20 atom % or more and 70 atom % or less, preferably 30 atom % or more and 70 atom % or less, and more preferably 30 atom %. % or more and 60 atomic % or less, more preferably 40 atomic % or more and 60 atomic % or less, and more preferably 50 atomic % or more and 60 atomic % or less.
  • a metal oxide in which the atomic ratio of indium to the number of atoms of the metal element is equal to or lower than the atomic ratio of gallium can be used.
  • the ratio of the number of gallium atoms to the number of atoms of the metal element contained is 20 atom % or more and 60 atom % or less, preferably 20 atom % or more and 50 atom % or less, and more preferably 30 atom %.
  • Metal oxides having a content of at least 40 at % and no more than 60 at %, more preferably at least 50 at % and no more than 60 at % can be suitably used.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer 108. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the semiconductor layer 108 may have a stacked structure including two or more metal oxide layers.
  • the two or more metal oxide layers included in the semiconductor layer 108 may have the same or approximately the same composition.
  • the same sputtering target can be used to form the layers, thereby reducing manufacturing costs.
  • the two or more metal oxide layers included in the semiconductor layer 108 may have different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • the element M it is particularly preferable to use gallium or aluminum.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used. good.
  • Example of method for manufacturing semiconductor device 300 A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described below with reference to the drawings. Here, a description will be given using as an example a structure shown in FIG. 8 in which the transistor 100 and the transistor 100B are provided over the substrate 102.
  • thin films (insulating films, semiconductor films, conductive films, etc.) constituting a semiconductor device can be formed using a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD) method. ) method, atomic layer deposition (ALD) method, or the like.
  • CVD chemical vapor deposition
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • Sputtering methods include an RF sputtering method that uses a high frequency power source as a sputtering power source, a DC sputtering method that uses a DC power source, and a pulsed DC sputtering method that changes the voltage applied to the electrode in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulsed DC sputtering method is mainly used when forming a film of a compound such as an oxide, nitride, or carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method that uses plasma, a thermal CVD (TCVD) method that uses heat, a photo CVD (Photo CVD) method that uses light, and the like. Furthermore, depending on the raw material gas used, it can be divided into a metal CVD (MCVD) method and a metal organic CVD (MOCVD) method.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD Photo CVD
  • MCVD metal CVD
  • MOCVD metal organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method that can reduce plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in a semiconductor device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, in the case of a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. Further, in the thermal CVD method, since plasma damage does not occur during film formation, a film with fewer defects can be obtained.
  • a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy
  • a PEALD method in which a plasma-excited reactant is used, etc. can be used.
  • the CVD method and the ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for, for example, coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods that have a fast film formation rate, such as the CVD method.
  • a film having an arbitrary composition can be formed by changing the flow rate ratio of source gases.
  • the flow rate ratio of source gases by changing the flow rate ratio of source gases during film formation, it is possible to form a film whose composition changes continuously.
  • the time required for film forming is reduced because it does not require time for transport or pressure adjustment. can do. Therefore, it may be possible to improve the productivity of semiconductor devices.
  • a film having an arbitrary composition can be formed by simultaneously introducing a plurality of different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be manufactured using spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, knife coating, etc. It can be formed by a method such as coating.
  • a photolithography method or the like When processing a thin film that constitutes a semiconductor device, a photolithography method or the like can be used.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • the photolithography method typically includes the following two methods.
  • One method is to form a resist mask on a thin film to be processed, process the thin film by etching or the like, and then remove the resist mask.
  • the other method is to form a photosensitive thin film, then perform exposure and development to process the thin film into a desired shape.
  • the light used for exposure can be, for example, i-line (wavelength: 365 nm), g-line (wavelength: 436 nm), h-line (wavelength: 405 nm), or a mixture of these.
  • ultraviolet rays, KrF laser light, ArF laser light, etc. can also be used.
  • exposure may be performed using immersion exposure technology.
  • extreme ultraviolet (EUV) light or X-rays may be used.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or electron beams because extremely fine processing becomes possible. Note that when exposure is performed by scanning a beam such as an electron beam, a photomask is not necessary.
  • etching the thin film for example, a dry etching method, a wet etching method, or a sandblasting method can be used.
  • a polishing treatment method such as chemical mechanical polishing (CMP) can be suitably used to planarize the thin film.
  • CMP chemical mechanical polishing
  • a reflow method in which the conductive layer is heat-treated to be fluidized can be suitably used.
  • the reflow method and the CMP method may be used in combination.
  • dry etching treatment and plasma treatment may be used. Note that the polishing treatment, dry etching treatment, and plasma treatment may be performed multiple times, or may be performed in combination.
  • the order of the steps is not particularly limited, and may be appropriately set according to the uneven state of the surface to be treated.
  • a CMP method is used to accurately process the thin film to a desired thickness.
  • polishing is performed at a constant processing speed until a part of the upper surface of the thin film is exposed. Thereafter, by polishing the thin film at a slower processing speed until it reaches a desired thickness, it becomes possible to process the thin film with high precision.
  • the end point of polishing can be detected by an optical method that irradiates light onto the surface of the surface to be processed and detects changes in the reflected light, or by detecting changes in the polishing resistance that the processing device receives from the surface to be processed.
  • the thickness of the thin film is monitored by an optical method using a laser interferometer, etc., and the thickness of the thin film is reduced by polishing at a slow processing speed. It can be controlled with high precision. Note that, if necessary, the polishing process may be performed multiple times until the thin film has a desired thickness.
  • FIGS. 10A to 11B is a diagram illustrating a method for manufacturing the transistor 100 and the transistor 100B.
  • An insulating layer 115 having an opening is formed on the substrate 102.
  • a conductive layer 112a_1 is formed to be embedded in the opening of the insulating layer 115.
  • a conductive layer 112a_2 is formed over the conductive layer 112a_1 and the insulating layer 115.
  • a conductive layer 114_e is formed over the conductive layer 112a_2 in a region where the transistor 100 is formed (FIG. 10A). Note that the conductive layer 114 can be formed by providing an opening in the conductive layer 114_e in a later structure.
  • an insulating film 110b3_f is formed on the conductive layer 112a_2, the conductive layer 114_e, and the insulating layer 115, an insulating film 110b2_f is formed on the insulating film 110b3_f, an insulating film 110b1_f is formed on the insulating film 110b2_f, and the insulating film 110b1_f is formed on the insulating film 110b2_f.
  • a conductive film 112b_f is formed on the film 110b1_f (FIG. 10B).
  • insulating layer 110b1_f Materials that can be used for the insulating layer 110b1, the insulating layer 110b2, and the insulating layer 110b3 described above can be used as appropriate for the insulating film 110b1_f, the insulating film 110b2_f, and the insulating film 110b3_f, respectively.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like can be suitably used as the insulating film 110b1_f and the insulating film 110b3_f.
  • silicon nitride can be formed as the insulating film 110b1_f and the insulating film 110b3_f using a sputtering method, for example.
  • silicon nitride can be formed using the PEALD method.
  • aluminum oxide can be formed into a film using a sputtering method.
  • silicon nitride can be formed using a PEALD method.
  • a structure in which aluminum oxide and silicon nitride are laminated can be used.
  • aluminum oxide formed using a sputtering method and silicon nitride formed using a PEALD method can be stacked and used.
  • silicon oxide, silicon oxynitride, or the like can be suitably used as the insulating film 110b2_f.
  • silicon oxide can be formed as the insulating film 110b2_f using a sputtering method, for example.
  • silicon oxide can be formed using a PECVD method.
  • silicon oxynitride can be formed using a PECVD method.
  • silicon oxide formed using a sputtering method and silicon oxide or silicon oxynitride formed using a PECVD method can be stacked and used.
  • Heat treatment may be performed after forming the insulating film 110b2_f. By performing the heat treatment, water and hydrogen can be released from the surface and inside of the insulating film 110b2_f.
  • the temperature of the heat treatment is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, further preferably 250°C or higher and 450°C or lower, and even more preferably 300°C or higher and 450°C or lower. More preferably, the temperature is 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less.
  • the heat treatment can be performed in an atmosphere containing one or more of a rare gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that it is preferable that the content of hydrogen, water, etc. in the atmosphere is as low as possible.
  • the atmosphere it is preferable to use a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • a step of supplying oxygen to the insulating film may be performed.
  • a metal oxide layer is formed to supply oxygen to the insulating layer 110b2_f.
  • heat treatment may be performed after forming the metal oxide layer.
  • oxygen can be effectively supplied from the metal oxide layer to the insulating film 110b2_f, and oxygen can be contained in the insulating film.
  • the oxygen supplied to the insulating film is supplied to the semiconductor layer 108 in a later step, so that oxygen vacancies (V O ) and V O H in the semiconductor layer 108 can be reduced.
  • oxygen may be further supplied to the insulating film through the metal oxide layer.
  • a method for supplying oxygen for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used.
  • the plasma treatment an apparatus that turns oxygen gas into plasma using high-frequency power can be suitably used. Examples of devices that turn gas into plasma using high-frequency power include plasma etching devices and plasma ashing devices.
  • the metal oxide layer may be an insulating layer or a conductive layer.
  • metal oxide layer for example, aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide (ITO), or silicon-containing indium tin oxide (ITSO) can also be used.
  • an oxide material containing one or more of the same elements as the semiconductor layer 108 is preferable to use as the metal oxide layer.
  • an oxide semiconductor material that can be used for the semiconductor layer 108 is preferable to use an oxide semiconductor material that can be used for the semiconductor layer 108.
  • a material having a higher gallium composition (content ratio) than the semiconductor layer 108 can be used for the metal oxide layer. It is preferable to use a material with a high gallium composition (content ratio) for the metal oxide layer, since it is possible to further improve the blocking property against oxygen.
  • the metal oxide layer is preferably formed in an atmosphere containing oxygen, for example.
  • oxygen can be suitably supplied to the insulating film when forming the metal oxide layer.
  • the metal oxide layer is removed.
  • a wet etching method can be suitably used for the metal oxide layer.
  • the process for supplying oxygen to the insulating film 110b2_f is not limited to the above-described method.
  • oxygen radicals, oxygen atoms, oxygen atomic ions, oxygen molecular ions, etc. are supplied to the insulating film 110b2_f by ion doping, ion implantation, plasma treatment, or the like.
  • oxygen may be supplied to the insulating film 110b2_f through the film.
  • the film is removed after supplying oxygen.
  • a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, or tungsten is used as the film for suppressing the above-mentioned oxygen desorption. be able to.
  • parts of the conductive film 112b_f, the insulating film 110b1_f, the insulating film 110b2_f, the insulating film b3_f, and the conductive layer 114_e are removed to form a conductive layer 112b_e with an opening, an insulating layer 110b1 with an opening, and an insulating layer 110b2 with an opening.
  • an insulating layer 110b3 having an opening, and a conductive layer 114 having an opening are formed in this order, and the upper surface of a region of the conductive layer 112a_2 that overlaps with the opening of the conductive layer 114 is exposed.
  • the insulating film and the conductive layer may be removed by, for example, forming a resist mask using photolithography and removing the region not covered by the resist mask using an etching process.
  • any material that can be used for the insulating layer 110s described above can be used as appropriate.
  • the insulating film 110s_f can satisfactorily cover the conductive layer 112b_e, the insulating layer 110b, and the sidewalls of the openings of the conductive layer 114. ,preferable.
  • the insulating layer 110s is formed by removing a portion of the insulating film 110s_f by etching. Specifically, the insulating layer 110s is removed by etching a part of the insulating film 110s_f and leaving regions in contact with the sidewalls of the openings of the conductive layer 112b_e, the insulating layer 110b, and the conductive layer 114 in the insulating film 110s_f. can be formed.
  • anisotropic etching can be used for etching the insulating film 110s_f. More specifically, for example, the insulating layer 110s can be formed by performing highly anisotropic etching in dry etching.
  • this process reduces the unevenness of the film by forming a flattening film on the uneven film surface and performing highly anisotropic etching (for example, dry etching) on the uneven film together with the flattening film. This is sometimes called an "etchback process.”
  • the thickness of the insulating layer 110s can be adjusted by changing the anisotropic etching conditions or film thickness.
  • a portion of the conductive layer 112b_e is removed to form a conductive layer 112b (FIG. 11A).
  • the conductive layer 112b_e and the like in the region between the transistor 100 and the transistor 100B are removed.
  • the conductive layer in the region between the transistor 100 and the transistor 100B may be removed before the insulating film 110s_f is formed.
  • the insulating film 110s_f may be formed after removing the conductive film 112b_f in the region between the transistor 100 and the transistor 100B.
  • an insulating layer 110w may be formed along the sidewall of the conductive layer 112b by anisotropic etching of the insulating film 110s_f.
  • a sidewall insulating layer such as the insulating layer 110w may be formed not only on the side surface of the conductive layer 112b but also at a portion having unevenness on the surface on which the insulating film 110s_f is formed.
  • a semiconductor film to become the semiconductor layer 108 is formed to cover the exposed upper surface of the conductive layer 112a_2, the sidewall of the insulating layer 110s, the upper surface of the conductive layer 112b, and the upper surface of the insulating layer 110b1. Thereafter, a portion of the semiconductor film is removed by etching to form a semiconductor layer 108. Subsequently, the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110b1 (FIG. 11B).
  • the semiconductor layer 108 be formed into a film having as uniform a thickness as possible on the sidewall of the insulating layer 110s. Therefore, it is preferable to form the film using the ALD method.
  • a film forming method such as a thermal ALD (Atomic Layer Deposition) method or a PEALD (Plasma Enhanced ALD) method.
  • the thermal ALD method is preferable because it shows extremely high step coverage.
  • the PEALD method is preferable because it not only shows high step coverage but also enables low-temperature film formation.
  • a metal oxide when used for the semiconductor layer 108, it can be formed by an ALD method using a precursor containing a constituent metal element and an oxidizing agent.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • a precursor containing indium a precursor containing gallium
  • a precursor containing zinc a precursor containing zinc
  • two precursors may be used, one containing indium and the other containing gallium and zinc.
  • the precursor containing indium triethyl indium, tris(2,2,6,6-tetramethyl-3,5-heptanedioic acid) indium, cyclopentadienyl indium, indium (III) chloride, etc. can be used.
  • precursors containing gallium include trimethylgallium, triethylgallium, gallium trichloride, tris(dimethylamide)gallium, gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5- Gallium (heptanedioate), dimethylchlorogallium, diethylchlorogallium, gallium (III) chloride, etc. can be used.
  • a precursor containing zinc dimethylzinc, diethylzinc, bis(2,2,6,6-tetramethyl-3,5-heptanedioic acid)zinc, zinc chloride, etc. can be used.
  • oxidizing agent for example, ozone, oxygen, water, etc. can be used.
  • Examples of methods for controlling the composition of the obtained film include adjusting the flow rate ratio of the raw material gases, the time for flowing the raw material gases, the order in which the raw material gases are flowed, and the like. Further, by adjusting these, it is also possible to form a film whose composition changes continuously. Furthermore, it becomes possible to successively form films having different compositions.
  • heat treatment may be performed.
  • water and hydrogen contained in the semiconductor film can be reduced, and oxygen can be supplied from the insulating layer 110b, the insulating layer 110s, and the like. Note that the heat treatment may be performed after processing the semiconductor film.
  • the semiconductor layer 108 is not limited to the ALD method, but other film forming methods can be used.
  • productivity may be further improved.
  • the substrate temperature during formation of the semiconductor layer 108 is preferably from room temperature (25° C.) to 200° C., more preferably from room temperature to 130° C. By setting the substrate temperature within the above range, when a large-area glass substrate is used, deflection or distortion of the substrate can be suppressed.
  • the insulating layer 106 is also preferably formed using a film formation method that provides high step coverage, and is preferably formed using the ALD method. Note that if the semiconductor layer 108 can be sufficiently covered, the insulating layer 106 may be formed by a method other than the ALD method, and for example, a film forming method such as a PECVD method or a sputtering method can be used.
  • the semiconductor layer 108 included in the transistor 100 and the semiconductor layer 108 included in the transistor 100B may have the same composition, structure, film thickness, manufacturing method, etc., or may have different compositions, different structures, different film thicknesses, and different manufacturing methods. , etc.
  • the semiconductor layer 108 included in the transistor 100 is referred to as a semiconductor layer 108A
  • the semiconductor layer 108 included in the transistor 100B is referred to as a semiconductor layer 108B.
  • an insulating layer 195 is formed to cover the insulating layer 106.
  • the insulating layer 195 is provided with an opening that reaches the insulating layer 106.
  • a conductive film that will become the conductive layer 104 is formed so as to fill the opening of the insulating layer 195, and a planarization process is performed until the upper surface of the insulating layer 195 is exposed, thereby forming the conductive layer 104. can.
  • a CVD method coverage and embedding into the opening may be improved in some cases.
  • the transistor 100 and the transistor 100B shown in FIG. 8 and the like can be manufactured.
  • FIGS. 19A to 20C are diagram illustrating a method for manufacturing the transistor 100A.
  • An insulating layer 115 having an opening is formed on the substrate 102.
  • a conductive layer 112a_1 is formed to be embedded in the opening of the insulating layer 115.
  • a conductive layer 112a_2 is formed over the conductive layer 112a_1 and the insulating layer 115.
  • an insulating film 110b3_f is formed over the conductive layer 112a_2 and the insulating layer 115, an insulating film 110b2_f is formed over the insulating film 110b3_f, an insulating film 110b1_f is formed over the insulating film 110b2_f, and a conductive film 110b1_f is formed over the insulating film 110b1_f.
  • a film 112c_2f is formed.
  • insulating layer 110b1_f Materials that can be used for the insulating layer 110b1, the insulating layer 110b2, and the insulating layer 110b3 described above can be used as appropriate for the insulating film 110b1_f, the insulating film 110b2_f, and the insulating film 110b3_f, respectively.
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like can be suitably used as the insulating film 110b1_f and the insulating film 110b3_f.
  • silicon nitride can be formed as the insulating film 110b1_f and the insulating film 110b3_f using a sputtering method, for example.
  • silicon nitride can be formed using the PEALD method.
  • aluminum oxide can be formed into a film using a sputtering method.
  • silicon nitride can be formed using the PEALD method.
  • a structure in which aluminum oxide and silicon nitride are laminated can be used.
  • aluminum oxide formed using a sputtering method and silicon nitride formed using a PEALD method can be stacked and used.
  • silicon oxide, silicon oxynitride, or the like can be suitably used as the insulating film 110b2_f.
  • silicon oxide can be formed as the insulating film 110b2_f using a sputtering method, for example.
  • silicon oxide can be formed using a PECVD method.
  • silicon oxynitride can be formed using a PECVD method.
  • silicon oxide formed using a sputtering method and silicon oxide or silicon oxynitride formed using a PECVD method can be stacked and used.
  • Heat treatment may be performed after forming the insulating film 110b2_f. By performing the heat treatment, water and hydrogen can be released from the surface and inside of the insulating film 110b2_f.
  • the metal oxide layer is removed.
  • a wet etching method can be suitably used for the metal oxide layer.
  • a conductive film 112c_1f is formed over the insulating layer 110b1_f, and a conductive film 112c_2f is formed over the conductive film 112c_1f.
  • a resist mask 150A is formed on the conductive film 112c_2f using photolithography (FIG. 19A).
  • a region of the conductive film 112c_2f that is not covered by the resist mask 150A is removed to form a conductive layer 112c_2e.
  • a portion of the conductive film 112c_1f is removed to form a conductive layer 112c_1e.
  • the resist mask 150A can be left and a part of the conductive film 112c_1f can be removed using the resist mask 150A as a mask to form the conductive layer 112c_1e.
  • the conductive layer 112c_1e may be formed by removing part of the conductive film 112c_1f using the conductive layer 112c_2e as a mask.
  • the resist mask 150A may remain or may be removed.
  • the top surface shape of the conductive layer 112c_1e approximately matches the top surface shape of the conductive layer 112c_2e.
  • the top surface shape of the conductive layer 112c_1e and the top surface shape of the conductive layer 112c_2e can be made to be different shapes.
  • a resist mask 150B is formed on the conductive layer 112c_2e and the insulating layer 110b1_f (FIG. 19B).
  • parts of the conductive layer 112c_2e, the conductive layer 112c_1e, the insulating film 110b1_f, the insulating film 110b2_f, and the insulating film 110b3_f are removed to form a conductive layer 112c_2 with an opening, a conductive layer 112c_1 with an opening, and an insulating layer 110b1 with an opening.
  • an insulating layer 110b2 having an opening, and an insulating layer 110b3 having an opening are formed in this order, and the upper surface of a region of the conductive layer 112a_2 that overlaps with the opening of the conductive layer 112c is exposed.
  • the conductive layer and the insulating film may be removed, for example, by using an etching process to remove the region not covered by the resist mask 150B.
  • the etching process may be performed using the upper conductive layer or insulating film as a mask.
  • any material that can be used for the insulating layer 110s described above can be used as appropriate.
  • Forming the insulating film 110s_f using a CVD method, an ALD method, or the like is preferable because, for example, the insulating film 110s_f can satisfactorily cover the conductive layer 112c and the sidewall of the opening of the insulating layer 110b.
  • insulating film 110s_f is removed by etching to form an insulating layer 110s (FIG. 20A).
  • the insulating layer 110s is formed by etching a part of the insulating film 110s_f and leaving a region in contact with the conductive layer 112c and the sidewall of the opening of the insulating layer 110b in the insulating film 110s_f. I can do it.
  • anisotropic etching can be used for etching the insulating film 110s_f. More specifically, for example, the insulating layer 110s can be formed by performing highly anisotropic etching in dry etching.
  • this process reduces the unevenness of the film by forming a flattening film on the uneven film surface and performing highly anisotropic etching (for example, dry etching) on the uneven film together with the flattening film. This is sometimes called an "etchback process.”
  • the thickness of the insulating layer 110s can be adjusted by changing the anisotropic etching conditions or film thickness.
  • a part of the insulating film 110s_f remains on the outer side surface of the conductive layer 112c, thereby forming an insulating layer 110w.
  • a semiconductor film to become the semiconductor layer 108 is formed to cover the exposed top surface of the conductive layer 112a_2, the sidewall of the insulating layer 110s, the top surface of the conductive layer 112c_2, and the top surface of the insulating layer 110b1. Thereafter, a portion of the semiconductor film is removed by etching to form a semiconductor layer 108. Subsequently, the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112c_2, and the insulating layer 110b1 (FIG. 20B).
  • the semiconductor layer 108 be formed into a film having as uniform a thickness as possible on the sidewall of the insulating layer 110s. Therefore, it is preferable to form the film using the ALD method.
  • an insulating layer 195 is formed to cover the insulating layer 106.
  • the insulating layer 195 is provided with an opening that reaches the insulating layer 106.
  • a conductive film that will become the conductive layer 104 is formed so as to fill the opening of the insulating layer 195, and a planarization process is performed until the upper surface of the insulating layer 195 is exposed, thereby forming the conductive layer 104. Yes ( Figure 20C).
  • a CVD method coverage and embedding into the opening may be improved in some cases.
  • the transistor 100A shown in FIG. 14A and the like can be manufactured.
  • ⁇ Other configuration examples of transistors> 12A to 13B show examples of the structure of the transistor 100
  • FIGS. 21A to 23B show examples of the structure of the transistor 100A.
  • FIG. 12A shows a configuration example of the transistor 100.
  • FIG. 12A shows an example of a configuration different from FIG. 1B as a cross-sectional view taken along the dashed line A1-A2 in the top view shown in FIG. 1A.
  • FIG. 12B is an enlarged view of region 162 shown in FIG. 12A.
  • the transistor 100 shown in FIG. 12A is mainly different from FIG. 1B in that the insulating layer 110s has a stacked structure of an insulating layer 110s1 and an insulating layer 110s2 over the insulating layer 110s1.
  • the material and manufacturing method used for the insulating layer 110b1 etc. can be applied to the insulating layer 110s1. Further, for example, the material and manufacturing method used for the insulating layer 110b2 can be applied to the insulating layer 110s2.
  • the insulating layer 110s2 having a function of supplying oxygen is in contact with the conductive layer 114, the conductive layer 114 is oxidized, the amount of oxygen in the insulating layer 110s2 is reduced, and the oxygen is supplied from the insulating layer 110s2 to the semiconductor layer 108. There is a concern that the amount of oxygen being absorbed may decrease.
  • the insulating layer 110s By forming the insulating layer 110s to have a laminated structure of the insulating layer 110s1 and the insulating layer 110s2, it is possible to have a structure in which the insulating layer 110s2 and the conductive layer 114 are not in contact with each other.
  • FIG. 13A shows a configuration example of the transistor 100.
  • FIG. 13A shows an example of a configuration different from FIG. 1B as a cross-sectional view taken along the dashed line A1-A2 in the top view shown in FIG. 1A.
  • FIG. 13B is an enlarged view of region 162 shown in FIG. 13A.
  • the transistor 100 shown in FIG. 13A is mainly different from FIG. 1B in that an insulating layer 110g is provided between the conductive layer 114 and the insulating layer 110s.
  • the insulating layer 110g includes, for example, an oxide of the element included in the conductive layer 114.
  • the insulating layer 110g is an oxide of the metal.
  • the insulating layer 110g is made of silicon oxide, for example.
  • metal oxides such as aluminum oxide and tantalum oxide can be used as the insulating layer 110g, and it is particularly preferable to use aluminum oxide.
  • the insulating layer 110g can be formed in a self-aligned manner by forming a layer capable of supplying oxygen so as to be in contact with the surface of the conductive layer 114. Further, the insulating layer 110g may be formed by oxidation treatment such as plasma treatment. The insulating layer 110g is, for example, a layer formed by oxidizing the conductive layer 114.
  • FIG. 21A shows a configuration example of the transistor 100A.
  • FIG. 21A shows an example of a configuration different from FIG. 14B as a cross-sectional view taken along the dashed line A1-A2 in the top view shown in FIG. 14A.
  • FIG. 21B is an enlarged view of region 162 shown in FIG. 21A.
  • the transistor 100A shown in FIG. 21A mainly differs from FIG. 14B in that the insulating layer 110s has a stacked structure of an insulating layer 110s1 and an insulating layer 110s2 over the insulating layer 110s1.
  • the material and manufacturing method used for the insulating layer 110b1 etc. can be applied to the insulating layer 110s1. Further, for example, the material and manufacturing method used for the insulating layer 110b2 can be applied to the insulating layer 110s2.
  • the insulating layer 110s2 having a function of supplying oxygen is in contact with the conductive layer 112c_1
  • the conductive layer 112c_1 is oxidized, the amount of oxygen in the insulating layer 110s2 is reduced, and the amount of oxygen is supplied from the insulating layer 110s2 to the semiconductor layer 108.
  • the amount of oxygen being absorbed may decrease.
  • FIG. 22A shows a configuration example of the transistor 100A.
  • FIG. 22A shows an example of a configuration different from FIG. 14B as a cross-sectional view taken along dashed line A1-A2 in the top view shown in FIG. 14A.
  • FIG. 22B is an enlarged view of region 162 shown in FIG. 22A.
  • the transistor 100A shown in FIG. 22A is mainly different from FIG. 14B in that an insulating layer 110g is provided between the conductive layer 112c_1 and the insulating layer 110s.
  • the insulating layer 110g includes, for example, an oxide of the element included in the conductive layer 112c_1.
  • the insulating layer 110g is an oxide of the metal.
  • the insulating layer 110g is made of silicon oxide, for example.
  • metal oxides such as aluminum oxide and tantalum oxide can be used as the insulating layer 110g, and it is particularly preferable to use aluminum oxide.
  • the insulating layer 110g can be formed in a self-aligned manner by forming a layer that can supply oxygen so as to be in contact with the surface of the conductive layer 112c_1. Further, the insulating layer 110g may be formed by oxidation treatment such as plasma treatment. The insulating layer 110g is, for example, a layer formed by oxidizing the conductive layer 112c_1.
  • FIG. 23A shows a configuration example of the transistor 100A.
  • FIG. 23A shows an example of a configuration different from FIG. 14B as a cross-sectional view taken along dashed line A1-A2 in the top view shown in FIG. 14A.
  • the transistor 100A shown in FIG. 23A is mainly different from FIG. 14B in that the conductive layer 112c_1 is formed so as to be embedded in the opening of the insulating layer 110c.
  • Insulating layer 110c is formed on insulating layer 110b. Regarding the material, structure, etc. that can be used for the insulating layer 110c, the insulating layer 110b can be referred to.
  • An opening is formed in the insulating layer 110c in a region overlapping with the conductive layer 112a_2, and the conductive layer 112c_1 is provided so as to fill the opening.
  • a CMP method or the like a structure can be obtained in which the height of the top surface of the conductive layer 112c_1 and the height of the top surface of the insulating layer 110c approximately match.
  • the height of the top surface of the conductive layer 112c_1 and the height of the top surface of the insulating layer 110c are approximately the same, it is possible, for example, to reduce the unevenness of the surface on which the insulating film (insulating film 110s_f) that becomes the insulating layer 110s is formed. can. By reducing the unevenness of the formation surface, it may become easier to selectively form the insulating layer 110s in a desired region.
  • FIG. 23A shows an example in which a plug 274 is provided on the conductive layer 112c.
  • the plug 274 has a function of electrically connecting the conductive layer 112c with wiring, a plug, a conductive layer, etc. provided above the insulating layer 195.
  • the upper surface shapes of the conductive layer 112c_1 and the conductive layer 112c_2 are approximately the same.
  • a structure may be adopted in which the top surface shapes of the conductive layer 112c_1 and the conductive layer 112c_2 do not match.
  • the end of the conductive layer 112c_1 may be located outside the end of the conductive layer 112c.
  • a plug 274 is provided on a region where the conductive layer 112c_1 extends outside the conductive layer 112c_2.
  • end of the conductive layer 112c_2 may be located outside the end of the conductive layer 112c_1.
  • the transistor of one embodiment of the present invention is a type of vertical transistor, and the source electrode, semiconductor layer, and drain electrode can be provided overlapping each other; therefore, the occupied area is significantly reduced compared to a planar transistor. can. Further, since the transistor of one embodiment of the present invention can have an extremely small channel length and has a back gate, it can have high on-current and high saturation in Id-Vd characteristics.
  • the display device of this embodiment can be a high-resolution display device or a large-sized display device. Therefore, the display device of this embodiment can be used, for example, on relatively large screens such as television devices, desktop or notebook personal computers, computer monitors, digital signage, and large game machines such as pachinko machines.
  • the present invention can be used in display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in a display unit of an information terminal (wearable device) such as a wristwatch type or a bracelet type, as well as a device for VR such as a head mounted display (HMD), and glasses. It can be used in the display section of wearable devices that can be worn on the head, such as AR devices.
  • an information terminal such as a wristwatch type or a bracelet type
  • VR head mounted display (HMD)
  • AR devices head mounted display
  • a semiconductor device of one embodiment of the present invention can be used for a display device or a module including the display device.
  • the module having the display device include a module in which a connector such as a flexible printed circuit board (hereinafter referred to as FPC) or TCP (Tape Carrier Package) is attached to the display device, and a COG (Chip On Glass) module.
  • FPC flexible printed circuit board
  • TCP Transmission Carrier Package
  • COG Chip On Glass
  • Examples include a module in which an integrated circuit (IC) is mounted using a COF (Chip On Film) method or the like.
  • FIG. 24 shows a perspective view of the display device 50A.
  • the display device 50A has a configuration in which a substrate 152 and a substrate 151 are bonded together.
  • the substrate 152 is indicated by a broken line.
  • the display device 50A includes a display section 168, a connection section 140, a circuit section 164, wiring 165, and the like.
  • FIG. 24 shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50A. Therefore, the configuration shown in FIG. 24 can also be called a display module including the display device 50A, an IC, and an FPC.
  • the connecting portion 140 is provided outside the display portion 168.
  • the connecting portion 140 can be provided along one side or a plurality of sides of the display portion 168.
  • the connecting portion 140 may be singular or plural.
  • FIG. 24 shows an example in which connection parts 140 are provided so as to surround the four sides of the display part.
  • the connection part 140 the common electrode of the display element and the conductive layer are electrically connected, and a potential can be supplied to the common electrode.
  • the circuit section 164 includes, for example, a scanning line drive circuit (also referred to as a gate driver). Furthermore, the circuit section 164 may include both a scanning line drive circuit and a signal line drive circuit (also referred to as a source driver).
  • a scanning line drive circuit also referred to as a gate driver
  • a signal line drive circuit also referred to as a source driver
  • the wiring 165 has a function of supplying signals and power to the display section 168 and the circuit section 164.
  • the signal and power are input to the wiring 165 from the outside via the FPC 172 or input to the wiring 165 from the IC 173.
  • FIG. 24 shows an example in which the IC 173 is provided on the substrate 151 using a COG method, a COF method, or the like.
  • a COG method a COG method
  • COF method a COF method
  • an IC having one or both of a scanning line drive circuit and a signal line drive circuit can be applied to the IC 173.
  • the display device 50A and the display module may have a configuration in which no IC is provided.
  • the IC may be mounted on the FPC using a COF method or the like.
  • the transistor of one embodiment of the present invention can be applied to one or both of the display portion 168 and the circuit portion 164 of the display device 50A, for example.
  • the transistor of one embodiment of the present invention when the transistor of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained.
  • the transistor of one embodiment of the present invention when the transistor of one embodiment of the present invention is applied to a driver circuit of a display device (for example, one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced. , it can be a display device with a narrow frame. Further, since the transistor of one embodiment of the present invention has good electrical characteristics, the reliability of the display device can be increased by using it for a display device.
  • the display section 168 is an area for displaying images in the display device 50A, and has a plurality of periodically arranged pixels 210.
  • FIG. 24 shows an enlarged view of one pixel 210.
  • pixels in the display device of this embodiment there is no particular limitation on the arrangement of pixels in the display device of this embodiment, and various methods can be applied.
  • pixel arrays include stripe array, S-stripe array, matrix array, delta array, Bayer array, and pentile array.
  • the pixel 210 shown in FIG. 24 includes a subpixel 11R that emits red light, a subpixel 11G that emits green light, and a subpixel 11B that emits blue light.
  • the subpixels 11R, 11G, and 11B each include a display element and a circuit that controls driving of the display element.
  • Various elements can be used as the display element, such as a liquid crystal element and a light emitting element.
  • a display element using a shutter method or optical interference method MEMS (Micro Electro Mechanical Systems) element, a microcapsule method, an electrophoresis method, an electrowetting method, an electronic powder fluid (registered trademark) method, etc. may be used. You can also do it.
  • a QLED (Quantum-dot LED) using a light source and a color conversion technology using a quantum dot material may be used.
  • liquid crystal element examples include a transmissive liquid crystal element, a reflective liquid crystal element, and a transflective liquid crystal element.
  • the light emitting element examples include self-luminous light emitting elements such as an LED (Light Emitting Diode), an OLED (Organic LED), and a semiconductor laser.
  • LED Light Emitting Diode
  • OLED Organic LED
  • semiconductor laser a semiconductor laser.
  • the LED for example, a mini LED, a micro LED, etc. can be used.
  • Examples of the light-emitting substance included in the light-emitting element include a substance that emits fluorescence (fluorescent material), a substance that emits phosphorescence (phosphorescent material), and a substance that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF). ) materials), and inorganic compounds (quantum dot materials, etc.).
  • the emitted light color of the light emitting element can be infrared, red, green, blue, cyan, magenta, yellow, white, or the like. Furthermore, color purity can be increased by providing a microcavity structure to the light emitting element.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • the display device of one embodiment of the present invention is a top-emission type that emits light in the opposite direction to the substrate on which the light-emitting element is formed, and a top-emission type that emits light in the opposite direction to the substrate on which the light-emitting element is formed. It may be either a bottom emission type that emits light on both sides (a bottom emission type) or a dual emission type that emits light on both sides.
  • FIG. 25 shows part of the area including the FPC 172, part of the circuit part 164, part of the display part 168, part of the connection part 140, and part of the area including the end of the display device 50A.
  • An example of a cross section when cut is shown.
  • a display device 50A shown in FIG. 25 includes transistors 205D, 205R, 205G, 205B, a light emitting element 130R, a light emitting element 130G, a light emitting element 130B, etc. between a substrate 151 and a substrate 152.
  • the light emitting element 130R is a display element included in the subpixel 11R that emits red light
  • the light emitting element 130G is a display element included in the subpixel 11G that emits green light
  • the light emitting element 130B is a display element that emits blue light. This is a display element included in the sub-pixel 11B.
  • the SBS structure is applied to the display device 50A.
  • materials and configurations can be optimized for each light emitting element, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
  • the display device 50A is of a top emission type.
  • a transistor or the like can be placed overlapping the light-emitting region of the light-emitting element, so the aperture ratio of the pixel can be increased compared to the bottom-emission type.
  • Transistors 205D, 205R, 205G, and 205B are all formed on substrate 151. These transistors can be manufactured using the same material and the same process.
  • the display device 50A includes the transistor of one embodiment of the present invention in both the display portion 168 and the circuit portion 164.
  • the transistor of one embodiment of the present invention in the display portion 168, the pixel size can be reduced and high definition can be achieved.
  • the transistor of one embodiment of the present invention for the circuit portion 164 the area occupied by the circuit portion 164 can be reduced, and the frame can be made narrower.
  • the description in the previous embodiment can be referred to.
  • FIG. 25 shows an example in which the structure of the transistor 100 is applied to the transistors 205R, 205G, and 205B
  • the structure of the transistor 100B may be applied.
  • FIG. 25 illustrates a transistor to which the configuration of the transistor 100 is applied as the transistor 205D
  • the circuit portion 164 may include, for example, a plurality of transistors to which the configuration of the transistor 100 is applied and a transistor to which the configuration of the transistor 100B is applied. A plurality of transistors may also be included.
  • the transistors 205D, 205R, 205G, and 205B each have a conductive layer 104 that functions as one of a first gate and a second gate, and a conductive layer 104 that functions as the other of a first gate and a second gate, respectively.
  • the semiconductor layer 108 includes a metal oxide.
  • the transistor included in the display device of this embodiment is not limited to the transistor of one embodiment of the present invention.
  • a transistor according to one embodiment of the present invention and a transistor having another structure may be included in combination.
  • the display device of this embodiment may include, for example, one or more of a planar transistor, a staggered transistor, and an inverted staggered transistor.
  • the transistor included in the display device of this embodiment may be either a top gate type or a bottom gate type.
  • gates may be provided above and below the semiconductor layer in which the channel is formed.
  • the display device of this embodiment may include a transistor using silicon for a channel formation region (Si transistor).
  • Examples of silicon include single crystal silicon, polycrystalline silicon, amorphous silicon, and the like.
  • a transistor having LTPS in a semiconductor layer (hereinafter also referred to as an LTPS transistor) can be used.
  • LTPS transistors have high field effect mobility and good frequency characteristics.
  • an OS transistor When a transistor operates in a saturation region, an OS transistor can make a change in source-drain current smaller than a Si transistor with respect to a change in gate-source voltage. Therefore, by applying an OS transistor as a drive transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the voltage between the gate and source, thereby controlling the amount of current flowing to the light emitting element. can be controlled. Therefore, the number of gradations in the pixel circuit can be increased.
  • OS transistors allow a more stable current (saturation current) to flow than Si transistors even when the source-drain voltage gradually increases. be able to. Therefore, by using the OS transistor as a drive transistor, a stable current can be passed through the light emitting element even if, for example, variations occur in the current-voltage characteristics of the EL element. That is, when the OS transistor operates in the saturation region, the source-drain current does not substantially change even if the source-drain voltage changes, so that the luminance of the light emitting element can be stabilized.
  • a transistor of one embodiment of the present invention has high saturation. Therefore, it can be suitably used as a drive transistor included in a pixel circuit.
  • the transistor included in the circuit portion 164 and the transistor included in the display portion 168 may have the same structure or may have different structures.
  • the plurality of transistors included in the circuit section 164 may all have the same structure, or may have two or more types.
  • the plurality of transistors included in the display section 168 may all have the same structure, or may have two or more types.
  • one of the transistors included in the display portion 168 functions as a transistor for controlling current flowing to a light emitting element, and can also be called a drive transistor.
  • One of the source and drain of the drive transistor is electrically connected to the pixel electrode of the light emitting element.
  • the drive transistor the structure of the transistor 100 or the transistor 100A described in the previous embodiment can be suitably used. By using the configuration of the transistor 100 or the transistor 100A, the number of gradations in the pixel circuit can be increased. Furthermore, the luminance of light emitted from the light emitting element can be stabilized.
  • the other transistor included in the display section 168 functions as a switch for controlling selection and non-selection of pixels, and can also be called a selection transistor.
  • the gate of the selection transistor is electrically connected to the gate line, and one of the source and drain is electrically connected to the source line (signal line).
  • an OS transistor is used as the selection transistor. This allows the pixel gradation to be maintained even if the frame frequency is significantly reduced (for example, 1 fps or less), so power consumption can be reduced by stopping the driver when displaying still images. can.
  • the structure of the transistor 100B described in the previous embodiment can be suitably used.
  • the structure of the transistor 100 or the transistor 100A described in the previous embodiment may be applied to some of the transistors included in the display portion 168, and the remaining transistors may be the transistor 100B described in the previous embodiment.
  • An insulating layer 195 is provided to cover the transistors 205D, 205R, 205G, and 205B, and an insulating layer 235 is provided on the insulating layer 195.
  • the insulating layer 195 preferably functions as a protective layer for the transistor.
  • the insulating layer 195 it is preferable to use a material in which impurities such as water and hydrogen are difficult to diffuse. Thereby, the insulating layer 195 can function as a barrier layer. With this structure, diffusion of impurities into the transistor from the outside can be effectively suppressed, and the reliability of the display device can be improved.
  • the insulating layer 195 preferably includes one or more inorganic insulating films.
  • the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film. Specific examples of these inorganic insulating films are as described above.
  • the insulating layer 235 preferably has a function as a planarizing layer, and is preferably an organic insulating film.
  • examples of materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • the insulating layer 235 may have a stacked structure of an organic insulating film and an inorganic insulating film. The outermost layer of the insulating layer 235 preferably functions as an etching protection layer.
  • a recess in the insulating layer 235 can be suppressed during processing of the pixel electrodes 111R, 111G, 111B, etc.
  • a recess may be provided in the insulating layer 235 when processing the pixel electrodes 111R, 111G, 111B, etc.
  • Light emitting elements 130R, 130G, and 130B are provided on the insulating layer 235.
  • the light emitting element 130R includes a pixel electrode 111R on the insulating layer 235, an EL layer 113R on the pixel electrode 111R, and a common electrode 135 on the EL layer 113R.
  • the light emitting element 130R shown in FIG. 25 emits red light (R).
  • the EL layer 113R has a light emitting layer that emits red light.
  • the light emitting element 130G includes a pixel electrode 111G on the insulating layer 235, an EL layer 113G on the pixel electrode 111G, and a common electrode 135 on the EL layer 113G.
  • the light emitting element 130G shown in FIG. 25 emits green light (G).
  • the EL layer 113G has a light emitting layer that emits green light.
  • the light emitting element 130B includes a pixel electrode 111B on an insulating layer 235, an EL layer 113B on the pixel electrode 111B, and a common electrode 135 on the EL layer 113B.
  • the light emitting element 130B shown in FIG. 25 emits blue light (B).
  • the EL layer 113B has a light emitting layer that emits blue light.
  • the thickness is not limited to this.
  • the respective film thicknesses of the EL layers 113R, 113G, and 113B may be different.
  • the pixel electrode 111R is connected to the conductive layer 112a, the conductive layer 112b, and the like of the transistor 205R through openings provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the pixel electrode 111R is electrically connected to the conductive layer 112a included in the transistor 205R.
  • the pixel electrode 111G is electrically connected to the conductive layer 112a of the transistor 205G
  • the pixel electrode 111B is electrically connected to the conductive layer 112a of the transistor 205B. Further, FIG.
  • the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B are electrically connected to the conductive layer 112b included in the transistor 205R, the transistor 205G, and the transistor 205B, respectively.
  • the insulating layer 237 functions as a partition (also referred to as a bank, bank, or spacer).
  • the insulating layer 237 can be provided in a single layer structure or a laminated structure using one or both of an inorganic insulating material and an organic insulating material.
  • a material that can be used for the insulating layer 195 and a material that can be used for the insulating layer 235 can be used.
  • the insulating layer 237 can electrically insulate the pixel electrode and the common electrode. Further, the insulating layer 237 can electrically insulate adjacent light emitting elements from each other.
  • the common electrode 135 is a continuous film provided in common to the light emitting elements 130R, 130G, and 130B.
  • a common electrode 135 that the plurality of light emitting elements have in common is electrically connected to the conductive layer 123 provided in the connection portion 140. It is preferable to use a conductive layer formed of the same material and in the same process as the pixel electrodes 111R, 111G, and 111B for the conductive layer 123.
  • a conductive film that transmits visible light is used for the light extraction side of the pixel electrode and the common electrode. Further, it is preferable to use a conductive film that reflects visible light for the electrode on the side from which light is not extracted.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the material for forming the pair of electrodes of the light emitting element metals, alloys, electrically conductive compounds, mixtures thereof, and the like can be used as appropriate.
  • the materials include aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, Examples include metals such as yttrium and neodymium, and alloys containing appropriate combinations of these metals.
  • such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-Si-Sn oxide (also referred to as ITSO).
  • ITO indium tin oxide
  • ITSO indium zinc oxide
  • ITSO indium zinc oxide
  • ITSO In-Si-Sn oxide
  • -W-Zn oxide etc. can be mentioned.
  • such materials include alloys containing aluminum (aluminum alloys) such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver, palladium, and copper.
  • Al-Ni-La alloys of aluminum, nickel, and lanthanum
  • Al-Ni-La alloys of silver and magnesium
  • silver, palladium, and copper alloys of silver, palladium, and copper.
  • APC alloys containing silver.
  • such materials include elements belonging to Group 1 or Group 2 of the periodic table of elements (for example, lithium, cesium, calcium, strontium), rare earth metals such as europium and ytterbium, and appropriate combinations of these.
  • elements belonging to Group 1 or Group 2 of the periodic table of elements for example, lithium, cesium, calcium, strontium
  • rare earth metals such as europium and ytterbium
  • Examples include alloys containing carbon dioxide, graphene, and the like.
  • one of the pair of electrodes included in the light emitting element preferably has an electrode that is transparent and reflective to visible light (semi-transparent/semi-reflective electrode), and the other is an electrode that is reflective to visible light ( It is preferable to have a reflective electrode). Since the light emitting element has a microcavity structure, the light emitted from the light emitting layer can resonate between both electrodes, and the light emitted from the light emitting element can be intensified.
  • the light transmittance of the transparent electrode is 40% or more.
  • an electrode having a transmittance of visible light (light with a wavelength of 400 nm or more and less than 750 nm) of 40% or more as the transparent electrode of the light emitting element.
  • the visible light reflectance of the semi-transparent/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • the EL layers 113R, 113G, and 113B are each provided in an island shape.
  • the ends of adjacent EL layers 113R and 113G overlap, the ends of adjacent EL layers 113G and EL layers 113B overlap, and the ends of adjacent EL layers 113G and EL layers 113B overlap, and The end of the layer 113R and the end of the EL layer 113B overlap.
  • the ends of adjacent EL layers may overlap each other, as shown in FIG. 25, but the present invention is not limited to this. That is, adjacent EL layers do not overlap and may be spaced apart from each other. Furthermore, in the display device, there may be both a portion where adjacent EL layers overlap and a portion where adjacent EL layers do not overlap and are separated.
  • Each of the EL layers 113R, 113G, and 113B has at least a light emitting layer.
  • the light-emitting layer has one or more types of light-emitting substances.
  • the luminescent substance a substance exhibiting a luminescent color such as blue, violet, blue-violet, green, yellow-green, yellow, orange, or red is appropriately used.
  • a substance that emits near-infrared light can also be used as the light-emitting substance.
  • Examples of the light-emitting substance include fluorescent materials, phosphorescent materials, TADF materials, quantum dot materials, and the like.
  • the light-emitting layer may contain one or more types of organic compounds (host material, assist material, etc.) in addition to the light-emitting substance (guest material).
  • organic compounds host material, assist material, etc.
  • guest material the one or more organic compounds
  • one or both of a substance with high hole-transporting properties (hole-transporting material) and a substance with high electron-transporting property (electron-transporting material) can be used.
  • a bipolar substance (a substance with high electron transporting properties and hole transporting properties) or a TADF material may be used as one or more kinds of organic compounds.
  • the light-emitting layer preferably includes, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material that are a combination that tends to form an exciplex.
  • ExTET Exciplex-Triplet Energy Transfer
  • a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest energy absorption band of the light-emitting substance energy transfer becomes smoother and luminescence can be efficiently obtained.
  • high efficiency, low voltage drive, and long life of the light emitting element can be achieved at the same time.
  • the EL layer includes a layer containing a substance with high hole injection properties (hole injection layer), a layer containing a hole transporting material (hole transport layer), and a substance with high electron blocking properties.
  • hole injection layer a layer containing a substance with high hole injection properties
  • hole transport layer a layer containing a hole transporting material
  • hole blocking layer a layer containing a substance with high electron blocking property
  • the EL layer may include one or both of a bipolar material and a TADF material.
  • the light-emitting element can be made of either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light emitting element can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • a single structure (a structure having only one light emitting unit) or a tandem structure (a structure having a plurality of light emitting units) may be applied to the light emitting element.
  • the light emitting unit has at least one light emitting layer.
  • the tandem structure is a structure in which a plurality of light emitting units are connected in series via a charge generation layer.
  • the charge generation layer has a function of injecting electrons into one of the two light emitting units and injecting holes into the other when a voltage is applied between the pair of electrodes.
  • the EL layer 113R has a structure that has a plurality of light emitting units that emit red light
  • the EL layer 113G has a structure that has a plurality of light emitting units that emit green light.
  • the EL layer 113B has a structure including a plurality of light emitting units that emit blue light.
  • a protective layer 131 is provided on the light emitting elements 130R, 130G, and 130B.
  • the protective layer 131 and the substrate 152 are bonded together via an adhesive layer 149.
  • a light shielding layer 117 is provided on the substrate 152.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light emitting element.
  • the space between the substrate 152 and the substrate 151 is filled with an adhesive layer 149, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon) and a hollow sealing structure may be applied.
  • the adhesive layer 149 may be provided so as not to overlap the light emitting element.
  • the space may be filled with a resin different from that of the adhesive layer 149 provided in a frame shape.
  • the protective layer 131 is provided at least on the display section 168, and is preferably provided so as to cover the entire display section 168. It is preferable that the protective layer 131 is provided so as to cover not only the display section 168 but also the connection section 140 and the circuit section 164. Moreover, it is preferable that the protective layer 131 is provided up to the end of the display device 50A. On the other hand, in the connecting portion 204, there is a portion where the protective layer 131 is not provided in order to electrically connect the FPC 172 and the conductive layer 167.
  • the reliability of the light emitting elements can be improved.
  • the protective layer 131 may have a single layer structure or a laminated structure of two or more layers. Furthermore, the conductivity of the protective layer 131 does not matter. As the protective layer 131, at least one of an insulating film, a semiconductor film, and a conductive film can be used.
  • the protective layer 131 includes an inorganic film, it prevents the common electrode 135 from being oxidized, prevents impurities (moisture, oxygen, etc.) from entering the light emitting element, suppresses deterioration of the light emitting element, and improves the performance of the display device. Reliability can be increased.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used. Specific examples of these inorganic insulating films are as described above.
  • the protective layer 131 preferably includes a nitride insulating film or a nitride oxide insulating film, and more preferably a nitride insulating film.
  • an inorganic film containing ITO, In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, IGZO, or the like can also be used. It is preferable that the inorganic film has a high resistance, and specifically, it is preferable that the inorganic film has a higher resistance than the common electrode 135.
  • the inorganic film may further contain nitrogen.
  • the protective layer 131 When emitting light from the light emitting element is extracted through the protective layer 131, the protective layer 131 preferably has high transparency to visible light.
  • the protective layer 131 preferably has high transparency to visible light.
  • ITO, IGZO, and aluminum oxide are preferable because they are inorganic materials with high transparency to visible light.
  • the protective layer 131 for example, a laminated structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film, or a laminated structure of an aluminum oxide film and an IGZO film on the aluminum oxide film can be used. can.
  • the laminated structure it is possible to suppress impurities (water, oxygen, etc.) from entering the EL layer side.
  • the protective layer 131 may include an organic film.
  • the protective layer 131 may include both an organic film and an inorganic film.
  • Examples of the organic film that can be used for the protective layer 131 include an organic insulating film that can be used for the insulating layer 235.
  • a connecting portion 204 is provided in a region of the substrate 151 where the substrate 152 does not overlap.
  • the wiring 165 is electrically connected to the FPC 172 via the conductive layers 166, 167 and the connection layer 242.
  • the wiring 165 has a stacked structure of a conductive film obtained by processing the same conductive film as the conductive layer 112a_1 and a conductive film obtained by processing the same conductive film as the conductive layer 112a_2.
  • the conductive layer 166 has a single-layer structure of a conductive layer obtained by processing the same conductive film as the conductive layer 112b.
  • the conductive layer 167 shows an example in which it has a single-layer structure of a conductive layer obtained by processing the same conductive film as the pixel electrodes 111R, 111G, and 111B.
  • the conductive layer 167 is exposed on the upper surface of the connection portion 204. Thereby, the connection portion 204 and the FPC 172 can be electrically connected via the connection layer 242.
  • the display device 50A is a top emission type. Light emitted by the light emitting element is emitted to the substrate 152 side.
  • the substrate 152 is preferably made of a material that is highly transparent to visible light.
  • the pixel electrodes 111R, 111G, and 111B include a material that reflects visible light, and the counter electrode (common electrode 135) includes a material that transmits visible light.
  • the light shielding layer 117 can be provided between adjacent light emitting elements, at the connection portion 140, the circuit portion 164, and the like.
  • a colored layer such as a color filter may be provided on the surface of the substrate 152 on the substrate 151 side or on the protective layer 131. By providing a color filter overlapping the light emitting element, the color purity of light emitted from the pixel can be increased.
  • various optical members can be arranged on the outside of the substrate 152 (on the surface opposite to the substrate 151).
  • the optical member include a polarizing plate, a retardation plate, a light diffusion layer (such as a diffusion film), an antireflection layer, and a light collecting film.
  • surface protection is provided such as an antistatic film that suppresses the adhesion of dust, a water-repellent film that prevents dirt from adhering, a hard coat film that suppresses the occurrence of scratches due to use, and a shock absorption layer. Layers may be arranged.
  • a glass layer or a silica layer (SiO x layer) as the surface protective layer, since surface contamination and scratches can be suppressed.
  • the surface protective layer DLC (diamond-like carbon), aluminum oxide (AlO x ), polyester material, polycarbonate material, or the like may be used. Note that it is preferable to use a material with high transmittance to visible light for the surface protective layer. Moreover, it is preferable to use a material with high hardness for the surface protective layer.
  • the substrate 151 and the substrate 152 glass, quartz, ceramic, sapphire, resin, metal, alloy, semiconductor, etc. can be used, respectively.
  • a material that transmits the light is used for the substrate on the side from which the light from the light emitting element is extracted. If a flexible material is used for the substrate 151 and the substrate 152, the flexibility of the display device can be increased and a flexible display can be realized. Further, a polarizing plate may be used as at least one of the substrate 151 and the substrate 152.
  • the substrate 151 and the substrate 152 are made of polyester resin such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, or polyether, respectively.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • Sulfone (PES) resin polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, cellulose nanofiber, etc.
  • At least one of the substrate 151 and the substrate 152 may be made of glass having a thickness sufficient to have flexibility.
  • a substrate with high optical isotropy has small birefringence (it can also be said that the amount of birefringence is small).
  • films with high optical isotropy include triacetyl cellulose (TAC, also referred to as cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.
  • various curable adhesives such as a photo-curable adhesive such as an ultraviolet curable adhesive, a reaction-curable adhesive, a thermosetting adhesive, and an anaerobic adhesive can be used.
  • these adhesives include epoxy resins, acrylic resins, silicone resins, phenol resins, polyimide resins, imide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, EVA (ethylene vinyl acetate) resins, and the like.
  • materials with low moisture permeability such as epoxy resin are preferred.
  • a two-liquid mixed type resin may be used.
  • an adhesive sheet or the like may be used.
  • connection layer 242 an anisotropic conductive film (ACF), anisotropic conductive paste (ACP), or the like can be used.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • Display device 50B The display device 50B shown in FIG. 26 and FIG. 31, respectively, uses a light emitting element having a common EL layer 113 and a colored layer (color filter, etc.) for each color subpixel. This is mainly different from the display device 50A shown in FIG. 30. Note that in the following description of the display device, description of parts similar to those of the display device described above may be omitted.
  • the display device 50B shown in FIGS. 26 and 31 includes transistors 205D, 205R, 205G, 205B, light emitting elements 130R, 130G, 130B, a colored layer 132R that transmits red light, and a green color layer between a substrate 151 and a substrate 152, respectively.
  • the colored layer 132G transmits blue light
  • the colored layer 132B transmits blue light, and the like.
  • the light emitting element 130R includes a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130R is extracted as red light to the outside of the display device 50B via the colored layer 132R.
  • the light emitting element 130G includes a pixel electrode 111G, an EL layer 113 on the pixel electrode 111G, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130G is extracted as green light to the outside of the display device 50B via the colored layer 132G.
  • the light emitting element 130B includes a pixel electrode 111B, an EL layer 113 on the pixel electrode 111B, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130B is extracted as blue light to the outside of the display device 50B via the colored layer 132B.
  • the light emitting elements 130R, 130G, and 130B each share an EL layer 113 and a common electrode 135.
  • a configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps, compared to a configuration in which different EL layers are provided for subpixels of each color.
  • the white light emitted by the light emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, so that light of a desired color can be obtained.
  • the light emitting element that emits white light preferably includes two or more light emitting layers.
  • the light-emitting layers may be selected such that the emission colors of the two light-emitting layers are complementary colors. For example, by making the light emitting color of the first light emitting layer and the light emitting color of the second light emitting layer complementary, it is possible to obtain a configuration in which the light emitting element as a whole emits white light.
  • the light emitting element as a whole may be configured to emit white light by combining the emitted light colors of the three or more light emitting layers.
  • the EL layer 113 preferably includes, for example, a light-emitting layer containing a light-emitting substance that emits blue light and a light-emitting layer containing a light-emitting substance that emits visible light with a longer wavelength than blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits yellow light and a light-emitting layer that emits blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.
  • a tandem structure for a light emitting element that emits white light. Specifically, it has a two-stage tandem structure having a light emitting unit that emits yellow light and a light emitting unit that emits blue light, and a light emitting unit that emits red and green light, and a light emitting unit that emits blue light.
  • a three-stage tandem structure, etc. which has a light-emitting unit that emits light of , a light-emitting unit that emits yellow, yellow-green, or green light, a light-emitting unit that emits red light, and a light-emitting unit that emits blue light, etc., is applied. can do.
  • the number of stacked layers and the order of colors of the light-emitting units are: a two-tiered structure of B and Y, a two-tiered structure of B and the light-emitting unit X, a three-tiered structure of B, Y, and B, and a three-tiered structure of B, , B, and the order of the number and color of the light emitting layers in the light emitting unit It may have a two-layer structure, a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R, or the like. Further, another layer may be provided between the two light emitting layers.
  • the light emitting elements 130R, 130G, and 130B shown in FIGS. 26 and 31, respectively emit blue light.
  • the EL layer 113 has one or more light emitting layers that emit blue light.
  • blue light emitted by the light emitting element 130B can be extracted.
  • a color conversion layer is provided between the light emitting element 130R or the light emitting element 130G and the substrate 152, so that the light emitting element 130R or It is possible to convert the blue light emitted by 130G to longer wavelength light and extract red or green light.
  • a colored layer 132R is provided between the color conversion layer and the substrate 152 on the light emitting element 130R, and a colored layer 132G is provided between the color conversion layer and the substrate 152 on the light emitting element 130G.
  • a part of the light emitted by the light emitting element may be transmitted as is without being converted by the color conversion layer.
  • the colored layer absorbs light of a color other than the desired color, thereby increasing the color purity of the light exhibited by the subpixel.
  • Display device 50C The display device 50C shown in FIGS. 27 and 32, respectively, differs from the display device 50B shown in FIGS. 25 and 30, respectively, in that it is a bottom emission type display device.
  • Light emitted by the light emitting element is emitted to the substrate 151 side. It is preferable to use a material that has high transparency to visible light for the substrate 151. On the other hand, the light transmittance of the material used for the substrate 152 does not matter.
  • a light-blocking layer 117 is preferably formed between the substrate 151 and the transistor.
  • a light shielding layer 117 is provided on a substrate 151
  • an insulating layer 153 is provided on the light blocking layer 117
  • a transistor 205D, a transistor 205R (not shown), a transistor 205G, and a transistor are provided on the insulating layer 153.
  • An example in which 205B and the like are provided is shown.
  • a colored layer 132R (not shown), a colored layer 132G, and a colored layer 132B are provided on the insulating layer 195, and an insulating layer 235 is provided on the colored layer 132R (not shown), the colored layer 132G, and the colored layer 132B. It is provided.
  • the light emitting element 130G overlapping the colored layer 132G includes a pixel electrode 111G, an EL layer 113, and a common electrode 135.
  • the light emitting element 130B overlapping the colored layer 132B includes a pixel electrode 111B, an EL layer 113, and a common electrode 135.
  • the pixel electrodes 111G and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 135. In a bottom emission type display device, a metal or the like with low resistance can be used for the common electrode 135, so it is possible to suppress a voltage drop caused by the resistance of the common electrode 135, and achieve high display quality.
  • the transistor of one embodiment of the present invention can be miniaturized and occupy a small area; therefore, in a display device with a bottom emission structure, the aperture ratio of a pixel can be increased or the size of a pixel can be reduced.
  • Display device 50D The display device 50D shown in FIGS. 28 and 33, respectively, differs from the display device 50A shown in FIGS. 25 and 30, respectively, in that it includes a light receiving element 130S.
  • the display device 50D includes a light emitting element and a light receiving element in each pixel.
  • the organic EL element and the organic photodiode can be formed on the same substrate. Therefore, an organic photodiode can be built into a display device using an organic EL element.
  • each pixel has a light emitting element and a light receiving element, the pixels have a light receiving function, so contact or proximity of an object can be detected while displaying an image. Therefore, in addition to the image display function, the display section 168 has one or both of an imaging function and a sensing function. For example, not only do all the subpixels of the display device 50D (display device 50I) display an image, but some of the subpixels display light as a light source, and some of the other subpixels perform light detection. , it is also possible to display an image using the remaining subpixels.
  • the display device 50D display device 50I
  • the number of parts of the electronic device can be reduced. For example, there is no need to separately provide a biometric authentication device provided in the electronic device or a capacitive touch panel for scrolling or the like. Therefore, by using the display device 50D (display device 50I), it is possible to provide an electronic device with reduced manufacturing cost.
  • the display device 50D can capture an image using the light receiving element.
  • an image sensor can be used to capture images for personal authentication using a fingerprint, a palm print, an iris, a pulse shape (including a vein shape and an artery shape), a face, or the like.
  • the light receiving element can be used as a touch sensor (also referred to as a direct touch sensor) or a non-contact sensor (also referred to as a hover sensor, a hover touch sensor, a touchless sensor), or the like.
  • a touch sensor can detect a target object (such as a finger, hand, or pen) when the display device and the target object (finger, hand, pen, etc.) come into direct contact.
  • a non-contact sensor can detect an object even if the object does not come into contact with the display device.
  • the light receiving element 130S includes a pixel electrode 111S on an insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 135 on the functional layer 113S.
  • Light Lin enters the functional layer 113S from outside the display device 50D.
  • the pixel electrode 111S is electrically connected to the conductive layer 112b of the transistor 205S through openings provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the end of the pixel electrode 111S is covered with an insulating layer 237.
  • the common electrode 135 is a continuous film provided in common to the light receiving element 130S, the light emitting element 130R (not shown), the light emitting element 130G, and the light emitting element 130B.
  • a common electrode 135 that the light emitting element and the light receiving element have in common is electrically connected to the conductive layer 123 provided in the connection part 140.
  • the light shielding layer 117 is provided between two adjacent light emitting elements and between an adjacent light emitting element and a light receiving element. As shown in FIG. 18, the interval W1 between the light shielding layers 117 provided in the region adjacent to the light receiving element may be narrower than the interval W2 between the light shielding layers 117 provided in the region adjacent to the light emitting element. By narrowing the interval between the light shielding layers, for example, noise in the light receiving element can be reduced. Further, by widening the interval between the light shielding layers, for example, light emitted from the light emitting element is not blocked, and brightness can be increased.
  • the functional layer 113S has at least an active layer (also referred to as a photoelectric conversion layer).
  • the active layer includes a semiconductor.
  • the semiconductor include inorganic semiconductors such as silicon, and organic semiconductors containing organic compounds.
  • an organic semiconductor is used as the semiconductor included in the active layer.
  • the light-emitting layer and the active layer can be formed by the same method (eg, vacuum evaporation method), and manufacturing equipment can be shared, which is preferable.
  • the functional layer 113S includes a layer containing a substance with high hole transport properties, a substance with high electron transport properties, a bipolar substance (substance with high electron transport properties and high hole transport properties), etc. as a layer other than the active layer. It may further include. Furthermore, the material is not limited to the above, and may further include a layer containing a substance with high hole injection property, a hole blocking material, a material with high electron injection property, an electron blocking material, or the like. For layers other than the active layer included in the light-receiving element, materials that can be used in the above-mentioned light-emitting element can be used, for example.
  • the light-receiving element can be made of either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light-receiving element can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the display device 50E shown in FIGS. 29 and 34 is an example of a display device to which an MML (metal maskless) structure is applied. That is, the display device 50E has a light emitting element manufactured without using a fine metal mask. Note that the laminated structure from the substrate 151 to the insulating layer 235 and the laminated structure from the protective layer 131 to the substrate 152 are the same as those of the display device 50A shown in FIGS. 25 and 30, respectively, and therefore their description will be omitted.
  • MML metal maskless
  • light emitting elements 130R, 130G, and 130B are provided on an insulating layer 235.
  • the light emitting element 130R includes a conductive layer 124R on the insulating layer 235, a conductive layer 126R on the conductive layer 124R, a layer 133R on the conductive layer 126R, a common layer 134 on the layer 133R, and a common electrode on the common layer 134. 135.
  • the light emitting element 130R shown in FIG. 29 etc. emits red light (R).
  • Layer 133R has a light emitting layer that emits red light.
  • the layer 133R and the common layer 134 can be collectively called an EL layer.
  • one or both of the conductive layer 124R and the conductive layer 126R can be called a pixel electrode.
  • the light emitting element 130G includes a conductive layer 124G on the insulating layer 235, a conductive layer 126G on the conductive layer 124G, a layer 133G on the conductive layer 126G, a common layer 134 on the layer 133G, and a common electrode on the common layer 134. 135.
  • the light emitting element 130G shown in FIG. 29 etc. emits green light (G).
  • Layer 133G has a light emitting layer that emits green light.
  • the layer 133G and the common layer 134 can be collectively called an EL layer.
  • one or both of the conductive layer 124G and the conductive layer 126G can be called a pixel electrode.
  • the light emitting element 130B includes a conductive layer 124B on the insulating layer 235, a conductive layer 126B on the conductive layer 124B, a layer 133B on the conductive layer 126B, a common layer 134 on the layer 133B, and a common electrode on the common layer 134. 135.
  • the light emitting element 130B shown in FIG. 29 etc. emits blue light (B).
  • Layer 133B has a light emitting layer that emits blue light.
  • the layer 133B and the common layer 134 can be collectively called an EL layer.
  • one or both of the conductive layer 124B and the conductive layer 126B can be called a pixel electrode.
  • a layer provided in an island shape for each light emitting element is referred to as a layer 133B, a layer 133G, or a layer 133R
  • a layer shared by a plurality of light emitting elements is referred to as a layer 133B, a layer 133G, or a layer 133R.
  • common layer 134 a layer 134 that is denoted as common layer 134.
  • the layers 133R, 133G, and 133B may be referred to as an island-shaped EL layer, an island-shaped EL layer, or the like, without including the common layer 134.
  • Layer 133R, layer 133G, and layer 133B are spaced apart from each other.
  • the EL layer in an island shape for each light emitting element, leakage current between adjacent light emitting elements can be suppressed. Thereby, crosstalk caused by unintended light emission can be prevented, and a display device with extremely high contrast can be realized.
  • the layers 133R, 133G, and 133B are all shown to have the same thickness, but the thickness is not limited to this.
  • the layers 133R, 133G, and 133B may have different thicknesses.
  • the conductive layer 124R is electrically connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the conductive layer 124G is electrically connected to the conductive layer 112b of the transistor 205G
  • the conductive layer 124B is electrically connected to the conductive layer 112b of the transistor 205B.
  • the conductive layers 124R, 124G, and 124B are formed to cover the opening provided in the insulating layer 235.
  • a layer 128 is embedded in each of the recesses of the conductive layers 124R, 124G, and 124B.
  • the layer 128 has a function of flattening the recessed portions of the conductive layers 124R, 124G, and 124B.
  • conductive layers 126R, 126G, 126B are provided which are electrically connected to the conductive layers 124R, 124G, 124B. Therefore, the regions overlapping with the recesses of the conductive layers 124R, 124G, and 124B can also be used as light emitting regions, and the aperture ratio of the pixel can be increased. It is preferable to use a conductive layer that functions as a reflective electrode for the conductive layer 124R and the conductive layer 126R.
  • Layer 128 may be an insulating layer or a conductive layer.
  • various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate.
  • layer 128 is preferably formed using an insulating material, and particularly preferably formed using an organic insulating material.
  • an organic insulating material that can be used for the above-described insulating layer 237 can be applied to the layer 128.
  • FIG. 29 and the like show an example in which the upper surface of the layer 128 has a flat portion
  • the shape of the layer 128 is not particularly limited.
  • the top surface of layer 128 can have at least one of a convex curve, a concave curve, and a flat surface.
  • the height of the top surface of the layer 128 and the height of the top surface of the conductive layer 124R may be the same or approximately the same, or may be different from each other.
  • the height of the top surface of layer 128 may be lower or higher than the height of the top surface of conductive layer 124R.
  • the end of the conductive layer 126R may be aligned with the end of the conductive layer 124R, or may cover the side surface of the end of the conductive layer 124R. It is preferable that each end of the conductive layer 124R and the conductive layer 126R has a tapered shape. Specifically, it is preferable that each end of the conductive layer 124R and the conductive layer 126R has a tapered shape with a taper angle of less than 90°. When the end of the pixel electrode has a tapered shape, the layer 133R provided along the side surface of the pixel electrode also has a tapered shape. By tapering the side surfaces of the pixel electrode, it is possible to improve the coverage of the EL layer provided along the side surfaces of the pixel electrode.
  • the conductive layers 124G, 126G and the conductive layers 124B, 126B are the same as the conductive layers 124R, 126R, so detailed explanations will be omitted.
  • the upper surface and side surfaces of the conductive layer 126R are covered with a layer 133R.
  • the top and side surfaces of conductive layer 126G are covered by layer 133G
  • the top and side surfaces of conductive layer 126B are covered by layer 133B. Therefore, the entire region where the conductive layers 126R, 126G, and 126B are provided can be used as the light emitting region of the light emitting elements 130R, 130G, and 130B, so that the aperture ratio of the pixel can be increased.
  • a portion of the upper surface and side surfaces of each of the layers 133R, 133G, and 133B are covered with insulating layers 125 and 127.
  • a common layer 134 is provided on the layer 133R, layer 133G, layer 133B, and insulating layers 125 and 127, and a common electrode 135 is provided on the common layer 134.
  • the common layer 134 and the common electrode 135 are each a continuous film provided in common to a plurality of light emitting elements.
  • the insulating layer 237 shown in FIG. 25 and the like is not provided between the conductive layer 126R and the layer 133R.
  • the display device 50E is not provided with an insulating layer (also referred to as a partition, bank, spacer, etc.) that is in contact with the pixel electrode and covers the upper end of the pixel electrode. Therefore, the interval between adjacent light emitting elements can be made extremely narrow. Therefore, a high-definition or high-resolution display device can be achieved. Further, a mask for forming the insulating layer is not required, and the manufacturing cost of the display device can be reduced.
  • the layer 133R, the layer 133G, and the layer 133B each have a light emitting layer. It is preferable that the layer 133R, the layer 133G, and the layer 133B each include a light emitting layer and a carrier transport layer (an electron transport layer or a hole transport layer) on the light emitting layer. Alternatively, each of the layers 133R, 133G, and 133B preferably includes a light-emitting layer and a carrier block layer (hole block layer or electron block layer) on the light-emitting layer.
  • each of the layers 133R, 133G, and 133B preferably includes a light-emitting layer, a carrier block layer on the light-emitting layer, and a carrier transport layer on the carrier block layer. Since the surfaces of the layer 133R, layer 133G, and layer 133B are exposed during the manufacturing process of the display device, by providing one or both of the carrier transport layer and the carrier block layer on the light emitting layer, the light emitting layer is placed on the outermost surface. Exposure can be suppressed and damage to the light emitting layer can be reduced. Thereby, the reliability of the light emitting element can be improved.
  • the common layer 134 includes, for example, an electron injection layer or a hole injection layer.
  • the common layer 134 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together.
  • the common layer 134 is shared by the light emitting elements 130R, 130G, and 130B.
  • each of the layers 133R, 133G, and 133B are covered with an insulating layer 125.
  • the insulating layer 127 covers each side surface of the layer 133R, layer 133G, and layer 133B with the insulating layer 125 interposed therebetween.
  • the common layer 134 (or the common electrode 135) is covered with at least one of the insulating layer 125 and the insulating layer 127, so that the side surfaces (and part of the top surface) of the layers 133R, 133G, and 133B are covered with at least one of the insulating layer 125 and the insulating layer 127.
  • the pixel electrode, and the side surfaces of the layers 133R, 133G, and 133B thereby suppressing short-circuiting of the light emitting element. Thereby, the reliability of the light emitting element can be improved.
  • the insulating layer 125 is preferably in contact with each side of the layer 133R, the layer 133G, and the layer 133B. With the structure in which the insulating layer 125 is in contact with the layers 133R, 133G, and 133B, peeling of the layers 133R, 133G, and 133B can be prevented, and the reliability of the light-emitting element can be improved.
  • the insulating layer 127 is provided on the insulating layer 125 so as to fill the recessed portion of the insulating layer 125.
  • the insulating layer 127 covers at least a portion of the side surface of the insulating layer 125.
  • the space between adjacent island-like layers can be filled, so that the surface on which layers (for example, carrier injection layer, common electrode, etc.) to be provided on the island-like layer are formed can be It is possible to reduce the extreme unevenness of the surface and make it more flat. Therefore, coverage of the carrier injection layer, the common electrode, etc. can be improved.
  • layers for example, carrier injection layer, common electrode, etc.
  • the common layer 134 and the common electrode 135 are provided on the layer 133R, the layer 133G, the layer 133B, the insulating layer 125, and the insulating layer 127.
  • the stage before providing the insulating layer 125 and the insulating layer 127 there are a region where the pixel electrode and the island-shaped EL layer are provided, a region where the pixel electrode and the island-like EL layer are not provided (a region between the light emitting elements), There is a step caused by this.
  • the step can be flattened, and the coverage of the common layer 134 and the common electrode 135 can be improved. Therefore, connection failures due to disconnection can be suppressed.
  • the upper surface of the insulating layer 127 has a highly flat shape.
  • the upper surface of the insulating layer 127 may have at least one of a flat surface, a convex curved surface, and a concave curved surface.
  • the upper surface of the insulating layer 127 preferably has a smooth convex curved shape with high flatness.
  • the insulating layer 125 can be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used. Specific examples of these inorganic insulating films are as described above.
  • the insulating layer 125 may have a single layer structure or a laminated structure. In particular, aluminum oxide is preferable because it has a high etching selectivity with respect to the EL layer and has a function of protecting the EL layer in forming an insulating layer 127 to be described later.
  • the insulating layer 125 has fewer pinholes and has an excellent function of protecting the EL layer. can be formed.
  • the insulating layer 125 may have a stacked structure of a film formed by an ALD method and a film formed by a sputtering method.
  • the insulating layer 125 may have a laminated structure of, for example, an aluminum oxide film formed by an ALD method and a silicon nitride film formed by a sputtering method.
  • the insulating layer 125 preferably functions as a barrier insulating layer against at least one of water and oxygen. Further, the insulating layer 125 preferably has a function of suppressing diffusion of at least one of water and oxygen. Furthermore, the insulating layer 125 preferably has a function of capturing or fixing (also referred to as gettering) at least one of water and oxygen.
  • barrier insulating layer refers to an insulating layer having barrier properties.
  • barrier property refers to the function of suppressing the diffusion of a corresponding substance (also referred to as low permeability). Alternatively, the function is to capture or fix (also referred to as gettering) the corresponding substance.
  • the insulating layer 125 has a function as a barrier insulating layer or a gettering function, thereby suppressing the intrusion of impurities (typically, at least one of water and oxygen) that can diffuse into each light emitting element from the outside.
  • impurities typically, at least one of water and oxygen
  • the insulating layer 125 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 125 and deteriorating the EL layer. Furthermore, by lowering the impurity concentration in the insulating layer 125, barrier properties against at least one of water and oxygen can be improved. For example, it is desirable that the insulating layer 125 has sufficiently low hydrogen concentration and carbon concentration, preferably both.
  • the insulating layer 127 provided on the insulating layer 125 has a function of flattening extreme unevenness of the insulating layer 125 formed between adjacent light emitting elements. In other words, the presence of the insulating layer 127 has the effect of improving the flatness of the surface on which the common electrode 135 is formed.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin.
  • acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
  • the insulating layer 127 acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc. are used. It's okay.
  • an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin may be used.
  • a photoresist may be used as the photosensitive resin.
  • the photosensitive organic resin either a positive type material or a negative type material may be used.
  • the insulating layer 127 may be made of a material that absorbs visible light. Since the insulating layer 127 absorbs light emitted from the light emitting element, light leakage from the light emitting element to an adjacent light emitting element via the insulating layer 127 (stray light) can be suppressed. Thereby, the display quality of the display device can be improved. Furthermore, since display quality can be improved without using a polarizing plate in the display device, the display device can be made lighter and thinner.
  • Materials that absorb visible light include materials that contain pigments such as black, materials that contain dyes, resin materials that have light absorption properties (such as polyimide), and resin materials that can be used for color filters (color filter materials). ).
  • resin materials that have light absorption properties such as polyimide
  • resin materials that can be used for color filters color filter materials.
  • by mixing color filter materials of three or more colors it is possible to form a black or nearly black resin layer.
  • Display device 50F The display device 50F shown in FIG. 35 differs from the display device 50A mainly in that the configuration of the transistor 100A in the previous embodiment is applied to transistors 205D, 205R, 205G, and 205B. Note that in the following description of the display device, description of parts similar to those of the display device described above may be omitted.
  • the display device 50F includes the transistor of one embodiment of the present invention in both the display portion 168 and the circuit portion 164.
  • the transistor of one embodiment of the present invention in the display portion 168, the pixel size can be reduced and high definition can be achieved.
  • the transistor of one embodiment of the present invention for the circuit portion 164 the area occupied by the circuit portion 164 can be reduced, and the frame can be made narrower.
  • the description in the previous embodiment can be referred to.
  • the transistors 205D, 205R, 205G, and 205B each have a conductive layer 104 that functions as one of the first gate and the second gate, and a conductive layer 104 that functions as the other of the first gate and the second gate. , and a conductive layer 112c functioning as the other of a source and a drain, an insulating layer 106 functioning as a gate insulating layer, an insulating layer 110s functioning as a gate insulating layer, a conductive layer 112a functioning as one of a source and a drain, and a metal.
  • the semiconductor layer 108 includes an oxide.
  • the pixel electrode 111R is electrically connected to the conductive layer 112c of the transistor 205R through openings provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the pixel electrode 111G is electrically connected to the conductive layer 112c of the transistor 205G
  • the pixel electrode 111B is electrically connected to the conductive layer 112c of the transistor 205B.
  • Display device 50G The display device 50G shown in FIG. 36 differs from the display device 50F mainly in that a light emitting element having a common EL layer 113 and a colored layer (color filter, etc.) are used in subpixels of each color. . Note that in the following description of the display device, description of parts similar to those of the display device described above may be omitted.
  • a display device 50G shown in FIG. 36 includes transistors 205D, 205R, 205G, 205B, light emitting elements 130R, 130G, 130B, a colored layer 132R that transmits red light, and a colored layer 132R that transmits green light between the substrate 151 and the substrate 152.
  • the light emitting element 130R includes a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130R is extracted as red light to the outside of the display device 50G via the colored layer 132R.
  • the light emitting element 130G includes a pixel electrode 111G, an EL layer 113 on the pixel electrode 111G, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130G is extracted as green light to the outside of the display device 50G via the colored layer 132G.
  • the light emitting element 130B includes a pixel electrode 111B, an EL layer 113 on the pixel electrode 111B, and a common electrode 135 on the EL layer 113.
  • the light emitted from the light emitting element 130B is extracted as blue light to the outside of the display device 50G via the colored layer 132B.
  • the light emitting elements 130R, 130G, and 130B each share an EL layer 113 and a common electrode 135.
  • a configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps, compared to a configuration in which different EL layers are provided for subpixels of each color.
  • light emitting elements 130R, 130G, and 130B shown in FIG. 36 emit white light.
  • the white light emitted by the light emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, so that light of a desired color can be obtained.
  • the EL layer 113 preferably includes, for example, a light-emitting layer containing a light-emitting substance that emits blue light and a light-emitting layer containing a light-emitting substance that emits visible light with a longer wavelength than blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits yellow light and a light-emitting layer that emits blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.
  • the light emitting elements 130R, 130G, and 130B shown in FIG. 36 emit blue light.
  • the EL layer 113 has one or more light emitting layers that emit blue light.
  • blue light emitted by the light emitting element 130B can be extracted.
  • a color conversion layer is provided between the light emitting element 130R or the light emitting element 130G and the substrate 152, so that the light emitting element 130R or It is possible to convert the blue light emitted by 130G to longer wavelength light and extract red or green light.
  • a colored layer 132R is provided between the color conversion layer and the substrate 152 on the light emitting element 130R, and a colored layer 132G is provided between the color conversion layer and the substrate 152 on the light emitting element 130G.
  • a part of the light emitted by the light emitting element may be transmitted as is without being converted by the color conversion layer.
  • the colored layer absorbs light of a color other than the desired color, thereby increasing the color purity of the light exhibited by the subpixel.
  • Display device 50H The display device 50H shown in FIG. 37 is mainly different from the display device 50G in that it is a bottom emission type display device.
  • Light emitted by the light emitting element is emitted to the substrate 151 side. It is preferable to use a material that has high transparency to visible light for the substrate 151. On the other hand, the light transmittance of the material used for the substrate 152 does not matter.
  • a light-blocking layer 117 is preferably formed between the substrate 151 and the transistor.
  • a light shielding layer 117 is provided on a substrate 151
  • an insulating layer 153 is provided on the light blocking layer 117
  • a transistor 205D, a transistor 205R (not shown), a transistor 205G, a transistor 205B, etc. are provided on the insulating layer 153.
  • a colored layer 132R (not shown), a colored layer 132G, and a colored layer 132B are provided on the insulating layer 195
  • an insulating layer 235 is provided on the colored layer 132R (not shown), the colored layer 132G, and the colored layer 132B. It is provided.
  • the light emitting element 130G overlapping the colored layer 132G includes a pixel electrode 111G, an EL layer 113, and a common electrode 135.
  • the light emitting element 130B overlapping the colored layer 132B includes a pixel electrode 111B, an EL layer 113, and a common electrode 135.
  • the pixel electrodes 111G and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 135. In a bottom emission type display device, a metal or the like with low resistance can be used for the common electrode 135, so it is possible to suppress a voltage drop caused by the resistance of the common electrode 135, and achieve high display quality.
  • the transistor of one embodiment of the present invention can be miniaturized and occupy a small area; therefore, in a display device with a bottom emission structure, the aperture ratio of a pixel can be increased or the size of a pixel can be reduced.
  • a display device 50I shown in FIG. 38 is mainly different from a display device 50F in that it includes a light receiving element 130S.
  • the display device 50I has a light emitting element and a light receiving element in each pixel.
  • the organic EL element and the organic photodiode can be formed on the same substrate. Therefore, an organic photodiode can be built into a display device using an organic EL element.
  • the light receiving element 130S includes a pixel electrode 111S on an insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 135 on the functional layer 113S.
  • Light Lin enters the functional layer 113S from outside the display device 50I.
  • the pixel electrode 111S is electrically connected to the conductive layer 112c of the transistor 205S through openings provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the end of the pixel electrode 111S is covered with an insulating layer 237.
  • the common electrode 135 is a continuous film provided in common to the light receiving element 130S, the light emitting element 130R (not shown), the light emitting element 130G, and the light emitting element 130B.
  • a common electrode 135 that the light emitting element and the light receiving element have in common is electrically connected to the conductive layer 123 provided in the connection part 140.
  • the functional layer 113S has at least an active layer (also referred to as a photoelectric conversion layer).
  • the active layer includes a semiconductor.
  • the semiconductor include inorganic semiconductors such as silicon, and organic semiconductors containing organic compounds.
  • an organic semiconductor is used as the semiconductor included in the active layer.
  • the light-emitting layer and the active layer can be formed by the same method (eg, vacuum evaporation method), and manufacturing equipment can be shared, which is preferable.
  • the functional layer 113S includes a layer containing a substance with high hole transport properties, a substance with high electron transport properties, a bipolar substance (substance with high electron transport properties and high hole transport properties), etc. as a layer other than the active layer. It may further include. Furthermore, the material is not limited to the above, and may further include a layer containing a substance with high hole injection property, a hole blocking material, a material with high electron injection property, an electron blocking material, or the like. For layers other than the active layer included in the light-receiving element, materials that can be used in the above-mentioned light-emitting element can be used, for example.
  • the light-receiving element can be made of either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light-receiving element can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • a display device 50J shown in FIG. 39 is an example of a display device to which an MML (metal maskless) structure is applied.
  • the display device 50J has a light emitting element manufactured without using a fine metal mask.
  • the laminated structure from the substrate 151 to the insulating layer 235 and the laminated structure from the protective layer 131 to the substrate 152 are the same as those of the display device 50F, and therefore their description will be omitted.
  • light emitting elements 130R, 130G, and 130B are provided on an insulating layer 235.
  • the description regarding the light emitting elements 130R, 130G, and 130B shown in FIG. 29 can be referred to.
  • the transistor of one embodiment of the present invention can be miniaturized and occupy a small area; therefore, in a display device with a bottom emission structure, the aperture ratio of a pixel can be increased or the size of a pixel can be reduced.
  • FIG. 40 shows cross-sectional views of three light emitting elements included in the display section 168 and the connection section 140 in each step.
  • a vacuum process such as a vapor deposition method, and a solution process such as a spin coating method or an inkjet method can be used to manufacture a light emitting element.
  • the vapor deposition method include physical vapor deposition methods (PVD method) such as sputtering method, ion plating method, ion beam vapor deposition method, molecular beam vapor deposition method, and vacuum vapor deposition method, and chemical vapor deposition method (CVD method).
  • PVD method physical vapor deposition methods
  • CVD method chemical vapor deposition method
  • the functional layers (hole injection layer, hole transport layer, hole block layer, light emitting layer, electron block layer, electron transport layer, electron injection layer, charge generation layer, etc.) included in the EL layer are formed using the vapor deposition method ( vacuum evaporation method, etc.), coating method (dip coating method, die coating method, bar coating method, spin coating method, spray coating method, etc.), printing method (inkjet method, screen (stencil printing) method, offset (lithographic printing) method, It can be formed by a method such as a flexo (letterpress printing) method, a gravure method, or a microcontact method.
  • the island-like layer (layer containing a light-emitting layer) manufactured by the method for manufacturing a display device described below is not formed using a fine metal mask, but is formed by forming a light-emitting layer over one surface and then It is formed by processing using a lithography method. Therefore, it is possible to realize a high-definition display device or a display device with a high aperture ratio, which has been difficult to realize up to now. Furthermore, since the light-emitting layer can be made separately for each color, a display device with extremely brightness, high contrast, and high display quality can be realized. Furthermore, by providing a sacrificial layer over the light-emitting layer, damage to the light-emitting layer during the manufacturing process of a display device can be reduced, and reliability of the light-emitting element can be improved.
  • a display device is composed of three types of light-emitting elements: a light-emitting element that emits blue light, a light-emitting element that emits green light, and a light-emitting element that emits red light
  • the film formation of the light-emitting layer and the photolithography By repeating the processing three times, three types of island-shaped light emitting layers can be formed.
  • pixel electrodes 111R, 111G, 111B, and a conductive layer 123 are formed on a substrate 151 on which transistors 205R, 205G, 205B, etc. (not shown) are provided.
  • a sputtering method or a vacuum evaporation method can be used to form a conductive film that will become a pixel electrode.
  • the pixel electrodes 111R, 111G, and 111B and the conductive layer 123 can be formed by forming a resist mask on the conductive film by a photolithography process and then processing the conductive film.
  • a wet etching method and a dry etching method can be used.
  • Film 133Bf (later layer 133B) includes a light-emitting layer that emits blue light.
  • an example will be described in which an island-shaped EL layer of a light-emitting element that emits blue light is first formed, and then an island-shaped EL layer of a light-emitting element that emits light of another color is formed. show.
  • the pixel electrodes of the light emitting elements of the second and subsequent colors may be damaged by the previous process. As a result, the driving voltage of the light-emitting elements of the second and subsequent colors may become higher.
  • the display device of one embodiment of the present invention it is preferable to manufacture the display device from an island-shaped EL layer of a light-emitting element that emits light with the shortest wavelength (for example, a blue light-emitting element).
  • the island-shaped EL layers be produced in the order of blue, green, and red, or in the order of blue, red, and green.
  • the state of the interface between the pixel electrode and the EL layer in the blue light emitting element can be maintained in good condition, and the driving voltage of the blue light emitting element can be prevented from increasing. Furthermore, the life of the blue light emitting element can be extended and its reliability can be improved. Note that red and green light emitting elements are less affected by increases in driving voltage than blue light emitting elements, so the driving voltage of the entire display device can be lowered and reliability can be increased.
  • the order in which the island-shaped EL layers are produced is not limited to the above, and may be, for example, in the order of red, green, and blue.
  • the film 133Bf is not formed on the conductive layer 123.
  • the film 133Bf can be formed only in a desired region.
  • a light emitting element can be manufactured through a relatively simple process.
  • the heat resistance temperature of each compound contained in the film 133Bf is preferably 100°C or more and 180°C or less, preferably 120°C or more and 180°C or less, and more preferably 140°C or more and 180°C or less.
  • the reliability of the light emitting element can be improved.
  • the upper limit of the temperature that can be applied in the manufacturing process of a display device can be increased. Therefore, the range of selection of materials and forming methods used in the display device can be expanded, and yield and reliability can be improved.
  • the heat-resistant temperature may be, for example, any one of the glass transition point, softening point, melting point, thermal decomposition temperature, and 5% weight loss temperature, preferably the lowest temperature among these.
  • the film 133Bf can be formed by, for example, a vapor deposition method, specifically, a vacuum vapor deposition method. Further, the film 133Bf may be formed by a method such as a transfer method, a printing method, an inkjet method, or a coating method.
  • a sacrificial layer 118B is formed on the film 133Bf and the conductive layer 123 (FIG. 40A).
  • the sacrificial layer 118B can be formed by forming a resist mask on the film to be the sacrificial layer 118B by a photolithography process and then processing the film.
  • the sacrificial layer 118B is preferably provided so as to cover each end of the pixel electrodes 111R, 111G, and 111B.
  • the end of the layer 133B to be formed in a later step is located outside the end of the pixel electrode 111B. Since the entire upper surface of the pixel electrode 111B can be used as a light emitting region, the aperture ratio of the pixel can be increased. Further, since the end of the layer 133B may be damaged in a step after forming the layer 133B, it is preferable to be located outside the end of the pixel electrode 111B, that is, not to use it as a light emitting region. Thereby, variations in characteristics of the light emitting elements can be suppressed and reliability can be improved.
  • each step after forming the layer 133B can be performed without exposing the pixel electrode 111B. If the end of the pixel electrode 111B is exposed, corrosion may occur during an etching process or the like. By suppressing corrosion of the pixel electrode 111B, the yield and characteristics of the light emitting element can be improved.
  • the sacrificial layer 118B is also provided at a position overlapping with the conductive layer 123. This can prevent the conductive layer 123 from being damaged during the manufacturing process of the display device.
  • a film having high resistance to the processing conditions of the film 133Bf specifically, a film having a high etching selectivity with respect to the film 133Bf is used.
  • the sacrificial layer 118B is formed at a temperature lower than the allowable temperature limit of each compound included in the film 133Bf.
  • the substrate temperature when forming the sacrificial layer 118B is typically 200°C or lower, preferably 150°C or lower, more preferably 120°C or lower, more preferably 100°C or lower, and still more preferably 80°C or lower. It is.
  • the compound included in the film 133Bf has a high heat resistance temperature because the temperature at which the sacrificial layer 118B is formed can be increased.
  • the substrate temperature when forming the sacrificial layer 118B can be set to 100° C. or higher, 120° C. or higher, or 140° C. or higher.
  • a sputtering method for example, a sputtering method, an ALD method (including a thermal ALD method and a PEALD method), a CVD method, or a vacuum evaporation method can be used.
  • the film may be formed using the wet film forming method described above.
  • the sacrificial layer 118B (a layer provided in contact with the film 133Bf when the sacrificial layer 118B has a stacked layer structure) is preferably formed using a formation method that causes less damage to the film 133Bf.
  • a formation method that causes less damage to the film 133Bf.
  • the sacrificial layer 118B can be processed by a wet etching method or a dry etching method.
  • the sacrificial layer 118B is preferably processed by anisotropic etching.
  • the wet etching method By using the wet etching method, damage applied to the film 133Bf during processing of the sacrificial layer 118B can be reduced compared to when using the dry etching method.
  • a developer for example, a tetramethylammonium hydroxide (TMAH) aqueous solution, dilute hydrofluoric acid, oxalic acid, phosphoric acid, acetic acid, nitric acid, or a mixed solution containing two or more of these can be used.
  • TMAH tetramethylammonium hydroxide
  • a mixed acid chemical solution containing water, phosphoric acid, dilute hydrofluoric acid, and nitric acid may be used.
  • the chemical solution used in the wet etching process may be alkaline or acidic.
  • the sacrificial layer 118B for example, one or more of a metal film, an alloy film, a metal oxide film, a semiconductor film, an inorganic insulating film, and an organic insulating film can be used.
  • the sacrificial layer 118B includes, for example, a metal material such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, titanium, aluminum, yttrium, zirconium, and tantalum, or the metal. Alloy materials including materials can be used.
  • the sacrificial layer 118B includes In-Ga-Zn oxide, indium oxide, In-Zn oxide, In-Sn oxide, indium titanium oxide (In-Ti oxide), and indium tin zinc oxide (In-Sn -Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide), and indium tin oxide containing silicon. objects can be used.
  • the element M is aluminum, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten
  • M is aluminum, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten
  • a semiconductor material such as silicon or germanium can be used as a material that is highly compatible with semiconductor manufacturing processes.
  • oxides or nitrides of the above semiconductor materials can be used.
  • a nonmetallic material such as carbon or a compound thereof can be used.
  • metals such as titanium, tantalum, tungsten, chromium, and aluminum, or alloys containing one or more of these may be used.
  • oxides containing the above metals, such as titanium oxide or chromium oxide, or nitrides, such as titanium nitride, chromium nitride, or tantalum nitride, can be used.
  • various inorganic insulating films that can be used for the protective layer 131 can be used as the sacrificial layer 118B.
  • an oxide insulating film is preferable because it has higher adhesion to the film 133Bf than a nitride insulating film.
  • an inorganic insulating material such as aluminum oxide, hafnium oxide, silicon oxide, etc. can be used for the sacrificial layer 118B.
  • an aluminum oxide film can be formed using, for example, an ALD method. It is preferable to use the ALD method because damage to the underlying layer (particularly the film 133Bf) can be reduced.
  • an inorganic insulating film for example, an aluminum oxide film
  • an inorganic film for example, an In-Ga-Zn oxide film, a silicon film, or a tungsten film
  • the same inorganic insulating film can be used for both the sacrificial layer 118B and the insulating layer 125 that will be formed later.
  • an aluminum oxide film formed using an ALD method can be used for both the sacrificial layer 118B and the insulating layer 125.
  • the same film forming conditions may be applied to the sacrificial layer 118B and the insulating layer 125, or different film forming conditions may be applied to the sacrificial layer 118B and the insulating layer 125.
  • the sacrificial layer 118B can be an insulating layer with high barrier properties against at least one of water and oxygen.
  • the sacrificial layer 118B is a layer that will be mostly or completely removed in a later step, it is preferably easy to process. Therefore, the sacrificial layer 118B is preferably formed under conditions where the substrate temperature during film formation is lower than that of the insulating layer 125.
  • An organic material may be used for the sacrificial layer 118B.
  • a material that can be dissolved in a solvent that is chemically stable for at least the film located at the top of the film 133Bf may be used.
  • materials that dissolve in water or alcohol can be suitably used.
  • the material be dissolved in a solvent such as water or alcohol, applied by a wet film forming method, and then heat treated to evaporate the solvent. At this time, by performing heat treatment under a reduced pressure atmosphere, the solvent can be removed at low temperature and in a short time, so thermal damage to the film 133Bf can be reduced, which is preferable.
  • the sacrificial layer 118B is made of organic resin such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, alcohol-soluble polyamide resin, or fluororesin such as perfluoropolymer. Resin may also be used.
  • PVA polyvinyl alcohol
  • polyvinyl butyral polyvinylpyrrolidone
  • polyethylene glycol polyglycerin
  • pullulan polyethylene glycol
  • polyglycerin polyglycerin
  • pullulan polyethylene glycol
  • pullulan polyglycerin
  • water-soluble cellulose polyglycerin
  • alcohol-soluble polyamide resin or fluororesin such as perfluoropolymer. Resin may also be used.
  • an organic film e.g., PVA film
  • an inorganic film e.g., silicon nitride film
  • part of the sacrificial film may remain as a sacrificial layer.
  • the film 133Bf is processed to form a layer 133B (FIG. 40B).
  • the stacked structure of the layer 133B and the sacrificial layer 118B remains on the pixel electrode 111B. Further, the pixel electrode 111R and the pixel electrode 111G are exposed. Further, in a region corresponding to the connection portion 140, the sacrificial layer 118B remains on the conductive layer 123.
  • the film 133Bf is processed by anisotropic etching.
  • anisotropic dry etching is preferred.
  • wet etching may be used.
  • the layer 133R is formed to include a light emitting layer that emits red light
  • the layer 133G is formed to include a light emitting layer that emits green light.
  • Materials that can be used for the sacrificial layer 118B can be used for the sacrificial layers 118R and 118G, and the same material or different materials may be used for both.
  • the side surfaces of the layer 133B, the layer 133G, and the layer 133R are each preferably perpendicular or approximately perpendicular to the surface on which they are formed.
  • the angle between the surface to be formed and these side surfaces be 60 degrees or more and 90 degrees or less.
  • the distance between two adjacent layers 133B, 133G, and 133R formed using the photolithography method is 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, or 1 ⁇ m or less. It can be narrowed down to Here, the distance can be defined as, for example, the distance between two adjacent opposing ends of the layer 133B, the layer 133G, and the layer 133R. In this way, by narrowing the distance between the island-shaped EL layers, a display device with high definition and a large aperture ratio can be provided.
  • an insulating film 125f that will later become the insulating layer 125 is formed so as to cover the pixel electrode, the layer 133B, the layer 133G, the layer 133R, the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R, and on the insulating film 125f.
  • An insulating layer 127 is formed (FIG. 40D).
  • the insulating film 125f it is preferable to form an insulating film having a thickness of 3 nm or more, 5 nm or more, or 10 nm or more, and 200 nm or less, 150 nm or less, 100 nm or less, or 50 nm or less.
  • the insulating film 125f is preferably formed using, for example, an ALD method. It is preferable to use the ALD method because damage to the film can be reduced and a film with high coverage can be formed. As the insulating film 125f, it is preferable to form an aluminum oxide film using the ALD method, for example.
  • the insulating film 125f may be formed using a sputtering method, a CVD method, or a PECVD method, which has a faster deposition rate than the ALD method. Thereby, a highly reliable display device can be manufactured with high productivity.
  • the insulating film that becomes the insulating layer 127 is preferably formed by the above-mentioned wet film forming method (eg, spin coating) using, for example, a photosensitive resin composition containing an acrylic resin.
  • a photosensitive resin composition containing an acrylic resin After film formation, it is preferable to perform heat treatment (also referred to as pre-baking) to remove the solvent contained in the insulating film.
  • heat treatment also referred to as pre-baking
  • a part of the insulating film is exposed to light by irradiating visible light or ultraviolet rays.
  • development is performed to remove the exposed area of the insulating film.
  • heat treatment also referred to as post-bake
  • the insulating layer 127 shown in FIG. 40D can be formed.
  • the shape of the insulating layer 127 is not limited to the shape shown in FIG. 40D.
  • the upper surface of the insulating layer 127 may have one or more of a convex curved surface, a concave curved surface, and a flat surface.
  • the insulating layer 127 may cover the side surface of at least one end of the insulating layer 125, the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R.
  • etching is performed using the insulating layer 127 as a mask to remove the insulating film 125f and parts of the sacrificial layer 118R, sacrificial layer 118G, and sacrificial layer 118R.
  • openings are formed in each of the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R, and the upper surfaces of the layers 133G, 133G, 133R, and the conductive layer 123 are exposed.
  • a portion of the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R may remain at positions overlapping with the insulating layer 127 and the insulating layer 125 (sacrificial layer 119B, sacrificial layer 119G, and sacrificial layer 119R).
  • the etching process can be performed by dry etching or wet etching. Note that it is preferable if the insulating film 125f is formed using the same material as the sacrificial layers 118B, 118G, and 118R because the etching process can be performed at once.
  • the portions are divided into the common layer 134 and the common electrode 135 between each light emitting element. It is possible to suppress the occurrence of connection failures caused by , and increases in electrical resistance caused by locally thinner parts. Thereby, the display device of one embodiment of the present invention can improve display quality.
  • a common layer 134 and a common electrode 135 are formed in this order on the insulating layer 127, layer 133B, layer 133G, and layer 133R (FIG. 40F).
  • the common layer 134 can be formed by a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the common electrode 135 for example, a sputtering method or a vacuum evaporation method can be used. Alternatively, a film formed by vapor deposition and a film formed by sputtering may be stacked.
  • the island-shaped layer 133B, the island-shaped layer 133G, and the island-shaped layer 133R are not formed using a fine metal mask. Since it is formed by forming a film over one surface and then processing it, it is possible to form an island-like layer with a uniform thickness. Then, a high-definition display device or a display device with a high aperture ratio can be realized. Furthermore, even if the definition or aperture ratio is high and the distance between subpixels is extremely short, it is possible to suppress the layers 133B, 133G, and 133R from coming into contact with each other in adjacent subpixels. Therefore, generation of leakage current between subpixels can be suppressed. Thereby, crosstalk caused by unintended light emission can be prevented, and a display device with extremely high contrast can be realized.
  • the display device of one embodiment of the present invention can achieve both high definition and high display quality.
  • a display device to which the semiconductor device of one embodiment of the present invention is applied can be an extremely high-definition display device.
  • the display device of one embodiment of the present invention can be used for display parts of information terminals (wearable devices) such as wristwatch-type and bracelet-type devices, VR devices such as head-mounted displays, and glasses-type AR devices. It can be used for a display section of a device (HMD: Head Mounted Display) that can be mounted on the head, such as a device.
  • HMD Head Mounted Display
  • FIG. 41A shows a perspective view of display module 280.
  • the display module 280 includes a display device 200A and an FPC 290.
  • the display panel included in the display module 280 is not limited to the display device 200A, but may be a display device 200B or a display device 200C, which will be described later.
  • Display module 280 has a substrate 291 and a substrate 292.
  • the display module 280 has a display section 281.
  • the display section 281 is an area that displays images.
  • FIG. 41B shows a perspective view schematically showing the configuration on the substrate 291 side.
  • a circuit section 282 On the substrate 291, a circuit section 282, a pixel circuit section 283 on the circuit section 282, and a pixel section 284 on the pixel circuit section 283 are stacked. Further, a terminal portion 285 for connecting to the FPC 290 is provided in a portion of the substrate 291 that does not overlap with the pixel portion 284.
  • the terminal section 285 and the circuit section 282 are electrically connected by a wiring section 286 made up of a plurality of wires.
  • the pixel section 284 includes a plurality of pixels 284a arranged periodically. An enlarged view of one pixel 284a is shown on the right side of FIG. 41B.
  • the pixel 284a includes a subpixel 11R that emits red light, a subpixel 11G that emits green light, and a subpixel 11B that emits blue light.
  • the pixel circuit section 283 includes a plurality of pixel circuits 283a arranged periodically.
  • One pixel circuit 283a is a circuit that controls light emission of three light emitting devices included in one pixel 284a.
  • One pixel circuit 283a may have a configuration in which three circuits that control light emission of one light emitting device are provided.
  • the pixel circuit 283a can be configured to include at least one selection transistor, one current control transistor (drive transistor), and a capacitor for each light emitting device. At this time, a gate signal is input to the gate of the selection transistor, and a source signal is input to the source. As a result, an active matrix type display panel is realized.
  • the circuit section 282 has a circuit that drives each pixel circuit 283a of the pixel circuit section 283.
  • a gate line drive circuit and a source line drive circuit may include at least one of an arithmetic circuit, a memory circuit, a power supply circuit, and the like.
  • a transistor provided in the circuit portion 282 may constitute part of the pixel circuit 283a. That is, the pixel circuit 283a may include a transistor included in the pixel circuit section 283 and a transistor included in the circuit section 282.
  • the FPC 290 functions as wiring for supplying video signals, power supply potential, etc. to the circuit section 282 from the outside. Further, an IC may be mounted on the FPC 290.
  • the display module 280 can have a configuration in which one or both of the pixel circuit section 283 and the circuit section 282 are provided below the pixel section 284, so that the aperture ratio (effective display area ratio) of the display section 281 is reduced. can be made extremely high.
  • the aperture ratio of the display section 281 can be set to 40% or more and less than 100%, preferably 50% or more and 95% or less, and more preferably 60% or more and 95% or less.
  • the pixels 284a can be arranged at extremely high density, and the definition of the display section 281 can be extremely high.
  • pixels 284a may be arranged in the display section 281 with a resolution of 2000 ppi or more, preferably 3000 ppi or more, more preferably 5000 ppi or more, and still more preferably 6000 ppi or more, and 20000 ppi or less, or 30000 ppi or less. preferable.
  • a display module 280 has extremely high definition, it can be suitably used for VR equipment such as a head-mounted display, or glasses-type AR equipment. For example, even if the display section of the display module 280 is configured to be visible through a lens, the display module 280 has an extremely high-definition display section 281, so even if the display section is enlarged with a lens, the pixels will not be visible. , it is possible to perform a highly immersive display. Furthermore, the display module 280 is not limited to this, and can be suitably used in electronic equipment having a relatively small display section. For example, it can be suitably used in a display section of a wearable electronic device such as a wristwatch.
  • the display device 200A shown in FIG. 42 includes a substrate 331, a light emitting element 130R, a light emitting element 130G, a light emitting element 130B, a capacitor 240, and a transistor 320.
  • the light emitting element 130R is a display element included in the subpixel 11R that emits red light
  • the light emitting element 130G is a display element included in the subpixel 11G that emits green light
  • the light emitting element 130B is a display element that emits blue light. This is a display element included in the sub-pixel 11B.
  • Substrate 331 corresponds to substrate 291 in FIG. 41A.
  • the transistor 320 is a vertical channel transistor in which an oxide semiconductor is used for a semiconductor layer in which a channel is formed.
  • the transistor 320 any of the various transistors exemplified in Embodiment 1 can be used.
  • FIG. 42 shows an example in which the structure of the transistor 100 is applied to the transistor 320, the structure of the transistor 100B may be applied.
  • An insulating layer 332 is provided on the substrate 331.
  • the insulating layer 332 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 331 into the transistor 320 and prevents oxygen from desorbing from the semiconductor layer 108 to the insulating layer 332 side.
  • a film in which hydrogen or oxygen is more difficult to diffuse than a silicon oxide film such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.
  • a conductive layer 112a is provided on the insulating layer 332. Further, a conductive layer 114 is provided over the conductive layer 112a, an insulating layer 110b is provided over the conductive layer 114, the conductive layer 112a, and the insulating layer 115, and a conductive layer 112b is provided over the insulating layer 110b. An opening is provided in each of the conductive layer 114, the insulating layer 110b, and the conductive layer 112b, and an insulating layer 110s is provided along the sidewall of each opening. A semiconductor layer 108 is provided to cover the top surface of the conductive layer 112a, the sidewalls of the insulating layer 110s, and the top surface of the conductive layer 112b.
  • An insulating layer 195 is provided over the insulating layer 106, and the conductive layer 104 is provided to fill the opening in the insulating layer 195. Further, an insulating layer 266 is provided over the insulating layer 195 and the conductive layer 104.
  • Insulating layer 266 functions as an interlayer insulating layer.
  • a barrier layer that prevents impurities such as water or hydrogen from diffusing from the insulating layer 195 or the like to the transistor 320 may be provided between the insulating layer 266 and the insulating layer 195.
  • As the barrier layer an insulating film similar to the insulating layer 332 can be used.
  • a plug 274 electrically connected to the conductive layer 112b is provided so as to be embedded in the insulating layer 266, the insulating layer 195, and the insulating layer 106.
  • the plug 274 includes a conductive layer 274a that covers the side surfaces of the openings of the insulating layer 266, the insulating layer 195, and the insulating layer 106, and a part of the upper surface of the conductive layer 112b, and a conductive layer that is in contact with the upper surface of the conductive layer 274a. 274b.
  • Capacitor 240 is provided on the insulating layer 266.
  • Capacitor 240 includes a conductive layer 241, a conductive layer 245, and an insulating layer 243 located between them.
  • the conductive layer 241 functions as one electrode of the capacitor 240
  • the conductive layer 245 functions as the other electrode of the capacitor 240
  • the insulating layer 243 functions as a dielectric of the capacitor 240.
  • the conductive layer 241 is provided on the insulating layer 266 and embedded in the insulating layer 254.
  • the conductive layer 241 is electrically connected to the conductive layer 112b of the transistor 320 by a plug 274.
  • An insulating layer 243 is provided to cover the conductive layer 241.
  • the conductive layer 245 is provided in a region overlapping with the conductive layer 241 with the insulating layer 243 interposed therebetween.
  • An insulating layer 255a is provided to cover the capacitor 240, an insulating layer 255b is provided on the insulating layer 255a, and an insulating layer 255c is provided on the insulating layer 255b.
  • An inorganic insulating film can be preferably used for each of the insulating layer 255a, the insulating layer 255b, and the insulating layer 255c.
  • the insulating layer 255b can function as an etching protection film.
  • an example is shown in which a portion of the insulating layer 255c is etched to form a recess, but the insulating layer 255c does not need to be provided with a recess.
  • a light emitting element 130R, a light emitting element 130G, and a light emitting element 130B are provided on the insulating layer 255c.
  • the light emitting element 130R includes a pixel electrode 111R, a layer 133R, a common layer 134, and a common electrode 135.
  • the light emitting element 130G includes a pixel electrode 111G, a layer 133G, a common layer 134, and a common electrode 135.
  • the light emitting element 130B includes a pixel electrode 111B, a layer 133B, a common layer 134, and a common electrode 135.
  • the common layer 134 and the common electrode 135 are provided in common to the light emitting element 130R, the light emitting element 130G, and the light emitting element 130B.
  • the layer 133R included in the light emitting element 130R includes a luminescent organic compound that emits at least red light.
  • the layer 133G included in the light emitting element 130G includes a luminescent organic compound that emits at least green light.
  • the layer 133B included in the light emitting element 130B includes a luminescent organic compound that emits at least blue light.
  • the layer 133R, the layer 133G, and the layer 133B can each be called an EL layer, and each has a layer (light-emitting layer) containing at least a light-emitting organic compound.
  • the display device 200A different light emitting devices are made for each color of emitted light, so there is a small change in chromaticity between light emission at low brightness and light emission at high brightness. Furthermore, since the layers 133R, 133G, and 133B are separated from each other, it is possible to suppress the occurrence of crosstalk between adjacent subpixels even in a high-definition display panel. Therefore, a display panel with high definition and high display quality can be realized.
  • An insulating layer 125, an insulating layer 127, and a layer 128 are provided in regions between adjacent light emitting elements.
  • a pixel electrode 111R, a pixel electrode 111G, and a pixel electrode 111B of a light emitting element include an insulating layer 255a, an insulating layer 255b, and a plug 256 embedded in an insulating layer 255c, and a conductive layer embedded in an insulating layer 254.
  • the layer 241 is electrically connected to the conductive layer 112a of the transistor 320 by a plug 274 embedded in the insulating layer 266, the insulating layer 195, the insulating layer 106, and the insulating layer 110b.
  • the height of the top surface of the insulating layer 255c and the height of the top surface of the plug 256 match or approximately match.
  • the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B of the light emitting element are embedded in the insulating layer 254, and the plug 256 is embedded in the insulating layer 255a, the insulating layer 255b, and the insulating layer 255c.
  • An example is shown in which the conductive layer 112b of the transistor 320 is electrically connected to the conductive layer 241 and the plug 274 embedded in the insulating layer 266, the insulating layer 195, and the insulating layer 106.
  • a protective layer 131 is provided on the light emitting elements 130R, 130G, and 130B.
  • a substrate 170 is bonded onto the protective layer 131 with an adhesive layer 171.
  • An insulating layer covering the upper end of the pixel electrode 111 is not provided between two adjacent pixel electrodes 111. Therefore, the interval between adjacent light emitting elements can be made extremely narrow. Therefore, a high-definition or high-resolution display device can be achieved.
  • Display device 200B Examples of configurations of display devices different from those shown in FIGS. 42 and 45 are shown in FIGS. 43 and 46, respectively. Note that a display device having a partially different configuration from the above will be described below. Note that parts common to the above will be referred to here and their explanations may be omitted.
  • the display device 200B shown in FIGS. 43 and 46 is an example in which a transistor 320A, which is a planar transistor in which a semiconductor layer is formed on a plane, and a transistor 320B, which is a vertical channel transistor, are stacked. .
  • the transistor 320B has the same configuration as the transistor 320 in the display device 200A.
  • the transistor 320A includes a semiconductor layer 351, an insulating layer 353, a conductive layer 354, a pair of conductive layers 355, an insulating layer 356, and a conductive layer 357.
  • An insulating layer 352 is provided on the substrate 331.
  • the insulating layer 352 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the substrate 331 into the transistor 320 and preventing oxygen from desorbing from the semiconductor layer 351 to the insulating layer 352 side.
  • a film in which hydrogen or oxygen is more difficult to diffuse than a silicon oxide film such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.
  • a conductive layer 357 is provided over the insulating layer 352, and an insulating layer 356 is provided covering the conductive layer 357.
  • the conductive layer 357 functions as a first gate electrode of the transistor 320A, and part of the insulating layer 356 functions as a first gate insulating layer. It is preferable to use an oxide insulating film such as a silicon oxide film for at least a portion of the insulating layer 356 that is in contact with the semiconductor layer 351.
  • the upper surface of the insulating layer 356 is preferably flattened.
  • the semiconductor layer 351 is provided on the insulating layer 356.
  • the semiconductor layer 351 preferably includes a metal oxide (also referred to as oxide semiconductor) film that exhibits semiconductor characteristics.
  • a pair of conductive layers 355 are provided on and in contact with the semiconductor layer 351, and function as a source electrode and a drain electrode.
  • An insulating layer 358 and an insulating layer 350 are provided to cover the upper and side surfaces of the pair of conductive layers 355, the side surfaces of the semiconductor layer 351, and the like.
  • the insulating layer 358 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the semiconductor layer 351 and prevents oxygen from desorbing from the semiconductor layer 351.
  • an insulating film similar to the above-described insulating layer 352 can be used as the insulating layer 358.
  • Openings reaching the semiconductor layer 351 are provided in the insulating layer 358 and the insulating layer 350.
  • An insulating layer 353 in contact with the upper surface of the semiconductor layer 351 and a conductive layer 354 are embedded inside the opening.
  • the conductive layer 354 functions as a second gate electrode, and the insulating layer 353 functions as a second gate insulating layer.
  • the upper surface of the conductive layer 354, the upper surface of the insulating layer 353, and the upper surface of the insulating layer 350 are planarized so that their heights match or approximately match, and an insulating layer 359 is provided to cover them.
  • the insulating layer 359 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the transistor 320A.
  • an insulating film similar to the above-described insulating layer 352 can be used as the insulating layer 359.
  • the transistor 320A has a structure in which a semiconductor layer in which a channel is formed is sandwiched between two gates.
  • the transistor may be driven by connecting the two gates and supplying them with the same signal.
  • the threshold voltage of the transistor may be controlled by applying a potential for controlling the threshold voltage to one of the two gates and applying a driving potential to the other.
  • Display device 200C Examples of configurations of display devices different from those shown in FIGS. 42 and 45 are shown in FIGS. 44 and 47, respectively. Note that the display device 200C shown in FIGS. 44 and 47 has a structure in which a transistor 310 whose channel is formed in a semiconductor substrate and a transistor 320B which is a vertical channel transistor are stacked.
  • the transistor 310 is a transistor that has a channel formation region in the substrate 301.
  • the substrate 301 for example, a semiconductor substrate such as a single crystal silicon substrate can be used.
  • the transistor 310 includes a portion of a substrate 301, a conductive layer 311, a low resistance region 312, an insulating layer 313, and an insulating layer 314.
  • the conductive layer 311 functions as a gate electrode.
  • the insulating layer 313 is located between the substrate 301 and the conductive layer 311 and functions as a gate insulating layer.
  • the low resistance region 312 is a region in which the substrate 301 is doped with impurities, and functions as either a source or a drain.
  • the insulating layer 314 is provided to cover the side surface of the conductive layer 311.
  • an element isolation layer 315 is provided between two adjacent transistors 310 so as to be embedded in the substrate 301 .
  • Display device 200D Below, a display device having a partially different configuration from the above will be described. Note that parts common to the above will be referred to here and their explanations may be omitted.
  • the display device 200D shown in FIG. 48 differs from the display device 200A shown in FIG. 42 in that the configuration of the transistor 100A is applied to the transistor 320.
  • An insulating layer 332 is provided on the substrate 331.
  • a conductive layer 112a is provided on the insulating layer 332.
  • an insulating layer 110b is provided on the conductive layer 112a and the insulating layer 115, and a conductive layer 112c is provided on the insulating layer 110b.
  • An opening is provided in each of the insulating layer 110b and the conductive layer 112c, and an insulating layer 110s is provided along the sidewall of each opening.
  • a semiconductor layer 108 is provided to cover the top surface of the conductive layer 112a, the sidewalls of the insulating layer 110s, and the top surface of the conductive layer 112c. 104 is provided.
  • An insulating layer 195 is provided over the insulating layer 106, and the conductive layer 104 is provided to fill the opening in the insulating layer 195. Further, an insulating layer 266 is provided over the insulating layer 195 and the conductive layer 104.
  • a plug 274 electrically connected to the conductive layer 112c is provided so as to be embedded in the insulating layer 266, the insulating layer 195, and the insulating layer 106.
  • the plug 274 includes a conductive layer 274a that covers the side surfaces of the openings of the insulating layer 266, the insulating layer 195, and the insulating layer 106, and a part of the upper surface of the conductive layer 112c, and a conductive layer that is in contact with the upper surface of the conductive layer 274a. 274b.
  • Capacitor 240 is provided on the insulating layer 266.
  • Capacitor 240 includes a conductive layer 241, a conductive layer 245, and an insulating layer 243 located between them.
  • the conductive layer 241 functions as one electrode of the capacitor 240
  • the conductive layer 245 functions as the other electrode of the capacitor 240
  • the insulating layer 243 functions as a dielectric of the capacitor 240.
  • the conductive layer 241 is provided on the insulating layer 266 and embedded in the insulating layer 254.
  • the conductive layer 241 is electrically connected to the conductive layer 112c of the transistor 320 by a plug 274.
  • An insulating layer 243 is provided to cover the conductive layer 241.
  • the conductive layer 245 is provided in a region overlapping with the conductive layer 241 with the insulating layer 243 interposed therebetween.
  • An insulating layer 255a is provided to cover the capacitor 240, an insulating layer 255b is provided on the insulating layer 255a, and an insulating layer 255c is provided on the insulating layer 255b.
  • a light emitting element 130R, a light emitting element 130G, and a light emitting element 130B are provided on the insulating layer 255c.
  • the light emitting element 130R includes a pixel electrode 111R, a layer 133R, a common layer 134, and a common electrode 135.
  • the light emitting element 130G includes a pixel electrode 111G, a layer 133G, a common layer 134, and a common electrode 135.
  • the light emitting element 130B includes a pixel electrode 111B, a layer 133B, a common layer 134, and a common electrode 135.
  • the common layer 134 and the common electrode 135 are provided in common to the light emitting element 130R, the light emitting element 130G, and the light emitting element 130B.
  • the layer 133R included in the light emitting element 130R includes a luminescent organic compound that emits at least red light.
  • the layer 133G included in the light emitting element 130G includes a luminescent organic compound that emits at least green light.
  • the layer 133B included in the light emitting element 130B includes a luminescent organic compound that emits at least blue light.
  • the layer 133R, the layer 133G, and the layer 133B can each be called an EL layer, and each has a layer (light-emitting layer) containing at least a light-emitting organic compound.
  • the light emitting devices are made separately for each color of emitted light, so that the change in chromaticity between light emission at low brightness and light emission at high brightness is small. Furthermore, since the layers 133R, 133G, and 133B are separated from each other, it is possible to suppress the occurrence of crosstalk between adjacent subpixels even in a high-definition display panel. Therefore, a display panel with high definition and high display quality can be realized.
  • An insulating layer 125, an insulating layer 127, and a layer 128 are provided in regions between adjacent light emitting elements.
  • the pixel electrode 111R, pixel electrode 111G, and pixel electrode 111B of the light emitting element include a plug 256 embedded in an insulating layer 255a, an insulating layer 255b, and an insulating layer 255c, a conductive layer 241 embedded in an insulating layer 254, and
  • the plug 274 is electrically connected to the conductive layer 112c of the transistor 320.
  • the height of the top surface of the insulating layer 255c and the height of the top surface of the plug 256 match or approximately match.
  • Various conductive materials can be used for the plug.
  • a protective layer 131 is provided on the light emitting elements 130R, 130G, and 130B.
  • a substrate 170 is bonded onto the protective layer 131 with an adhesive layer 171.
  • An insulating layer covering the upper end of the pixel electrode 111 is not provided between two adjacent pixel electrodes 111. Therefore, the interval between adjacent light emitting elements can be made extremely narrow. Therefore, a high-definition or high-resolution display device can be achieved.
  • Display device 200E Below, a display device having a partially different configuration from the above will be described. Note that parts common to the above will be referred to here and their explanations may be omitted.
  • a display device 200E shown in FIG. 49 shows an example in which a transistor 320A, which is a planar transistor in which a semiconductor layer is formed on a plane, and a transistor 320B, which is a vertical channel transistor, are stacked.
  • Transistor 320A has a similar configuration to transistor 320A in display device 200B.
  • the transistor 320B has the same configuration as the transistor 320 in the display device 200D.
  • the transistor 320A includes a semiconductor layer 351, an insulating layer 353, a conductive layer 354, a pair of conductive layers 355, an insulating layer 356, and a conductive layer 357.
  • An insulating layer 352 is provided on the substrate 331.
  • a conductive layer 357 is provided over the insulating layer 352, and an insulating layer 356 is provided covering the conductive layer 357.
  • the semiconductor layer 351 is provided on the insulating layer 356.
  • the semiconductor layer 351 preferably includes a metal oxide (also referred to as oxide semiconductor) film that exhibits semiconductor characteristics.
  • a pair of conductive layers 355 are provided on and in contact with the semiconductor layer 351, and function as a source electrode and a drain electrode.
  • An insulating layer 358 and an insulating layer 350 are provided to cover the upper and side surfaces of the pair of conductive layers 355, the side surfaces of the semiconductor layer 351, and the like.
  • Openings reaching the semiconductor layer 351 are provided in the insulating layer 358 and the insulating layer 350.
  • An insulating layer 353 in contact with the upper surface of the semiconductor layer 351 and a conductive layer 354 are embedded inside the opening.
  • the conductive layer 354 functions as a second gate electrode, and the insulating layer 353 functions as a second gate insulating layer.
  • the upper surface of the conductive layer 354, the upper surface of the insulating layer 353, and the upper surface of the insulating layer 350 are planarized so that their heights match or approximately match, and an insulating layer 359 is provided to cover them.
  • the insulating layer 359 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the transistor 320A.
  • an insulating film similar to the above-described insulating layer 352 can be used as the insulating layer 359.
  • the transistor 320A has a structure in which a semiconductor layer in which a channel is formed is sandwiched between two gates.
  • the transistor may be driven by connecting the two gates and supplying them with the same signal.
  • the threshold voltage of the transistor may be controlled by applying a potential for controlling the threshold voltage to one of the two gates and applying a driving potential to the other.
  • a display device 200F shown in FIG. 50 has a structure in which a transistor 310 whose channel is formed in a semiconductor substrate and a transistor 320B which is a vertical channel transistor are stacked.
  • the transistor 310 has a similar configuration to the transistor 310 in the display device 200C.
  • the transistor 320 has the same configuration as the transistor 320 in the display device 200D.
  • FIG. 51 shows an example of a configuration applicable to the pixel section 284 in FIG. 41 and the like.
  • One embodiment of the present invention is a display device including a light-emitting element (also referred to as a light-emitting device).
  • a display device has two or more pixels that emit light of different colors. Each pixel has a light emitting element. Each light emitting element has a pair of electrodes and an EL layer between them.
  • the light emitting device is preferably an organic EL device (organic electroluminescent device). Two or more light emitting elements that emit different colors each have an EL layer containing a different light emitting material.
  • a full-color display device can be realized by having three types of light emitting elements that each emit red (R), green (G), or blue (B) light.
  • each layer containing at least a light-emitting material (light-emitting layer) into an island shape.
  • a method is known in which an island-shaped organic film is formed by a vapor deposition method using a shadow mask such as a metal mask.
  • a shadow mask such as a metal mask.
  • island-like organic Since the shape and position of the film deviate from the design, it is difficult to achieve high definition and high aperture ratio of the display device. Also, during vapor deposition, the outline of the layer may become blurred and the thickness at the edges may become thinner.
  • the thickness of the island-shaped light emitting layer may vary depending on the location.
  • the manufacturing yield will be low due to low dimensional accuracy of the metal mask and deformation due to heat or the like. Therefore, measures have been taken to artificially increase the definition (also called pixel density) by adopting special pixel arrangement methods such as pen tile arrangement.
  • the term “island-like” refers to a state in which two or more layers made of the same material and formed in the same process are physically separated.
  • an island-shaped light emitting layer indicates that the light emitting layer and an adjacent light emitting layer are physically separated.
  • an EL layer is processed into a fine pattern by photolithography without using a shadow mask such as a fine metal mask (FMM).
  • FMM fine metal mask
  • the EL layers can be formed separately, it is possible to realize a display device that is extremely vivid, has high contrast, and has high display quality.
  • the EL layer may be processed into a fine pattern using both a metal mask and photolithography.
  • part or all of the EL layer can be physically divided. Thereby, it is possible to suppress leakage current between the light emitting elements via a layer commonly used between adjacent light emitting elements (also referred to as a common layer). Thereby, crosstalk caused by unintended light emission can be prevented, and a display device with extremely high contrast can be realized. In particular, a display device with high current efficiency at low brightness can be realized.
  • One embodiment of the present invention can also be a display device that combines a light-emitting element that emits white light and a color filter.
  • light-emitting elements having the same configuration can be applied to the light-emitting elements provided in pixels (sub-pixels) that emit light of different colors, and all the layers can be made into a common layer.
  • part or all of each EL layer may be divided by photolithography.
  • leakage current through the common layer is suppressed, and a display device with high contrast can be realized.
  • devices with a tandem structure in which multiple light-emitting layers are laminated via a highly conductive intermediate layer leakage current through the intermediate layer can be effectively prevented, resulting in high brightness and high definition. It is possible to realize a display device having both high contrast and high contrast.
  • an insulating layer that covers at least the side surfaces of the island-shaped light emitting layer.
  • the insulating layer may cover a part of the upper surface of the island-shaped EL layer.
  • the insulating layer it is preferable to use a material that has barrier properties against water and oxygen. For example, an inorganic insulating film that does not easily diffuse water or oxygen can be used. Thereby, deterioration of the EL layer can be suppressed and a highly reliable display device can be realized.
  • a phenomenon occurs in which the common electrode is divided by the step at the end of the EL layer (also called step breakage), and the common electrode on the EL layer may become insulated. Therefore, it is preferable to use a structure in which a local step between two adjacent light emitting elements is filled with a resin layer that functions as a planarization film (also referred to as LFP: local filling planarization).
  • LFP local filling planarization
  • FIG. 51A shows a schematic top view of a display device 200 according to one embodiment of the present invention.
  • the display device 200 includes, on the substrate 101, a plurality of light emitting elements 130R that exhibit red color, a plurality of light emitting elements 130G that exhibit green color, and a plurality of light emitting elements 130B that exhibit blue color.
  • the symbols R, G, and B are attached within the light emitting region of each light emitting element.
  • the light emitting elements 130R, 130G, and 130B are each arranged in a matrix.
  • FIG. 51A shows a so-called stripe arrangement in which light emitting elements of the same color are arranged in one direction.
  • the arrangement method of the light emitting elements is not limited to this, and an arrangement method such as an S stripe arrangement, a delta arrangement, a Bayer arrangement, a zigzag arrangement, etc. may be applied, and a pentile arrangement, a diamond arrangement, etc. may also be used.
  • FIG. 51A shows a connection electrode 111C that is electrically connected to the common electrode 135.
  • the connection electrode 111C is given a potential (for example, an anode potential or a cathode potential) to be supplied to the common electrode 135.
  • the connection electrode 111C is provided outside the display area where the light emitting elements 130R and the like are arranged.
  • connection electrode 111C can be provided along the outer periphery of the display area. For example, it may be provided along one side of the outer periphery of the display area, or may be provided over two or more sides of the outer periphery of the display area. That is, when the top surface shape of the display area is a rectangle, the top surface shape of the connection electrode 111C can be a strip shape (rectangle), an L shape, a U shape (square bracket shape), or a square shape. .
  • FIG. 51B and 51C are schematic cross-sectional views corresponding to the dashed-dotted line A1-A2 and the dashed-dotted line A3-A4 in FIG. 51A, respectively.
  • FIG. 51B shows a schematic cross-sectional view of the light-emitting element 130R, the light-emitting element 130G, and the light-emitting element 130B, and FIG. ing.
  • the light emitting element 130R includes a pixel electrode 111R, a layer 133R, a common layer 134, and a common electrode 135.
  • the light emitting element 130G includes a pixel electrode 111G, a layer 133G, a common layer 134, and a common electrode 135.
  • the light emitting element 130B includes a pixel electrode 111B, a layer 133B, a common layer 134, and a common electrode 135.
  • the layer 133 and the common layer 134 can each independently have one or more of an electron injection layer, an electron transport layer, a hole injection layer, and a hole transport layer.
  • the layer 133 can have a stacked structure of a hole injection layer, a hole transport layer, a light emitting layer, and an electron transport layer from the pixel electrode 111 side, and the common layer 134 can have an electron injection layer.
  • a protective layer 131 is provided on the common electrode 135, covering the light emitting element 130R, the light emitting element 130G, and the light emitting element 130B.
  • the protective layer 131 has a function of preventing impurities such as water from diffusing into each light emitting element from above.
  • the end of the pixel electrode 111 has a tapered shape.
  • the layer 133 provided along the end of the pixel electrode 111 can also have a tapered shape.
  • the coverage of the layer 133 provided over the end of the pixel electrode 111 can be improved.
  • the side surfaces of the pixel electrodes 111 be tapered because foreign matter (for example, also referred to as dust or particles) during the manufacturing process can be easily removed by processing such as cleaning.
  • the layer 133 is processed into an island shape by photolithography. Therefore, the layer 133 may have a shape in which the angle formed between the top surface and the side surface is close to 90 degrees at the end portion thereof.
  • organic films formed using FMM (Fine Metal Mask) etc. tend to gradually become thinner as they get closer to the edges. As a result, the top surface and side surfaces may be difficult to distinguish.
  • An insulating layer 125, an insulating layer 127, and sacrificial layers are provided between two adjacent light emitting elements.
  • each layer 133 Between two adjacent light emitting elements, the side surfaces of each layer 133 are provided opposite to each other with the insulating layer 127 interposed therebetween.
  • the insulating layer 127 is located between two adjacent light emitting elements, and is provided so as to fill the ends of each layer 133 and the region between the two layers 133.
  • the insulating layer 127 has a smooth convex upper surface shape, and a common layer 134 and a common electrode 135 are provided to cover the upper surface of the insulating layer 127.
  • the insulating layer 125 is provided in contact with the side surface of the layer 133. Further, the insulating layer 125 is provided to cover the upper end portion of the layer 133. Further, a portion of the insulating layer 125 is provided in contact with the upper surface of the substrate 101.
  • the insulating layer 125 is located between the insulating layer 127 and the layer 133 and functions as a protective film to prevent the insulating layer 127 from coming into contact with the layer 133.
  • FIG. 51C shows a connection portion 140 where the connection electrode 111C and the common electrode 135 are electrically connected.
  • the connection portion 140 openings are provided in the insulating layer 125 and the insulating layer 127 above the connection electrode 111C. In the opening, the connection electrode 111C and the common electrode 135 are electrically connected.
  • FIG. 51C shows a connection portion 140 where the connection electrode 111C and the common electrode 135 are electrically connected
  • the common electrode 135 may be provided on the connection electrode 111C via the common layer 134. good.
  • the electrical resistivity of the material used for the common layer 134 is sufficiently low and the thickness can be made thin, so that the common layer 134 is located at the connection portion 140. In most cases, no problems occur. This allows the common electrode 135 and the common layer 134 to be formed using the same shielding mask, thereby reducing manufacturing costs.
  • This embodiment mode can be implemented by appropriately combining at least a part of it with other embodiment modes described in this specification.
  • FIG. 52 is a block diagram illustrating the display device 200.
  • the display device 200 includes a display section 435, a first drive circuit section 431, and a second drive circuit section 432.
  • the display section 435 has a plurality of pixels 230 arranged in a matrix of m rows (m is an integer of 1 or more) and n columns (n is an integer of 1 or more). Further, the plurality of pixels 230 can function as sub-pixels corresponding to different colors, for example. For example, the plurality of pixels 230 are classified into a pixel 230a, a pixel 230b, and a pixel 230c shown in FIG. 56A, which will be described later.
  • the display section 435 corresponds to, for example, the display section 168 in FIG. 24, and the pixel 230a, pixel 230b, pixel 230c, and pixel 440 correspond to, for example, the subpixel 11R, subpixel 11G, subpixel 11B, and pixel 210 in FIG. 24, respectively. corresponds to
  • the display section 435 corresponds to, for example, the display section 281 in FIG. 41, and the pixel 230a, pixel 230b, pixel 230c, and pixel 440 are, for example, the sub-pixel 11R, sub-pixel 11G, sub-pixel 11B, and sub-pixel 11B in FIG. It corresponds to pixel 284a.
  • the pixel 230 in the 1st row and nth column is shown as pixel 230[1,n]
  • the pixel 230 in the mth row and 1st column is shown as pixel 230[m,1]
  • the pixel 230 in the mth row and nth column is shown as pixel 230[1,n].
  • an arbitrary pixel 230 included in the display section 435 may be referred to as pixel 230[r,s].
  • r is an integer of 1 or more and m or less
  • s is an integer of 1 or more and n or less.
  • the circuit included in the first drive circuit section 431 functions as, for example, a scanning line drive circuit.
  • the circuit included in the second drive circuit section 432 functions as, for example, a signal line drive circuit. Note that some kind of circuit may be provided at a position facing the first drive circuit section 431 with the display section 435 in between. Some kind of circuit may be provided at a position facing the second drive circuit section 432 with the display section 435 in between. Note that the circuits included in the first drive circuit section 431 and the second drive circuit section 432 are collectively referred to as a peripheral drive circuit 433.
  • peripheral drive circuit 433 various circuits such as a shift register circuit, a level shifter circuit, an inverter circuit, a latch circuit, an analog switch circuit, a multiplexer circuit, a demultiplexer circuit, a logic circuit, etc. can be used.
  • the transistor 100, the transistor 100B, the transistor 100A, and the like according to one embodiment of the present invention can be used for the peripheral driver circuit 433.
  • the transistor included in the peripheral driver circuit and the transistor included in the pixel 230 may be formed in the same process.
  • the display device 200 is provided with m wires 436, each of which is arranged substantially in parallel, and whose potential is controlled by a circuit included in the first drive circuit section 431, Further, it includes n wirings 437 whose potentials are controlled by a circuit included in the second drive circuit section 432.
  • FIG. 52 shows an example in which a wiring 436 and a wiring 437 are connected to the pixel 230.
  • the wiring 436 and the wiring 437 are just an example, and the wiring connected to the pixel 230 is not limited to the wiring 436 and the wiring 437.
  • the pixel 230 includes a pixel circuit 51 (pixel circuit 51C, pixel circuit 51D, pixel circuit 51G, pixel circuit 51H, or pixel circuit 51J) and a light emitting element 61.
  • a light-emitting element (also referred to as a light-emitting device) described in this embodiment mode and the like refers to a self-emissive display element such as an organic EL element (also referred to as an organic light emitting diode (OLED)).
  • OLED organic light emitting diode
  • the light emitting element electrically connected to the pixel circuit can be a self-emitting type light emitting element such as an LED (Light Emitting Diode), a micro LED, a QLED (Quantum-dot Light Emitting Diode), or a semiconductor laser. It is.
  • a pixel circuit 51C shown in FIG. 53A is a 2Tr1C type pixel circuit including a transistor 52A, a transistor 52B, and a capacitor 53.
  • One of the source and drain of the transistor 52A is electrically connected to the wiring SL, and the gate of the transistor 52A is electrically connected to the wiring GL.
  • One of the source and drain of the transistor 52A is electrically connected to the gate of the transistor 52B and one terminal of the capacitor 53.
  • One of the source and drain of the transistor 52B is electrically connected to the wiring ANO.
  • the other of the source and drain of transistor 52B is electrically connected to the other terminal of capacitor 53 and the anode of light emitting element 61.
  • the cathode of the light emitting element 61 is electrically connected to the wiring VCOM.
  • a region to which the other of the source or drain of transistor 52A, the gate of transistor 52B, and one terminal of capacitor 53 are electrically connected functions as node ND.
  • the wiring GL corresponds to the wiring 436
  • the wiring SL corresponds to the wiring 437.
  • the wiring VCOM is a wiring that provides a potential for supplying current to the light emitting element 61.
  • the transistor 52A has a function of controlling the conducting state or non-conducting state between the wiring SL and the gate of the transistor 52B based on the potential of the wiring GL. For example, VDD is supplied to the wiring ANO, and VSS is supplied to the wiring VCOM.
  • an image signal is supplied from the wiring SL to the node ND. Thereafter, by turning off the transistor 52A, the image signal is held at the node ND.
  • a transistor with low off-state current it is preferable to use a transistor with low off-state current as the transistor 52A.
  • an OS transistor it is preferable to use an OS transistor as the transistor 52A.
  • the transistor 52B has a function of controlling the amount of current flowing through the light emitting element 61.
  • Capacitor 53 has a function of holding the gate potential of transistor 52B. The intensity of light emitted by the light emitting element 61 is controlled according to the image signal supplied to the gate (node ND) of the transistor 52B.
  • the transistor 52B has a back gate.
  • the back gate of transistor 52B is electrically connected to the other of the source and drain of transistor 52B.
  • the transistor 100 described in the previous embodiment can be used as at least one of the transistor 52A and the transistor 52B.
  • the transistor 100A described in the previous embodiment can be used as at least one of the transistor 52A and the transistor 52B.
  • the transistor 100 or the transistor 100A described in the previous embodiment can be used as the transistor 52B, and the transistor 100B described in the previous embodiment can be used as the transistor 52A.
  • the transistor 100 or the transistor 100A as the transistor 52B the number of gradations in the display portion of the display device can be increased. Furthermore, the luminance of light emitted by the display device can be stabilized. Furthermore, the reliability of the display device can be improved. Further, by using the transistor 100B as the transistor 52A, the operating speed of the display device can be increased. Furthermore, the display quality of the display device can be improved.
  • a pixel circuit 51D shown in FIG. 53B is a 3Tr1C type pixel circuit including a transistor 52A, a transistor 52B, a transistor 52C, and a capacitor 53.
  • a pixel circuit 51D shown in FIG. 53B has a configuration in which a transistor 52C is added to the pixel circuit 51C shown in FIG. 53A.
  • One of the source and drain of transistor 52C is electrically connected to the other source and drain of transistor 52B.
  • the other of the source and drain of the transistor 52C is electrically connected to the wiring V0.
  • a reference potential is supplied to the wiring V0.
  • the transistor 52C has a function of controlling the conducting state or non-conducting state between the other of the source or drain of the transistor 52B and the wiring V0 based on the potential of the wiring GL.
  • the wiring V0 is a wiring for applying a reference potential.
  • variations in the gate-source potential of the transistor 52B can be suppressed by the reference potential of the wiring V0 applied via the transistor 52C.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 52B or the current flowing through the light emitting element 61 to the outside.
  • the current output to the wiring V0 is converted into a voltage by a source follower circuit or the like, and can be output to the outside. Alternatively, it can be converted into a digital signal by an A-D converter or the like and output to the outside.
  • the transistor 52B has a back gate.
  • the back gate of transistor 52B is electrically connected to the other of the source and drain of transistor 52B.
  • the transistor 100 described in the previous embodiment can be used as at least one of the transistors 52A, 52B, and 52C.
  • the transistor 100A described in the previous embodiment can be used as at least one of the transistors 52A, 52B, and 52C.
  • the transistor 100 or the transistor 100A described in the previous embodiment can be used as the transistor 52B, and the transistor 100B described in the previous embodiment can be used as the transistor 52A and the transistor 52C.
  • a pixel circuit 51G shown in FIG. 54A has a configuration in which a transistor 52D is added to the pixel circuit 51D shown in FIG. 53B.
  • a pixel circuit 51G shown in FIG. 54A is a 4Tr1C type pixel circuit including a transistor 52A, a transistor 52B, a transistor 52C, a transistor 52D, and a capacitor 53.
  • One of the source and drain of the transistor 52D is electrically connected to the node ND, and the other is electrically connected to the wiring V0. Further, the transistor 52D has a back gate.
  • a wiring GL1, a wiring GL2, and a wiring GL3 are electrically connected to the pixel circuit 51G.
  • the wiring GL1 is electrically connected to the gate of the transistor 52A
  • the wiring GL2 is electrically connected to the gate of the transistor 52C
  • the wiring GL3 is electrically connected to the gate of the transistor 52D.
  • the wiring GL1, the wiring GL2, and the wiring GL3 may be collectively referred to as the wiring GL. Therefore, the number of wiring GL is not limited to one, but may be multiple.
  • the source and gate of the transistor 52B are at the same potential, and the transistor 52B can be made non-conductive. Thereby, the current flowing through the light emitting element 61 can be forcibly cut off.
  • Such a pixel circuit is suitable when using a display method in which display periods and light-off periods are provided alternately.
  • a pixel circuit 51H shown in FIG. 54B is an example in which a capacitor 53A is added to the pixel circuit 51G.
  • the capacitor 53A functions as a holding capacitor.
  • a pixel circuit 51G shown in FIG. 54A is a 4Tr1C type pixel circuit.
  • the pixel circuit 51H shown in FIG. 54B is a 4Tr2C type pixel circuit.
  • the transistor 100 described in the previous embodiment can be used as at least one of the transistor 52A, the transistor 52B, the transistor 52C, and the transistor 52D.
  • the transistor 100A described in the previous embodiment can be used as at least one of the transistor 52A, the transistor 52B, the transistor 52C, and the transistor 52D.
  • the transistor 52B has a back gate.
  • the back gate of transistor 52B is electrically connected to the other of the source and drain of transistor 52B.
  • the transistor 100 or the transistor 100A described in the previous embodiment can be used as the transistor 52B.
  • the transistor 100B described in the previous embodiment can be used as the transistor 52A, the transistor 52C, and the transistor 52D.
  • a pixel circuit 51J shown in FIG. 55 is a 6Tr1C type pixel circuit including a transistor 52A, a transistor 52B, a transistor 52C, a transistor 52D, a transistor 52E, a transistor 52F, and a capacitor 53.
  • Transistors 52A to 52F have back gates.
  • One of the source and drain of the transistor 52A is electrically connected to the wiring SL, and the gate of the transistor 52A is electrically connected to the wiring GL2.
  • One of the source and drain of the transistor 52D is electrically connected to the wiring ANO, and the gate of the transistor 52D is electrically connected to the wiring GL1.
  • the other one of the source and drain of transistor 52D is electrically connected to one of the source and drain of transistor 52B.
  • the other of the source or drain of transistor 52B is electrically connected to the other of the source or drain of transistor 52A and one of the source or drain of transistor 52F.
  • the gate of the transistor 52F is electrically connected to the wiring GL3.
  • One of the source or drain of transistor 52E is electrically connected to the other source or drain of transistor 52D and one of the source or drain of transistor 52B.
  • the other of the source and drain of transistor 52E is electrically connected to the gate of transistor 52B and one terminal of capacitor 53.
  • the other terminal of the capacitor 53 is electrically connected to the other of the source or drain of the transistor 52F, the anode of the light emitting element 61, and one of the source or drain of the transistor 52C.
  • the gate of transistor 52E and the gate of transistor 52C are electrically connected to wiring GL4.
  • the other of the source and drain of the transistor 52C is electrically connected to the wiring V0.
  • a region to which the other of the source or drain of transistor 52E, the gate of transistor 52B, and one terminal of capacitor 53 are electrically connected functions as node ND.
  • transistor 52B has a back gate.
  • the back gate of transistor 52B is electrically connected to the other of the source and drain of transistor 52A.
  • the transistor 100 described in the previous embodiment can be used as at least one of the transistors 52A, 52B, 52C, 52D, 52E, and 52F.
  • the transistor 100A described in the previous embodiment can be used as at least one of the transistors 52A, 52B, 52C, 52D, 52E, and 52F.
  • the transistor 100 or the transistor 100A described in the previous embodiment can be used as the transistor 52B.
  • the transistor 100B described in the previous embodiment can be used as the transistor 52A, the transistor 52C, the transistor 52D, the transistor 52E, and the transistor 52F.
  • the transistor 100 or the transistor 100A may be used as the transistor 52D, the transistor 52F, or the like.
  • the definition of the display device can be improved.
  • the definition is 1000 ppi or more, preferably 2000 ppi or more, more preferably 3000 ppi or more, still more preferably 4000 ppi or more, even more preferably 5000 ppi or more, still more preferably 6000 ppi or more, and 10000 ppi or less, 9000 ppi or less, or 8000 ppi or less.
  • a certain display device can be realized.
  • the number of pixels of the display device can be increased (resolution can be increased). For example, HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K2K (3840 x 2160 pixels), or 8K4K ( It is possible to realize a display device with extremely high resolution (pixel count: 7680 x 4320).
  • the display quality of the display device can be improved.
  • the aperture ratio of the pixel can be increased.
  • a pixel with a high aperture ratio can achieve light emission with the same brightness as a pixel with a low aperture ratio, but with a lower current density than the pixel with a low aperture ratio. Therefore, the reliability of the display device can be improved.
  • FIG. 51A A pixel layout different from that in FIG. 51A will be mainly described using FIGS. 56A to 56G and FIGS. 57A to 57K.
  • the arrangement of subpixels There are no particular limitations on the arrangement of subpixels, and various pixel layouts can be applied. Examples of the sub-pixel arrangement include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
  • top surface shape of the subpixel shown in FIGS. 51A, 56A to 56G, and 57A to 57K corresponds to the top surface shape of the light emitting region.
  • top surface shape of the subpixel includes, for example, polygons such as triangles, quadrilaterals (including rectangles and squares), and pentagons, shapes with rounded corners of these polygons, ellipses, and circles.
  • the pixel circuit 51 included in the subpixel (pixel 230) may be placed overlapping the light emitting region or may be placed outside the light emitting region.
  • Pixel 440 shown in FIG. 56A is composed of three types of subpixels: pixel 230a, pixel 230b, and pixel 230c.
  • the pixels 440 shown in FIG. 56B include a pixel 230a having a top surface shape of a substantially triangular or trapezoid with rounded corners, a pixel 230b having a top surface shape of a substantially triangular or trapezoidal shape with rounded corners, and a pixel 230b having a top surface shape of a substantially triangular or substantially trapezoidal shape with rounded corners, and a pixel 230b having a top surface shape of a substantially triangular or substantially trapezoidal shape with rounded corners.
  • the pixel 230b has a larger light emitting area than the pixel 230a. In this way, the shape and size of each subpixel can be determined independently. For example, a subpixel having a more reliable light emitting device can be made smaller in size.
  • FIG. 56C shows an example in which a pixel 440A having a pixel 230a and a pixel 230b and a pixel 440B having a pixel 230b and a pixel 230c are arranged alternately.
  • Pixel 440A has two subpixels (pixel 230a and pixel 230b) in the upper row (first row), and one subpixel (pixel 230c) in the lower row (second row).
  • Pixel 440B has one subpixel (pixel 230c) in the top row (first row) and two subpixels (pixel 230a and pixel 230b) in the bottom row (second row).
  • FIG. 56D shows an example in which each subpixel has a substantially rectangular top surface shape with rounded corners
  • FIG. 56E shows an example in which each subpixel has a circular top surface shape
  • FIG. 56F shows an example in which each subpixel , is an example having a substantially hexagonal upper surface shape with rounded corners.
  • each sub-pixel is arranged inside a hexagonal region that is most densely arranged.
  • Each subpixel is arranged so as to be surrounded by six subpixels when focusing on that one subpixel. Further, sub-pixels exhibiting the same color of light are provided so as not to be adjacent to each other. For example, when focusing on the pixel 230a, three pixels 230b and three pixels 230c are arranged so as to surround the pixel 230a, and the respective sub-pixels are provided so as to be arranged alternately.
  • FIG. 56G is an example in which subpixels of each color are arranged in a zigzag pattern. Specifically, when viewed from above, the positions of the upper sides of two sub-pixels (for example, pixel 230a and pixel 230b, or pixel 230b and pixel 230c) aligned in the column direction are shifted.
  • two sub-pixels for example, pixel 230a and pixel 230b, or pixel 230b and pixel 230c
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel B that emits blue light. It is preferable that Note that the configuration of the subpixels is not limited to this, and the colors exhibited by the subpixels and the order in which they are arranged can be determined as appropriate.
  • the pixel 230b may be a subpixel R that emits red light
  • the pixel 230a may be a subpixel G that emits green light.
  • the top surface shape of a subpixel may be a polygon with rounded corners, an ellipse, or a circle.
  • the resist film formed on the EL layer needs to be cured at a temperature lower than the heat resistance temperature of the EL layer. Therefore, depending on the heat resistance temperature of the material of the EL layer and the curing temperature of the resist material, curing of the resist film may be insufficient.
  • a resist film that is insufficiently cured may take a shape that deviates from the desired shape during processing.
  • the top surface shape of the EL layer may be a polygon with rounded corners, an ellipse, or a circle. For example, when attempting to form a resist mask with a square top surface shape, a resist mask with a circular top surface shape is formed, and the top surface shape of the EL layer may become circular.
  • a technique (Optical Proximity Correction) technique is used to correct the mask pattern in advance so that the design pattern and the transferred pattern match. ) may be used. Specifically, in the OPC technique, a correction pattern is added to a corner of a figure on a mask pattern.
  • a pixel can have a configuration including four types of subpixels.
  • a stripe arrangement is applied to the pixels 440 shown in FIGS. 57A to 57C.
  • FIG. 57A is an example in which each subpixel has a rectangular top surface shape
  • FIG. 57B is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected
  • FIG. 57C is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected. This is an example in which the subpixel has an elliptical top surface shape.
  • a matrix arrangement is applied to the pixels 440 shown in FIGS. 57D to 57F.
  • FIG. 57D shows an example in which each subpixel has a square top shape
  • FIG. 57E shows an example in which each subpixel has a substantially square top shape with rounded corners
  • FIG. 57F shows an example in which each subpixel has a square top shape with rounded corners.
  • 57G and 57H show an example in which one pixel 440 is composed of subpixels arranged in two rows and three columns.
  • the pixel 440 shown in FIG. 57G has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row) within the pixel 440, and in the lower row (second row), It has one subpixel (pixel 230d).
  • the pixel 440 has the pixel 230a in the left column (first column), the pixel 230b in the center column (second column), and the pixel 230c in the right column (third column). Furthermore, pixels 230d are provided over these three columns.
  • the pixel 440 shown in FIG. 57H has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row), and three sub-pixels 230d in the lower row (second row). has.
  • the pixel 440 has a pixel 230a and a pixel 230d in the left column (first column) within the pixel 440, a pixel 230b and a pixel 230d in the center column (second column), and a pixel 230b and a pixel 230d in the center column (second column).
  • a column (third column) has a pixel 230c and a pixel 230d.
  • FIG. 57H by arranging the subpixels in the upper and lower rows in the same manner, it is possible to efficiently remove dust and the like that may occur during the manufacturing process. Therefore, a display device with high display quality can be provided.
  • FIG. 57I shows an example in which one pixel 440 is composed of subpixels arranged in three rows and two columns.
  • the pixel 440 shown in FIG. 57I has a pixel 230a in the upper row (first row) within the pixel 440, has a pixel 230b in the middle row (second row), and has a pixel 230b in the middle row (second row). It has a pixel 230c across the eyes, and has one subpixel (pixel 230d) in the lower row (third row).
  • the pixel 440 has a pixel 230a and a pixel 230b in the left column (first column) within the pixel 440, a pixel 230c in the right column (second column), and It has pixels 230d across the columns.
  • Pixel 440 shown in FIGS. 57A to 57I is composed of four subpixels: pixel 230a, pixel 230b, pixel 230c, and pixel 230d.
  • the pixel 230a, the pixel 230b, the pixel 230c, and the pixel 230d can each include a light emitting device that emits light of a different color.
  • the pixel 230a, pixel 230b, pixel 230c, and pixel 230d are subpixels of four colors R, G, B, and white (W), subpixels of four colors R, G, B, and Y, or R, G , B, and infrared light (IR) subpixels.
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel that emits blue light.
  • B and the pixel 230d may be a sub-pixel W that emits white light, a sub-pixel Y that emits yellow light, or a sub-pixel IR that emits near-infrared light.
  • the layout of R, G, and B becomes a stripe arrangement, so that display quality can be improved.
  • the layout of R, G, and B is a so-called S stripe arrangement, so that display quality can be improved.
  • the pixel 440 may include a subpixel having a light receiving element (also referred to as a light receiving device).
  • any one of pixels 230a to 230d may be a subpixel having a light receiving device.
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel that emits blue light.
  • B and the pixel 230d may be a subpixel S having a light receiving device.
  • the layout of R, G, and B becomes a stripe arrangement, so that display quality can be improved.
  • the layout of R, G, and B is a so-called S stripe arrangement, so that display quality can be improved.
  • the wavelength of light detected by the subpixel S having the light receiving device is not particularly limited.
  • the subpixel S can be configured to detect one or both of visible light and infrared light.
  • one pixel 440 may have five types of subpixels.
  • FIG. 57J shows an example in which one pixel 440 is composed of subpixels arranged in two rows and three columns.
  • the pixel 440 shown in FIG. 57J has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row) within the pixel 440, and in the lower row (second row), It has two subpixels (pixel 230d and pixel 230e).
  • the pixel 440 has pixels 230a and 230d in the left column (first column), pixel 230b in the center column (second column), and pixel 230b in the right column (third column).
  • a pixel 230c is provided in the second column (column), and a pixel 230e is further provided from the second column to the third column.
  • FIG. 57K shows an example in which one pixel 440 is composed of subpixels arranged in three rows and two columns.
  • the pixel 440 shown in FIG. 57K has a pixel 230a in the upper row (first row) within the pixel 440, a pixel 230b in the middle row (second row), and the second row from the first row. It has a pixel 230c across the eyes, and has two sub-pixels (pixel 230d, pixel 230e) in the lower row (third row).
  • the pixel 440 has pixels 230a, 230b, and 230d in the left column (first column), and has pixels 230c and 230e in the right column (second column).
  • pixel 230a is a subpixel R that emits red light
  • pixel 230b is a subpixel G that emits green light
  • pixel 230c is a subpixel that emits blue light. B is preferable.
  • the sub-pixels have a striped layout, so that display quality can be improved.
  • the subpixel layout is a so-called S stripe arrangement, so that display quality can be improved.
  • a subpixel S having a light receiving device may be applied to at least one of the pixel 230d and the pixel 230e.
  • the structures of the light receiving devices may be different from each other.
  • the wavelength ranges of the light to be detected may be at least partially different.
  • one of the pixels 230d and 230e may have a light receiving device that mainly detects visible light, and the other may have a light receiving device that mainly detects infrared light.
  • one of the pixel 230d and the pixel 230e has a subpixel S having a light receiving device, and the other has a light emitting device that can be used as a light source.
  • Sub-pixels may also be applied.
  • one of the pixels 230d and 230e may be a subpixel IR that emits infrared light, and the other may be a subpixel S that has a light receiving device that detects infrared light.
  • the subpixel IR is used as a light source, and the subpixel IR is displayed in the subpixel S.
  • the reflected light of the emitted infrared light can be detected.
  • various subpixel (pixel 230) layouts can be applied to the pixel 440. Further, a configuration in which the pixel 440 includes both a light emitting device and a light receiving device may be applied. Even in this case, various layouts can be applied.
  • FIG. 58 shows a configuration example of the sequential circuit 10.
  • the sequential circuit 10 includes a circuit 11 and a circuit 12.
  • the circuit 11 and the circuit 12 are electrically connected via wiring 15a and wiring 15b.
  • a sequential circuit can be used as part of a drive circuit of a display device.
  • it can be suitably used as a part of a scanning line drive circuit (also referred to as a gate driver circuit) of a display device.
  • the circuit 12 has a function of outputting a first signal to the wiring 15a and a second signal to the wiring 15b, respectively, according to the potential of the signal LIN and the potential of the signal RIN.
  • the second signal is a signal obtained by inverting the first signal. That is, when the first signal and the second signal are signals having two types of potential, high potential and low potential, respectively, when a high potential is output from the circuit 12 to the wiring 15a, a low potential is output to the wiring 15b. When a low potential is output to the wiring 15a, a high potential is output to the wiring 15b.
  • the circuit 11 includes a transistor 21, a transistor 22, and a capacitor C1.
  • the transistor 21 and the transistor 22 are n-channel transistors.
  • a metal oxide exhibiting semiconductor characteristics (hereinafter also referred to as an oxide semiconductor) can be suitably used as a semiconductor in which a channel is formed.
  • the material is not limited to an oxide semiconductor, and semiconductors such as silicon (monocrystalline silicon, polycrystalline silicon, or amorphous silicon) or germanium may be used, or a compound semiconductor may be used.
  • the transistor of one embodiment of the present invention can be suitably used as the transistor 21 and the transistor 22.
  • the transistor 100 described in the previous embodiment can be used as at least one of the transistor 21 and the transistor 22.
  • the transistor 100A described in the previous embodiment can be used as at least one of the transistor 21 and the transistor 22.
  • the transistor 100 or the transistor 100A described in the previous embodiment can be suitably used as the transistor 21.
  • the transistor 100B described in the previous embodiment can be suitably used as the transistor 22.
  • the transistor 21 has a pair of gates (hereinafter referred to as a first gate and a second gate).
  • the transistor 21 has a first gate electrically connected to the wiring 15b, and a second gate electrically connected to one of its own source and drain and the wiring to which the potential VSS (also referred to as the first potential) is applied.
  • the other of the source and drain is electrically connected to one of the source and drain of the transistor 22 .
  • the gate of the transistor 22 is electrically connected to the wiring 15a, and the other of the source and drain is electrically connected to the wiring to which the signal CLK is applied.
  • the capacitor C1 has a pair of electrodes, one of which is electrically connected to one of the source and drain of the transistor 22 and the other of the source and drain of the transistor 21, and the other is electrically connected to the gate of the transistor 22 and the wiring 15a. connected. Further, the other of the source and drain of the transistor 21, one of the source and drain of the transistor 22, and one electrode of the capacitor C1 are electrically connected to the output terminal OUT. Note that the output terminal OUT is a part to which an output potential from the circuit 11 is applied, and may be a part of wiring or a part of an electrode.
  • a second potential and a third potential are alternately applied to the other of the source and drain of the transistor 22 as a signal CLK.
  • the second potential can be higher than the potential VSS (for example, the potential VDD).
  • the third potential can be lower than the second potential.
  • Potential VSS can be suitably used as the third potential. Note that a configuration may be adopted in which the potential VDD is applied to the other of the source and drain of the transistor 22 instead of the signal CLK.
  • the output terminal OUT and the gate of the transistor 22 are electrically connected via the capacitor C1, so as the potential of the output terminal OUT increases due to the bootstrap effect, the gate of the transistor 22 increases. Potential increases.
  • the capacitor C1 is not provided, if the same potential (assumed to be potential VDD) is used for the second potential of the signal CLK and the high potential given to the wiring 15a, the potential of the output terminal OUT is , the potential decreases by the threshold voltage of the transistor 22 from the potential VDD.
  • the potential of the gate of the transistor 22 is approximately twice the potential VDD (specifically, approximately twice the difference between the potential VDD and the potential VSS, or the potential VDD and the potential VSS).
  • the potential VDD rises to a potential nearly twice the third potential difference, the potential VDD can be output to the output terminal OUT without being affected by the threshold voltage of the transistor 22. Thereby, the sequential circuit 10 with high output performance can be realized without increasing the types of power supply potentials.
  • the sequential circuit 10 can be used as a drive circuit for a display device.
  • it can be suitably used as a scanning line drive circuit.
  • the duty ratio of the output signal output from the sequential circuit 10 to the output terminal OUT is significantly higher than that of the signal CLK, etc. small.
  • the period in which the transistor 21 is in a conductive state is significantly longer than the period in which it is in a non-conductive state. That is, in the transistor 21, the period in which a high potential is applied to the first gate is significantly longer than the period in which a low potential is applied.
  • the threshold voltage can be suitably prevented from taking a negative value, and the transistor 21 can easily have normally-off characteristics.
  • the transistor 21 has normally-on characteristics, when the voltage between the other gate and the source of the transistor 21 is 0V, a leak current occurs between the source and the drain, and the potential of the output terminal OUT cannot be maintained. Therefore, in order to turn off the transistor 21, it is necessary to apply a potential lower than the potential VSS to the other gate of the transistor 21, and a plurality of power supplies are required.
  • the sequential circuit 10 with high output performance can be realized without increasing the types of power supply potentials.
  • saturation of the transistor 21 can be increased. This facilitates the design of the circuit 11 and allows the circuit 11 to operate stably.
  • the electronic device of this embodiment includes the display device of one embodiment of the present invention in the display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, it can be used in display units of various electronic devices.
  • Examples of electronic devices include television devices, desktop or notebook personal computers, computer monitors, digital signage, large game machines such as pachinko machines, and other electronic devices with relatively large screens, as well as digital devices. Examples include cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound playback devices.
  • the display device of one embodiment of the present invention can improve definition, so it can be suitably used for electronic devices having a relatively small display portion.
  • electronic devices include wristwatch- and bracelet-type information terminals (wearable devices), VR devices such as head-mounted displays, glasses-type AR devices, and MR devices.
  • wearable devices that can be attached to the body.
  • the display device of one embodiment of the present invention includes HD (number of pixels 1280 x 720), FHD (number of pixels 1920 x 1080), WQHD (number of pixels 2560 x 1440), WQXGA (number of pixels 2560 x 1600), and 4K (number of pixels It is preferable to have an extremely high resolution such as 3840 ⁇ 2160) or 8K (pixel count 7680 ⁇ 4320). In particular, it is preferable to set the resolution to 4K, 8K, or higher.
  • the pixel density (definition) in the display device of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, and 3000 ppi or more. More preferably, it is 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage). , power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • the electronic device of this embodiment can have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, etc.
  • FIGS. 59A to 59D An example of a wearable device that can be worn on the head will be described with reference to FIGS. 59A to 59D.
  • These wearable devices have at least one of a function of displaying AR content, a function of displaying VR content, a function of displaying SR content, and a function of displaying MR content.
  • an electronic device has a function of displaying at least one content such as AR, VR, SR, and MR, it becomes possible to enhance the user's immersive feeling.
  • An electronic device 700A shown in FIG. 59A and an electronic device 700B shown in FIG. 59B each include a pair of display panels 751, a pair of casings 721, a communication section (not shown), and a pair of mounting sections 723. It has a control section (not shown), an imaging section (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
  • a display device of one embodiment of the present invention can be applied to the display panel 751. Therefore, an electronic device capable of extremely high definition display can be achieved.
  • the electronic device 700A and the electronic device 700B can each project an image displayed on the display panel 751 onto the display area 756 of the optical member 753. Since the optical member 753 has translucency, the user can see the image displayed in the display area superimposed on the transmitted image visually recognized through the optical member 753. Therefore, the electronic device 700A and the electronic device 700B are each electronic devices capable of AR display.
  • the electronic device 700A and the electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Further, the electronic device 700A and the electronic device 700B are each equipped with an acceleration sensor such as a gyro sensor to detect the direction of the user's head and display an image corresponding to the direction in the display area 756. You can also.
  • an acceleration sensor such as a gyro sensor to detect the direction of the user's head and display an image corresponding to the direction in the display area 756. You can also.
  • the communication unit has a wireless communication device, and can supply video signals and the like through the wireless communication device.
  • a connector to which a cable to which a video signal and a power supply potential are supplied may be connected may be provided.

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Abstract

微細なサイズのトランジスタを有する半導体装置を提供する。第２の導電層は第１の導電層の上面に接する領域を有し、第２の導電層は第１の導電層と重畳する第１の開口を有し、第３の導電層は第２の導電層上に設けられ、第３の導電層は第１の開口と重畳する第２の開口を有し、第１の絶縁層は第２の導電層が有する第１の開口における側壁と接し、半導体層は、第１の導電層の上面、第１の絶縁層の側面、及び第３の導電層の上面と接し、第２の絶縁層は半導体層上に設けられ、第４の導電層は第２の絶縁層上に設けられ、第１の絶縁層は、第１の開口における側壁と、半導体層と、に挟まれる領域を有し、半導体層は、第１の開口における側壁と、第４の導電層に挟まれる領域を有する半導体装置である。

Description

半導体装置及び半導体装置の作製方法
本発明の一態様は、半導体装置、表示装置、表示モジュール、及び電子機器に関する。本発明の一態様は、半導体装置の作製方法、及び表示装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
トランジスタを有する半導体装置は、表示装置及び電子機器に広く適用されており、半導体装置の高集積化、及び高速化が求められている。例えば、高精細な表示装置に半導体装置を適用する場合、高集積の半導体装置が求められる。トランジスタの集積度を高める手段の一つとして、微細なサイズのトランジスタの開発が進められている。
近年、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、または複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）に適用可能な表示装置が求められている。ＶＲ、ＡＲ、ＳＲ、およびＭＲは総称してＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ）とも呼ばれる。ＸＲ向けの表示装置は、現実感、及び没入感を高めるために、精細度の高いこと、及び色再現性の高いことが望まれている。当該表示装置に適用可能なものとして、例えば、液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）デバイス、または発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の発光デバイス（発光素子ともいう）を備える発光装置が挙げられる。
特許文献１には、有機ＥＬデバイス（有機ＥＬ素子ともいう）を用いた、ＶＲ向けの表示装置が開示されている。
国際公開第２０１８／０８７６２５号
本発明の一態様は、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、小型の半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、オン電流の高いトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、電気特性の良好な半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、生産性の高い半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、およびその作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第１の絶縁層と、第２の絶縁層と、を有し、第２の導電層は、第１の導電層の上面に接する領域を有し、第２の導電層は、第１の導電層と重畳する第１の開口を有し、第３の導電層は、第２の導電層上に設けられ、第３の導電層は、第１の開口と重畳する第２の開口を有し、第１の絶縁層は、第２の導電層が有する第１の開口における側壁と接し、半導体層は、第１の導電層の上面、第１の絶縁層の側面、及び第３の導電層の上面と接し、第２の絶縁層は、半導体層上に設けられ、第４の導電層は、第２の絶縁層上に設けられ、第１の絶縁層は、第１の開口における側壁と、半導体層と、に挟まれる領域を有し、半導体層は、第１の開口における側壁と、第４の導電層に挟まれる領域を有する半導体装置である。
また上記構成において、第１の絶縁層は、第３の導電層が有する第２の開口における側壁に接する領域を有することが好ましい。
また上記構成において、第１の導電層は、トランジスタのソース及びドレインの一方として機能し、第３の導電層は、トランジスタのソース及びドレインの他方として機能し、第４の導電層は、トランジスタの第１のゲートとして機能し、第２の導電層は、第１の導電層と電気的に接続されることが好ましい。
または、本発明の一態様は、半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、第２の導電層は、第１の導電層の上面に接する領域を有し、第２の導電層は、第１の導電層と重畳する第１の開口を有し、第１の絶縁層は、第２の導電層上に設けられ、第１の絶縁層は、第１の開口と重畳する第２の開口を有し、第３の導電層は、第１の絶縁層上に設けられ、第３の導電層は、第１の開口と重畳する第３の開口を有し、第２の絶縁層は、第２の導電層が有する第１の開口における側壁、及び、第１の絶縁層が有する第２の開口における側壁と接し、半導体層は、第１の導電層の上面、第２の絶縁層の側面、及び第３の導電層の上面と接し、第３の絶縁層は、半導体層上に設けられ、第４の導電層は、第３の絶縁層上に設けられ、第２の絶縁層は、第１の開口における側壁と、半導体層と、に挟まれる領域を有し、半導体層は、第１の開口における側壁と、第４の導電層に挟まれる領域を有する半導体装置である。
また上記構成において、第２の絶縁層は、第３の導電層が有する第３の開口における側壁に接する領域を有することが好ましい。
また上記構成において、第１の絶縁層は、第１の層と、第１の層上の第２の層と、の積層構造を有し、第１の層及び第２の層の一方は、他方より膜密度が高い領域を有することが好ましい。
また上記構成において、第２の絶縁層は、第３の層と、第４の層と、の積層構造を有し、第３の層は、第４の層より膜密度が高い領域を有し、第３の層は、第１の開口における側壁、及び、第２の開口における側壁と接し、第４の層は、半導体層と接することが好ましい。
また上記構成において、第２の絶縁層は、第３の層と、第４の層と、の積層構造を有し、第３の層は、第４の層より膜密度が高い領域を有し、第３の層は、第１の開口における側壁、第２の開口における側壁、及び、第３の導電層が有する第３の開口における側壁と接し、第４の層は、半導体層と接することが好ましい。
または、本発明の一態様は、第１の導電膜を形成し、第１の導電膜の一部を除去することにより第１の導電層を形成し、第１の導電層の上面に接するように第２の導電膜を形成し、第２の導電膜の一部を除去することにより第２の導電層を形成し、第２の導電層上の第１の絶縁膜を形成し、第１の絶縁膜上の第３の導電膜を形成し、第３の導電膜上にフォトリソグラフィを用いてレジストマスクを形成し、第３の導電膜において、レジストマスクと重畳しない領域をエッチングにより除去して第１の開口を設け、第１の絶縁膜において、レジストマスクと重畳しない領域をエッチングにより除去して第２の開口を設け、第２の導電層において、レジストマスクと重畳しない領域をエッチングにより除去して第３の開口を設けて第１の導電層の上面を露出させ、第３の導電膜の上面と、露出させた第１の導電層の上面と、第３の導電膜に設けられた第１の開口における側壁と、第１の絶縁膜に設けられた第２の開口における側壁と、第２の導電層に設けられた第３の開口における側壁と、を覆うように第２の絶縁膜を形成し、異方性エッチングにより第２の絶縁膜を加工し、第３の開口における側壁を覆う側壁絶縁層を形成する半導体装置の作製方法である。
また上記構成において、側壁絶縁層は、第２の開口における側壁を覆うことが好ましい。
また上記構成において、側壁絶縁層は、第２の開口における側壁と、第１の開口における側壁と、を覆うことが好ましい。
本発明の一態様は、半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、第１の絶縁層は、第１の導電層の上面に接する領域を有し、第１の絶縁層は、第１の導電層と重畳する第１の開口を有し、第２の導電層は、第１の絶縁層の上面に接する領域を有し、第２の導電層は、第１の導電層と重畳する第２の開口を有し、第１の開口と第２の開口は、互いに重なり合い、第２の絶縁層は、第１の絶縁層が有する第１の開口における側壁、及び、第２の導電層が有する第２の開口における側壁と接し、半導体層は、第１の導電層の上面、第２の絶縁層の側面、及び第２の導電層の上面と接し、第３の絶縁層は、半導体層上に設けられ、第３の導電層は、第３の絶縁層上に設けられ、第２の絶縁層は、第２の開口における側壁と、半導体層と、に挟まれる領域を有し、半導体層は、第２の開口における側壁と、第３の導電層に挟まれる領域を有する半導体装置である。
また上記構成において、第２の導電層の上面は、半導体層と接する第１の領域を有し、第２の導電層において第１の領域と重畳する領域の厚さは、第１の絶縁層において第１の領域と重畳する領域の厚さの０．５倍以上５倍以下であることが好ましい。
また上記構成において、第１の絶縁層は、第１の層と、第１の層上の第２の層と、の積層構造を有し、第１の層は、第２の層より膜密度が高い領域を有することが好ましい。
また上記構成において、第２の絶縁層は、第３の層と、第３の層上の第４の層と、の積層構造を有し、第３の層は、第４の層より膜密度が高い領域を有し、第３の層は、第１の開口における側壁、及び、第２の開口における側壁と接し、第４の層は、半導体層と接することが好ましい。
または、本発明の一態様は、第１の導電膜を形成し、第１の導電膜の一部を除去することにより第１の導電層を形成し、第１の導電層の上面に接するように第１の絶縁膜を形成し、第１の絶縁膜の上面に接するように第２の導電膜を形成し、第２の導電膜の一部を除去することにより第２の導電層を形成し、第２の導電層上にフォトリソグラフィを用いてレジストマスクを形成し、第２の導電層において、レジストマスクと重畳しない領域をエッチングにより除去して第１の開口を設け、第１の絶縁膜において、レジストマスクと重畳しない領域をエッチングにより除去して第２の開口を設けて第１の導電層の上面を露出させ、第２の導電層の上面と、露出させた第１の導電層の上面と、第２の導電層に設けられた第１の開口における側壁と、第１の絶縁膜に設けられた第２の開口における側壁と、を覆うように第２の絶縁膜を形成し、異方性エッチングにより第２の絶縁膜を加工し、第１の開口における側壁を覆う側壁絶縁層を形成する半導体装置の作製方法である。
本発明の一態様により、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、小型の半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、オン電流の高いトランジスタを有する半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、電気特性の良好な半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、信頼性の高い半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、生産性の高い半導体装置の作製方法を提供できる。または、本発明の一態様により、新規な半導体装置、およびその作製方法を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、トランジスタの一例を示す上面図である。図１Ｂは、トランジスタの一例を示す断面図である。
図２は、トランジスタの一例を示す断面図である。
図３Ａは、トランジスタの一例を示す上面図である。図３Ｂは、トランジスタの一例を示す断面図である。
図４は、トランジスタの一例を示す断面図である。
図５Ａ及び図５Ｂは、トランジスタの一例を示す斜視図である。
図６Ａ乃至図６Ｃは、トランジスタの一例を示す断面図である。
図７Ａ及び図７Ｂは、トランジスタの一例を示す断面図である。
図８は、半導体装置の一例を示す断面図である。
図９は、半導体装置の一例を示す断面図である。
図１０Ａ乃至図１０Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１１Ａ及び図１１Ｂは、半導体装置の作製方法の一例を示す断面図である。
図１２Ａ及び図１２Ｂは、トランジスタの一例を示す断面図である。
図１３Ａ及び図１３Ｂは、トランジスタの一例を示す断面図である。
図１４Ａは、トランジスタの一例を示す上面図である。図１４Ｂは、トランジスタの一例を示す断面図である。
図１５は、トランジスタの一例を示す断面図である。
図１６Ａ及び図１６Ｂは、トランジスタの一例を示す斜視図である。
図１７Ａ乃至図１７Ｃは、トランジスタの一例を示す断面図である。
図１８は、トランジスタの一例を示す断面図である。
図１９Ａ乃至図１９Ｃは、トランジスタの作製方法の一例を示す断面図である。
図２０Ａ乃至図２０Ｃは、トランジスタの作製方法の一例を示す断面図である。
図２１Ａ及び図２１Ｂは、トランジスタの一例を示す断面図である。
図２２Ａ及び図２２Ｂは、トランジスタの一例を示す断面図である。
図２３Ａ及び図２３Ｂは、トランジスタの一例を示す断面図である。
図２４は、表示装置の一例を示す斜視図である。
図２５は、表示装置の一例を示す断面図である。
図２６は、表示装置の一例を示す断面図である。
図２７は、表示装置の一例を示す断面図である。
図２８は、表示装置の一例を示す断面図である。
図２９は、表示装置の一例を示す断面図である。
図３０は、表示装置の一例を示す断面図である。
図３１は、表示装置の一例を示す断面図である。
図３２は、表示装置の一例を示す断面図である。
図３３は、表示装置の一例を示す断面図である。
図３４は、表示装置の一例を示す断面図である。
図３５は、表示装置の一例を示す断面図である。
図３６は、表示装置の一例を示す断面図である。
図３７は、表示装置の一例を示す断面図である。
図３８は、表示装置の一例を示す断面図である。
図３９は、表示装置の一例を示す断面図である。
図４０Ａ乃至図４０Ｆは、表示装置の作製方法の一例を示す断面図である。
図４１Ａ及び図４１Ｂは、表示装置の構成例を示す図である。
図４２は、表示装置の構成例を示す図である。
図４３は、表示装置の構成例を示す図である。
図４４は、表示装置の構成例を示す図である。
図４５は、表示装置の構成例を示す図である。
図４６は、表示装置の構成例を示す図である。
図４７は、表示装置の構成例を示す図である。
図４８は、表示装置の構成例を示す図である。
図４９は、表示装置の構成例を示す図である。
図５０は、表示装置の構成例を示す図である。
図５１Ａ乃至図５１Ｃは、表示装置の構成例を示す図である。
図５２は表示装置のブロック図である。
図５３Ａおよび図５３Ｂは画素回路の回路図である。
図５４Ａおよび図５４Ｂは画素回路の回路図である。
図５５は画素回路の回路図である。
図５６Ａ乃至図５６Ｇは、画素の一例を示す図である。
図５７Ａ乃至図５７Ｋは、画素の一例を示す図である。
図５８は、順序回路の構成例を示す図である。
図５９Ａ乃至図５９Ｄは、電子機器の一例を示す図である。
図６０Ａ乃至図６０Ｆは、電子機器の一例を示す図である。
図６１Ａ乃至図６１Ｇは、電子機器の一例を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
本明細書等では、発光波長が異なる発光デバイス（発光素子ともいう）で少なくとも発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光デバイスごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、それぞれ、断面形状、または特性などによって明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。
本明細書等において、発光デバイスは、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）が挙げられる。
本明細書等において、受光デバイス（受光素子ともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。
本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）が９０度未満である領域を有すると好ましく、４５度以上９０度未満である領域を有すると好ましく、さらには５０度以上９０度以下である領域を有すると好ましく、さらには５５度以上９０度以下である領域を有すると好ましく、さらには６０度以上９０度以下である領域を有すると好ましく、さらには６０度以上８５度以下である領域を有すると好ましく、さらには６５度以上８５度以下である領域を有すると好ましく、さらには６５度以上８０度以下である領域を有すると好ましく、さらには７０度以上８０度以下である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
本明細書等において、マスク層（犠牲層ともいう）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。
本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断されてしまう現象を示す。
本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
また、本明細書等において、「高さが概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが概略等しい構成を示す。例えば、平坦化処理（代表的にはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理）を行った場合の被処理面は、高さが概略一致する。ただし、平坦化処理を行っても、膜の材料などによって厳密には高さが一致しない場合があるが、本明細書等においては、この場合も「高さが概略一致」しているとする。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタ、及びその作製方法等について説明する。
＜トランジスタの構成例１−１＞
本発明の一態様であるトランジスタについて、説明する。トランジスタ１００の上面図（平面図ともいう）を、図１Ａに示す。図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１Ｂに示し、一点鎖線Ｂ１−Ｂ２における切断面の断面図を図２に示す。トランジスタ１００の構成要素の一部の斜視図を図５Ａに、トランジスタ１００の斜視図を図５Ｂに、それぞれ示す。なお、図１Ａにおいて、トランジスタ１００の構成要素の一部（絶縁層等）を省略している。トランジスタなどの上面図については、以降の図面においても図１Ａと同様に、構成要素の一部を省略する。また、図５においては、分かりやすくするため、絶縁層などの一部の要素を省いている。
トランジスタ１００は、基板１０２上に設けられる。トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１４と、絶縁層１１０ｓと、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
導電層１１４は導電層１１２ａ上に設けられ、導電層１１４と導電層１１２ａは互いに電気的に接続される。導電層１１４は、導電層１１２ａと接することが好ましい。導電層１１４と導電層１１２ａが接する構成とすることにより、導電層１１４と導電層１１２ａの一方のみに電位を与えればよく、電位を与える信号線などを削減することができ、回路の簡略化が可能となる。
絶縁層１１０ｓは、導電層１１４と半導体層１０８の間に位置する領域を有する。
導電層１１４は、絶縁層１１０ｓを介して半導体層１０８と重畳する。導電層１１４は、トランジスタ１００の第２のゲート電極として機能することができる。また、絶縁層１１０ｓは、トランジスタ１００の第２のゲート絶縁層として機能することができる。導電層１１４と導電層１１２ａは電気的に接続されるため、トランジスタ１００において、第２のゲート電極は、ソース電極及びドレイン電極の一方と電気的に接続される。
トランジスタ１００の詳細な構成について、説明する。
基板１０２上に、絶縁層１１５及び導電層１１２ａが設けられ、導電層１１２ａ上に導電層１１４が設けられ、導電層１１２ａ上、絶縁層１１５上及び導電層１１４上に絶縁層１１０ｂが設けられ、絶縁層１１０ｂ上に導電層１１２ｂが設けられる。絶縁層１１０ｂは、導電層１１２ａと導電層１１２ｂに挟まれる領域を有する。導電層１１２ａは、絶縁層１１０ｂを介して導電層１１２ｂと重なる領域を有する。
図１Ｂ及び図２等においては、絶縁層１１０ｂが絶縁層１１０ｂ３と、絶縁層１１０ｂ３上の絶縁層１１０ｂ２と、絶縁層１１０ｂ２上の絶縁層１１０ｂ１との積層構造を有する構成を示している。
図１Ｂ及び図２等において、導電層１１４は、導電層１１２ａと絶縁層１１０ｂに挟まれる領域を有する。導電層１１２ａは例えば、導電層１１４の下面と接する領域を有する。また、絶縁層１１０ｂは例えば、導電層１１４の上面と接する。
導電層１１４、絶縁層１１０ｂ、及び導電層１１２ｂはそれぞれ、開口を有する。それぞれが有する開口は例えば、導電層１１２ａと重畳する領域を有する。
導電層１１２ａ上には、絶縁層１１０ｓが設けられる。絶縁層１１０ｓは、導電層１１４が有する開口１４２における側壁、絶縁層１１０ｂが有する開口（図において領域を示さず）における側壁、及び導電層１１２ｂが有する開口１４３における側壁に沿うように設けられる。図１Ｂ及び図２等においては、導電層１１４が有する開口における側壁、絶縁層１１０ｂが有する開口における側壁、及び導電層１１２ｂが有する開口における側壁がひと続きの側面を形成し、ひと続きの該側面に沿って絶縁層１１０ｓが形成される。絶縁層１１０ｓはサイドウォール、側壁絶縁層、あるいは側壁保護層などと呼ばれることがある。
開口１４２及び開口１４３はそれぞれ、導電層１１２ａと重畳する領域を有する。また、開口１４２と開口１４３は互いに重畳する領域を有する。
半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部（窪みと呼ぶ場合もある）に沿って設けられる。
半導体層１０８は、平面視で絶縁層１１０ｓの側壁１４１より内側となる領域において、導電層１１２ａと重畳する。該領域において半導体層１０８は例えば、導電層１１２ａの上面と接する。
また、半導体層１０８は、平面視で絶縁層１１０ｓの側壁１４１より外側となる領域において、導電層１１２ｂと重畳する。該領域において半導体層１０８は例えば、導電層１１２ｂの上面と接する。
トランジスタ１００は、半導体層１０８の下面がソース電極及びドレイン電極と接することから、ボトムコンタクト（Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
半導体層１０８は、導電層１１２ａの上面に沿うように設けられる領域と、絶縁層１１０ｓの側壁１４１に沿って設けられる領域と、導電層１１２ｂの上面に沿うように設けられる領域と、を有する。
半導体層１０８は、絶縁層１１０ｓを間に挟み、導電層１１４が有する開口１４２における側壁と向かい合う領域を有する。また、該領域において半導体層１０８は、絶縁層１１０ｓの側壁１４１に接することが好ましい。
なお、図１Ｂ及び図２等に示す絶縁層１１０ｂ３、絶縁層１１０ｂ２、絶縁層１１０ｂ１、及び絶縁層１１０ｓの４つの構成要素において、これらの構成要素から選ばれる複数が、ひと続きの層である場合がある。ひと続きの層である複数の構成要素においては例えば、共通の材料が用いられる。また、ひと続きの層である複数の構成要素においては例えば、同じ工程において作製が行われる。
あるいは複数の構成要素が、ひと続きの層として観察される場合がある。例えば、トランジスタ１００の断面を電子顕微鏡で観察する場合において、絶縁層１１０ｂ２と絶縁層１１０ｓがひと続きの層として観察される場合がある。
導電層１１２ａ及び導電層１１２ｂはそれぞれ、積層構造を有してもよい。図１Ｂ等において導電層１１２ａは、導電層１１２ａ＿１と、導電層１１２ａ＿１上の導電層１１２ａ＿２との積層構造を有する。
例えば、半導体層１０８と接する領域を有する導電層１１２ａ＿２に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ａ＿１に抵抗の低い材料を用いることが好ましい。
導電層１１２ａ＿１は絶縁層１１５の開口に埋め込まれ、導電層１１２ａ＿１の上面と絶縁層１１５の上面は平坦化されている。導電層１１２ａ＿２は導電層１１２ａ＿１上及び絶縁層１１５上に位置する。図１Ｂにおいて、絶縁層１１５の上面と導電層１１２ａ＿１の上面が概略一致する構成を有する。
図１Ｂ等において、絶縁層１１５の上面と導電層１１２ａ＿１の上面が概略一致する構成とすることにより、絶縁層１１０ｂ、及び導電層１１２ｂの被形成面の段差を小さくすることができる。このことにより導電層１１２ｂの上面の段差、及び絶縁層１１０ｂの上面の段差が小さくなる。よって、絶縁層１１０ｓの形成工程（例えばエッチバック工程等）において、導電層１１２ｂの上面、及び絶縁層１１０ｂの上面に絶縁層が残存することを抑制でき、絶縁層１１０ｂが有する開口における側壁、導電層１１４が有する開口における側壁、及び導電層１１２ｂが有する開口における側壁に選択的に絶縁層を形成することができる。
なお、図１Ｂ等に示すトランジスタ１００、及び後述する図１４Ｂ等に示すトランジスタ１００Ａにおいては、導電層１１２ａ＿２の端部が導電層１１２ａ＿１の端部よりも内側に位置する例を示すが、導電層１１２ａ＿２の端部が導電層１１２ａ＿１の端部よりも外側に位置してもよい。また、導電層１１２ａと上部の導電層とを接続するプラグを設ける場合において、導電層１１２ａ＿１を導電層１１２ａ＿２の外側に延伸させ、延伸させた該領域において、導電層１１２ａ＿１の上面と、該プラグとが接する構成としてもよい。該プラグは、絶縁層１１０ｂ、絶縁層１９５等の開口を埋めるように設けられる。
半導体層１０８上には、絶縁層１０６が設けられる。絶縁層１０６は、半導体層１０８を間に挟んで導電層１１２ａと重畳する領域と、半導体層１０８及び絶縁層１１０ｓを間に挟んで導電層１１４と重畳する領域と、半導体層１０８を間に挟んで導電層１１２ｂと重畳する領域と、を有する。
図１Ｂ及び図２等において、絶縁層１０６は、半導体層１０８を間に挟んで導電層１１２ａの上面と向かい合う領域と、半導体層１０８及び絶縁層１１０ｓを間に挟んで導電層１１４の側面と向かい合う領域と、半導体層１０８を間に挟んで導電層１１２ｂの上面と向かい合う領域と、を有する。
トランジスタ１００が有する導電層１１２ａ、半導体層１０８、導電層１１２ｂ、絶縁層１０６等を覆って、絶縁層１９５が設けられる。絶縁層１９５は、トランジスタ１００の保護層として機能する。
絶縁層１０６上には、導電層１０４が設けられる。導電層１０４は、絶縁層１０６を間に挟んで、導電層１１２ａと導電層１１２ｂの間の半導体層１０８と重畳する領域を有する。また、導電層１０４は、絶縁層１０６、半導体層１０８及び絶縁層１１０ｓを間に挟んで、導電層１１４と重畳する領域を有する。
トランジスタ１００において導電層１０４と導電層１１２ａとの間が絶縁される領域においては例えば、導電層１０４と導電層１１２ａとの間に絶縁層１０６が設けられている。また、トランジスタ１００において導電層１０４と導電層１１２ｂとの間が絶縁される領域においては例えば、導電層１０４と導電層１１２ｂとの間に絶縁層１０６が設けられている。
半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部に沿って設けられ、半導体層１０８の上面は凹部を有する。絶縁層１０６は半導体層１０８上に設けられ、絶縁層１０６の上面は凹部を有する。図１Ｂ等において、導電層１０４は凹部を埋めるように設けられている。これにより、導電層１０４を厚くすることができ、電気抵抗を下げることができる。
また図１Ｂ等において、導電層１０４は絶縁層１９５の開口を埋めるように設けられ、導電層１０４と絶縁層１９５の上面が概略揃っている。
導電層１１４は例えばバックゲートとして機能することができる。導電層１０４及び導電層１１４は、半導体層１０８のチャネル形成領域を挟むように配置されることが好ましい。
トランジスタにバックゲートを設けることで、半導体層のバックゲート側（バックチャネルともいう）の電位が固定され、トランジスタのＩｄ−Ｖｄ特性における飽和性を高めることができる。
なお、本明細書等において、横軸をＶｄ、縦軸をＩｄとしたトランジスタのＩｄ−Ｖｄ特性における、飽和領域の電流の変化が小さい（傾きが小さい）ことを、「飽和性が高い」と表現する場合がある。
導電層１１４は、導電層１１２ａに接して設けられる。したがって、導電層１１４は、導電層１１２ａの補助配線として機能することもできる。互いに接する導電層１１２ａ及び第導電層１１４には同電位が供給される。バックゲート電極として機能する導電層１１４には、ソース電位及びドレイン電位のうち、低電位側の電位が供給されることが好ましい。したがって、本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合、導電層１１２ａがソース電極として機能し、導電層１１２ｂがドレイン電極として機能することが好ましい。本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合、バックゲートがソースと電気的に接続された構成とすることで例えば、トランジスタの信頼性を高めることができる。あるいは、本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合において、導電層１１２ｂをソース電極として機能させ、導電層１１２ａをドレイン電極として機能させ、バックゲートがドレインと電気的に接続された構成とすることもできる。この場合には例えば、本発明の一態様のトランジスタのゲートとして機能する導電層１０４を導電層１１２ａと電気的に接続させ、本発明の一態様のトランジスタをダイオードとして機能させてもよい。
また、本発明の一態様のトランジスタがｐチャネル型のトランジスタである場合、導電層１１２ａをドレイン電極として機能させ、導電層１１２ｂをソース電極として機能させることが好ましい。このような構成とすることにより、トランジスタの信頼性を高めることができる場合がある。あるいは、また、本発明の一態様のトランジスタがｐチャネル型のトランジスタである場合、導電層１１２ａをソース電極として機能させ、導電層１１２ｂをドレイン電極として機能させてもよい。
また、本発明の一態様のトランジスタがバックゲートを有することにより、複数のトランジスタの間の特性のばらつきを低減できる場合がある。例えば、複数のトランジスタの間のしきい値のばらつきを低減できる場合がある。
開口１４２、開口１４３、及び側壁１４１の上面形状はそれぞれ、例えば、円形、または楕円形とすることができる。開口１４２、開口１４３、及び側壁１４１の上面形状はそれぞれ、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状としてもよい。図１Ａに示すように、開口１４２及び開口１４３の上面形状はそれぞれ、円形であることが好ましい。開口１４２及び開口１４３の上面形状を円形とすることにより、開口１４２及び開口１４３を形成する際の加工精度を高めることができ、微細なサイズの開口１４２及び開口１４３を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
また、絶縁層１１０ｓの側壁１４１の上面形状は、導電層１１４が有する開口１４２、絶縁層１１０ｂが有する開口、及び導電層１１２ｂが有する開口１４３の形状に応じて変化する。それぞれの開口の形状を円形とすることにより、側壁１４１の上面形状も円形とすることができる。側壁１４１の上面形状を円形とすることにより、側壁１４１に沿って設けられる半導体層１０８の被覆性を高めることができる。側壁１４１の上面が例えば角を有する場合には、角の領域において例えば、上面が直線、あるいは円である領域と比較して、半導体層１０８の膜厚、及び半導体層１０８上に形成される絶縁層１０６の膜厚が不均一となる場合がある。膜厚が不均一になる領域において半導体層１０８とゲート電極との間の電界集中が生じる懸念がある。電界集中により、トランジスタの劣化が生じる場合がある。側壁１４１の上面形状を円形とすることにより、トランジスタの信頼性を高めることができる。
導電層１１４が有する開口１４２、絶縁層１１０ｂが有する開口、及び導電層１１２ｂが有する開口１４３は例えば、被加工面上にマスクを形成し、エッチング工程を用いて形成することができる。マスクとしてレジストマスクを用いてもよいし、絶縁層または導電層からなるハードマスクを用いてもよい。このとき、マスクを形成した後、導電層１１２ｂの開口１４３、絶縁層１１０ｂの開口、及び導電層１１４の開口１４２を続けて形成した後、マスクを除去することにより、マスク形成工程を兼ねることができ、またそれぞれの開口の径を概略一致させることもできる。このように、同じマスクを用いて、複数の開口を続けて形成する工程を本明細書等において、一括開口と呼ぶ場合がある。
一括開口を行った後、絶縁層１１０ｓを形成することにより、図１Ｂ及び図２等に示す構成を作製することができる。上記開口の形成工程において、それぞれの開口の径を概略一致させることにより、絶縁層１１０ｓの被覆性を高めることができる。
なお、導電層１１４が有する開口１４２、絶縁層１１０ｂが有する開口、及び導電層１１２ｂが有する開口１４３の形成は、連続して行わなくてもよい。例えば、それぞれの開口を設ける際にそれぞれ、マスクを形成してもよい。
図５Ａは、トランジスタ１００の各構成要素の一部を抜粋して示す斜視図である。図５Ｂは、基板１０２上のトランジスタ１００を示す斜視図である。なお図５Ｂにおいては、トランジスタ１００の構成要素のうち、導電層１１２ａ、導電層１１４、半導体層１０８、導電層１１２ｂ、導電層１０４を示し、絶縁層１１０ｓ、絶縁層１０６等の絶縁層は図示していない。また、他の構成要素を見やすくするため、導電層１０４は破線で示している。
トランジスタ１００のチャネル長及びチャネル幅について説明する。
半導体層１０８において、導電層１１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域はソース領域及びドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
トランジスタ１００のチャネル長は、ソース領域とドレイン領域の間の距離となる。図１Ｂには、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。図１Ｂに示す断面視において、チャネル長Ｌ１００を、絶縁層１１０ｓの側面、及び上面の長さとしている。
また、トランジスタ１００のチャネル長Ｌ１００として、導電層１１２ａの上面と導電層１１２ｂの下面に挟まれる領域における、導電層１１４の厚さ及び絶縁層１１０ｂの厚さの合計の厚さを用いる場合がある。あるいは、トランジスタ１００のチャネル長Ｌ１００として、導電層１１４の厚さ、絶縁層１１０ｂの厚さ及び導電層１１２ｂの厚さの和を用いる場合がある。
ここで、トランジスタ１００のチャネル長Ｌ１００は、導電層１１４の厚さ、絶縁層１１０ｂの厚さ、絶縁層１１０ｓの厚さ、絶縁層１１０ｓの側壁１４１と導電層１１４の被形成面（ここでは、導電層１１２ａの上面）とのなす角θ１１０、等により決められ、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。
チャネル長Ｌ１００は、２μｍ以下、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、７５ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下が好ましく、２ｎｍ以上、３ｎｍ以上、５ｎｍ以上、または８ｎｍ以上が好ましい。
導電層１１４の厚さ及び絶縁層１１０ｂの厚さの合計は、２μｍ以下、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下が好ましく、３ｎｍ以上、５ｎｍ以上、または８ｎｍ以上が好ましい。
導電層１１２ａと、絶縁層１１０ｓの被形成面との角度を、角θ１１０とする。角θ１１０は、概略９０度、あるいは９０度の近傍であることが好ましい。具体的には例えば、角θ１１０は、例えば６０度以上１１５度以下、好ましくは７０度以上１０５度以下、さらに好ましくは８０度以上９０度以下である。角θ１１０を前述の範囲とすることで、絶縁層１１０ｓの形成時の工程（例えばエッチバック工程等）において、導電層１１４及び絶縁層１１０ｂの側面に選択的に絶縁層１１０ｓを残存させることができる。
なお、上記角θ１１０の角度が８０度以上９０度以下の場合、絶縁層１１０ｓを被覆する膜は、被覆性の高い成膜法を用いて形成されることが好ましい。例えば、導電層１０４をＣＶＤ法により、絶縁層１０６、及び半導体層１０８をＡＬＤ法により、それぞれ形成することが好ましい。
なお、絶縁層１１０ｓは、導電層１１４が有する開口における側壁、絶縁層１１０ｂが有する開口における側壁、及び導電層１１２ｂが有する開口における側壁の全ての領域には沿っていない場合があり、例えば、絶縁層１１０ｓは、導電層１１２ｂが有する開口１４３における側壁の一部のみに沿うように設けられる場合がある。
図６Ａは、図１Ｂに示す領域１６１の拡大図である。図６Ａには、絶縁層１１０ｓの上端の高さが導電層１１２ｂの上面の高さと概略一致する構成を示す。
図６Ｂは、図６Ａと、絶縁層１１０ｓの上端の高さ等が異なる構成の例である。
図６Ｂには、絶縁層１１０ｓの上端の高さが導電層１１２ｂの上面の高さよりも低く、導電層１１２ｂの下に位置する絶縁層１１０ｂ１の上面の高さよりも高い構成を示す。図６Ｂに示す構成においては例えば、導電層１１２ｂの側面は、半導体層１０８に接する領域を有する。半導体層１０８が導電層１１２ｂの側面と接することにより、半導体層１０８と導電層１１２ｂの接触面積が広くなり、抵抗が低減する場合がある。
また図６Ｃには、絶縁層１１０ｓの上端の高さが絶縁層１１０ｂ２の上面の高さよりも低い構成を示す。図６Ｃに示す構成においては例えば、導電層１１２ｂの側面は、半導体層１０８に接する領域を有し、絶縁層１１０ｂ１の側面は、半導体層１０８に接する領域を有し、絶縁層１１０ｂ２の側面は、半導体層１０８に接する領域を有する。
絶縁層１１０ｓの形成時のエッチングにおいて、エッチング時間を長くすることにより、絶縁層１１０ｓの厚さを薄くできる場合がある。エッチング時間を長くする場合には、絶縁層１１０ｓの上端の高さが導電層１１２ｂの上面の高さよりも低くなる場合がある。絶縁層１１０ｓの上端の高さは少なくとも導電層１１４の上面の高さよりも高いことが好ましい。
チャネル長Ｌ１００を小さくすることにより、トランジスタ１００のオン電流を高くすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、本発明の一態様のトランジスタを半導体装置に適用する場合において、装置の小型化が実現できる。
また例えば、本発明の一態様のトランジスタを表示装置に適用することにより、表示装置の額縁を狭くすることができる。また例えば、本発明の一態様のトランジスタを大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。
一般に、チャネル長が小さいと、トランジスタのＩｄ−Ｖｄ特性における飽和性が低下する傾向があるが、本発明の一態様のトランジスタはバックゲートを有するため、高い飽和性を実現することができる。
トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、またはドレイン領域の幅となる。つまり、図１Ａ、図１Ｂ及び図２等に示すトランジスタ１００において、チャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ａが接する領域の幅、または半導体層１０８と導電層１１２ｂが接する領域の幅となる。
また、半導体層１０８は底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部に沿って設けられる。よって、チャネル幅として、平面視における、絶縁層１１０ｓの側壁１４１の内壁の周の長さを用いる場合もある。絶縁層１１０ｓは例えば、筒の中心、あるいは中心近傍に開口を有する形状を有すると表現することもできる。該開口の周長を、半導体層１０８のチャネル幅として用いることもできる。
ここでは、トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ｂが接する領域の幅として説明する。図１Ａ及び図１Ｂでは、トランジスタ１００のチャネル幅Ｗ１００を実線の両矢印で示している。チャネル幅Ｗ１００は、上面視において、開口１４３の周の長さとなる。
チャネル幅Ｗ１００は、開口１４３の上面形状で決まる。図１Ｂでは、開口１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。幅Ｄ１４３は、上面視において、開口１４３に外接する最小の矩形の短辺を指す。フォトリソグラフィ法を用いて開口１４３を形成する場合、開口１４３の幅Ｄ１４３は露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、０．２０μｍ以上５．０μｍ未満である。なお、開口１４３の上面形状が円形の場合、幅Ｄ１４３は開口１４３の直径に相当し、チャネル幅Ｗ１００は“Ｄ１４３×π”と算出することができる。
なお、図３Ａ及び図３Ｂ等に示すように、導電層１１４の外周部は、導電層１１２ａと同様の上面形状を有してもよい。
図３Ａは、図１Ａとは、導電層１１４の上面形状が異なる。図３Ａにおいて、導電層１１４の上面形状の外周部は、導電層１１２ａの上面形状と一致する。なお、導電層１１４の上面形状は、開口１４２を有する点において、導電層１１２ａの上面形状と異なる。
図３Ｂは、図３Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図である。
導電層１１４を図３Ａ及び図３Ｂに示す形状とすることで、導電層１１２ａ＿２と、導電層１１４となる層（図１０Ａにて後述する導電層１１４＿ｅ等）と、を同じフォトマスクを用いて形成した後、導電層１１４となる層に開口を設けることにより、導電層１１４を形成することができる。これにより、導電層１１４の作製工程を簡略化することができる。
半導体層１０８と接する領域を有する導電層１１２ａ＿２には酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ａ＿１には抵抗の低い材料を用いることが好ましい。導電層１１２ａ＿１は導電層１１２ａ＿２の導電性を補助する、補助配線として機能することもできる。
ここで、導電層１１４の外周部の上面形状を導電層１１２ａの上面形状と一致させることにより、導電層１１２ａの配線が引き回される領域（例えば導電層１１２ａが延伸する領域）において、導電層１１４を重畳させることができる。導電層１１４として、抵抗の低い材料を用いることにより、導電層１１４を補助配線として機能させることができ、導電層１１２ａ＿１を省いた構成とすることもできる。
図４には、図３Ｂにおいて導電層１１２ａ＿１を省いた構成を示す。導電層１１２ａ＿１を省いた構成とすることにより、トランジスタの作製工程を簡略化することができる。
＜トランジスタの構成例１−２＞
図７Ａは、トランジスタ１００の構成例を示す。図７Ａには、図１Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１Ｂとは異なる構成の一例を示す。
図７Ａに示すトランジスタ１００は、導電層１１４の形状が異なる点、導電層１０４の形状が異なる点、導電層１１２ａ＿１が絶縁層１１５の開口に埋め込まれない点、及び絶縁層１９５の形状が異なる点で、図１Ｂと主に異なる。
図７Ａにおいて導電層１１４の外側の側面はテーパ形状を有する。ここで導電層１１４の外側の側面とは例えば、導電層１１４を含む領域の断面図において、外側となる側面を指す。また、導電層１１４の内側の側面とは例えば、絶縁層１１０ｓと向かい合う側面を指す。すなわち、導電層１１４の外側の側面の少なくとも一部は例えば、基板面または導電層１１４の被形成面（ここでは例えば、導電層１１４が形成される導電層１１２ａの上面）に対して傾斜して設けられる。
導電層１１４の外側の側面は、絶縁層１１０ｂに被覆されている。導電層１１４の外側の側面がテーパ形状を有することにより例えば、導電層１１４の上面と側面とが形成する角、及び導電層１１４の側面において、絶縁層１１０ｂの被覆性を高めることができる。絶縁層の被覆性を高めるとは例えば、被覆される面上に形成された絶縁層の膜厚の均一性が高いことを指す。あるいは、被覆する絶縁層が被覆される面の形状に追従して形成されることを指す。あるいは、被覆する絶縁層と、被覆される面との密着性が高いことを指す。
また図７Ａにおいて導電層１０４は半導体層１０８の上面の凹部に沿うように設けられており、導電層１０４の上面は凹部を有する。絶縁層１９５は導電層１０４の上面の凹部に沿うように設けられ、絶縁層１９５の上面は凹部を有する。また、導電層１０４の上面及び絶縁層１９５の上面はともに平坦化されない。
図７Ａに示す構成においては、導電層１０４及び絶縁層１９５の平坦化工程を行わずとも作製できるため、トランジスタの作製工程を簡略化できる。また、導電層１０４及び絶縁層１９５の膜厚を薄くすることができるため、成膜速度の遅い材料、及びコストの高い材料を用いる場合に好適である。
また、図７Ａに示す構成においては、導電層１１２ａは基板１０２上に設けられ、導電層１１２ａ上に導電層１１４が設けられる。導電層１１４上に絶縁層１１０ｂが設けられる。導電層１１２ａは導電層１１２ａ＿１と導電層１１２ａ＿２が積層された構造を有する。絶縁層１１０ｂは図７Ａに示す構成においては例えば、導電層１１２ａ＿１の側面と、導電層１１２ａ＿２の側面及び上面と、に接して設けられる。図７Ａに示すように、導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面は例えば、ともにテーパ形状を有する。導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面がともにテーパ形状を有することにより、導電層１１２ａ＿１の上面と側面とが形成する角、導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面において、絶縁層１１０ｂの被覆性を高めることができる。
図７Ａに示す工程においては、絶縁層１１５を設けておらず、また、導電層１１２ａ＿１を絶縁層１１５の開口に埋め込む構成としていない。絶縁層１１５を形成しないこと、及び、導電層１１２ａ＿１と絶縁層１１５の上面の平坦化工程を行わないことにより、トランジスタの作製工程が簡略化できる。
図７Ｂには、図３Ａ及び図３Ｂ等に示す例と同様に導電層１１２ａ＿２と導電層１１４の上面形状の外周部が一致し、導電層１１２ａ＿１を有さず、導電層１１４が導電層１１２ａ＿１の補助電極として機能する例を示す。なお、導電層１１４の上面形状は、開口１４２を有する点において、導電層１１２ａの上面形状と異なる。
＜トランジスタの構成例２−１＞
本発明の一態様であるトランジスタについて、説明する。トランジスタ１００Ａの上面図（平面図ともいう）を、図１４Ａに示す。図１４Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１４Ｂに示し、一点鎖線Ｂ１−Ｂ２における切断面の断面図を図１５に示す。トランジスタ１００Ａの構成要素の一部の斜視図を図１６Ａに、トランジスタ１００Ａの斜視図を図１６Ｂに、それぞれ示す。なお、図１４Ａにおいて、トランジスタ１００Ａの構成要素の一部（絶縁層等）を省略している。トランジスタなどの上面図については、以降の図面においても図１４Ａと同様に、構成要素の一部を省略する。また、図１６Ａ及び図１６Ｂにおいては、分かりやすくするため、絶縁層などの一部の要素を省いている。
トランジスタ１００Ａは、基板１０２上に設けられる。トランジスタ１００Ａは、導電層１０４と、絶縁層１０６と、半導体層１０８と、絶縁層１１０ｓと、導電層１１２ａと、導電層１１２ｃと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極及びドレイン電極の一方として機能し、導電層１１２ｃは他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
導電層１１２ｃは、絶縁層１１０ｓを介して半導体層１０８と重畳する領域を有する。導電層１１２ｃにおいて、絶縁層１１０ｓを介して半導体層１０８と重畳する該領域は、トランジスタ１００Ａの第２のゲート電極として機能することができる。また、絶縁層１１０ｓは、トランジスタ１００Ａの第２のゲート絶縁層として機能することができる。導電層１１２ｃは、トランジスタ１００Ａのソース電極及びドレイン電極の一方としての機能と、トランジスタ１００Ａの第２のゲート電極としての機能と、の両方を有することができる。よって、トランジスタ１００Ａのソース電極及びドレイン電極の一方と、第２のゲート電極と、を別々に設ける構成に比べて回路の簡略化が可能となる。
絶縁層１１０ｓは、導電層１１２ｃと半導体層１０８の間に位置する領域を有する。
トランジスタ１００Ａの詳細な構成について、説明する。
基板１０２上に、絶縁層１１５及び導電層１１２ａが設けられ、導電層１１２ａ上及び絶縁層１１５上に絶縁層１１０ｂが設けられ、絶縁層１１０ｂ上に導電層１１２ｃが設けられる。絶縁層１１０ｂは、導電層１１２ａと導電層１１２ｃに挟まれる領域を有する。導電層１１２ａは、絶縁層１１０ｂを介して導電層１１２ｃと重なる領域を有する。
図１４Ｂ及び図１５等においては、絶縁層１１０ｂが絶縁層１１０ｂ３と、絶縁層１１０ｂ３上の絶縁層１１０ｂ２と、絶縁層１１０ｂ２上の絶縁層１１０ｂ１との積層構造を有する構成を示している。
絶縁層１１０ｂ及び導電層１１２ｃはそれぞれ、開口を有する。それぞれが有する開口は例えば、導電層１１２ａと重畳する領域を有する。
導電層１１２ａ上には、絶縁層１１０ｓが設けられる。絶縁層１１０ｓは、絶縁層１１０ｂが有する開口（図において領域を示さず）における側壁、及び導電層１１２ｃが有する開口１４３における側壁に沿うように設けられる。図１４Ｂ及び図１５等においては、絶縁層１１０ｂが有する開口における側壁、及び導電層１１２ｃが有する開口における側壁がひと続きの側面を形成し、ひと続きの該側面に沿って絶縁層１１０ｓが形成される。絶縁層１１０ｓはサイドウォール、側壁絶縁層、あるいは側壁保護層などと呼ばれることがある。
開口１４３は導電層１１２ａと重畳する領域を有する。
半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部（窪みと呼ぶ場合もある）に沿って設けられる。
半導体層１０８は、平面視で絶縁層１１０ｓの側壁１４１より内側となる領域において、導電層１１２ａと重畳する。該領域において半導体層１０８は例えば、導電層１１２ａの上面と接する。
また、半導体層１０８は、平面視で絶縁層１１０ｓの側壁１４１より外側となる領域において、導電層１１２ｃと重畳する。該領域において半導体層１０８は例えば、導電層１１２ｃの上面と接する。
トランジスタ１００Ａは、半導体層１０８の下面がソース電極及びドレイン電極と接することから、ボトムコンタクト（Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
半導体層１０８は、導電層１１２ａの上面に沿うように設けられる領域と、絶縁層１１０ｓの側壁１４１に沿って設けられる領域と、導電層１１２ｃの上面に沿うように設けられる領域と、を有する。
半導体層１０８は、絶縁層１１０ｓを間に挟み、導電層１１２ｃが有する開口１４３における側壁と向かい合う領域を有する。また、該領域において半導体層１０８は、絶縁層１１０ｓの側壁１４１に接することが好ましい。
なお、図１４Ｂ及び図１５等に示す絶縁層１１０ｂ３、絶縁層１１０ｂ２、絶縁層１１０ｂ１、及び絶縁層１１０ｓの４つの構成要素において、これらの構成要素から選ばれる複数が、ひと続きの層である場合がある。ひと続きの層である複数の構成要素においては例えば、共通の材料が用いられる。また、ひと続きの層である複数の構成要素においては例えば、同じ工程において作製が行われる。
あるいは複数の構成要素が、ひと続きの層として観察される場合がある。例えば、トランジスタ１００Ａの断面を電子顕微鏡で観察する場合において、絶縁層１１０ｂ２と絶縁層１１０ｓがひと続きの層として観察される場合がある。
導電層１１２ａ及び導電層１１２ｃはそれぞれ、積層構造を有してもよい。図１４Ｂ等において導電層１１２ａは、導電層１１２ａ＿１と、導電層１１２ａ＿１上の導電層１１２ａ＿２との積層構造を有する。また導電層１１２ｃは、導電層１１２ｃ＿１と、導電層１１２ｃ＿１上の導電層１１２ｃ＿２との積層構造を有する。
図１４Ｂには、導電層１１２ｃ＿１と導電層１１２ｃ＿２の上面形状が概略一致する構成の例を示す。導電層１１２ｃ＿１と導電層１１２ｃ＿２の上面形状が概略一致する構成とする場合には、同じマスクを用いて、それぞれの導電層を形成することができ、工程を簡略化することができる。
なお、導電層１１２ｃ＿１と導電層１１２ｃ＿２の上面形状が一致しない構成としてもよい。例えば、導電層１１２ｃ＿１が、導電層１１２ｃ＿２の輪郭の外側に位置する領域を有してもよい。あるいは例えば、導電層１１２ｃ＿２が、導電層１１２ｃ＿１の輪郭の外側に位置する領域を有してもよい。
例えば、半導体層１０８と接する領域を有する導電層１１２ａ＿２及び導電層１１２ｃ＿２に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ａ＿１及び導電層１１２ｃ＿１に抵抗の低い材料を用いることが好ましい。
導電層１１２ａ＿１は絶縁層１１５の開口に埋め込まれ、導電層１１２ａ＿１の上面と絶縁層１１５の上面は平坦化されている。導電層１１２ａ＿２は導電層１１２ａ＿１上及び絶縁層１１５上に位置する。図１４Ｂにおいて、絶縁層１１５の上面と導電層１１２ａ＿１の上面が概略一致する構成を有する。
図１４Ｂ等において、絶縁層１１５の上面と導電層１１２ａ＿１の上面が概略一致する構成とすることにより、絶縁層１１０ｂ、及び導電層１１２ｃの被形成面の段差を小さくすることができる。このことにより導電層１１２ｃの上面の段差、及び絶縁層１１０ｂの上面の段差が小さくなる。よって、絶縁層１１０ｓの形成工程（例えばエッチバック工程等）において、導電層１１２ｃの上面、及び絶縁層１１０ｂの上面に絶縁層が残存することを抑制でき、絶縁層１１０ｂが有する開口における側壁、及び導電層１１２ｃが有する開口における側壁に選択的に絶縁層を形成することができる。
半導体層１０８上には、絶縁層１０６が設けられる。絶縁層１０６は、半導体層１０８を間に挟んで導電層１１２ａと重畳する領域と、半導体層１０８を間に挟んで導電層１１２ｃと重畳する領域と、を有する。
図１４Ｂ及び図１５等において、絶縁層１０６は、半導体層１０８を間に挟んで導電層１１２ａの上面と向かい合う領域と、半導体層１０８を間に挟んで導電層１１２ｃの上面と向かい合う領域と、を有する。
トランジスタ１００Ａが有する導電層１１２ａ、半導体層１０８、導電層１１２ｃ、絶縁層１０６等を覆って、絶縁層１９５が設けられる。絶縁層１９５は、トランジスタ１００Ａの保護層として機能する。
絶縁層１０６上には、導電層１０４が設けられる。導電層１０４は、絶縁層１０６を間に挟んで、導電層１１２ａと導電層１１２ｃの間の半導体層１０８と重畳する領域を有する。また、導電層１０４は、絶縁層１０６、半導体層１０８及び絶縁層１１０ｓを間に挟んで、導電層１１２ｃと重畳する領域を有する。
トランジスタ１００Ａにおいて導電層１０４と導電層１１２ａとの間が絶縁される領域においては例えば、導電層１０４と導電層１１２ａとの間に絶縁層１０６が設けられている。また、トランジスタ１００Ａにおいて導電層１０４と導電層１１２ｃとの間が絶縁される領域においては例えば、導電層１０４と導電層１１２ｃとの間に絶縁層１０６が設けられている。
半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部に沿って設けられ、半導体層１０８の上面は凹部を有する。絶縁層１０６は半導体層１０８上に設けられ、絶縁層１０６の上面は凹部を有する。図１４Ｂ等において、導電層１０４は凹部を埋めるように設けられている。これにより、導電層１０４を厚くすることができ、電気抵抗を下げることができる。
また図１４Ｂ等において、導電層１０４は絶縁層１９５の開口を埋めるように設けられ、導電層１０４と絶縁層１９５の上面が概略揃っている。
導電層１１２ｃは例えばバックゲートとして機能する領域を有する。
導電層１１２ｃには、ソース電位及びドレイン電位のうち、低電位側の電位が供給されることが好ましい。したがって、本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合、導電層１１２ｃがソース電極として機能し、導電層１１２ａがドレイン電極として機能することが好ましい。本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合、バックゲートとしての機能を有する導電層１１２ｃにソースの電位が与えられることにより例えば、トランジスタの信頼性を高めることができる。あるいは、本発明の一態様のトランジスタがｎチャネル型のトランジスタである場合において、導電層１１２ａをソース電極として機能させ、導電層１１２ｃをドレイン電極として機能させ、バックゲートがドレインと電気的に接続された構成とすることもできる。この場合には例えば、本発明の一態様のトランジスタのゲートとして機能する導電層１０４を導電層１１２ｃと電気的に接続させ、本発明の一態様のトランジスタをダイオードとして機能させてもよい。
また、本発明の一態様のトランジスタがｐチャネル型のトランジスタである場合、導電層１１２ｃをドレイン電極として機能させ、導電層１１２ａをソース電極として機能させることが好ましい。このような構成とすることにより、トランジスタの信頼性を高めることができる場合がある。あるいは、本発明の一態様のトランジスタがｐチャネル型のトランジスタである場合において、導電層１１２ｃをソース電極として機能させ、導電層１１２ａをドレイン電極として機能させてもよい。
開口１４３及び側壁１４１の上面形状はそれぞれ例えば、円形、または楕円形とすることができる。開口１４３及び側壁１４１の上面形状はそれぞれ、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状としてもよい。図１４Ａに示すように、開口１４３の上面形状は円形であることが好ましい。開口１４３の上面形状を円形とすることにより、開口１４３を形成する際の加工精度を高めることができ、微細なサイズの開口１４３を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
また、絶縁層１１０ｓの側壁１４１の上面形状は、絶縁層１１０ｂが有する開口及び導電層１１２ｃが有する開口１４３の形状に応じて変化する。それぞれの開口の形状を円形とすることにより、側壁１４１の上面形状も円形とすることができる。側壁１４１の上面形状を円形とすることにより、側壁１４１に沿って設けられる半導体層１０８の被覆性を高めることができる。側壁１４１の上面が例えば角を有する場合には、角の領域において例えば、上面が直線、あるいは円である領域と比較して、半導体層１０８の膜厚、及び半導体層１０８上に形成される絶縁層１０６の膜厚が不均一となる場合がある。膜厚が不均一になる領域において半導体層１０８とゲート電極との間の電界集中が生じる懸念がある。電界集中により、トランジスタの劣化が生じる場合がある。側壁１４１の上面形状を円形とすることにより、トランジスタの信頼性を高めることができる。
絶縁層１１０ｂが有する開口、及び導電層１１２ｃが有する開口１４３は例えば、被加工面上にマスクを形成し、エッチング工程を用いて形成することができる。マスクとしてレジストマスクを用いてもよいし、絶縁層または導電層からなるハードマスクを用いてもよい。このとき、マスクを形成した後、導電層１１２ｃの開口１４３及び絶縁層１１０ｂの開口を続けて形成した後、マスクを除去することにより、マスク形成工程を兼ねることができ、またそれぞれの開口の径を概略一致させることもできる。このように、同じマスクを用いて、複数の開口を続けて形成する工程を本明細書等において、一括開口と呼ぶ場合がある。
一括開口を行った後、絶縁層１１０ｓを形成することにより、図１４Ｂ及び図１５等に示す構成を作製することができる。上記開口の形成工程において、それぞれの開口の径を概略一致させることにより、絶縁層１１０ｓの被覆性を高めることができる。
なお、絶縁層１１０ｂが有する開口、及び導電層１１２ｃが有する開口１４３の形成は、連続して行わなくてもよい。例えば、それぞれの開口を設ける際にそれぞれ、マスクを形成してもよい。
なお、絶縁層１１０ｓの形成を行う際に、導電層１１２ｃの側面のうち、開口１４３以外の領域においても、側壁絶縁層が形成される場合がある。例えば、図１４Ｂ等に示す絶縁層１１０ｗが、絶縁層１１０ｓの形成を行う際に、側壁絶縁層として形成される場合がある。
図１６Ａは、トランジスタ１００Ａの各構成要素の一部を抜粋して示す斜視図である。図１６Ｂは、基板１０２上のトランジスタ１００Ａを示す斜視図である。なお図１６Ｂにおいては、トランジスタ１００Ａの構成要素のうち、導電層１１２ａ、半導体層１０８、導電層１１２ｃ、導電層１０４を示し、絶縁層１１０ｓ、絶縁層１０６等の絶縁層は図示していない。また、他の構成要素を見やすくするため、導電層１０４は破線で示している。
半導体層１０８において、導電層１１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層１１２ｃと接する領域はソース領域及びドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
トランジスタ１００Ａのチャネル長は、ソース領域とドレイン領域の間の距離となる。図１４Ｂには、トランジスタ１００Ａのチャネル長Ｌ１００を破線の両矢印で示している。図１４Ｂに示す断面視において、チャネル長Ｌ１００を、絶縁層１１０ｓの側面、及び上面の長さとしている。
また、トランジスタ１００Ａのチャネル長Ｌ１００として、導電層１１２ａの上面と半導体層１０８の下面に挟まれる領域における、導電層１１２ｃの厚さ及び絶縁層１１０ｂの厚さの合計の厚さを用いる場合がある。導電層１１２ｃの上面は、半導体層と接する領域（以下、第１の領域と表す）を有する。導電層１１２ｃの厚さとして例えば、第１の領域と重畳する領域の厚さを用いることができる。また、絶縁層１１０ｂの厚さとして例えば、第１の領域と重畳する領域の厚さを用いることができる。
絶縁層１１０ｂの厚さを厚さＴ３１とし、導電層１１２ｃの厚さを厚さＴ３２とし、導電層１１２ｃ＿１の厚さをＴ３２＿１とし、導電層１１２ｃ＿２の厚さをＴ３２＿２とする。
ここで、トランジスタ１００Ａのチャネル長Ｌ１００は、導電層１１２ｃの厚さ（厚さＴ３２）、絶縁層１１０ｂの厚さ（厚さＴ３１）、絶縁層１１０ｓの厚さ、絶縁層１１０ｓの側壁１４１と絶縁層１１０ｂの被形成面（ここでは、導電層１１２ａの上面）とのなす角θ１１０、等により決められ、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。
チャネル長Ｌ１００は、２μｍ以下、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、７５ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下が好ましく、２ｎｍ以上、３ｎｍ以上、５ｎｍ以上、または８ｎｍ以上が好ましい。
導電層１１２ｃの厚さ（厚さＴ３２）と絶縁層１１０ｂの厚さ（厚さＴ３１）の合計は、２μｍ以下、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下が好ましく、２ｎｍ以上、３ｎｍ以上、５ｎｍ以上、または８ｎｍ以上が好ましい。
厚さＴ３２は例えば、厚さＴ３１の０．１倍以上５００倍以下とすることができる。あるいは、０．２倍以上２０倍以下とすることができる。あるいは、０．５倍以上５倍以下とすることができる。
絶縁層１１０ｂは、導電層１１２ａと導電層１１２ｃを電気的に絶縁する機能を有する。よって絶縁層１１０ｂの厚さは例えば、導電層１１２ａと導電層１１２ｃが電気的に絶縁される厚さを有することが好ましい。絶縁層１１０ｂは例えば、１ｎｍ以上であることが好ましい。
また、絶縁層１１０ｂは、半導体層１０８に酸素を供給する機能を有する。よって絶縁層１１０ｂの厚さは例えば、半導体層１０８に所望の量の酸素が供給できる厚さを有することが好ましい。
また、導電層１１２ｃは、トランジスタ１００Ａの第２のゲートとしての機能を有する。導電層１１２ｃの厚さが変化することにより、トランジスタ１００Ａの第２のゲートのゲート長が変化し、半導体層１０８において、第２のゲートと重畳する領域が変化する。トランジスタ１００Ａの第２のゲートのゲート長は例えば、トランジスタ１００Ａの特性及び信頼性において、第２のゲートの効果が得られるような所望の長さとすることが好ましい。例えば、導電層１１２ｃの厚さが薄く、第２のゲートと半導体層１０８との重畳する面積が少ない場合には、第２のゲートの効果が充分に得られない場合がある。
厚さＴ３１と厚さＴ３２は例えば、概略同じ厚さとすることができる。例えば、厚さＴ３２は、厚さＴ３１の０．５倍以上５倍以下とすることができる。あるいは、０．８倍より大きく１．２５倍未満とすることができる。厚さＴ３１と厚さＴ３２を概略同じ厚さとすることにより例えば、トランジスタ１００Ａの特性及び信頼性において、第２のゲートを寄与させ、かつ、絶縁層１１０ｂから半導体層１０８への酸素供給の効果を発現することができる。また、導電層１１２ｃと、絶縁層１１０ｂが、ともに薄くなりすぎることないため、トランジスタ１００Ａの作製がしやすい場合がある。
あるいは、厚さＴ３２を、厚さＴ３１より厚くすることもできる。例えば、厚さＴ３２は、厚さＴ３１の１．２５倍以上５００倍以下、あるいは１．２５倍以上１００倍以下、あるいは１．２５倍以上５０倍以下、あるいは１．２５倍以上２０倍以下、あるいは１．２５倍以上５倍以下とすることができる。このような構成とすることにより、導電層１１２ｃを厚く設けることができるため、トランジスタ１００Ａにおいて、半導体層１０８のチャネル形成領域において、第２のゲートとの重畳面積を大きくすることができ、チャネル形成領域の広い範囲にわたり、第２のゲートの電界を与えることができる。
また、厚さＴ３２を、厚さＴ３１より薄くすることもできる。例えば、厚さＴ３２は、厚さＴ３１の０．１倍以上０．８倍以下、あるいは０．２倍以上０．８倍以下とすることができる。このような構成においては、トランジスタ１００Ａにおいて、導電層１１２ｃをソース電極として機能させる場合には、半導体層１０８と第２のゲートは、ソース領域近傍において重畳する。よって例えば、半導体層１０８の特にソース領域近傍において、第２のゲートの電界が与えられる。また、導電層１１２ｃをドレイン電極として機能させる場合には、半導体層１０８と第２のゲートは、ドレイン領域近傍において重畳する。
導電層１１２ｃ＿２として酸化されにくい材料を用いることが好ましく、導電層１１２ｃ＿１として、導電層１１２ｃ＿２よりも抵抗が低い材料を用いることが好ましい。また、導電層１１２ｃ＿１の厚さ（厚さＴ３２＿１）を、導電層１１２ｃ＿２の厚さ（厚さＴ３２＿２）よりも厚くすることにより例えば、導電層１１２ｃにおいて、全体の厚さに対して抵抗が低い材料の厚さの割合を高めることができ、配線抵抗が低減するため、好ましい。
導電層１１２ａと絶縁層１１０ｓの被形成面との角度を、角θ１１０とする。角θ１１０は、概略９０度、あるいは９０度の近傍であることが好ましい。具体的には例えば、角θ１１０は、例えば６０度以上１１５度以下、好ましくは７０度以上１０５度以下、さらに好ましくは８０度以上９０度以下である。角θ１１０を前述の範囲とすることで、絶縁層１１０ｓの形成時の工程（例えばエッチバック工程等）において、導電層１１２ｃ及び絶縁層１１０ｂの側面に選択的に絶縁層１１０ｓを残存させることができる。
なお、上記角θ１１０の角度が８０度以上９０度以下の場合、絶縁層１１０ｓ及びその上層を被覆する膜は、被覆性の高い成膜法を用いて形成されることが好ましい。例えば、導電層１０４をＣＶＤ法により、絶縁層１０６、及び半導体層１０８をＡＬＤ法により、それぞれ形成することが好ましい。
なお、絶縁層１１０ｓは、絶縁層１１０ｂが有する開口における側壁、及び導電層１１２ｃが有する開口における側壁の全ての領域には沿っていない場合があり、例えば、絶縁層１１０ｓは、導電層１１２ｃが有する開口１４３における側壁の一部のみに沿うように設けられる場合がある。
図１７Ａは、図１４Ｂに示す領域１６１の拡大図である。図１７Ａには、絶縁層１１０ｓの上端の高さが導電層１１２ｃの上面の高さと概略一致する構成を示す。
図１７Ｂは、図１７Ａと、絶縁層１１０ｓの上端の高さ等が異なる構成の例である。
図１７Ｂ及び図１７Ｃには、絶縁層１１０ｓの上端の高さが導電層１１２ｃの上面の高さよりも低く、導電層１１２ｃの下に位置する絶縁層１１０ｂ１の上面の高さよりも高い構成を示す。図１７Ｂでは、絶縁層１１０ｓの上端の高さは導電層１１２ｃ＿２の上面の高さよりも低く、導電層１１２ｃ＿１の上面の高さ及び絶縁層１１０ｂの上面の高さよりも高い。また、図１７Ｃでは、絶縁層１１０ｓの上端の高さは導電層１１２ｃ＿１の上面の高さよりも低く、絶縁層１１０ｂの上面の高さよりも高い。図１７Ｂ及び図１７Ｃに示す構成においては例えば、導電層１１２ｃの側面は、半導体層１０８に接する領域を有する。半導体層１０８が導電層１１２ｃの側面と接することにより、半導体層１０８と導電層１１２ｃの接触面積が広くなり、抵抗が低減する場合がある。
絶縁層１１０ｓの形成時のエッチングにおいて、エッチング時間を長くすることにより、絶縁層１１０ｓの厚さを薄くできる場合がある。エッチング時間を長くする場合には、絶縁層１１０ｓの上端の高さが導電層１１２ｃの上面の高さよりも低くなる場合がある。絶縁層１１０ｓの上端の高さは少なくとも絶縁層１１０ｂの上面の高さよりも高いことが好ましい。
チャネル長Ｌ１００を小さくすることにより、トランジスタ１００Ａのオン電流を高くすることができる。トランジスタ１００Ａを用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、本発明の一態様のトランジスタを半導体装置に適用する場合において、装置の小型化が実現できる。
また例えば、本発明の一態様のトランジスタを表示装置に適用することにより、表示装置の額縁を狭くすることができる。また例えば、本発明の一態様のトランジスタを大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。
一般に、チャネル長が小さいと、トランジスタのＩｄ−Ｖｄ特性における飽和性が低下する傾向があるが、本発明の一態様のトランジスタはバックゲートを有するため、高い飽和性を実現することができる。
トランジスタ１００Ａのチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、またはドレイン領域の幅となる。つまり、図１４Ａ、図１４Ｂ、図１５等に示すトランジスタ１００Ａにおいて、チャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ａが接する領域の幅、または半導体層１０８と導電層１１２ｃが接する領域の幅となる。
また、半導体層１０８は底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部に沿って設けられる。よって、チャネル幅として、平面視における、絶縁層１１０ｓの側壁１４１の内壁の周の長さを用いる場合もある。絶縁層１１０ｓは例えば、筒の中心、あるいは中心近傍に開口を有する形状を有すると表現することもできる。該開口の周長を、半導体層１０８のチャネル幅として用いることもできる。
ここでは、トランジスタ１００Ａのチャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ｃが接する領域の幅として説明する。図１４Ａ及び図１４Ｂでは、トランジスタ１００Ａのチャネル幅Ｗ１００を実線の両矢印で示している。チャネル幅Ｗ１００は、上面視において、開口１４３の周の長さとなる。
チャネル幅Ｗ１００は、開口１４３の上面形状で決まる。図１４Ｂでは、開口１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。幅Ｄ１４３は、上面視において、開口１４３に外接する最小の矩形の短辺を指す。フォトリソグラフィ法を用いて開口１４３を形成する場合、開口１４３の幅Ｄ１４３は露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、０．２０μｍ以上５．０μｍ未満である。なお、開口１４３の上面形状が円形の場合、幅Ｄ１４３は開口１４３の直径に相当し、チャネル幅Ｗ１００は“Ｄ１４３×π”と算出することができる。
＜トランジスタの構成例２−２＞
図１８は、トランジスタ１００Ａの構成例を示す。図１８には、図１４Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１４Ｂとは異なる構成の一例を示す。
図１８に示すトランジスタ１００Ａは、導電層１０４の形状が異なる点、導電層１１２ａ＿１が絶縁層１１５の開口に埋め込まれない点、及び絶縁層１９５の形状が異なる点で、図１４Ｂと主に異なる。
図１８において導電層１１２ｃの外側の側面はテーパ形状を有する。ここで導電層１１２ｃの外側の側面とは例えば、導電層１１２ｃを含む領域の断面図において、外側となる側面を指す。また、導電層１１２ｃの外側の側面とは例えば、導電層１１２ｃにおいて、開口１４３とは反対側の側面を指す。また、導電層１１２ｃの外側の側面とは例えば、図１８において、絶縁層１１０ｗと接する面を指す。また、導電層１１２ｃの内側の側面とは例えば、絶縁層１１０ｓと向かい合う側面を指す。また、導電層１１２ｃの内側の側面とは例えば、絶縁層１１０ｓと接する面を指す。すなわち、導電層１１２ｃの外側の側面の少なくとも一部は例えば、基板面または導電層１１２ｃの被形成面（ここでは例えば、導電層１１２ｃが形成される絶縁層１１０ｂの上面）に対して傾斜して設けられる。また、図１８においては、導電層１１２ｃの外側の側面において、側壁絶縁層として絶縁層１１０ｗが形成される例を示す。絶縁層１１０ｗは例えば、導電層１１２ｃの外側の側面のテーパ形状がなだらかである場合、すなわち傾斜がゆるい場合には厚さが薄くなる、あるいは形成されない場合がある。
また図１８において導電層１０４は半導体層１０８の上面の凹部に沿うように設けられており、導電層１０４の上面は凹部を有する。絶縁層１９５は導電層１０４の上面の凹部に沿うように設けられ、絶縁層１９５の上面は凹部を有する。また、導電層１０４の上面及び絶縁層１９５の上面はともに平坦化されない。
図１８に示す構成においては、導電層１０４及び絶縁層１９５の平坦化工程を行わずとも作製できるため、トランジスタの作製工程を簡略化できる。また、導電層１０４及び絶縁層１９５の膜厚を薄くすることができるため、成膜速度の遅い材料、及びコストの高い材料を用いる場合に好適である。
また、図１８に示す構成においては、導電層１１２ａは基板１０２上に設けられ、導電層１１２ａ上に絶縁層１１０ｂが設けられる。導電層１１２ａは導電層１１２ａ＿１と導電層１１２ａ＿２が積層された構造を有する。絶縁層１１０ｂは図１８に示す構成においては例えば、導電層１１２ａ＿１の側面と、導電層１１２ａ＿２の側面及び上面と、に接して設けられる。図１８に示すように、導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面は例えば、ともにテーパ形状を有する。導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面がともにテーパ形状を有することにより、導電層１１２ａ＿１の上面と側面とが形成する角、導電層１１２ａ＿１の側面、及び導電層１１２ａ＿２の側面において、絶縁層１１０ｂの被覆性を高めることができる。
図１８に示す工程においては、絶縁層１１５を設けておらず、また、導電層１１２ａ＿１を絶縁層１１５の開口に埋め込む構成としていない。絶縁層１１５を形成しないこと、及び、導電層１１２ａ＿１と絶縁層１１５の上面の平坦化工程を行わないことにより、トランジスタの作製工程が簡略化できる。
［半導体層１０８］
半導体層１０８に用いることができる半導体材料は、特に限定されない。例えば、単体半導体、または化合物半導体を用いることができる。単体半導体として、例えば、シリコンまたはゲルマニウムを用いることができる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、半導体特性を有する有機物、または半導体特性を有する金属酸化物（酸化物半導体ともいう）を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
半導体層１０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、または結晶性を有する半導体（単結晶性半導体、多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
半導体層１０８は、シリコンを用いることができる。シリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
半導体層１０８に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製することができる。半導体層１０８に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層１０８に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
半導体層１０８は、金属酸化物（酸化物半導体）を有することが好ましい。半導体層１０８に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。元素Ｍは、ガリウムがより好ましい。
半導体層１０８は、例えば、酸化インジウム、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物などを用いることができる。
金属酸化物の形成は、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、ターゲットの原子数比と、当該金属酸化物の原子数比が異なる場合がある。特に、亜鉛は、ターゲットの原子数比よりも金属酸化物の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０％以上９０％以下程度となる場合がある。
半導体層１０８を原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成する具体的な例としては、熱ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は極めて高い段差被覆性を示すため好ましい。またＰＥＡＬＤ法は、高い段差被覆性を示すことに加え低温成膜が可能であるため好ましい。
半導体層１０８が有する金属酸化物の組成は、トランジスタ１００及びトランジスタ１００Ａの電気的特性、及び信頼性に大きく影響する。
例えば、金属酸化物のインジウムの含有率を高くすることにより、オン電流の大きいトランジスタを実現することができる。また例えば、半導体層１０８にガリウムを含まない、またはガリウムの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。また例えば、半導体層１０８に元素Ｍの含有率が低い金属酸化物を適用することにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。また例えば、金属酸化物の元素Ｍの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。
半導体層１０８が有する金属酸化物の組成についての詳細は、後述する。
半導体層１０８は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高いトランジスタを実現できる。
半導体層１０８に用いる金属酸化物層の結晶性が高いほど、半導体層１０８中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
半導体層１０８は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。または、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。半導体層１０８が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。例えば、同じスパッタリングターゲットを用いて、酸素流量比を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成することができる。なお、半導体層１０８が有する２以上の金属酸化物層は、組成が互いに異なってもよい。
半導体層１０８の厚さは、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましく、さらには２５ｎｍ以上４０ｎｍ以下が好ましい。
ここで、半導体層１０８中に形成されうる酸素欠損について、説明する。
半導体層１０８に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
以上より、半導体層１０８に酸化物半導体を用いる場合、半導体層１０８中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。
半導体層１０８に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを半導体装置に適用することで、半導体装置の消費電力を低減することができる。
ＯＳトランジスタは、表示装置に適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタと記す）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、ＯＳトランジスタを、画素回路の駆動トランジスタに適用することにより、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。
トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光デバイスに流れる電流量を細かく制御することができる。このため、画素回路における階調数を多くすることができる。
トランジスタが飽和領域で動作するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、発光デバイスの電流−電圧特性にばらつきが生じた場合においても、発光デバイスに安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光デバイスの発光輝度を安定させることができる。
上記のとおり、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光デバイスのばらつきの抑制」などを図ることができる。
ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
［絶縁層］
本発明の一態様のトランジスタ、及び本発明の一態様のトランジスタが適用された半導体装置、表示装置等において、絶縁層として無機絶縁材料または有機絶縁材料を用いることができる。また、絶縁層として、無機絶縁材料と有機絶縁材料の積層構造を用いてもよい。
無機絶縁材料として、酸化物、酸化窒化物、窒化酸化物、及び窒化物の一または複数を用いることができる。
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として酸素よりも窒素の含有量が多い材料を示す。
酸素及び窒素の含有量の分析は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、または１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％以下、または１ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
また、絶縁層などの膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ　Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。また、膜密度の違いは、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。なお、絶縁層に同じ材料を適用する場合であっても、膜密度が異なる場合には、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察できる場合がある。
絶縁層の窒素の含有量は、例えば、ＥＤＸで確認することができる。例えば、絶縁層に窒化シリコン、酸化窒化シリコン、等を用いる場合、シリコンのピークの高さに対する窒素のピークの高さの比を用いて窒素の含有量を評価することができる。なお、ＥＤＸにおいて、ある元素のピークとは、横軸に特性Ｘ線のエネルギーを示し、縦軸に特性Ｘ線のカウント数（検出値）を示すスペクトルにおいて、当該元素のカウント数が極大値となる点を指す。または、当該元素固有の特性Ｘ線のエネルギーにおけるカウント数を用い、シリコンのカウント数に対する窒素のカウント数の比で窒素の含有量の違いを確認してもよい。例えば、シリコンは１．７３９ｋｅＶ（Ｓｉ−Ｋα）でのカウント数を用いることができ、窒素は０．３９２ｋｅＶ（Ｎ−Ｋα）でのカウント数を用いることができる。
絶縁層の水素濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ）で評価できる。
半導体層１０８と接する絶縁層、あるいは、半導体層１０８の周辺に位置する絶縁層として、酸素を放出する絶縁層を用いることで、該絶縁層から半導体層１０８に酸素を供給することができる。半導体層１０８のチャネル形成領域に酸素を供給することで、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。なお、半導体層１０８に酸素を供給する処理は、他に、酸素を含む雰囲気での加熱処理、または酸素を含む雰囲気下におけるプラズマ処理などがある。
半導体層１０８に水素が拡散すると、酸化物半導体に含まれる酸素原子と反応して水になり、酸素欠損（ＶＯ）が形成される場合がある。さらに、ＶＯＨが形成され、キャリア密度が高くなってしまう場合がある。半導体層１０８と接する絶縁層、あるいは、半導体層１０８の周辺に位置する絶縁層として、水素の拡散を抑制するブロッキング膜を用いることにより、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
トランジスタ１００（トランジスタ１００Ａ）のチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨは、少ないことが好ましい。特に、チャネル長が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が大きくなる。例えば、ソース領域またはドレイン領域からチャネル形成領域にＶＯＨが拡散することでチャネル形成領域のキャリア濃度が高まり、トランジスタのしきい値電圧の変動、または信頼性の低下が生じる場合がある。このようなＶＯＨの拡散による電気特性及び信頼性への影響は、トランジスタのチャネル長が短いほど、大きくなる。半導体層１０８、特に半導体層１０８のチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することにより、良好な電気特性及び高い信頼性を有するチャネル長の短いトランジスタを実現することができる。
半導体層１０８と接する絶縁層、あるいは、半導体層１０８の周辺に位置する絶縁層は、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。不純物の放出を少なくすることにより、不純物が半導体層１０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
半導体層１０８の形成より後の工程でかかる熱により、半導体層１０８から酸素が脱離してしまう場合がある。しかしながら、半導体層１０８と接する絶縁層、あるいは、半導体層１０８の周辺に位置する絶縁層から半導体層１０８に酸素が供給されることにより、酸素欠損（ＶＯ）及びＶＯＨの増加を抑制することができる。また、半導体層１０８の形成より後の工程において、処理温度の自由度を高めることができる。具体的には、半導体層１０８の形成より後の工程においても、処理温度を高くすることができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００（トランジスタ１００Ａ）を形成することができる。
［絶縁層１１０ｂ］
絶縁層１１０ｂとして無機絶縁材料または有機絶縁材料を用いることができる。絶縁層１１０ｂは、無機絶縁材料と有機絶縁材料の積層構造としてもよい。
絶縁層１１０ｂとして無機絶縁材料を好適に用いることができる。無機絶縁材料として、酸化物、酸化窒化物、窒化酸化物、及び窒化物の一または複数を用いることができる。絶縁層１１０ｂとして例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジム、窒化シリコン、窒化酸化シリコン、及び窒化アルミニウムの一または複数を用いることができる。
絶縁層１１０ｂを２層以上の積層構造としてもよい。図１Ｂ等では、絶縁層１１０ｂが、絶縁層１１０ｂ３と、絶縁層１１０ｂ３上の絶縁層１１０ｂ２と、絶縁層１１０ｂ２上の絶縁層１１０ｂ１との積層構造を有する構成を示している。絶縁層１１０ｂ３、絶縁層１１０ｂ２及び絶縁層１１０ｂ１はそれぞれ、前述の絶縁層１１０ｂに用いることができる材料を用いることができる。なお、絶縁層１１０ｂ３、絶縁層１１０ｂ２及び絶縁層１１０ｂ１で互いに同じ材料を用いてもよく、異なる材料を用いてもよい。また、図１４Ｂ等には絶縁層１１０ｂが絶縁層１１０ｂ３、絶縁層１１０ｂ２及び絶縁層１１０ｂ１を有する例を示すが、絶縁層１１０ｂは、絶縁層１１０ｂ３、または絶縁層１１０ｂ１のいずれかを有さない構成としてもよく、いずれか一のみを有する構成としてもよい。
絶縁層１１０ｂ３、絶縁層１１０ｂ２、及び絶縁層１１０ｂ１はそれぞれ、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。
絶縁層１１０ｂ２の膜厚は、絶縁層１１０ｂ１の膜厚より厚い構成とすることができる。また、絶縁層１１０ｂ２の膜厚は、絶縁層１１０ｂ３の膜厚より厚い構成とすることができる。絶縁層１１０ｂ２の成膜速度は速いことが好ましい。膜厚が厚い膜の成膜速度を速くすることにより、生産性を高めることができる。
絶縁層１１０ｂ１及び絶縁層１１０ｂ３はそれぞれ、絶縁層ｂ２からガスが脱離することを抑制するブロッキング膜として機能する。絶縁層１１０ｂ１及び絶縁層１１０ｂ３はそれぞれ、ガスを拡散しづらい材料を用いることが好ましい。絶縁層１１０ｂ１は絶縁層１１０ｂ２より膜密度が高い領域を有することが好ましい。また、絶縁層１１０ｂ３は絶縁層１１０ｂ２より膜密度が高い領域を有することが好ましい。絶縁層の膜密度を高くすることで、ブロッキング性を高めることができる。絶縁層の成膜速度を遅くすることにより、膜密度が高くなり、ブロッキング性を高めることができる。
絶縁層１１０ｂ２として酸化物または酸化窒化物を用いることが好ましい。絶縁層１１０ｂ２として加熱により酸素を放出する膜を用いることが好ましい。絶縁層１１０ｂ２として例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
絶縁層１１０ｂ２が酸素を放出することで、絶縁層１１０ｂ２から半導体層１０８に酸素を供給することができる。絶縁層１１０ｂ２は、酸素の拡散係数が高いことが好ましい。酸素の拡散係数を高くすることで、絶縁層１１０ｂ中を酸素が拡散しやすくなり、効率よく半導体層１０８に酸素を供給することができる。
絶縁層１１０ｂ１、絶縁層１１０ｂ２、及び絶縁層１１０ｂ３は、スパッタリング法、ＡＬＤ法またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。
特に、スパッタリング法を用い、成膜ガスに水素ガスを用いない成膜方法で成膜することで、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層１０８に水素が供給されることを抑制し、トランジスタ１００（トランジスタ１００Ａ）の電気特性の安定化を図ることができる。酸化シリコンをスパッタリング法で成膜する場合には例えば、酸素ガスを含む雰囲気でシリコンターゲットを用いて、成膜することができる。また、窒化シリコンをスパッタリング法により形成する場合には例えば、窒素ガスを含む雰囲気でシリコンターゲットを用いて、成膜することができる。酸化アルミニウムをスパッタリング法で成膜する場合には例えば、酸化性ガスを含む雰囲気でアルミニウムターゲットを用いて、成膜することができる。
また、酸化シリコン及び窒化シリコンは例えば、ＰＥＡＬＤ法を用いて成膜することができる。また、酸化アルミニウム及び酸化ハフニウムは例えば、熱ＡＬＤ法を用いて成膜することができる。ＰＥＡＬＤ法及び熱ＡＬＤ法を用いて絶縁層を成膜することにより、緻密な絶縁層を形成することができるため、酸素及び水素に対するブロッキング性を高めることができる。
絶縁層１１０ｂ１は絶縁層１１０ｂ２より窒素の含有量が多い材料を用いることができる。また、絶縁層１１０ｂ３は絶縁層１１０ｂ２より窒素の含有量が多い材料を用いることができる。絶縁層の窒素の含有量を多くすることで、ブロッキング性を高めることができる。
絶縁層１１０ｂ１は絶縁層１１０ｂ２より膜中の水素濃度が低い領域を有する場合がある。絶縁層１１０ｂ３は絶縁層１１０ｂ２より膜中の水素濃度が低い領域を有する場合がある。
絶縁層１１０ｂ１及び絶縁層１１０ｂ３はそれぞれ、酸素を透過しづらいことが好ましい。絶縁層１１０ｂ１及び絶縁層１１０ｂ３は、絶縁層ｂ２から酸素が脱離することを抑制するブロッキング膜として機能する。さらに、絶縁層１１０ｂ１及び絶縁層１１０ｂ３はそれぞれ、水素を透過しづらいことが好ましい。絶縁層１１０ｂ１及び絶縁層１１０ｂ３は、トランジスタの外から絶縁層１１０ｂ１及び絶縁層１１０ｂ３を介して半導体層１０８へ水素が拡散することを抑制するブロッキング膜として機能する。絶縁層１１０ｂ１及び絶縁層１１０ｂ３の膜密度は高いことが好ましい。膜密度を高くすることで、酸素及び水素のブロッキング性を高めることができる。絶縁層１１０ｂ２に酸化シリコンまたは酸化窒化シリコンを用いる場合、絶縁層１１０ｂ１及び絶縁層１１０ｂ３にはそれぞれ、窒化シリコンまたは窒化酸化シリコンを用いることができる。また、絶縁層１１０ｂ１及び絶縁層１１０ｂ３として酸化ハフニウム、または酸化アルミニウムを好適に用いることができる。
また、絶縁層１１０ｂ１及び絶縁層１１０ｂ３としてそれぞれ、窒化シリコン、窒化酸化シリコン、酸化ハフニウム、及び酸化アルミニウムから選ばれる二以上を積層した構造を用いることができる。
絶縁層１１０ｂ２に含まれる酸素が、絶縁層１１０ｂ２の半導体層１０８と接しない領域（例えば、絶縁層１１０ｂ２の上面）から上方へ拡散すると、絶縁層１１０ｂ２から半導体層１０８へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂ２上に絶縁層１１０ｂ１を設けることにより、絶縁層１１０ｂ２に含まれる酸素が、絶縁層１１０ｂ２の半導体層１０８と接しない領域から拡散することを抑制できる。同様に、絶縁層１１０ｂ２の下に絶縁層１１０ｂ３を設けることにより、絶縁層１１０ｂ２の半導体層１０８と接しない領域から下方に拡散することを抑制できる。したがって、絶縁層１１０ｂ２から半導体層１０８へ供給される酸素の量が増え、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
絶縁層１１０ｂ２に含まれる酸素によって、導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化され、抵抗が高くなってしまう場合がある。導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化されることにより、絶縁層１１０ｂ２から半導体層１０８に供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂ２と導電層１１２ａとの間に絶縁層１１０ｂ３を設けることにより、導電層１１２ａが酸化され、抵抗が高くなることを抑制できる。同様に、絶縁層１１０ｂ２と導電層１１２ｂとの間に絶縁層１１０ｂ１を設けることにより、導電層１１２ｂが酸化され、抵抗が高くなることを抑制できる。同様に、絶縁層１１０ｂ２と導電層１１２ｃとの間に絶縁層１１０ｂ１を設けることにより、導電層１１２ｃが酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁層１１０ｂ２から半導体層１０８へ供給される酸素の量が増え、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
また絶縁層１１０ｂ１及び絶縁層１１０ｂ３を設けることにより、半導体層１０８への水素の拡散を抑制し、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
絶縁層１１０ｂ１及び絶縁層１１０ｂ３はそれぞれ、酸素及び水素のブロッキング膜として機能する膜厚であることが好ましい。膜厚が薄いと、ブロッキング膜としての機能が低くなってしまう場合がある。一方、膜厚が厚いと、絶縁層１１０ｂ２と接する半導体層１０８の領域が狭くなり、半導体層１０８へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂ１及び絶縁層１１０ｂ３の膜厚はそれぞれ、１ｎｍ以上、２ｎｍ以上が好ましく、２００ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１０ｎｍ以下、または５ｎｍ以下が好ましい。
［絶縁層１０６及び絶縁層１１０ｓ］
ゲート絶縁層として機能する絶縁層１０６及び絶縁層１１０ｓは、欠陥密度が低いことが好ましい。絶縁層１０６及び絶縁層１１０ｓの欠陥密度が低いことにより、良好な電気特性を示すトランジスタとすることができる。さらに、絶縁層１０６は、絶縁耐圧が高いことが好ましい。絶縁層１０６及び絶縁層１１０ｓの絶縁耐圧が高いことにより、信頼性の高いトランジスタとすることができる。
絶縁層１０６及び絶縁層１１０ｓはそれぞれ例えば、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一または複数を用いることができる。絶縁層１０６及び絶縁層１１０ｓは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。絶縁層１０６及び絶縁層１１０ｓはそれぞれ、単層でもよく、積層であってもよい。絶縁層１０６及び絶縁層１１０ｓは、例えば、酸化物と窒化物の積層構造としてもよい。
なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。ｈｉｇｈ−ｋ材料として、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物が挙げられる。
絶縁層１０６及び絶縁層１１０ｓは、自身からの不純物（例えば、水、及び水素）の放出が少ないことが好ましい。絶縁層１０６及び絶縁層１１０ｓからの不純物の放出が少ないことにより、不純物が半導体層１０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
絶縁層１０６及び絶縁層１１０ｓは半導体層１０８上に形成されるため、半導体層１０８へのダメージが少ない条件で形成された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に遅い条件で形成することができる。例えば、プラズマＣＶＤ法により絶縁層１０６を形成する場合、低電力の条件で形成することにより、半導体層１０８に与えるダメージを小さくすることができる。
ここで、半導体層１０８に金属酸化物を用いる構成を例に挙げて、絶縁層１０６及び絶縁層１１０ｓについて具体的に説明する。
半導体層１０８との界面特性を向上させるため、絶縁層１０６及び絶縁層１１０ｓの少なくとも半導体層１０８と接する側は酸化物を用いることが好ましい。絶縁層１０６及び絶縁層１１０ｓは、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。また、絶縁層１０６には、加熱により酸素を放出する膜を用いるとより好ましい。
なお、絶縁層１０６及び絶縁層１１０ｓを積層構造としてもよい。絶縁層１０６は、半導体層１０８と接する側の酸化物膜と、導電層１０４と接する側の窒化物膜との積層構造とすることができる。当該酸化物膜として、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。当該窒化物膜として、窒化シリコンを好適に用いることができる。
絶縁層１０６及び絶縁層１１０ｓの膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５ｎｍ以下とするのがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁層１０６及び絶縁層１１０ｓは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
また、絶縁層１０６及び絶縁層１１０ｓは、酸素を供給する機能を有することが好ましい。
［導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃ］
ソース電極、ドレイン電極またはゲート電極として機能する導電層１１２ａ、導電層１１２ｂ、及び導電層１１２ｃはそれぞれ、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一または複数、もしくは前述した金属の一または複数を成分とする合金を用いてそれぞれ形成することができる。導電層１１２ａ及び導電層１１２ｂはそれぞれ、銅、銀、金、またはアルミニウムの一または複数を含む、低抵抗な導電性材料を好適に用いることができる。特に、銅またはアルミニウムは量産性に優れるため好ましい。
導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、金属酸化物膜（酸化物導電体ともいう）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として、例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。
ここで、酸化物導電体（ＯＣ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。
導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
なお、導電層１１２ａ及び導電層１１２ｂで互いに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。また、導電層１１２ａ及び導電層１１２ｃで互いに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。
ここで、半導体層１０８に金属酸化物を用いる構成を例に挙げて、導電層１１２ａ及び導電層１１２ｂについて具体的に説明する。
半導体層１０８に酸化物半導体を用いる場合、半導体層１０８に含まれる酸素によって導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化され、抵抗が高くなってしまう場合がある。絶縁層１１０ｂに含まれる酸素によって、導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化され、抵抗が高くなってしまう場合がある。また、半導体層１０８に含まれる酸素によって導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化されることにより、半導体層１０８中の酸素欠損（ＶＯ）が増加してしまう場合がある。絶縁層１１０ｂに含まれる酸素によって導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃが酸化されることにより、絶縁層１１０ｂから半導体層１０８に供給される酸素の量が少なくなってしまう場合がある。
導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、酸化されにくい材料を用いることが好ましい。導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、酸化物導電体を用いることが好ましい。例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、またはＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を好適に用いることができる。導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、窒化物導電体を用いてもよい。窒化物導電体として、窒化タンタル、及び窒化チタンが挙げられる。導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃはそれぞれ、前述の材料の積層構造を有してもよい。
導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃに酸化されにくい材料を用いることにより、半導体層１０８に含まれる酸素または絶縁層１１０ｂに含まれる酸素によって酸化され、抵抗が高くなることを抑制できる。また、半導体層１０８中の酸素欠損（ＶＯ）の増加が抑制されるとともに、絶縁層１１０ｂから半導体層１０８に供給される酸素の量を増やすことができる。
前述したように、半導体層１０８と接する導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃは、酸化されにくい材料を用いることが好ましい。しかしながら、酸化されにくい材料を用いる場合、抵抗が高くなってしまう場合がある。導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃは配線として機能するため、抵抗は低いことが好ましい。導電層１１２ａを２層構成とする場合には、半導体層１０８と接する領域を有する導電層１１２ａ＿２に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ａ＿１に抵抗の低い材料を用いることで、導電層１１２ａの抵抗を低くしつつ、酸化を抑制することができる。さらに、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
また、導電層１１２ｂを複数の導電層の積層構造とする場合には、半導体層１０８と接する領域を有する導電層に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層に抵抗の低い材料を用いることで、導電層１１２ｂの抵抗を低くすることができる。さらに、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
また、半導体層１０８と接する領域を有する導電層１１２ｃ＿２に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ｃ＿１に抵抗の低い材料を用いることで、導電層１１２ｃの抵抗を低くすることができる。さらに、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
前述したように、特に、チャネル長Ｌ１００が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が大きくなる。導電層１１２ａ＿２及び導電層１１２ｃ＿２等にそれぞれ酸化されにくい材料を用いることにより、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨの増加を抑制することができる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の短いトランジスタを実現することができる。
導電層１１２ａ＿２、及び導電層１１２ｃ＿２等にそれぞれ、酸化物導電体及び窒化物導電体の一または複数を好適に用いることができる。
導電層１１２ａ＿１は、導電層１１２ａ＿２より抵抗の低い材料を用いることが好ましい。また、導電層１１２ｃ＿１は、導電層１１２ｃ＿２より抵抗の低い材料を用いることが好ましい。導電層１１２ａ＿１及び導電層１１２ｃ＿１等としてそれぞれ例えば、銅、アルミニウム、チタン、タングステン、及びモリブデンの一または複数、もしくは前述した金属の一または複数を成分とする合金を好適に用いることができる。具体的には、導電層１１２ａ＿２にＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を、導電層１１２ａ＿１にタングステンを好適に用いることができる。また、導電層１１２ｃ＿２にＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を、導電層１１２ｃ＿１にタングステンを好適に用いることができる。
なお、導電層１１２ａの構成は、導電層１１２ａに求められる配線抵抗に応じて決めればよい。例えば、配線（導電層１１２ａ）の長さが短く、求められる配線抵抗が比較的高い場合は、導電層１１２ａを単層構造とし、酸化されにくい材料を適用してもよい。一方、配線（導電層１１２ａ）の長さが長く、求められる配線抵抗が比較的低い場合は、導電層１１２ａに酸化されにくい材料と抵抗の低い材料との積層構造を適用することが好ましい。
なお、導電層１１２ａは例えば、３層以上の積層構造を有していてもよい。また、導電層１１２ｂは例えば、３層以上の積層構造を有していてもよい。また、導電層１１２ｃは例えば、３層以上の積層構造を有していてもよい。
［導電層１０４、導電層１１４］
導電層１０４及び導電層１１４としては、例えばクロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、及びニオブの一または複数、もしくは前述した金属の一または複数を成分とする合金を用いてそれぞれ形成することができる。また、導電層１０４及び導電層１１４として、上記導電層１１２ａ、導電層１１２ｂ及び導電層１１２ｃに用いることができる、窒化物、及び酸化物を適用してもよい。
なお、導電層１０４を２層積層構造としてもよい。例えば下層の導電層として窒化物または酸化物を用いることができ、上層の導電層としてクロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、及びニオブの一または複数、もしくは前述した金属の一または複数を成分とする合金を用いることができる。
［絶縁層１９５］
トランジスタ１００（トランジスタ１００Ａ）の保護層として機能する絶縁層１９５は、不純物が拡散しにくい材料を用いることが好ましい。絶縁層１９５を設けることにより、トランジスタに外部から不純物が拡散することを効果的に抑制でき、トランジスタの信頼性を高めることができる。不純物として、例えば、水及び水素が挙げられる。絶縁層１９５は、無機材料を有する絶縁層、または有機材料を有する絶縁層とすることができる。絶縁層１９５は、例えば、酸化物または窒化物の無機材料を好適に用いることができる。より具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。有機材料として、例えば、アクリル樹脂、及びポリイミド樹脂の一または複数を用いることができる。有機材料は感光性の材料を用いてもよい。また、上述の絶縁層を２以上積層して用いてもよい。絶縁層１９５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。
［絶縁層１１５］
絶縁層１１５として、無機絶縁材料または有機絶縁材料を用いることができる。絶縁層１１５は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。
絶縁層１１５として、絶縁層１１０ｂ１、絶縁層１１０ｂ２、絶縁層１９５等で挙げた材料及び構成を好適に用いることができる。
［基板１０２］
基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、または炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、または有機樹脂基板を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００（トランジスタ１００Ａ）等を形成してもよい。または、基板１０２とトランジスタ１００（トランジスタ１００Ａ）等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００（トランジスタ１００Ａ）等を耐熱性の劣る基板、または可撓性基板にも転載できる。
＜半導体装置の構成例１＞
図８には、本発明の一態様の半導体装置の構成例を示す。図８に示す半導体装置３００は、トランジスタ１００と、トランジスタ１００Ｂと、を有する。トランジスタ１００Ｂは、導電層１１４を有さない点で、トランジスタ１００と主に異なる。なお、本発明の一態様の半導体装置は例えば、表示部が有する表示デバイスを駆動する機能を有する回路、及び表示部が有する受光デバイスを駆動する機能を有する回路の一以上を有し、これらの回路は例えば、トランジスタなどの半導体デバイスを有する。本発明の一態様の半導体装置は、表示装置として機能することができる。また、本発明の一態様の半導体装置は、撮像装置としての機能を有してもよい。また、本発明の一態様の半導体装置は、記憶部、演算部、等を有することができる。
図８に示す半導体装置３００は、基板１０２上のトランジスタ１００と、トランジスタ１００Ｂと、を有する。トランジスタ１００及びトランジスタ１００Ｂを覆って、絶縁層１９５と、絶縁層１９５上の絶縁層２６６と、が設けられる。
絶縁層２６６は、層間絶縁層として機能する。絶縁層２６６に用いることのできる材料、構成、作製方法として、絶縁層１９５、絶縁層１１５、絶縁層１１０ｂ、等を適宜参照することができる。
絶縁層２６６には開口が設けられ、該開口を埋めるように導電層２４１が設けられる。図８においては３つの導電層２４１（以下、導電層２４１＿１、導電層２４１＿２及び導電層２４１＿３と呼ぶ）が設けられている。
また絶縁層１９５等に埋め込まれるようにプラグ２７４が設けられる。図８においては四つのプラグ２７４（以下、プラグ２７４＿１、プラグ２７４＿２、プラグ２７４＿３及びプラグ２７４＿４と呼ぶ）が設けられている。プラグ２７４＿１及びプラグ２７４＿３は絶縁層１９５、絶縁層１０６及び絶縁層１１０ｂに埋め込まれるように設けられ、プラグ２７４＿２は絶縁層１９５に埋め込まれるように設けられ、プラグ２７４＿４は絶縁層１９５及び絶縁層１０６に埋め込まれるように設けられる。
導電層２４１＿１はプラグ２７４＿１を介してトランジスタ１００の導電層１１２ａと電気的に接続される。
導電層２４１＿２はプラグ２７４＿２を介してトランジスタ１００の導電層１０４と電気的に接続され、プラグ２７４＿３を介してトランジスタ１００Ｂの導電層１１２ａと電気的に接続される。トランジスタ１００の導電層１０４は、プラグ２７４＿２、導電層２４１＿２及びプラグ２７４＿３を介して、トランジスタ１００Ｂの導電層１１２ａと電気的に接続される。
導電層２４１＿３はプラグ２７４＿４を介してトランジスタ１００Ｂの導電層１１２ｂと電気的に接続される。
図８に示すトランジスタ１００Ｂは、導電層１０４と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。また図８においては、トランジスタ１００が有する絶縁層１０６がトランジスタ１００Ｂにおいて共有される。絶縁層１０６の一部は、トランジスタ１００Ｂのゲート絶縁層として機能する。導電層１０４は、トランジスタ１００Ｂのゲート電極として機能する。導電層１１２ａは、トランジスタ１００Ｂのソース電極及びドレイン電極の一方として機能し、トランジスタ１００Ｂの導電層１１２ｂは他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がトランジスタ１００Ｂのチャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はトランジスタ１００Ｂのソース領域として機能し、ドレイン電極と接する領域はトランジスタ１００Ｂのドレイン領域として機能する。
トランジスタ１００Ｂにおいて、基板１０２上に、絶縁層１１５及び導電層１１２ａが設けられ、導電層１１２ａ上及び絶縁層１１５上に絶縁層１１０ｂが設けられ、絶縁層１１０ｂ上に導電層１１２ｂが設けられる。またトランジスタ１００Ｂにおいて、導電層１１２ａ上には、絶縁層１１０ｓが設けられ、絶縁層１１０ｓは、絶縁層１１０ｂが有する開口における側壁及び導電層１１２ｂが有する開口における側壁のそれぞれに沿うように設けられる。
半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁とする凹部に沿って設けられる。半導体層１０８上には、絶縁層１０６が設けられる。絶縁層１０６は、半導体層１０８を間に挟んで導電層１１２ａと重畳する領域と、半導体層１０８を間に挟んで導電層１１２ｂと重畳する領域と、を有する。絶縁層１０６上には、導電層１０４が設けられる。導電層１０４は、絶縁層１０６を間に挟んで、導電層１１２ａと導電層１１２ｂの間の半導体層１０８と重畳する領域を有する。半導体層１０８は、底部を導電層１１２ａの上面、内壁を絶縁層１１０ｓの側壁１４１とする凹部に沿って設けられ、半導体層１０８の上面は凹部を有する。絶縁層１０６は半導体層１０８上に設けられ、絶縁層１０６の上面は凹部を有する。導電層１０４は凹部を埋めるように設けられている。導電層１０４は絶縁層１９５の開口を埋めるように設けられ、導電層１０４と絶縁層１９５の上面が概略揃っている。
［トランジスタ１００とトランジスタ１００Ｂのチャネル長］
図８には、トランジスタ１００のチャネル長Ｌ１００と、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂと、をそれぞれ破線の両矢印で示している。
トランジスタ１００のチャネル長Ｌ１００はトランジスタ１００における絶縁層１１０ｓの側面、及び上面の長さとすることができ、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂはトランジスタ１００Ｂにおける絶縁層１１０ｓの側面、及び上面の長さとすることができる。ここで、トランジスタ１００Ｂには導電層１１４が設けられないため、トランジスタ１００Ｂに設けられる絶縁層１１０ｓの側面の長さは、トランジスタ１００に設けられる絶縁層１１０ｓの側面の長さよりも短い。よって、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂは、トランジスタ１００のチャネル長Ｌ１００よりも短い。例えば、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂは、導電層１１４の厚さの分だけ、トランジスタ１００のチャネル長Ｌ１００よりも短くなる。
また、トランジスタ１００のチャネル長Ｌ１００として、導電層１１２ａの上面と導電層１１２ｂの下面に挟まれる領域における絶縁層１１０ｂ及び導電層１１４の厚さの和を用いることができ、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂとして、導電層１１２ａの上面と導電層１１２ｂの下面に挟まれる領域における絶縁層１１０ｂの厚さを用いることができる。この場合にも、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂは、導電層１１４の厚さの分だけ、トランジスタ１００のチャネル長Ｌ１００よりも短い。
あるいは、トランジスタ１００のチャネル長Ｌ１００として、絶縁層１１０ｂの厚さ、導電層１１４の厚さ、及び導電層１１２ｂの厚さの和を用いることができ、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂとして、絶縁層１１０ｂの厚さと導電層１１２ｂの厚さの和を用いることができる。この場合にも、トランジスタ１００Ｂのチャネル長Ｌ１００Ｂは、導電層１１４の厚さの分だけ、トランジスタ１００のチャネル長Ｌ１００よりも短い。
導電層１１４の厚さは例えば、１ｎｍ以上、２ｎｍ以上、３ｎｍ以上、５ｎｍ以上、８ｎｍ以上、または１０ｎｍ以上であり、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、７５ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１２ｎｍ以下である。
チャネル長Ｌ１００Ｂは、チャネル長Ｌ１００よりも短い。チャネル長Ｌ１００とチャネル長Ｌ１００Ｂの差は例えば、導電層１１２ａの上面と導電層１１２ｂの下面に挟まれる領域における導電層１１４の厚さと等しい。
チャネル長Ｌ１００とチャネル長Ｌ１００Ｂの差は例えば、１ｎｍ以上、２ｎｍ以上、３ｎｍ以上、５ｎｍ以上、８ｎｍ以上、または１０ｎｍ以上である。また、チャネル長Ｌ１００とチャネル長Ｌ１００Ｂの差は例えば、１μｍ以下、７５０ｎｍ以下、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、７５ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１２ｎｍ以下である。
［トランジスタ１００とトランジスタ１００Ｂの特性］
トランジスタ１００はバックゲートを有するため、トランジスタのＩｄ−Ｖｄ特性における飽和性を高めることができる。加えて、トランジスタ１００はトランジスタ１００Ｂと比較してチャネル長が長い。チャネル長を長くすることにより、飽和性をより高めることができる。すなわち、トランジスタ１００は、バックゲートを有する効果、及びチャネル長が長い効果の両方により、飽和性を高めることができる。これにより例えば、トランジスタ１００を、表示部を有する半導体装置に適用する場合において、表示部の階調数を多くすることができる。また、表示部の発光輝度を安定させることができる。
また、トランジスタ１００は高い信頼性を有する。よって、トランジスタ１００を適用する半導体装置の信頼性を高めることができる。特に、ゲートに電圧に与えた状態におけるトランジスタ特性の劣化を抑制することができる。例えば、ｎチャネル型トランジスタにおいて、ソース電位に対して、ゲートに正の電位が印加された状態における特性の劣化を抑制することができる。
また、トランジスタ１００においては、しきい値電圧を好適に制御し、ノーマリオフの特性とすることが容易となる。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースを電気的に接続された構成とすることで、しきい値がマイナスの値になることを好適に防ぐことができる。
一方、トランジスタ１００Ｂはトランジスタ１００と比較してチャネル長が短いため、トランジスタ１００と比較して、より大きい電流を流すことができる。よって例えば、トランジスタの周波数特性を高めることができる。これにより例えば、トランジスタ１００を適用する半導体装置の動作速度を高めることができる。
なお、トランジスタ１００は、トランジスタのソースまたはドレインと、バックゲートと、が電気的に接続される。よって、半導体装置の動作においてトランジスタのソースとドレインが入れ替わり、ソース−ドレイン間を流れる電流の向きが変化する場合には、入れ替わりに対してトランジスタ１００の動作は非対称となる。
よって半導体装置の動作において、ソース−ドレイン間を流れる電流の向きが変化するトランジスタとしては例えば、トランジスタ１００Ｂを用いることが好ましい。
＜半導体装置の構成例２＞
図９に示す半導体装置３００は、絶縁層１１０ｗを有する点で、図８と主に異なる。
図９に示す半導体装置３００においては、トランジスタ１００が有する導電層１１２ｂ、及びトランジスタ１００Ｂが有する導電層１１２ｂにおいてそれぞれ、導電層１１２ｂの側壁沿うように絶縁層１１０ｗが設けられている。絶縁層１１０ｗは例えば、絶縁層１１０ｓの形成過程において、同じ絶縁膜（後述する絶縁膜１１０ｓ＿ｆ）から形成される場合がある。
＜半導体層１０８が有する金属酸化物の組成＞
半導体層１０８が有する金属酸化物の組成について、以下に説明する。
半導体層１０８が有する金属酸化物の組成は、トランジスタ１００（トランジスタ１００Ａ）の電気的特性、及び信頼性に大きく影響する。
例えば、金属酸化物のインジウムの含有率を高くすることにより、オン電流の大きいトランジスタを実現することができる。
半導体層１０８にＩｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が亜鉛の原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝３：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｚｎ＝５：１、Ｉｎ：Ｚｎ＝７：１、またはＩｎ：Ｚｎ＝１０：１、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８にＩｎ−Ｓｎ酸化物を用いる場合、インジウムの原子数比がスズの原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ＝１：１、Ｉｎ：Ｓｎ＝２：１、Ｉｎ：Ｓｎ＝３：１、Ｉｎ：Ｓｎ＝４：１、Ｉｎ：Ｓｎ＝５：１、Ｉｎ：Ｓｎ＝７：１、またはＩｎ：Ｓｎ＝１０：１、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８にＩｎ−Ｓｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が、スズの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、スズの原子数比よりも高い金属酸化物を用いることが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝３：１：２、Ｉｎ：Ｓｎ：Ｚｎ＝４：２：３、Ｉｎ：Ｓｎ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：７、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：８、Ｉｎ：Ｓｎ：Ｚｎ＝６：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：７、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：８、Ｉｎ：Ｓｎ：Ｚｎ＝５：２：５、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｓｎ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｓｎ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８にＩｎ−Ａｌ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が、アルミニウムの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、アルミニウムの原子数比よりも高い金属酸化物を用いることが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ａｌ：Ｚｎ＝２：１：３、Ｉｎ：Ａｌ：Ｚｎ＝３：１：２、Ｉｎ：Ａｌ：Ｚｎ＝４：２：３、Ｉｎ：Ａｌ：Ｚｎ＝４：２：４．１、Ｉｎ：Ａｌ：Ｚｎ＝５：１：３、Ｉｎ：Ａｌ：Ｚｎ＝５：１：６、Ｉｎ：Ａｌ：Ｚｎ＝５：１：７、Ｉｎ：Ａｌ：Ｚｎ＝５：１：８、Ｉｎ：Ａｌ：Ｚｎ＝６：１：６、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：３、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：６、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：７、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：８、Ｉｎ：Ａｌ：Ｚｎ＝５：２：５、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：１０、Ｉｎ：Ａｌ：Ｚｎ＝２０：１：１０、Ｉｎ：Ａｌ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、金属元素の原子数に対するインジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層１０８は、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：７、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８にＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、金属元素の原子数に対するインジウムの原子数比が、元素Ｍの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、元素Ｍの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層１０８は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数比の合計を、元素Ｍの原子数比とすることができる。例えば、元素Ｍとしてガリウムとアルミニウムを有するＩｎ−Ｇａ−Ａｌ−Ｚｎ酸化物の場合、ガリウムの原子数比とアルミニウムの原子数比の合計を元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が前述の範囲であることが好ましい。例えば、元素Ｍとしてガリウムとスズを有するＩｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物の場合、ガリウムの原子数比とスズの原子数比の合計を元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が前述の範囲であることが好ましい。
金属酸化物に含有される金属元素の原子数に対するインジウムの原子数の割合が、３０原子％以上１００原子％以下、好ましくは３０原子％以上９５原子％以下、より好ましくは３５原子％以上９５原子％以下、より好ましくは３５原子％以上９０原子％以下、より好ましくは４０原子％以上９０原子％以下、より好ましくは４５原子％以上９０原子％以下、より好ましくは５０原子％以上８０原子％以下、より好ましくは６０原子％以上８０原子％以下、より好ましくは７０原子％以上８０原子％以下である金属酸化物を用いることが好ましい。例えば、半導体層１０８にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、インジウム、元素Ｍ、及び亜鉛の原子数の合計に対する、インジウムの原子数の割合が前述の範囲であることが好ましい。
本明細書等において、含有される金属元素の原子数に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
金属酸化物のインジウムの含有率を高くすることにより、オン電流の大きいトランジスタとすることができる。当該トランジスタを高いオン電流が求められるトランジスタに適用することにより、優れた電気特性を有する半導体装置とすることができる。
金属酸化物の組成の分析は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
本明細書等において、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。例えば、原子数比がＩｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、インジウムの原子数比を４としたとき、Ｍの原子数比が１以上３以下であり、亜鉛の原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、インジウムの原子数比を５としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、インジウムの原子数比を１としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が０．１より大きく２以下である場合を含む。
ここで、トランジスタの信頼性について、説明する。トランジスタの信頼性を評価する指標の１つとして、ゲートに電界を印加した状態で保持する、ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験がある。その中でも、ソース電位及びドレイン電位に対して、ゲートに正の電位（正バイアス）を与えた状態で、高温下で保持する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験、ゲートに負の電位（負バイアス）を与えた状態で、高温下で保持する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と呼ぶ。また、光を照射した状態で行うＰＢＴＳ試験及びＮＢＴＳ試験をそれぞれ、ＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験と呼ぶ。
ｎ型のトランジスタにおいては、トランジスタをオン状態（電流を流す状態）とする際にゲートに正の電位が与えられるため、ＰＢＴＳ試験でのしきい値電圧の変動量が、トランジスタの信頼性の指標として着目すべき重要な項目の１つとなる。
半導体層１０８にガリウムを含まない、またはガリウムの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、ガリウムを含む金属酸化物を用いる場合は、インジウムの含有率よりも、ガリウムの含有率を低くすることが好ましい。これにより、信頼性の高いトランジスタを実現することができる。
ＰＢＴＳ試験でのしきい値電圧の変動の１つの要因として、半導体層とゲート絶縁層の界面、または界面近傍における欠陥準位が挙げられる。欠陥準位密度が大きいほど、ＰＢＴＳ試験での劣化が顕著になる。半導体層の、ゲート絶縁層と接する領域におけるガリウムの含有率を低くすることにより、当該欠陥準位の生成を抑制することができる。
ガリウムを含まない、またはガリウムの含有率の低い金属酸化物を半導体層に用いることによりＰＢＴＳ試験でのしきい値電圧の変動を抑制できる理由として、例えば、以下のようなことが考えられる。金属酸化物に含まれるガリウムは、他の金属元素（例えば、インジウムまたは亜鉛）と比較して、酸素を誘引しやすい性質を有する。そのため、ガリウムを多く含む金属酸化物と、ゲート絶縁層との界面において、ガリウムがゲート絶縁層中の余剰酸素と結合することにより、キャリア（ここでは電子）トラップサイトを生じさせやすくなると推察される。そのため、ゲートに正の電位を与えた際に、半導体層とゲート絶縁層との界面にキャリアがトラップされることにより、しきい値電圧が変動することが考えられる。
より具体的には、半導体層１０８にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、インジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を、半導体層１０８に適用することができる。また、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。言い換えると、金属元素の原子数比が、Ｉｎ＞Ｇａ、且つＺｎ＞Ｇａを満たす金属酸化物を、半導体層１０８に適用することが好ましい。
半導体層１０８は、含有される金属元素の原子数に対するガリウムの原子数の割合が、０原子％より高く５０原子％以下、好ましくは０．１原子％以上４０原子％以下、より好ましくは０．１原子％以上３５原子％以下、より好ましくは０．１原子％以上３０原子％以下、より好ましくは０．１原子％以上２５原子％以下、より好ましくは０．１原子％以上２０原子％以下、より好ましくは０．１原子％以上１５原子％以下、より好ましくは０．１原子％以上１０原子％以下である金属酸化物を用いることが好ましい。半導体層中のガリウムの含有率を低くすることにより、ＰＢＴＳ試験に対する耐性の高いトランジスタとすることができる。なお、金属酸化物にガリウムを含有させることにより、金属酸化物に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙ）が生じにくくなるといった効果を奏する。
半導体層１０８に、ガリウムを含まない金属酸化物を適用してもよい。例えば、Ｉｎ−Ｚｎ酸化物を半導体層１０８に適用することができる。このとき、金属酸化物に含まれる金属元素の原子数に対するインジウムの原子数比を高くすることにより、トランジスタの電界効果移動度を高めることができる。一方、金属酸化物に含まれる金属元素の原子数に対する亜鉛の原子数比を高くすることにより、結晶性の高い金属酸化物となるため、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。また、半導体層１０８には、酸化インジウムなどの、ガリウム及び亜鉛を含まない金属酸化物を適用してもよい。ガリウムを含まない金属酸化物を用いることにより、特に、ＰＢＴＳ試験におけるしきい値電圧の変動を極めて小さなものとすることができる。
例えば、半導体層１０８に、インジウムと亜鉛を含む酸化物を用いることができる。このとき、金属元素の原子数比が、例えばＩｎ：Ｚｎ＝２：３、またはその近傍である金属酸化物を用いることができる。
なお、代表的にガリウムを挙げて説明したが、ガリウムに代えて元素Ｍを用いた場合にも適用できる。半導体層１０８には、インジウムの原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。また、亜鉛の原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。
半導体層１０８に元素Ｍの含有率が低い金属酸化物を適用することにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。当該トランジスタを正バイアス印加に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置とすることができる。
続いて、光に対するトランジスタの信頼性について、説明する。
トランジスタに光が入射することにより、トランジスタの電気特性が変動してしまう場合がある。特に、光が入射しうる領域に適用されるトランジスタは、光照射下での電気特性の変動が小さく、光に対する信頼性が高いことが好ましい。光に対する信頼性は、例えば、ＮＢＴＩＳ試験でのしきい値電圧の変動量により評価することができる。
金属酸化物の元素Ｍの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、元素Ｍの原子数比がインジウムの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。半導体層１０８が有する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、さらには２．５ｅＶ以上が好ましく、さらには３．０ｅＶ以上が好ましく、さらには３．２ｅＶ以上が好ましく、さらには３．３ｅＶ以上が好ましく、さらには３．４ｅＶ以上が好ましく、さらには３．５ｅＶ以上が好ましい。
例えば、半導体層１０８は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８は、特に、含有される金属元素の原子数に対する元素Ｍの原子数の割合が、２０原子％以上７０原子％以下、好ましくは３０原子％以上７０原子％以下、より好ましくは３０原子％以上６０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
半導体層１０８にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、金属元素の原子数に対するインジウムの原子数比が、ガリウムの原子数比以下の金属酸化物を適用することができる。例えば、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、またはこれらの近傍の金属酸化物を用いることができる。
半導体層１０８は、特に、含有される金属元素の原子数に対するガリウムの原子数の割合が、２０原子％以上６０原子％以下、好ましくは２０原子％以上５０原子％以下、より好ましくは３０原子％以上５０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
半導体層１０８に元素Ｍの含有率が高い金属酸化物を適用することにより、光に対する信頼性が高いトランジスタとすることができる。当該トランジスタを光に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置とすることができる。
前述したように、半導体層１０８に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
半導体層１０８は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層１０８が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
半導体層１０８が有する２以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム又はアルミニウムを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
＜半導体装置３００の作製方法例＞
以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは図８に示す、基板１０２上にトランジスタ１００とトランジスタ１００Ｂを有する構成を例に挙げて、説明する。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ）法等を用いて形成することができる。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、又は炭化物等の化合物をリアクティブスパッタリング法で成膜する際に用いられる。
ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、及び光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法等に分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、及び素子（トランジスタ、及び容量等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、又は素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法等を用いることができる。
ＣＶＤ法及びＡＬＤ法は、ターゲット等から放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、例えばアスペクト比の高い開口部の表面を被覆する場合に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送又は圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。又は、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法は、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を形成した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、例えば、ドライエッチング法、ウェットエッチング法、またはサンドブラスト法を用いることができる。
薄膜の平坦化処理としては、代表的には化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等の研磨処理法を好適に用いることができる。また、導電層に加熱処理を行い流動化させるリフロー法を好適に用いることができる。また、リフロー法とＣＭＰ法を組み合わせて用いてもよい。その他、ドライエッチング処理、プラズマ処理を用いてもよい。なお、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、被処理面の凹凸状態に合わせて適宜設定すればよい。
薄膜の厚みを所望の厚さになるように精度よく加工するには、例えば、ＣＭＰ法を用いる。その場合、まず当該薄膜の上面の一部が露出するまで一定の加工速度で研磨する。その後、これよりも加工速度の遅い条件で当該薄膜が所望の厚さになるまで研磨を行うことで、高精度に加工することが可能となる。
研磨の終了点を検出する方法としては、被処理面の表面に光を照射し、その反射光の変化を検出する光学的な方法、または加工装置が被処理面から受ける研磨抵抗の変化を検出する物理的な方法、被処理面に磁力線を当て、発生する渦電流による磁力線の変化を用いる方法などがある。
当該薄膜の上面が露出した後、レーザ干渉計などを用いた光学的な方法により当該薄膜の厚さを監視しながら、遅い加工速度の条件で研磨処理を行なうことで、当該薄膜の厚さを高精度に制御することができる。なお、必要に応じて、当該薄膜が所望の厚さになるまで研磨処理を複数回行ってもよい。
図１０Ａ乃至図１１Ｂに示す各図は、トランジスタ１００及びトランジスタ１００Ｂの作製方法を説明する図である。
基板１０２上に、開口を有する絶縁層１１５を形成する。絶縁層１１５の開口に埋め込まれるように導電層１１２ａ＿１を形成する。続いて、導電層１１２ａ＿１上及び絶縁層１１５上に導電層１１２ａ＿２を形成する。
続いて、トランジスタ１００が形成される領域の導電層１１２ａ＿２上に、導電層１１４＿ｅを形成する（図１０Ａ）。なお、後の構成において導電層１１４＿ｅに開口を設けることにより、導電層１１４を形成することができる。
続いて、導電層１１２ａ＿２上、導電層１１４＿ｅ上及び絶縁層１１５上に絶縁膜１１０ｂ３＿ｆを形成し、絶縁膜１１０ｂ３＿ｆ上に絶縁膜１１０ｂ２＿ｆを形成し、絶縁膜１１０ｂ２＿ｆ上に絶縁膜１１０ｂ１＿ｆを形成し、絶縁膜１１０ｂ１＿ｆ上に導電膜１１２ｂ＿ｆを形成する（図１０Ｂ）。
絶縁膜１１０ｂ１＿ｆ、絶縁膜１１０ｂ２＿ｆ、及び絶縁膜１１０ｂ３＿ｆにはそれぞれ、先に記載の絶縁層１１０ｂ１、絶縁層１１０ｂ２、及び絶縁層１１０ｂ３として用いることができる材料を適宜、用いることができる。
絶縁膜１１０ｂ１＿ｆ及び絶縁膜１１０ｂ３＿ｆとして例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウム等を好適に用いることができる。
具体的には、絶縁膜１１０ｂ１＿ｆ及び絶縁膜１１０ｂ３＿ｆとして例えば、スパッタリング法を用いて窒化シリコンを成膜することができる。または例えば、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することができる。または例えば、スパッタリング法を用いて、酸化アルミニウムを成膜することができる。または例えば、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することができる。
また例えば、酸化アルミニウムと、窒化シリコンと、を積層した構成を用いることができる。例えば、スパッタリング法を用いて成膜した酸化アルミニウムと、ＰＥＡＬＤ法を用いて成膜した窒化シリコンと、積層して用いることができる。
絶縁膜１１０ｂ２＿ｆとして例えば、酸化シリコン、酸化窒化シリコン等を好適に用いることができる。
具体的には、絶縁膜１１０ｂ２＿ｆとして例えば、スパッタリング法を用いて酸化シリコンを成膜することができる。または例えば、ＰＥＣＶＤ法を用いて酸化シリコンを成膜することができる。または例えば、ＰＥＣＶＤ法を用いて酸化窒化シリコンを成膜することができる。
また例えば、スパッタリング法を用いて成膜した酸化シリコンと、ＰＥＣＶＤ法を用いて成膜した酸化シリコンあるいは酸化窒化シリコンと、を積層して用いることができる。
絶縁膜１１０ｂ２＿ｆを形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁膜１１０ｂ２＿ｆの表面及び膜中から水及び水素を脱離させることができる。
加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、希ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁膜１１０ｂ２＿ｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、例えば、オーブン、または急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
続いて、絶縁膜に酸素を供給する工程を行ってもよい。ここでは一例として、絶縁膜１１０ｂ２＿ｆの形成後、金属酸化物層を形成することにより、絶縁層１１０ｂ２＿ｆに酸素を供給する。また、金属酸化物層を形成後、加熱処理を行ってもよい。金属酸化物層を形成した後に加熱処理を行うことで、金属酸化物層から絶縁膜１１０ｂ２＿ｆに効果的に酸素を供給し、絶縁膜中に酸素を含有させることができる。絶縁膜に供給された酸素が、後の工程において半導体層１０８に供給されることにより、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
金属酸化物層を形成した後、または前述の加熱処理の後に、さらに、金属酸化物層を介して絶縁膜に酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。当該プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。
金属酸化物層は、絶縁層でもよく、また導電層であってもよい。金属酸化物層は、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）を用いることもできる。
金属酸化物層として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。
金属酸化物層に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を金属酸化物層に用いることができる。ガリウムの組成（含有割合）が高い材料を金属酸化物層に用いることにより、酸素に対するブロッキング性をより高めることができるため、好ましい。
金属酸化物層は、例えば、酸素を含む雰囲気で形成することが好ましい。特に、酸素を含む雰囲気でスパッタリング法により形成することが好ましい。これにより、金属酸化物層の形成の際、絶縁膜に酸素を好適に供給することができる。
続いて、金属酸化物層を除去する。金属酸化物層は例えば、ウェットエッチング法を好適に用いることができる。
絶縁膜１１０ｂ２＿ｆに対して酸素を供給する処理は、前述の方法に限定されない。例えば、絶縁膜１１０ｂ２＿ｆに対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。また、絶縁膜１１０ｂ２＿ｆ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１０ｂ２＿ｆに酸素を供給してもよい。該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
続いて、導電膜１１２ｂ＿ｆ、絶縁膜１１０ｂ１＿ｆ、絶縁膜１１０ｂ２＿ｆ、絶縁膜ｂ３＿ｆ、及び導電層１１４＿ｅの一部を除去し、開口を有する導電層１１２ｂ＿ｅ、開口を有する絶縁層１１０ｂ１、開口を有する絶縁層１１０ｂ２、開口を有する絶縁層１１０ｂ３、及び開口を有する導電層１１４を順に形成し、導電層１１２ａ＿２において、導電層１１４の開口と重畳する領域の上面を露出させる。絶縁膜及び導電層の除去は例えば、フォトリソグラフィを用いてレジストマスクを形成し、レジストマスクに覆われない領域をエッチングプロセスにより除去する方法を用いればよい。
続いて、導電層１１２ｂ＿ｅの上面、導電層１１２ｂ＿ｅの開口における側壁、絶縁層１１０ｂ１の開口における側壁、絶縁層１１０ｂ２の開口における側壁、絶縁層１１０ｂ３の開口における側壁、導電層１１４の開口における側壁、及び露出した導電層１１２ａ＿２の上面を覆うように、絶縁膜１１０ｓ＿ｆを形成する（図１０Ｃ）。
絶縁膜１１０ｓ＿ｆには、先に記載の絶縁層１１０ｓとして用いることができる材料を適宜、用いることができる。
ＣＶＤ法、ＡＬＤ法、等を用いて絶縁膜１１０ｓ＿ｆを成膜することにより例えば、絶縁膜１１０ｓ＿ｆを導電層１１２ｂ＿ｅ、絶縁層１１０ｂ、及び導電層１１４の開口における側壁に良好に被覆することができるため、好ましい。
続いて、エッチングにより絶縁膜１１０ｓ＿ｆの一部を除去することにより、絶縁層１１０ｓを形成する。具体的には、絶縁膜１１０ｓ＿ｆのエッチングによりその一部を除去し、絶縁膜１１０ｓ＿ｆにおいて導電層１１２ｂ＿ｅ、絶縁層１１０ｂ、及び導電層１１４の開口における側壁に接する領域を残存させることにより、絶縁層１１０ｓを形成することができる。
絶縁膜１１０ｓ＿ｆのエッチングには例えば、異方性エッチングを用いることができる。より具体的には例えば、ドライエッチングにおいて、異方性の高いエッチングを行うことにより、絶縁層１１０ｓを形成することができる。
なお、凹凸のある膜表面に平坦化膜を形成し、平坦化膜ごと凹凸のある膜に対して異方性の高いエッチング（例えば、ドライエッチング）を行うことで、膜の凹凸を低減する工程を、「エッチバック工程」と呼ぶ場合がある。
異方性エッチングの条件または膜厚をかえることにより、絶縁層１１０ｓの厚さを調整することができる。
続いて、導電層１１２ｂ＿ｅの一部を除去し、導電層１１２ｂを形成する（図１１Ａ）。ここでは、トランジスタ１００とトランジスタ１００Ｂの間の領域の導電層１１２ｂ＿ｅ等が除去される。
なお、トランジスタ１００とトランジスタ１００Ｂの間の領域の導電層の除去は、絶縁膜１１０ｓ＿ｆの成膜よりも前に行ってもよい。例えば、図１０Ｂにおいて導電膜１１２ｂ＿ｆの成膜後、トランジスタ１００とトランジスタ１００Ｂの間の領域の導電膜１１２ｂ＿ｆを除去した後、絶縁膜１１０ｓ＿ｆを成膜してもよい。この場合には例えば、図９に示すように、絶縁膜１１０ｓ＿ｆの異方性エッチング等において、導電層１１２ｂの側壁に沿うように絶縁層１１０ｗが形成される場合がある。また絶縁層１１０ｗのような側壁絶縁層は、導電層１１２ｂの側面のみでなく、絶縁膜１１０ｓ＿ｆの被形成面において凹凸を有する箇所において、形成され得る。
続いて、露出した導電層１１２ａ＿２の上面、絶縁層１１０ｓの側壁、導電層１１２ｂの上面、及び絶縁層１１０ｂ１の上面を覆って、半導体層１０８となる半導体膜を形成する。その後、エッチングにより該半導体膜の一部を除去し、半導体層１０８を形成する。続いて、半導体層１０８、導電層１１２ｂ、及び絶縁層１１０ｂ１を覆って絶縁層１０６を形成する（図１１Ｂ）。
半導体層１０８は、絶縁層１１０ｓの側壁に、出来るだけ均一な厚さの膜を形成することが好ましい。そのため、ＡＬＤ法を用いて成膜することが好ましい。
具体的な例としては、熱ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法等の成膜方法を用いることが好ましい。熱ＡＬＤ法は極めて高い段差被覆性を示すため好ましい。またＰＥＡＬＤ法は、高い段差被覆性を示すことに加え低温成膜が可能であるため好ましい。
例えば、半導体層１０８に金属酸化物を用いる場合、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により成膜することができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。
インジウムを含むプリカーサとして、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）などを用いることができる。
また、ガリウムを含むプリカーサとして、トリメチルガリウム、トリエチルガリウム、三塩化ガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、塩化ガリウム（ＩＩＩ）などを用いることができる。
また、亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、塩化亜鉛などを用いることができる。
酸化剤としては、例えば、オゾン、酸素、水などを用いることができる。
得られる膜の組成を制御する方法としては、原料ガスの流量比、原料ガスを流す時間、原料ガスを流す順番などを調整することが挙げられる。また、これらを調整することで、組成が連続して変化する膜を成膜することもできる。また、組成の異なる膜を連続して成膜することも可能となる。
半導体層１０８となる半導体膜の成膜後、加熱処理を行ってもよい。加熱処理により、半導体膜に含まれる水及び水素を低減し、且つ、絶縁層１１０ｂ、絶縁層１１０ｓ等から酸素を供給することができる。なお、加熱処理は半導体膜を加工したあとに行ってもよい。
なお、絶縁層１１０ｓの側壁を十分に被覆できる場合には、半導体層１０８はＡＬＤ法に限られず、他の成膜方法を用いることができる。例えばスパッタリング法を用いることで、水素の含有量の少ない膜が比較的容易に得られるため好ましい。また、スパッタリング法を用いることで、生産性をより高めることができる場合がある。
半導体層１０８の形成時の基板温度は、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述の範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓みまたは歪みを抑制できる。
金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物層を形成することができる。
絶縁層１０６も、半導体層１０８と同様に段差被覆性の高い成膜方法を用いることが好ましく、ＡＬＤ法を用いて形成することが好ましい。なお、半導体層１０８を十分に被覆できる場合には、絶縁層１０６をＡＬＤ法以外の方法により形成してもよく、例えばＰＥＣＶＤ法、スパッタリング法などの成膜方法を用いることができる。
なお、トランジスタ１００が有する半導体層１０８と、トランジスタ１００Ｂが有する半導体層１０８は、組成、構成、膜厚、作製方法等を同じとしてもよいし、異なる組成、異なる構成、異なる膜厚、異なる作製方法、等としてもよい。ここで、トランジスタ１００が有する半導体層１０８を半導体層１０８Ａとし、トランジスタ１００Ｂが有する半導体層１０８を半導体層１０８Ｂとする。
続いて、絶縁層１０６を覆って、絶縁層１９５を形成する。絶縁層１９５には、絶縁層１０６に達する開口を設ける。その後、絶縁層１９５の開口を埋めるように、導電層１０４となる導電膜を成膜したのち、絶縁層１９５の上面が露出するまで平坦化処理を行うことで、導電層１０４を形成することができる。導電層１０４の成膜をＣＶＤ法を用いて行うことにより、被覆性、及び開口への埋め込み性を高めることができる場合がある。
以上の工程により、図８等に示すトランジスタ１００及びトランジスタ１００Ｂを作製することができる。
＜トランジスタ１００Ａの作製方法例＞
以下では、本発明の一態様のトランジスタの作製方法について、図面を参照して説明する。ここでは図１４Ｂに示す構成を例に挙げて、説明する。
図１９Ａ乃至図２０Ｃに示す各図は、トランジスタ１００Ａの作製方法を説明する図である。
基板１０２上に、開口を有する絶縁層１１５を形成する。絶縁層１１５の開口に埋め込まれるように導電層１１２ａ＿１を形成する。続いて、導電層１１２ａ＿１上及び絶縁層１１５上に導電層１１２ａ＿２を形成する。
続いて、導電層１１２ａ＿２上及び絶縁層１１５上に絶縁膜１１０ｂ３＿ｆを形成し、絶縁膜１１０ｂ３＿ｆ上に絶縁膜１１０ｂ２＿ｆを形成し、絶縁膜１１０ｂ２＿ｆ上に絶縁膜１１０ｂ１＿ｆを形成し、絶縁膜１１０ｂ１＿ｆ上に導電膜１１２ｃ＿２ｆを形成する。
絶縁膜１１０ｂ１＿ｆ、絶縁膜１１０ｂ２＿ｆ、及び絶縁膜１１０ｂ３＿ｆにはそれぞれ、先に記載の絶縁層１１０ｂ１、絶縁層１１０ｂ２、及び絶縁層１１０ｂ３として用いることができる材料を適宜、用いることができる。
絶縁膜１１０ｂ１＿ｆ及び絶縁膜１１０ｂ３＿ｆとして例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウム等を好適に用いることができる。
具体的には、絶縁膜１１０ｂ１＿ｆ及び絶縁膜１１０ｂ３＿ｆとして例えば、スパッタリング法を用いて窒化シリコンを成膜することができる。または例えば、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することができる。または例えば、スパッタリング法を用いて、酸化アルミニウムを成膜することができる。または例えば、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することができる。
また例えば、酸化アルミニウムと、窒化シリコンと、を積層した構成を用いることができる。例えば、スパッタリング法を用いて成膜した酸化アルミニウムと、ＰＥＡＬＤ法を用いて成膜した窒化シリコンと、積層して用いることができる。
絶縁膜１１０ｂ２＿ｆとして例えば、酸化シリコン、酸化窒化シリコン等を好適に用いることができる。
具体的には、絶縁膜１１０ｂ２＿ｆとして例えば、スパッタリング法を用いて酸化シリコンを成膜することができる。または例えば、ＰＥＣＶＤ法を用いて酸化シリコンを成膜することができる。または例えば、ＰＥＣＶＤ法を用いて酸化窒化シリコンを成膜することができる。
また例えば、スパッタリング法を用いて成膜した酸化シリコンと、ＰＥＣＶＤ法を用いて成膜した酸化シリコンあるいは酸化窒化シリコンと、を積層して用いることができる。
絶縁膜１１０ｂ２＿ｆを形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁膜１１０ｂ２＿ｆの表面及び膜中から水及び水素を脱離させることができる。
絶縁膜１１０ｂ２＿ｆの加熱処理については、図１０Ｂに関する記載を参照することができる。
続いて、金属酸化物層を除去する。金属酸化物層は例えば、ウェットエッチング法を好適に用いることができる。
絶縁膜１１０ｂ２＿ｆに対して酸素を供給する処理については、図１０Ｂに関する記載を参照することができる。
続いて、絶縁層１１０ｂ１＿ｆ上に導電膜１１２ｃ＿１ｆを成膜し、導電膜１１２ｃ＿１ｆ上に導電膜１１２ｃ＿２ｆを成膜する。続いて、導電膜１１２ｃ＿２ｆ上にフォトリソグラフィを用いてレジストマスク１５０Ａを形成する（図１９Ａ）。
続いて、導電膜１１２ｃ＿２ｆにおいて、レジストマスク１５０Ａに覆われない領域を除去し、導電層１１２ｃ＿２ｅ形成する。続いて、導電膜１１２ｃ＿１ｆの一部を除去し、導電層１１２ｃ＿１ｅを形成する。
なお、導電層１１２ｃ＿２ｅの形成後、レジストマスク１５０Ａを残存させ、レジストマスク１５０Ａをマスクとして用いて、導電膜１１２ｃ＿１ｆの一部を除去し、導電層１１２ｃ＿１ｅを形成することができる。あるいは、導電層１１２ｃ＿２ｅをマスクとして用いて、導電膜１１２ｃ＿１ｆの一部を除去し、導電層１１２ｃ＿１ｅを形成してもよい。導電層１１２ｃ＿２ｅをマスクとして用いる場合には、レジストマスク１５０Ａが残存していてもよいし、レジストマスク１５０Ａを除去してもよい。
レジストマスク１５０Ａ、または導電層１１２ｃ＿２ｅをマスクとして用いて、導電層１１２ｃ＿１ｅを形成する場合には、導電層１１２ｃ＿１ｅの上面形状は、導電層１１２ｃ＿２ｅの上面形状と概略一致する。
なお、導電層１１２ｃ＿１ｅの形成を行う際に、レジストマスク１５０Ａとは異なるパターンを用いることにより、導電層１１２ｃ＿１ｅの上面形状と、導電層１１２ｃ＿２ｅの上面形状と、を異なる形状とすることもできる。
続いて、導電層１１２ｃ＿２ｅ上及び絶縁層１１０ｂ１＿ｆ上レジストマスク１５０Ｂを形成する（図１９Ｂ）。
続いて、導電層１１２ｃ＿２ｅ、導電層１１２ｃ＿１ｅ、絶縁膜１１０ｂ１＿ｆ、絶縁膜１１０ｂ２＿ｆ、及び絶縁膜１１０ｂ３＿ｆの一部を除去し、開口を有する導電層１１２ｃ＿２、開口を有する導電層１１２ｃ＿１、開口を有する絶縁層１１０ｂ１、開口を有する絶縁層１１０ｂ２、及び開口を有する絶縁層１１０ｂ３を順に形成し、導電層１１２ａ＿２において、導電層１１２ｃの開口等と重畳する領域の上面を露出させる。導電層及び絶縁膜の除去は例えば、レジストマスク１５０Ｂに覆われない領域をエッチングプロセスにより除去する方法を用いればよい。あるいは、上層の導電層または絶縁膜をマスクとして、エッチングプロセスを行ってもよい。
続いて、導電層１１２ｃ＿２の上面、導電層１１２ｃ＿２の開口における側壁、導電層１１２ｃ＿１の開口における側壁、絶縁層１１０ｂ１の開口における側壁、絶縁層１１０ｂ２の開口における側壁、絶縁層１１０ｂ３の開口における側壁、及び露出した導電層１１２ａ＿２の上面を覆うように、絶縁膜１１０ｓ＿ｆを形成する（図１９Ｃ）。
絶縁膜１１０ｓ＿ｆには、先に記載の絶縁層１１０ｓとして用いることができる材料を適宜、用いることができる。
ＣＶＤ法、ＡＬＤ法、等を用いて絶縁膜１１０ｓ＿ｆを成膜することにより例えば、絶縁膜１１０ｓ＿ｆを導電層１１２ｃ、及び絶縁層１１０ｂの開口における側壁に良好に被覆することができるため、好ましい。
続いて、エッチングにより絶縁膜１１０ｓ＿ｆの一部を除去することにより、絶縁層１１０ｓを形成する（図２０Ａ）。具体的には、絶縁膜１１０ｓ＿ｆのエッチングによりその一部を除去し、絶縁膜１１０ｓ＿ｆにおいて導電層１１２ｃ、及び絶縁層１１０ｂの開口における側壁に接する領域を残存させることにより、絶縁層１１０ｓを形成することができる。
絶縁膜１１０ｓ＿ｆのエッチングには例えば、異方性エッチングを用いることができる。より具体的には例えば、ドライエッチングにおいて、異方性の高いエッチングを行うことにより、絶縁層１１０ｓを形成することができる。
なお、凹凸のある膜表面に平坦化膜を形成し、平坦化膜ごと凹凸のある膜に対して異方性の高いエッチング（例えば、ドライエッチング）を行うことで、膜の凹凸を低減する工程を、「エッチバック工程」と呼ぶ場合がある。
異方性エッチングの条件または膜厚をかえることにより、絶縁層１１０ｓの厚さを調整することができる。
また、図２０Ａに示すように、絶縁膜１１０ｓ＿ｆの一部が導電層１１２ｃの外側の側面に残存することにより、絶縁層１１０ｗが形成される場合がある。
続いて、露出した導電層１１２ａ＿２の上面、絶縁層１１０ｓの側壁、導電層１１２ｃ＿２の上面、及び絶縁層１１０ｂ１の上面を覆って、半導体層１０８となる半導体膜を形成する。その後、エッチングにより該半導体膜の一部を除去し、半導体層１０８を形成する。続いて、半導体層１０８、導電層１１２ｃ＿２、及び絶縁層１１０ｂ１を覆って絶縁層１０６を形成する（図２０Ｂ）。
半導体層１０８は、絶縁層１１０ｓの側壁に、出来るだけ均一な厚さの膜を形成することが好ましい。そのため、ＡＬＤ法を用いて成膜することが好ましい。
ＡＬＤ法の具体的な例としては、図１１Ｂに関する記載を参照することができる。
続いて、絶縁層１０６を覆って、絶縁層１９５を形成する。絶縁層１９５には、絶縁層１０６に達する開口を設ける。その後、絶縁層１９５の開口を埋めるように、導電層１０４となる導電膜を成膜したのち、絶縁層１９５の上面が露出するまで平坦化処理を行うことで、導電層１０４を形成することができる（図２０Ｃ）。導電層１０４の成膜をＣＶＤ法を用いて行うことにより、被覆性、及び開口への埋め込み性を高めることができる場合がある。
以上の工程により、図１４Ａ等に示すトランジスタ１００Ａを作製することができる。
＜トランジスタのその他の構成例＞
図１２Ａ乃至図１３Ｂにはトランジスタ１００の構成例を、図２１Ａ乃至図２３Ｂにはトランジスタ１００Ａの構成例を、それぞれ示す。
＜トランジスタの構成例１−３＞
図１２Ａは、トランジスタ１００の構成例を示す。図１２Ａには、図１Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１Ｂとは異なる構成の一例を示す。図１２Ｂは、図１２Ａに示す領域１６２の拡大図である。
図１２Ａに示すトランジスタ１００は、絶縁層１１０ｓが絶縁層１１０ｓ１と、絶縁層１１０ｓ１上の絶縁層１１０ｓ２との積層構造を有する点で、図１Ｂと主に異なる。
絶縁層１１０ｓ１として例えば、絶縁層１１０ｂ１等に用いる材料、及び作製方法、等を適用することができる。また絶縁層１１０ｓ２として例えば、絶縁層１１０ｂ２に用いる材料、及び作製方法、等を適用することができる。
酸素を供給する機能を有する絶縁層１１０ｓ２が導電層１１４と接する構成の場合には、導電層１１４が酸化され、絶縁層１１０ｓ２が有する酸素の量が減少し、絶縁層１１０ｓ２から半導体層１０８へ供給される酸素量が減少する懸念がある。絶縁層１１０ｓを絶縁層１１０ｓ１と絶縁層１１０ｓ２の積層構造とすることにより、絶縁層１１０ｓ２と導電層１１４が接しない構成とすることができる。
＜トランジスタの構成例１−４＞
図１３Ａは、トランジスタ１００の構成例を示す。図１３Ａには、図１Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１Ｂとは異なる構成の一例を示す。図１３Ｂは、図１３Ａに示す領域１６２の拡大図である。
図１３Ａに示すトランジスタ１００は、導電層１１４と絶縁層１１０ｓとの間に絶縁層１１０ｇを有する点で、図１Ｂと主に異なる。
絶縁層１１０ｇは例えば、導電層１１４が有する元素の酸化物を有する。導電層１１４が金属である場合には例えば、絶縁層１１０ｇは該金属の酸化物である。また導電層１１４がシリコンである場合には例えば、絶縁層１１０ｇはシリコン酸化物である。絶縁層１１０ｇとして例えば、酸化アルミニウム、酸化タンタル、等の金属酸化物を用いることができ、特に酸化アルミニウムを用いることが好ましい。
絶縁層１１０ｇは導電層１１４の表面に接するように酸素を供給可能な層を成膜し、自己整合的に形成することができる。また、プラズマ処理等の酸化処理により、絶縁層１１０ｇを形成してもよい。絶縁層１１０ｇは例えば、導電層１１４が酸化されて形成される層である。
＜トランジスタの構成例２−３＞
図２１Ａは、トランジスタ１００Ａの構成例を示す。図２１Ａには、図１４Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１４Ｂとは異なる構成の一例を示す。図２１Ｂは、図２１Ａに示す領域１６２の拡大図である。
図２１Ａに示すトランジスタ１００Ａは、絶縁層１１０ｓが絶縁層１１０ｓ１と、絶縁層１１０ｓ１上の絶縁層１１０ｓ２との積層構造を有する点で、図１４Ｂと主に異なる。
絶縁層１１０ｓ１として例えば、絶縁層１１０ｂ１等に用いる材料、及び作製方法、等を適用することができる。また絶縁層１１０ｓ２として例えば、絶縁層１１０ｂ２に用いる材料、及び作製方法、等を適用することができる。
酸素を供給する機能を有する絶縁層１１０ｓ２が導電層１１２ｃ＿１と接する構成の場合には、導電層１１２ｃ＿１が酸化され、絶縁層１１０ｓ２が有する酸素の量が減少し、絶縁層１１０ｓ２から半導体層１０８へ供給される酸素量が減少する懸念がある。絶縁層１１０ｓを絶縁層１１０ｓ１と絶縁層１１０ｓ２の積層構造とすることにより、絶縁層１１０ｓ２と導電層１１２ｃ＿１が接しない構成とすることができる。
＜トランジスタの構成例２−４＞
図２２Ａは、トランジスタ１００Ａの構成例を示す。図２２Ａには、図１４Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１４Ｂとは異なる構成の一例を示す。図２２Ｂは、図２２Ａに示す領域１６２の拡大図である。
図２２Ａに示すトランジスタ１００Ａは、導電層１１２ｃ＿１と絶縁層１１０ｓとの間に絶縁層１１０ｇを有する点で、図１４Ｂと主に異なる。
絶縁層１１０ｇは例えば、導電層１１２ｃ＿１が有する元素の酸化物を有する。導電層１１２ｃ＿１が金属である場合には例えば、絶縁層１１０ｇは該金属の酸化物である。また導電層１１２ｃ＿１がシリコンである場合には例えば、絶縁層１１０ｇはシリコン酸化物である。絶縁層１１０ｇとして例えば、酸化アルミニウム、酸化タンタル、等の金属酸化物を用いることができ、特に酸化アルミニウムを用いることが好ましい。
絶縁層１１０ｇは導電層１１２ｃ＿１の表面に接するように酸素を供給可能な層を成膜し、自己整合的に形成することができる。また、プラズマ処理等の酸化処理により、絶縁層１１０ｇを形成してもよい。絶縁層１１０ｇは例えば、導電層１１２ｃ＿１が酸化されて形成される層である。
＜トランジスタの構成例２−５＞
図２３Ａは、トランジスタ１００Ａの構成例を示す。図２３Ａには、図１４Ａに示す上面図の一点鎖線Ａ１−Ａ２における切断面の断面図として、図１４Ｂとは異なる構成の一例を示す。
図２３Ａに示すトランジスタ１００Ａは、導電層１１２ｃ＿１が絶縁層１１０ｃの開口部に埋め込まれるように形成される点で、図１４Ｂと主に異なる。
絶縁層１１０ｃは、絶縁層１１０ｂ上に形成される。絶縁層１１０ｃに用いることのできる材料、構成、等については、絶縁層１１０ｂを参照することができる。
絶縁層１１０ｃには、導電層１１２ａ＿２と重畳する領域に開口が形成され、導電層１１２ｃ＿１は、該開口を埋めるように設けられる。ＣＭＰ法などを用いることにより、導電層１１２ｃ＿１の上面の高さと絶縁層１１０ｃの上面の高さが概略一致する構成とすることができる。導電層１１２ｃ＿１の上面の高さと絶縁層１１０ｃの上面の高さが概略一致する構成とすることにより例えば、絶縁層１１０ｓとなる絶縁膜（絶縁膜１１０ｓ＿ｆ）の被形成面の凹凸を小さくすることができる。被形成面の凹凸を小さくすることにより、絶縁層１１０ｓを所望の領域に選択的に形成しやすくなる場合がある。
導電層１１２ｃ＿１上には、導電層１１２ｃ＿２が設けられる。また図２３Ａには、導電層１１２ｃ上にプラグ２７４が設けられる例を示す。プラグ２７４は、絶縁層１９５より上層に設けられる配線、プラグ、及び導電層等と、導電層１１２ｃと、を電気的に接続する機能を有する。
導電層１１２ｃ＿１と導電層１１２ｃ＿２の上面形状は例えば、概略一致する。あるいは、導電層１１２ｃ＿１と導電層１１２ｃ＿２の上面形状が一致しない構成としてもよい。例えば、図２３Ｂに示すように、導電層１１２ｃ＿１の端部が、導電層１１２ｃの端部よりも外側に位置してもよい。図２３Ｂにおいては、導電層１１２ｃ＿１を導電層１１２ｃ＿２の外側に延伸させた領域上に、プラグ２７４が設けられる。
また、導電層１１２ｃ＿２の端部が導電層１１２ｃ＿１の端部よりも外側に位置してもよい。
本発明の一態様のトランジスタは、縦型トランジスタの一種であり、ソース電極、半導体層、及びドレイン電極を重ねて設けることができるため、プレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。また、本発明の一態様のトランジスタは、チャネル長を極めて小さくすることができ、かつ、バックゲートを有するため、オン電流を高くでき、かつ、Ｉｄ−Ｖｄ特性における飽和性を高くできる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の表示装置について図２４乃至図４０を用いて説明する。
本実施の形態の表示装置は、高解像度な表示装置または大型な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、及び、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、及び、音響再生装置の表示部に用いることができる。
また、本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）などのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能なウェアラブル機器の表示部に用いることができる。
本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとしては、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
［表示装置５０Ａ］
図２４に、表示装置５０Ａの斜視図を示す。
表示装置５０Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。図２４では、基板１５２を破線で示している。
表示装置５０Ａは、表示部１６８、接続部１４０、回路部１６４、配線１６５等を有する。図２４では表示装置５０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図２４に示す構成は、表示装置５０Ａと、ＩＣと、ＦＰＣと、を有する表示モジュールということもできる。
接続部１４０は、表示部１６８の外側に設けられる。接続部１４０は、表示部１６８の一辺または複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図２４では、表示部の四辺を囲むように接続部１４０が設けられている例を示す。接続部１４０では、表示素子の共通電極と、導電層とが電気的に接続されており、共通電極に電位を供給することができる。
回路部１６４は、例えば走査線駆動回路（ゲートドライバともいう）を有する。また、回路部１６４は、走査線駆動回路及び信号線駆動回路（ソースドライバともいう）の双方を有していてもよい。
配線１６５は、表示部１６８及び回路部１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から配線１６５に入力される、またはＩＣ１７３から配線１６５に入力される。
図２４では、ＣＯＧ方式またはＣＯＦ方式等により、基板１５１にＩＣ１７３が設けられている例を示す。ＩＣ１７３には、例えば、走査線駆動回路及び信号線駆動回路のうち一方または双方を有するＩＣを適用できる。なお、表示装置５０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
本発明の一態様のトランジスタは、例えば、表示装置５０Ａの表示部１６８及び回路部１６４の一方または双方に適用することができる。
例えば、本発明の一態様のトランジスタを表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様のトランジスタを表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、本発明の一態様のトランジスタは、電気特性が良好であるため、表示装置に用いることで表示装置の信頼性を高めることができる。
表示部１６８は、表示装置５０Ａにおける画像を表示する領域であり、周期的に配列された複数の画素２１０を有する。図２４には、１つの画素２１０の拡大図を示している。
本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列としては、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
図２４に示す画素２１０は、赤色の光を呈する副画素１１Ｒ、緑色の光を呈する副画素１１Ｇ、及び、青色の光を呈する副画素１１Ｂを有する。
副画素１１Ｒ、１１Ｇ、１１Ｂは、それぞれ、表示素子と、当該表示素子の駆動を制御する回路と、を有する。
表示素子としては、様々な素子を用いることができ、例えば、液晶素子及び発光素子が挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。
液晶素子としては、例えば、透過型の液晶素子、反射型の液晶素子、及び、半透過型の液晶素子が挙げられる。
発光素子としては、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、マイクロＬＥＤなどを用いることができる。
発光素子が有する発光物質としては、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。
発光素子の発光色は、赤外、赤、緑、青、シアン、マゼンタ、黄、または白などとすることができる。また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。
発光素子が有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。
本実施の形態では、主に、表示素子として発光素子を用いる場合を例に挙げて説明する。
なお、本発明の一態様の表示装置は、発光素子が形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光素子が形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。
図２５に、表示装置５０Ａの、ＦＰＣ１７２を含む領域の一部、回路部１６４の一部、表示部１６８の一部、接続部１４０の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
図２５に示す表示装置５０Ａは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、発光素子１３０Ｇ、発光素子１３０Ｂ等を有する。発光素子１３０Ｒは、赤色の光を呈する副画素１１Ｒが有する表示素子であり、発光素子１３０Ｇは、緑色の光を呈する副画素１１Ｇが有する表示素子であり、発光素子１３０Ｂは、青色の光を呈する副画素１１Ｂが有する表示素子である。
表示装置５０Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
また、表示装置５０Ａは、トップエミッション型である。トップエミッション型は、トランジスタ等を発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。
トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂは、いずれも基板１５１上に形成されている。これらのトランジスタは、同一の材料及び同一の工程により作製することができる。
本実施の形態では、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂには、ＯＳトランジスタを用いる例を示す。トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂには、本発明の一態様のトランジスタを用いることができる。つまり、表示装置５０Ａは、表示部１６８及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６８に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。
なお、図２５においてはトランジスタ２０５Ｒ、２０５Ｇ、２０５Ｂにトランジスタ１００の構成を適用する例を示すが、トランジスタ１００Ｂの構成を適用してもよい。また、図２５にはトランジスタ２０５Ｄとして、トランジスタ１００の構成が適用されたトランジスタを例示するが、回路部１６４が例えば、トランジスタ１００の構成が適用された複数のトランジスタと、トランジスタ１００Ｂの構成が適用された複数のトランジスタと、を有してもよい。
具体的には、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂは、それぞれ例えば、第１のゲート及び第２のゲートの一方として機能する導電層１０４、第１のゲート及び第２のゲートの他方として機能する導電層１１４、ゲート絶縁層として機能する絶縁層１０６、ゲート絶縁層として機能する絶縁層１１０ｓ、ソース及びドレインの一方として機能する導電層１１２ａ、ソース及びドレインの他方として機能する導電層１１２ｂ、並びに、金属酸化物を有する半導体層１０８、を有する。
なお、本実施の形態の表示装置が有するトランジスタは、本発明の一態様のトランジスタのみに限定されない。例えば、本発明の一態様のトランジスタと、他の構造のトランジスタと、を組み合わせて有していてもよい。
本実施の形態の表示装置は、例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタのいずれか一以上を有していてもよい。本実施の形態の表示装置が有するトランジスタは、トップゲート型またはボトムゲート型のいずれとしてもよい。または、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。
また、本実施の形態の表示装置は、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を有していてもよい。
シリコンとしては、単結晶シリコン、多結晶シリコン、非晶質シリコン等が挙げられる。特に、半導体層にＬＴＰＳを有するトランジスタ（以下、ＬＴＰＳトランジスタともいう）を用いることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光素子に流れる電流量を制御することができる。このため、画素回路における階調数を多くすることができる。
また、トランジスタが飽和領域で動作するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、ＥＬ素子の電流−電圧特性にばらつきが生じた場合においても、発光素子に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を変化させても、ソース−ドレイン間電流がほぼ変化しないため、発光素子の発光輝度を安定させることができる。
本発明の一態様のトランジスタは高い飽和性を有する。よって、画素回路に含まれる駆動トランジスタとして好適に用いることができる。
画素回路に含まれる発光素子の発光輝度を高くする場合、発光素子に流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光素子に流れる電流量を大きくし、発光素子の発光輝度を高くすることができる。
回路部１６４が有するトランジスタと、表示部１６８が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。回路部１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、表示部１６８が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
例えば、表示部１６８が有するトランジスタの一は、発光素子に流れる電流を制御するためのトランジスタとして機能し、駆動トランジスタとも呼ぶことができる。駆動トランジスタのソース及びドレインの一方は、発光素子の画素電極と電気的に接続される。当該駆動トランジスタとして、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａの構成を好適に用いることができる。トランジスタ１００またはトランジスタ１００Ａの構成を用いることにより、画素回路における階調数を多くすることができる。また、発光素子の発光輝度を安定させることができる。
また、表示部１６８が有するトランジスタの他の一は、画素の選択、非選択を制御するためのスイッチとして機能し、選択トランジスタとも呼ぶことができる。選択トランジスタのゲートはゲート線と電気的に接続され、ソース及びドレインの一方は、ソース線（信号線）と電気的に接続される。選択トランジスタには、ＯＳトランジスタを適用することが好ましい。これにより、フレーム周波数を著しく小さく（例えば１ｆｐｓ以下）しても、画素の階調を維持することができるため、静止画を表示する際にドライバを停止することで、消費電力を低減することができる。表示部１６８が有するトランジスタの他の一として例えば、先の実施の形態に示すトランジスタ１００Ｂの構成を好適に用いることができる。
表示部１６８が有するトランジスタの一部には例えば、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａの構成を適用し、残りを先の実施の形態に示すトランジスタ１００Ｂとしてもよい。
トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂを覆うように、絶縁層１９５が設けられ、絶縁層１９５上に絶縁層２３５が設けられている。
絶縁層１９５は、トランジスタの保護層として機能することが好ましい。絶縁層１９５には、水及び水素などの不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層１９５をバリア層として機能させることができる。このような構成とすることで、トランジスタに外部から不純物が拡散することを効果的に抑制でき、表示装置の信頼性を高めることができる。
絶縁層１９５は、１層以上の無機絶縁膜を有することが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。これらの無機絶縁膜の具体例は、前述の通りである。
絶縁層２３５は、平坦化層としての機能を有することが好ましく、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料としては、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。また、絶縁層２３５を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。絶縁層２３５の最表層は、エッチング保護層としての機能を有することが好ましい。これにより、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂなどの加工時に、絶縁層２３５に凹部が形成されることを抑制することができる。または、絶縁層２３５には、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂなどの加工時に、凹部が設けられてもよい。
絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられている。
発光素子１３０Ｒは、絶縁層２３５上の画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３Ｒと、ＥＬ層１１３Ｒ上の共通電極１３５と、を有する。図２５に示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。ＥＬ層１１３Ｒは、赤色の光を発する発光層を有する。
発光素子１３０Ｇは、絶縁層２３５上の画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３Ｇと、ＥＬ層１１３Ｇ上の共通電極１３５と、を有する。図２５に示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。ＥＬ層１１３Ｇは、緑色の光を発する発光層を有する。
発光素子１３０Ｂは、絶縁層２３５上の画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３Ｂと、ＥＬ層１１３Ｂ上の共通電極１３５と、を有する。図２５に示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。ＥＬ層１１３Ｂは、青色の光を発する発光層を有する。
なお、図２５では、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂを全て同じ膜厚で示すが、これに限られない。ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂのそれぞれの膜厚は異なっていてもよい。例えば、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂをそれぞれの発する光を強める光路長に対応して膜厚を設定することが好ましい。これにより、マイクロキャビティ構造を実現し、各発光素子から射出される光の色純度を高めることができる。
画素電極１１１Ｒは、絶縁層１０６、絶縁層１９５、及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｒが有する導電層１１２ａ、導電層１１２ｂ、等と接続される。図２５では、画素電極１１１Ｒは、トランジスタ２０５Ｒが有する導電層１１２ａと電気的に接続されている。同様に、画素電極１１１Ｇは、トランジスタ２０５Ｇが有する導電層１１２ａと電気的に接続され、画素電極１１１Ｂは、トランジスタ２０５Ｂが有する導電層１１２ａと電気的に接続されている。また、図３０には、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂがそれぞれ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続される例を示す。
画素電極１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれの端部は、絶縁層２３７によって覆われている。絶縁層２３７は、隔壁（土手、バンク、スペーサともいう）として機能する。絶縁層２３７は、無機絶縁材料及び有機絶縁材料の一方または双方を用いて、単層構造または積層構造で設けることができる。絶縁層２３７には、例えば、絶縁層１９５に用いることができる材料及び絶縁層２３５に用いることができる材料を適用できる。絶縁層２３７により、画素電極と共通電極とを電気的に絶縁することができる。また、絶縁層２３７により、隣接する発光素子同士を電気的に絶縁することができる。
共通電極１３５は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂに共通して設けられる一続きの膜である。複数の発光素子が共通して有する共通電極１３５は、接続部１４０に設けられた導電層１２３と電気的に接続される。導電層１２３には、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂと同じ材料及び同じ工程で形成された導電層を用いることが好ましい。
本発明の一態様の表示装置において、画素電極と共通電極のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。
また、光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層との間に当該電極を配置することが好ましい。つまり、ＥＬ層の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。
発光素子の一対の電極を形成する材料としては、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料としては、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、ネオジムなどの金属、及びこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料としては、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料としては、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料としては、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。
発光素子には、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光素子が有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）を有することが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）を有することが好ましい。発光素子がマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光素子から射出される光を強めることができる。
透明電極の光の透過率は、４０％以上とする。例えば、発光素子の透明電極には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の抵抗率は、１×１０−２Ωｃｍ以下が好ましい。
ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、島状に設けられている。図２５等では、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｇの端部とが重なっており、隣り合うＥＬ層１１３Ｇの端部とＥＬ層１１３Ｂの端部とが重なっており、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｂの端部とが重なっている。ファインメタルマスクを用いて島状のＥＬ層を成膜する場合、図２５等に示すように、隣り合うＥＬ層の端部同士が重なることがあるが、これに限られない。つまり、隣り合うＥＬ層同士は重ならず、互いに離隔されていてもよい。また、表示装置において、隣り合うＥＬ層同士が重なっている部分と、隣り合うＥＬ層同士が重ならず離隔されている部分と、の双方が存在してもよい。
ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、少なくとも発光層を有する。発光層は、１種または複数種の発光物質を有する。発光物質としては、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、または赤色などの発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
発光物質としては、蛍光材料、燐光材料、ＴＡＤＦ材料、及び量子ドット材料などが挙げられる。
発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有していてもよい。１種または複数種の有機化合物としては、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、またはＴＡＤＦ材料を用いてもよい。
発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料及び電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率よく得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率よく発光を得ることができる。この構成により、発光素子の高効率、低電圧駆動、長寿命を同時に実現できる。
ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有することができる。その他、ＥＬ層は、バイポーラ性材料及びＴＡＤＦ材料の一方または双方を含んでいてもよい。
発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を低減できるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼んでもよい。
図２５等において、タンデム構造の発光素子を用いる場合、ＥＬ層１１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。
発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ上には保護層１３１が設けられている。保護層１３１と基板１５２は接着層１４９を介して接着されている。基板１５２には、遮光層１１７が設けられている。発光素子の封止には、例えば、固体封止構造または中空封止構造が適用できる。図２５等では、基板１５２と基板１５１との間の空間が、接着層１４９で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１４９は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４９とは異なる樹脂で充填してもよい。
保護層１３１は、少なくとも表示部１６８に設けられており、表示部１６８全体を覆うように設けられていることが好ましい。保護層１３１は、表示部１６８だけでなく、接続部１４０及び回路部１６４を覆うように設けられていることが好ましい。また、保護層１３１は、表示装置５０Ａの端部にまで設けられていることが好ましい。一方で、接続部２０４には、ＦＰＣ１７２と導電層１６７とを電気的に接続させるため、保護層１３１が設けられていない部分が生じる。
発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ上に保護層１３１を設けることで、発光素子の信頼性を高めることができる。
保護層１３１は単層構造でもよく、２層以上の積層構造であってもよい。また、保護層１３１の導電性は問わない。保護層１３１としては、絶縁膜、半導体膜、及び、導電膜の少なくとも一種を用いることができる。
保護層１３１が無機膜を有することで、共通電極１３５の酸化を防止する、発光素子に不純物（水分及び酸素等）が入り込むことを抑制する、等、発光素子の劣化を抑制し、表示装置の信頼性を高めることができる。
保護層１３１には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。これらの無機絶縁膜の具体例は、前述の通りである。特に、保護層１３１は、窒化絶縁膜または窒化酸化絶縁膜を有することが好ましく、窒化絶縁膜を有することがより好ましい。
また、保護層１３１には、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩＧＺＯ等を含む無機膜を用いることもできる。当該無機膜は、高抵抗であることが好ましく、具体的には、共通電極１３５よりも高抵抗であることが好ましい。当該無機膜は、さらに窒素を含んでいてもよい。
発光素子の発光を、保護層１３１を介して取り出す場合、保護層１３１は、可視光に対する透過性が高いことが好ましい。例えば、ＩＴＯ、ＩＧＺＯ、及び、酸化アルミニウムは、それぞれ、可視光に対する透過性が高い無機材料であるため、好ましい。
保護層１３１としては、例えば、酸化アルミニウム膜と、酸化アルミニウム膜上の窒化シリコン膜と、の積層構造、または、酸化アルミニウム膜と、酸化アルミニウム膜上のＩＧＺＯ膜と、の積層構造を用いることができる。当該積層構造を用いることで、不純物（水及び酸素等）がＥＬ層側に入り込むことを抑制できる。
さらに、保護層１３１は、有機膜を有していてもよい。例えば、保護層１３１は、有機膜と無機膜の双方を有していてもよい。保護層１３１に用いることができる有機膜としては、例えば、絶縁層２３５に用いることができる有機絶縁膜などが挙げられる。
基板１５１の、基板１５２が重ならない領域には、接続部２０４が設けられている。接続部２０４では、配線１６５が、導電層１６６、１６７、及び接続層２４２を介してＦＰＣ１７２と電気的に接続されている。配線１６５は、導電層１１２ａ＿１と同一の導電膜を加工して得られた導電膜と、導電層１１２ａ＿２と同一の導電膜を加工して得られた導電膜と、の積層構造である例を示す。導電層１６６は、導電層１１２ｂと同一の導電膜を加工して得られた導電層の単層構造である例を示す。導電層１６７は、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂと同一の導電膜を加工して得られた導電層の単層構造である例を示す。接続部２０４の上面では、導電層１６７が露出している。これにより、接続部２０４とＦＰＣ１７２とを接続層２４２を介して電気的に接続することができる。
表示装置５０Ａは、トップエミッション型である。発光素子が発する光は、基板１５２側に射出される。基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。画素電極１１１Ｒ、１１１Ｇ、１１１Ｂは可視光を反射する材料を含み、対向電極（共通電極１３５）は可視光を透過する材料を含む。
基板１５２の基板１５１側の面には、遮光層１１７を設けることが好ましい。遮光層１１７は、隣り合う発光素子の間、接続部１４０、及び、回路部１６４などに設けることができる。
また、基板１５２の基板１５１側の面、または、保護層１３１上に、カラーフィルタなどの着色層を設けてもよい。発光素子に重ねてカラーフィルタを設けると、画素から射出される光の色純度を高めることができる。
また、基板１５２の外側（基板１５１とは反対側の面）には各種光学部材を配置することができる。光学部材としては、例えば、偏光板、位相差板、光拡散層（拡散フィルムなど）、反射防止層、及び集光フィルムが挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等の表面保護層を配置してもよい。例えば、表面保護層として、ガラス層またはシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制することができ、好ましい。また、表面保護層としては、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム（ＡｌＯｘ）、ポリエステル系材料、またはポリカーボネート系材料などを用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。
基板１５１及び基板１５２としては、それぞれ、ガラス、石英、セラミック、サファイア、樹脂、金属、合金、半導体などを用いることができる。発光素子からの光を取り出す側の基板には、該光を透過する材料を用いる。基板１５１及び基板１５２に可撓性を有する材料を用いると、表示装置の可撓性を高め、フレキシブルディスプレイを実現することができる。また、基板１５１及び基板１５２の少なくとも一方として偏光板を用いてもよい。
基板１５１及び基板１５２としては、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１５１及び基板１５２の少なくとも一方に、可撓性を有する程度の厚さのガラスを用いてもよい。
なお、表示装置に円偏光板を重ねる場合、表示装置が有する基板には、光学等方性の高い基板を用いることが好ましい。光学等方性が高い基板は、複屈折が小さい（複屈折量が小さい、ともいえる）。光学等方性が高いフィルムとしては、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。
接着層１４９としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
接続層２４２としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）などを用いることができる。
［表示装置５０Ｂ］
図２６及び図３１にそれぞれ示す表示装置５０Ｂは、各色の副画素に、共通のＥＬ層１１３を有する発光素子と、着色層（カラーフィルタなど）と、が用いられている点で、図２５及び図３０にそれぞれ示す表示装置５０Ａと主に異なる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を省略することがある。
図２６及び図３１にそれぞれ示す表示装置５０Ｂは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
発光素子１３０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｂの外部に赤色の光として取り出される。
発光素子１３０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｂの外部に緑色の光として取り出される。
発光素子１３０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｂの外部に青色の光として取り出される。
発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、ＥＬ層１１３と、共通電極１３５と、をそれぞれ共有して有する。各色の副画素に共通のＥＬ層１１３を設ける構成は、各色の副画素にそれぞれ異なるＥＬ層を設ける構成に比べて、作製工程数の削減が可能である。
例えば、図２６及び図３１にそれぞれ示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。
白色の光を発する発光素子は、２つ以上の発光層を含むことが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の発光色が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光素子全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層の発光色が合わさることで、発光素子全体として白色発光する構成とすればよい。
ＥＬ層１１３は、例えば、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。ＥＬ層１１３は、例えば、黄色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。または、ＥＬ層１１３は、例えば、赤色の光を発する発光層、緑色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。
白色の光を発する発光素子には、タンデム構造を用いることが好ましい。具体的には、黄色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、赤色と緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとをこの順で有する３段タンデム構造、または、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光と、赤色の光とを発する発光ユニットと、青色の光を発する発光ユニットと、をこの順で有する３段タンデム構造などを適用することができる。例えば、発光ユニットの積層数と色の順番としては、陽極側から、Ｂ、Ｙの２段構造、Ｂと発光ユニットＸとの２段構造、Ｂ、Ｙ、Ｂの３段構造、Ｂ、Ｘ、Ｂの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番としては、陽極側から、Ｒ、Ｙの２層構造、Ｒ、Ｇの２層構造、Ｇ、Ｒの２層構造、Ｇ、Ｒ、Ｇの３層構造、または、Ｒ、Ｇ、Ｒの３層構造などとすることができる。また、２つの発光層の間に他の層が設けられていてもよい。
または、例えば、図２６及び図３１にそれぞれ示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、ＥＬ層１１３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素１１Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素１１Ｒ及び緑色の光を呈する副画素１１Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。発光素子が発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
［表示装置５０Ｃ］
図２７及び図３２にそれぞれ示す表示装置５０Ｃは、ボトムエミッション型の表示装置である点で、図２５及び図３０にそれぞれ示す表示装置５０Ｂと主に相違する。
発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図２７及び図３２では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられている例を示す。また、絶縁層１９５上に、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。
着色層１３２Ｇと重なる発光素子１３０Ｇは、画素電極１１１Ｇと、ＥＬ層１１３と、共通電極１３５と、を有する。
着色層１３２Ｂと重なる発光素子１３０Ｂは、画素電極１１１Ｂと、ＥＬ層１１３と、共通電極１３５と、を有する。
画素電極１１１Ｇ、１１１Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１３５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１３５に抵抗の低い金属等を用いることができるため、共通電極１３５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、または、画素のサイズを小さくすることができる。
［表示装置５０Ｄ］
図２８及び図３３にそれぞれ示す表示装置５０Ｄは、受光素子１３０Ｓを有する点で、図２５及び図３０にそれぞれ示す表示装置５０Ａと主に相違する。
表示装置５０Ｄは、画素に、発光素子と受光素子を有する。表示装置５０Ｄにおいて、発光素子として有機ＥＬ素子を用い、受光素子として有機フォトダイオードを用いることが好ましい。有機ＥＬ素子及び有機フォトダイオードは、同一基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。
画素に、発光素子及び受光素子を有する表示装置５０Ｄ及び後述する表示装置５０Ｉでは、画素が受光機能を有するため、画像を表示しながら、対象物の接触または近接を検出することができる。したがって、表示部１６８は、画像表示機能に加えて、撮像機能及びセンシング機能の一方または双方を有する。例えば、表示装置５０Ｄ（表示装置５０Ｉ）が有する副画素全てで画像を表示するだけでなく、一部の副画素は、光源としての光を呈し、他の一部の副画素で光検出を行い、残りの副画素で画像を表示することもできる。
したがって、表示装置５０Ｄ（表示装置５０Ｉ）と別に受光部及び光源を設けなくてもよく、電子機器の部品点数を削減することができる。例えば、電子機器に設けられる生体認証装置、またはスクロールなどを行うための静電容量方式のタッチパネルなどを別途設ける必要がない。したがって、表示装置５０Ｄ（表示装置５０Ｉ）を用いることで、製造コストが低減された電子機器を提供することができる。
受光素子をイメージセンサに用いる場合、表示装置５０Ｄ（表示装置５０Ｉ）は、受光素子を用いて、画像を撮像することができる。例えば、イメージセンサを用いて、指紋、掌紋、虹彩、脈形状（静脈形状、動脈形状を含む）、または顔などを用いた個人認証のための撮像を行うことができる。
また、受光素子は、タッチセンサ（ダイレクトタッチセンサともいう）または非接触センサ（ホバーセンサ、ホバータッチセンサ、タッチレスセンサともいう）などに用いることができる。タッチセンサは、表示装置と、対象物（指、手、またはペンなど）とが、直接接することで、対象物を検出できる。また、非接触センサは、対象物が表示装置に接触しなくても、当該対象物を検出することができる。
受光素子１３０Ｓは、絶縁層２３５上の画素電極１１１Ｓと、画素電極１１１Ｓ上の機能層１１３Ｓと、機能層１１３Ｓ上の共通電極１３５と、を有する。機能層１１３Ｓには、表示装置５０Ｄの外部から光Ｌｉｎが入射する。
画素電極１１１Ｓは、絶縁層１０６、絶縁層１９５、及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｓが有する導電層１１２ｂと電気的に接続されている。
画素電極１１１Ｓの端部は、絶縁層２３７によって覆われている。
共通電極１３５は、受光素子１３０Ｓ、発光素子１３０Ｒ（図示しない）、発光素子１３０Ｇ、及び、発光素子１３０Ｂに共通して設けられる一続きの膜である。発光素子と受光素子とが共通して有する共通電極１３５は、接続部１４０に設けられた導電層１２３と電気的に接続される。遮光層１１７は、隣り合う２つの発光素子の間、及び隣り合う発光素子と受光素子の間に設けられる。図１８に示すように、受光素子に隣接する領域に設けられる遮光層１１７の間隔Ｗ１は、発光素子に隣接する領域に設けられる遮光層１１７の間隔Ｗ２よりも狭くなる場合がある。遮光層の間隔を狭くすることにより例えば、受光素子のノイズを低減することができる。また、遮光層の間隔を広くすることにより例えば、発光素子から射出する光が遮られず、輝度を高めることができる。
機能層１１３Ｓは、少なくとも活性層（光電変換層ともいう）を有する。活性層は、半導体を含む。当該半導体としては、シリコンなどの無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光層と、活性層と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。
機能層１１３Ｓは、活性層以外の層として、正孔輸送性の高い物質、電子輸送性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。また、上記に限られず、正孔注入性の高い物質、正孔ブロック材料、電子注入性の高い材料、または電子ブロック材料などを含む層をさらに有していてもよい。受光素子が有する活性層以外の層には、例えば、上述の発光素子に用いることができる材料を用いることができる。
受光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。受光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
［表示装置５０Ｅ］
図２９及び図３４にそれぞれ示す表示装置５０Ｅは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置５０Ｅは、ファインメタルマスクを用いずに作製された発光素子を有する。なお、基板１５１から絶縁層２３５までの積層構造、及び保護層１３１から基板１５２までの積層構造は、図２５及び図３０にそれぞれ示す表示装置５０Ａと同様のため、説明を省略する。
図２９及び図３４において、絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられている。
発光素子１３０Ｒは、絶縁層２３５上の導電層１２４Ｒと、導電層１２４Ｒ上の導電層１２６Ｒと、導電層１２６Ｒ上の層１３３Ｒと、層１３３Ｒ上の共通層１３４と、共通層１３４上の共通電極１３５と、を有する。図２９等に示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。層１３３Ｒは、赤色の光を発する発光層を有する。発光素子１３０Ｒにおいて、層１３３Ｒ、及び、共通層１３４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｒ及び導電層１２６Ｒのうち一方または双方を画素電極と呼ぶことができる。
発光素子１３０Ｇは、絶縁層２３５上の導電層１２４Ｇと、導電層１２４Ｇ上の導電層１２６Ｇと、導電層１２６Ｇ上の層１３３Ｇと、層１３３Ｇ上の共通層１３４と、共通層１３４上の共通電極１３５と、を有する。図２９等に示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。層１３３Ｇは、緑色の光を発する発光層を有する。発光素子１３０Ｇにおいて、層１３３Ｇ、及び、共通層１３４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｇ及び導電層１２６Ｇのうち一方または双方を画素電極と呼ぶことができる。
発光素子１３０Ｂは、絶縁層２３５上の導電層１２４Ｂと、導電層１２４Ｂ上の導電層１２６Ｂと、導電層１２６Ｂ上の層１３３Ｂと、層１３３Ｂ上の共通層１３４と、共通層１３４上の共通電極１３５と、を有する。図２９等に示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。層１３３Ｂは、青色の光を発する発光層を有する。発光素子１３０Ｂにおいて、層１３３Ｂ、及び、共通層１３４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｂ及び導電層１２６Ｂのうち一方または双方を画素電極と呼ぶことができる。
本明細書等では、発光素子が有するＥＬ層のうち、発光素子ごとに島状に設けられた層を層１３３Ｂ、層１３３Ｇ、または層１３３Ｒと示し、複数の発光素子が共有して有する層を共通層１３４と示す。なお、本明細書等において、共通層１３４を含めず、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂを指して、島状のＥＬ層、島状に形成されたＥＬ層などと呼ぶ場合もある。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、意図しない発光に起因したクロストークを防ぐことができ、コントラストの極めて高い表示装置を実現できる。
なお、図２９等では、層１３３Ｒ、１３３Ｇ、１３３Ｂを全て同じ膜厚で示すが、これに限られない。層１３３Ｒ、１３３Ｇ、１３３Ｂのそれぞれの膜厚は異なっていてもよい。
導電層１２４Ｒは、絶縁層１０６、絶縁層１９５、及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｒが有する導電層１１２ｂと電気的に接続されている。同様に、導電層１２４Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと電気的に接続され、導電層１２４Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続されている。
導電層１２４Ｒ、１２４Ｇ、１２４Ｂは、絶縁層２３５に設けられた開口を覆うように形成される。導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部には、それぞれ、層１２８が埋め込まれている。
層１２８は、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部を平坦化する機能を有する。導電層１２４Ｒ、１２４Ｇ、１２４Ｂ及び層１２８上には、導電層１２４Ｒ、１２４Ｇ、１２４Ｂと電気的に接続される導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられている。したがって、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。導電層１２４Ｒ及び導電層１２６Ｒに反射電極として機能する導電層を用いることが好ましい。
層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。層１２８には、例えば前述の絶縁層２３７に用いることができる有機絶縁材料を適用することができる。
図２９等では、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。層１２８の上面は、凸曲面、凹曲面、及び平面の少なくとも一つを有することができる。
また、層１２８の上面の高さと、導電層１２４Ｒの上面の高さと、は、一致または概略一致していてもよく、互いに異なっていてもよい。例えば、層１２８の上面の高さは、導電層１２４Ｒの上面の高さより低くてもよく、高くてもよい。
導電層１２６Ｒの端部は、導電層１２４Ｒの端部と揃っていてもよく、導電層１２４Ｒの端部の側面を覆っていてもよい。導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部は、テーパ形状を有することが好ましい。具体的には、導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部はテーパ角９０°未満のテーパ形状を有することが好ましい。画素電極の端部がテーパ形状を有する場合、画素電極の側面に沿って設けられる層１３３Ｒも、テーパ形状を有する。画素電極の側面をテーパ形状とすることで、画素電極の側面に沿って設けられるＥＬ層の被覆性を良好にすることができる。
導電層１２４Ｇ、１２６Ｇ、及び、導電層１２４Ｂ、１２６Ｂについては、導電層１２４Ｒ、１２６Ｒと同様であるため詳細な説明は省略する。
導電層１２６Ｒの上面及び側面は、層１３３Ｒによって覆われている。同様に、導電層１２６Ｇの上面及び側面は、層１３３Ｇによって覆われており、導電層１２６Ｂの上面及び側面は、層１３３Ｂによって覆われている。したがって、導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられている領域全体を、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂそれぞれの上面の一部及び側面は、絶縁層１２５、１２７によって覆われている。層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、及び、絶縁層１２５、１２７上に、共通層１３４が設けられ、共通層１３４上に共通電極１３５が設けられている。共通層１３４及び共通電極１３５は、それぞれ、複数の発光素子に共通して設けられるひと続きの膜である。
図２９等において、導電層１２６Ｒと層１３３Ｒとの間には、図２５等に示す絶縁層２３７が設けられていない。つまり、表示装置５０Ｅには、画素電極に接し、かつ、画素電極の上面端部を覆う絶縁層（隔壁、バンク、スペーサなどともいう）が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の製造コストを削減することができる。
前述の通り、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層（正孔ブロック層または電子ブロック層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの表面は、表示装置の作製工程中に露出するため、キャリア輸送層及びキャリアブロック層の一方または双方を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子の信頼性を高めることができる。
共通層１３４は、例えば電子注入層、または正孔注入層を有する。または、共通層１３４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１３４は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂで共有されている。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面は、絶縁層１２５によって覆われている。絶縁層１２７は、絶縁層１２５を介して、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面を覆っている。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの側面（さらには、上面の一部）が、絶縁層１２５及び絶縁層１２７の少なくとも一方によって覆われていることで、共通層１３４（または共通電極１３５）が、画素電極、及び、層１３３Ｒ、１３３Ｇ、１３３Ｂの側面と接することを抑制し、発光素子のショートを抑制することができる。これにより、発光素子の信頼性を高めることができる。
絶縁層１２５は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面と接することが好ましい。絶縁層１２５が層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂと接する構成とすることで、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの膜剥がれを防止でき、発光素子の信頼性を高めることができる。
絶縁層１２７は、絶縁層１２５の凹部を充填するように、絶縁層１２５上に設けられる。絶縁層１２７は、絶縁層１２５の側面の少なくとも一部を覆うことが好ましい。
絶縁層１２５及び絶縁層１２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層（例えばキャリア注入層、及び共通電極など）の被形成面の極端な凹凸を低減し、より平坦にすることができる。したがって、キャリア注入層及び共通電極などの被覆性を高めることができる。
共通層１３４及び共通電極１３５は、層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、絶縁層１２５、及び絶縁層１２７上に設けられる。絶縁層１２５及び絶縁層１２７を設ける前の段階では、画素電極及び島状のＥＬ層が設けられる領域と、画素電極及び島状のＥＬ層が設けられない領域（発光素子間の領域）と、に起因する段差が生じている。本発明の一態様の表示装置は、絶縁層１２５及び絶縁層１２７を有することで当該段差を平坦化させることができ、共通層１３４及び共通電極１３５の被覆性を向上させることができる。したがって、段切れによる接続不良を抑制することができる。また、段差によって共通電極１３５が局所的に薄膜化して電気抵抗が上昇することを抑制することができる。
絶縁層１２７の上面はより平坦性の高い形状を有することが好ましい。絶縁層１２７の上面は、平面、凸曲面、及び、凹曲面のうち、少なくとも一つを有していてもよい。例えば、絶縁層１２７の上面は、平坦性の高い、滑らかな凸曲面形状を有することが好ましい。
絶縁層１２５は、無機材料を有する絶縁層とすることができる。絶縁層１２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。これらの無機絶縁膜の具体例は、前述の通りである。絶縁層１２５は単層構造であってもよく積層構造であってもよい。特に、酸化アルミニウムは、エッチングにおいて、ＥＬ層との選択比が高く、後述する絶縁層１２７の形成において、ＥＬ層を保護する機能を有するため、好ましい。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜、または酸化シリコン膜等の無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。また、絶縁層１２５は、ＡＬＤ法により形成した膜と、スパッタリング法により形成した膜と、の積層構造としてもよい。絶縁層１２５は、例えば、ＡＬＤ法によって形成された酸化アルミニウム膜と、スパッタリング法によって形成された窒化シリコン膜と、の積層構造であってもよい。
絶縁層１２５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。
なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを示す。また、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、または固着する（ゲッタリングともいう）機能とする。
絶縁層１２５が、バリア絶縁層としての機能、またはゲッタリング機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。
また、絶縁層１２５は、不純物濃度が低いことが好ましい。これにより、絶縁層１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１２５において、不純物濃度を低くすることで、水及び酸素の少なくとも一方に対するバリア性を高めることができる。例えば、絶縁層１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
絶縁層１２５上に設けられる絶縁層１２７は、隣接する発光素子間に形成された絶縁層１２５の極端な凹凸を平坦化する機能を有する。換言すると、絶縁層１２７を有することで共通電極１３５を形成する面の平坦性を向上させる効果を奏する。
絶縁層１２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
また、絶縁層１２７として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラル、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてはフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
絶縁層１２７には可視光を吸収する材料を用いてもよい。絶縁層１２７が発光素子からの発光を吸収することで、発光素子から絶縁層１２７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。
可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えばポリイミドなど）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
［表示装置５０Ｆ］
図３５に示す表示装置５０Ｆは、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、及び２０５Ｂに先の実施の形態のトランジスタ１００Ａの構成が適用されている点で、表示装置５０Ａと主に異なる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を省略することがある。
表示装置５０Ｆは、表示部１６８及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６８に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。
具体的には、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂは、それぞれ例えば、第１のゲート及び第２のゲートの一方として機能する導電層１０４、第１のゲート及び第２のゲートの他方として機能し、かつ、ソース及びドレインの他方として機能する導電層１１２ｃ、ゲート絶縁層として機能する絶縁層１０６、ゲート絶縁層として機能する絶縁層１１０ｓ、ソース及びドレインの一方として機能する導電層１１２ａ、並びに、金属酸化物を有する半導体層１０８、を有する。
図３５において画素電極１１１Ｒは、絶縁層１０６、絶縁層１９５、及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｒが有する導電層１１２ｃと電気的に接続されている。同様に、画素電極１１１Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｃと電気的に接続され、画素電極１１１Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｃと電気的に接続されている。
［表示装置５０Ｇ］
図３６に示す表示装置５０Ｇは、各色の副画素に、共通のＥＬ層１１３を有する発光素子と、着色層（カラーフィルタなど）と、が用いられている点で、表示装置５０Ｆと主に異なる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を省略することがある。
図３６に示す表示装置５０Ｇは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
発光素子１３０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｇの外部に赤色の光として取り出される。
発光素子１３０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｇの外部に緑色の光として取り出される。
発光素子１３０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１３５と、を有する。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｇの外部に青色の光として取り出される。
発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、ＥＬ層１１３と、共通電極１３５と、をそれぞれ共有して有する。各色の副画素に共通のＥＬ層１１３を設ける構成は、各色の副画素にそれぞれ異なるＥＬ層を設ける構成に比べて、作製工程数の削減が可能である。
例えば、図３６に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。
ＥＬ層１１３は、例えば、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。ＥＬ層１１３は、例えば、黄色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。または、ＥＬ層１１３は、例えば、赤色の光を発する発光層、緑色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。
または、例えば、図３６に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、ＥＬ層１１３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素１１Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素１１Ｒ及び緑色の光を呈する副画素１１Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。発光素子が発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
［表示装置５０Ｈ］
図３７に示す表示装置５０Ｈは、ボトムエミッション型の表示装置である点で、表示装置５０Ｇと主に相違する。
発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図３７では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられている例を示す。また、絶縁層１９５上に、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。
着色層１３２Ｇと重なる発光素子１３０Ｇは、画素電極１１１Ｇと、ＥＬ層１１３と、共通電極１３５と、を有する。
着色層１３２Ｂと重なる発光素子１３０Ｂは、画素電極１１１Ｂと、ＥＬ層１１３と、共通電極１３５と、を有する。
画素電極１１１Ｇ、１１１Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１３５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１３５に抵抗の低い金属等を用いることができるため、共通電極１３５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、または、画素のサイズを小さくすることができる。
［表示装置５０Ｉ］
図３８に示す表示装置５０Ｉは、受光素子１３０Ｓを有する点で、表示装置５０Ｆと主に相違する。
表示装置５０Ｉは、画素に、発光素子と受光素子を有する。表示装置５０Ｉにおいて、発光素子として有機ＥＬ素子を用い、受光素子として有機フォトダイオードを用いることが好ましい。有機ＥＬ素子及び有機フォトダイオードは、同一基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。
受光素子１３０Ｓは、絶縁層２３５上の画素電極１１１Ｓと、画素電極１１１Ｓ上の機能層１１３Ｓと、機能層１１３Ｓ上の共通電極１３５と、を有する。機能層１１３Ｓには、表示装置５０Ｉの外部から光Ｌｉｎが入射する。
画素電極１１１Ｓは、絶縁層１０６、絶縁層１９５、及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｓが有する導電層１１２ｃと電気的に接続されている。
画素電極１１１Ｓの端部は、絶縁層２３７によって覆われている。
共通電極１３５は、受光素子１３０Ｓ、発光素子１３０Ｒ（図示しない）、発光素子１３０Ｇ、及び、発光素子１３０Ｂに共通して設けられる一続きの膜である。発光素子と受光素子とが共通して有する共通電極１３５は、接続部１４０に設けられた導電層１２３と電気的に接続される。
機能層１１３Ｓは、少なくとも活性層（光電変換層ともいう）を有する。活性層は、半導体を含む。当該半導体としては、シリコンなどの無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光層と、活性層と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。
機能層１１３Ｓは、活性層以外の層として、正孔輸送性の高い物質、電子輸送性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。また、上記に限られず、正孔注入性の高い物質、正孔ブロック材料、電子注入性の高い材料、または電子ブロック材料などを含む層をさらに有していてもよい。受光素子が有する活性層以外の層には、例えば、上述の発光素子に用いることができる材料を用いることができる。
受光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。受光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
［表示装置５０Ｊ］
図３９に示す表示装置５０Ｊは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置５０Ｊは、ファインメタルマスクを用いずに作製された発光素子を有する。なお、基板１５１から絶縁層２３５までの積層構造、及び保護層１３１から基板１５２までの積層構造は、表示装置５０Ｆと同様のため、説明を省略する。
図３９において、絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられている。図３９に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂについては、図２９に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂに関する記載を参照することができる。
本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、または、画素のサイズを小さくすることができる。
［表示装置の作製方法例］
以下では、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の作製方法について図４０を用いて説明する。ここでは、ファインメタルマスクを用いずに発光素子を作製する工程について詳述する。図４０には、各工程における、表示部１６８が有する３つの発光素子と接続部１４０との断面図を示す。
発光素子の作製には、蒸着法などの真空プロセス、及び、スピンコート法、インクジェット法などの溶液プロセスを用いることができる。蒸着法としては、スパッタリング法、イオンプレーティング法、イオンビーム蒸着法、分子線蒸着法、真空蒸着法などの物理蒸着法（ＰＶＤ法）、及び、化学蒸着法（ＣＶＤ法）等が挙げられる。特にＥＬ層に含まれる機能層（正孔注入層、正孔輸送層、正孔ブロック層、発光層、電子ブロック層、電子輸送層、電子注入層、電荷発生層など）については、蒸着法（真空蒸着法等）、塗布法（ディップコート法、ダイコート法、バーコート法、スピンコート法、スプレーコート法等）、印刷法（インクジェット法、スクリーン（孔版印刷）法、オフセット（平版印刷）法、フレキソ（凸版印刷）法、グラビア法、または、マイクロコンタクト法等）などの方法により形成することができる。
以下で説明する表示装置の作製方法で作製される島状の層（発光層を含む層）は、ファインメタルマスクを用いて形成されるのではなく、発光層を一面に成膜した後、フォトリソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細な表示装置または高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。また、発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。
例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及び、フォトリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。
まず、トランジスタ２０５Ｒ、２０５Ｇ、２０５Ｂ等（図示しない）が設けられた基板１５１上に、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ、及び導電層１２３を形成する。
画素電極となる導電膜の形成には、例えば、スパッタリング法または真空蒸着法を用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ、及び導電層１２３を形成することができる。当該導電膜の加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。
続いて、後に層１３３Ｂとなる膜１３３Ｂｆを、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ上に形成する。膜１３３Ｂｆ（後の層１３３Ｂ）は、青色の光を発する発光層を含む。
なお、本実施の形態では、まず、青色の光を発する発光素子が有する島状のＥＬ層を形成した後、他の色の光を発する発光素子が有する島状のＥＬ層を形成する例を示す。
島状のＥＬ層を形成する工程において、形成順が２番目以降の色の発光素子における画素電極は、先の工程によりダメージを受けることがある。これにより、２番目以降に形成した色の発光素子の駆動電圧は高くなることがある。
そこで、本発明の一態様の表示装置を作製する際には、最も短波長の光を発する発光素子（例えば、青色の発光素子）の島状のＥＬ層から作製することが好ましい。例えば、島状のＥＬ層の作製順を、青色、緑色、赤色の順、または、青色、赤色、緑色の順にすることが好ましい。
これにより、青色の発光素子において画素電極とＥＬ層の界面の状態を良好に保ち、青色の発光素子の駆動電圧が高くなることを抑制できる。また、青色の発光素子の寿命を長くし、信頼性を高めることができる。なお、赤色及び緑色の発光素子は、青色の発光素子に比べて、駆動電圧の上昇等の影響が小さいため、表示装置全体として、駆動電圧を低くでき、信頼性を高くすることができる。
なお、島状のＥＬ層の作製順は上記に限定されず、例えば、赤色、緑色、青色の順としてもよい。
図４０Ａに示すように、導電層１２３上には、膜１３３Ｂｆを形成していない。例えば、エリアマスクを用いることで、膜１３３Ｂｆを所望の領域にのみ成膜することができる。エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。
膜１３３Ｂｆに含まれる化合物の耐熱温度は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。これにより、発光素子の信頼性を高めることができる。また、表示装置の作製工程においてかけられる温度の上限を高めることができる。したがって、表示装置に用いる材料及び形成方法の選択の幅を広げることができ、歩留まりの向上及び信頼性の向上が可能となる。
耐熱温度としては、例えば、ガラス転移点、軟化点、融点、熱分解温度、及び、５％重量減少温度のうちいずれかの温度、好ましくはこれらのうち最も低い温度とすることができる。
膜１３３Ｂｆは、例えば、蒸着法、具体的には真空蒸着法により形成することができる。また、膜１３３Ｂｆは、転写法、印刷法、インクジェット法、または塗布法等の方法で形成してもよい。
続いて、膜１３３Ｂｆ上、及び導電層１２３上に、犠牲層１１８Ｂを形成する（図４０Ａ）。犠牲層１１８Ｂとなる膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該膜を加工することにより、犠牲層１１８Ｂを形成することができる。
膜１３３Ｂｆ上に犠牲層１１８Ｂを設けることで、表示装置の作製工程中に膜１３３Ｂｆが受けるダメージを低減し、発光素子の信頼性を高めることができる。
犠牲層１１８Ｂは、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれの端部を覆うように設けることが好ましい。これにより、後の工程で形成される層１３３Ｂの端部は、画素電極１１１Ｂの端部よりも外側に位置することとなる。画素電極１１１Ｂの上面全体を発光領域として用いることが可能となるため、画素の開口率を高くすることができる。また、層１３３Ｂの端部は、層１３３Ｂ形成後の工程で、ダメージを受ける可能性があるため、画素電極１１１Ｂの端部よりも外側に位置する、つまり、発光領域として用いないことが好ましい。これにより、発光素子の特性のばらつきを抑制することができ、信頼性を高めることができる。
また、層１３３Ｂが画素電極１１１Ｂの上面及び側面を覆うことにより、層１３３Ｂ形成後の各工程を、画素電極１１１Ｂが露出していない状態で行うことができる。画素電極１１１Ｂの端部が露出していると、エッチング工程などにおいて腐食が生じる場合がある。画素電極１１１Ｂの腐食を抑制することで、発光素子の歩留まり及び特性を向上させることができる。
また、犠牲層１１８Ｂを、導電層１２３と重なる位置にも設けることが好ましい。これにより、導電層１２３が表示装置の作製工程中にダメージを受けることを抑制できる。
犠牲層１１８Ｂには、膜１３３Ｂｆの加工条件に対する耐性の高い膜、具体的には、膜１３３Ｂｆとのエッチングの選択比が大きい膜を用いる。
犠牲層１１８Ｂは、膜１３３Ｂｆに含まれる各化合物の耐熱温度よりも低い温度で形成する。犠牲層１１８Ｂを形成する際の基板温度としては、それぞれ、代表的には、２００℃以下、好ましくは１５０℃以下、より好ましくは１２０℃以下、より好ましくは１００℃以下、さらに好ましくは８０℃以下である。
膜１３３Ｂｆに含まれる化合物の耐熱温度が高いと、犠牲層１１８Ｂの成膜温度を高くでき好ましい。例えば、犠牲層１１８Ｂを形成する際の基板温度を１００℃以上、１２０℃以上、または１４０℃以上とすることもできる。無機絶縁膜は、成膜温度が高いほど緻密でバリア性の高い膜とすることができる。したがって、このような温度で犠牲層を成膜することで、膜１３３Ｂｆが受けるダメージをより低減でき、発光素子の信頼性を高めることができる。
なお、膜１３３Ｂｆ上に形成する他の各層（例えば絶縁膜１２５ｆ）の成膜温度についても、上記と同様のことがいえる。
犠牲層１１８Ｂの形成には、例えば、スパッタリング法、ＡＬＤ法（熱ＡＬＤ法、ＰＥＡＬＤ法を含む）、ＣＶＤ法、真空蒸着法を用いることができる。また、前述の湿式の成膜方法を用いて形成してもよい。
犠牲層１１８Ｂ（犠牲層１１８Ｂが積層構造の場合は、膜１３３Ｂｆに接して設けられる層）は、膜１３３Ｂｆへのダメージが少ない形成方法を用いて形成されることが好ましい。例えば、スパッタリング法よりも、ＡＬＤ法または真空蒸着法を用いることが好ましい。
犠牲層１１８Ｂは、ウェットエッチング法またはドライエッチング法により加工することができる。犠牲層１１８Ｂの加工は、異方性エッチングにより行うことが好ましい。
ウェットエッチング法を用いることで、ドライエッチング法を用いる場合に比べて、犠牲層１１８Ｂの加工時に、膜１３３Ｂｆに加わるダメージを低減することができる。ウェットエッチング法を用いる場合、例えば、現像液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、希フッ酸、シュウ酸、リン酸、酢酸、硝酸、またはこれらの２以上を含む混合溶液等を用いることが好ましい。また、ウェットエッチング法を用いる場合、水、リン酸、希フッ酸、及び硝酸を含む混酸系薬液を用いてもよい。なお、ウェットエッチング処理に用いる薬液は、アルカリ性であってもよく、酸性であってもよい。
犠牲層１１８Ｂとしては、例えば、金属膜、合金膜、金属酸化物膜、半導体膜、無機絶縁膜、及び、有機絶縁膜のうち一種または複数種を用いることができる。
犠牲層１１８Ｂには、例えば、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、チタン、アルミニウム、イットリウム、ジルコニウム、及びタンタル等の金属材料、または該金属材料を含む合金材料を用いることができる。
犠牲層１１８Ｂには、Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化インジウム、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物）、シリコンを含むインジウムスズ酸化物等の金属酸化物を用いることができる。
なお、上記ガリウムに代えて元素Ｍ（Ｍは、アルミニウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）を用いてもよい。
例えば、半導体の製造プロセスと親和性の高い材料として、シリコンまたはゲルマニウムなどの半導体材料を用いることができる。または、上記半導体材料の酸化物または窒化物を用いることができる。または、炭素などの非金属材料、またはその化合物を用いることができる。または、チタン、タンタル、タングステン、クロム、アルミニウムなどの金属、またはこれらの一以上を含む合金が挙げられる。または、酸化チタンもしくは酸化クロムなどの上記金属を含む酸化物、または窒化チタン、窒化クロム、もしくは窒化タンタルなどの窒化物を用いることができる。
また、犠牲層１１８Ｂとして、保護層１３１に用いることができる各種無機絶縁膜を用いることができる。特に、酸化絶縁膜は、窒化絶縁膜に比べて膜１３３Ｂｆとの密着性が高く好ましい。例えば、犠牲層１１８Ｂには、酸化アルミニウム、酸化ハフニウム、酸化シリコン等の無機絶縁材料を用いることができる。犠牲層１１８Ｂとして、例えば、ＡＬＤ法を用いて、酸化アルミニウム膜を形成することができる。ＡＬＤ法を用いることで、下地（特に膜１３３Ｂｆ）へのダメージを低減できるため好ましい。
例えば、犠牲層１１８Ｂとして、ＡＬＤ法を用いて形成した無機絶縁膜（例えば、酸化アルミニウム膜）と、スパッタリング法を用いて形成した無機膜（例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、シリコン膜、またはタングステン膜）と、の積層構造を用いることができる。
なお、犠牲層１１８Ｂと、後に形成する絶縁層１２５との双方に、同じ無機絶縁膜を用いることができる。例えば、犠牲層１１８Ｂと絶縁層１２５との双方に、ＡＬＤ法を用いて形成した酸化アルミニウム膜を用いることができる。ここで、犠牲層１１８Ｂと、絶縁層１２５とで、同じ成膜条件を適用してもよく、互いに異なる成膜条件を適用してもよい。例えば、犠牲層１１８Ｂを、絶縁層１２５と同様の条件で成膜することで、犠牲層１１８Ｂを、水及び酸素の少なくとも一方に対するバリア性の高い絶縁層とすることができる。一方で、犠牲層１１８Ｂは後の工程で大部分または全部を除去する層であるため、加工が容易であることが好ましい。そのため、犠牲層１１８Ｂは、絶縁層１２５と比べて、成膜時の基板温度が低い条件で成膜することが好ましい。
犠牲層１１８Ｂに、有機材料を用いてもよい。例えば、有機材料として、少なくとも膜１３３Ｂｆの最上部に位置する膜に対して化学的に安定な溶媒に溶解しうる材料を用いてもよい。特に、水またはアルコールに溶解する材料を好適に用いることができる。このような材料の成膜の際には、水またはアルコール等の溶媒に溶解させた状態で、湿式の成膜方法で塗布した後に、溶媒を蒸発させるための加熱処理を行うことが好ましい。このとき、減圧雰囲気下での加熱処理を行うことで、低温且つ短時間で溶媒を除去できるため、膜１３３Ｂｆへの熱的なダメージを低減することができ、好ましい。
犠牲層１１８Ｂには、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラル、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、アルコール可溶性のポリアミド樹脂、または、パーフルオロポリマーなどのフッ素樹脂等の有機樹脂を用いてもよい。
例えば、犠牲層１１８Ｂとして、蒸着法または上記湿式の成膜方法のいずれかを用いて形成した有機膜（例えば、ＰＶＡ膜）と、スパッタリング法を用いて形成した無機膜（例えば、窒化シリコン膜）と、の積層構造を用いることができる。
なお、本発明の一態様の表示装置には、犠牲膜の一部が犠牲層として残存する場合がある。
続いて、犠牲層１１８Ｂをハードマスクに用いて、膜１３３Ｂｆを加工して、層１３３Ｂを形成する（図４０Ｂ）。
これにより、図４０Ｂに示すように、画素電極１１１Ｂ上に、層１３３Ｂ、及び、犠牲層１１８Ｂの積層構造が残存する。また、画素電極１１１Ｒ及び画素電極１１１Ｇは露出する。また、接続部１４０に相当する領域では、導電層１２３上に犠牲層１１８Ｂが残存する。
膜１３３Ｂｆの加工は、異方性エッチングにより行うことが好ましい。特に、異方性のドライエッチングが好ましい。または、ウェットエッチングを用いてもよい。
その後、膜１３３Ｂｆの形成工程、犠牲層１１８Ｂの形成工程、及び、層１３３Ｂの形成工程と同様の工程を、少なくとも発光材料を変えて、２回繰り返すことで、画素電極１１１Ｒ上に、層１３３Ｒ、及び、犠牲層１１８Ｒの積層構造を形成し、画素電極１１１Ｇ上に、層１３３Ｇ、及び、犠牲層１１８Ｇの積層構造を形成する（図４０Ｃ）。具体的には、層１３３Ｒは、赤色の光を発する発光層を含むように形成し、層１３３Ｇは、緑色の光を発する発光層を含むように形成する。犠牲層１１８Ｒ、１１８Ｇには、犠牲層１１８Ｂに用いることができる材料を適用することができ、いずれも同一の材料を用いてもよく、互いに異なる材料を用いてもよい。
なお、層１３３Ｂ、層１３３Ｇ、層１３３Ｒの側面は、それぞれ、被形成面に対して垂直または概略垂直であることが好ましい。例えば、被形成面と、これらの側面との成す角度を、６０度以上９０度以下とすることが好ましい。
上記のように、フォトリソグラフィ法を用いて形成した層１３３Ｂ、層１３３Ｇ、及び層１３３Ｒのうち隣接する２つの間の距離は、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、または、１μｍ以下にまで狭めることができる。ここで、当該距離とは、例えば、層１３３Ｂ、層１３３Ｇ、及び層１３３Ｒのうち、隣接する２つの対向する端部の間の距離で規定することができる。このように、島状のＥＬ層の間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
続いて、画素電極、層１３３Ｂ、層１３３Ｇ、層１３３Ｒ、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び犠牲層１１８Ｒを覆うように、後に絶縁層１２５となる絶縁膜１２５ｆを形成し、絶縁膜１２５ｆ上に絶縁層１２７を形成する（図４０Ｄ）。
絶縁膜１２５ｆとしては、３ｎｍ以上、５ｎｍ以上、または、１０ｎｍ以上、かつ、２００ｎｍ以下、１５０ｎｍ以下、１００ｎｍ以下、または、５０ｎｍ以下の厚さの絶縁膜を形成することが好ましい。
絶縁膜１２５ｆは、例えば、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法を用いることで、成膜ダメージを小さくすることができ、また、被覆性の高い膜を成膜可能なため好ましい。絶縁膜１２５ｆとしては、例えば、ＡＬＤ法を用いて、酸化アルミニウム膜を形成することが好ましい。
そのほか、絶縁膜１２５ｆは、ＡＬＤ法よりも成膜速度が速いスパッタリング法、ＣＶＤ法、または、ＰＥＣＶＤ法を用いて形成してもよい。これにより、信頼性の高い表示装置を生産性高く作製することができる。
絶縁層１２７となる絶縁膜は、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いて、前述の湿式の成膜方法（例えばスピンコート）で形成することが好ましい。成膜後には、加熱処理（プリベークともいう）を行うことで、当該絶縁膜中に含まれる溶媒を除去することが好ましい。続いて、可視光線または紫外線を当該絶縁膜の一部に照射し、絶縁膜の一部を感光させる。続いて、現像を行って、絶縁膜の露光させた領域を除去する。続いて、加熱処理（ポストベークともいう）を行う。これにより、図４０Ｄに示す絶縁層１２７を形成できる。なお、絶縁層１２７の形状は図４０Ｄに示す形状に限定されない。例えば、絶縁層１２７の上面は、凸曲面、凹曲面、及び平面のうち一つまたは複数を有することができる。また、絶縁層１２７は、絶縁層１２５、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び、犠牲層１１８Ｒのうち少なくとも一つの端部の側面を覆っていてもよい。
続いて、図４０Ｅに示すように、絶縁層１２７をマスクとして、エッチング処理を行って、絶縁膜１２５ｆ、及び、犠牲層１１８Ｒ、犠牲層１１８Ｇ、犠牲層１１８Ｒの一部を除去する。これにより、犠牲層１１８Ｂ、犠牲層１１８Ｇ、犠牲層１１８Ｒそれぞれに開口が形成され、層１３３Ｇ、層１３３Ｇ、層１３３Ｒ、及び導電層１２３の上面が露出する。なお、絶縁層１２７及び絶縁層１２５と重なる位置に犠牲層１１８Ｂ、犠牲層１１８Ｇ、犠牲層１１８Ｒの一部が残存することがある（犠牲層１１９Ｂ、犠牲層１１９Ｇ、犠牲層１１９Ｒ）。
エッチング処理は、ドライエッチングまたはウェットエッチングによって行うことができる。なお、絶縁膜１２５ｆを、犠牲層１１８Ｂ、１１８Ｇ、１１８Ｒと同様の材料を用いて成膜していた場合、エッチング処理を一括で行うことができるため、好ましい。
上記のように、絶縁層１２７、絶縁層１２５、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び、犠牲層１１８Ｒを設けることにより、各発光素子間において、共通層１３４及び共通電極１３５に、分断された箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。これにより、本発明の一態様の表示装置は、表示品位を向上させることができる。
続いて、絶縁層１２７、層１３３Ｂ、層１３３Ｇ、及び、層１３３Ｒ上に、共通層１３４、共通電極１３５をこの順で形成する（図４０Ｆ）。
共通層１３４は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
共通電極１３５の形成には、例えば、スパッタリング法または真空蒸着法を用いることができる。または、蒸着法で形成した膜と、スパッタリング法で形成した膜を積層させてもよい。
以上のように、本発明の一態様の表示装置の作製方法では、島状の層１３３Ｂ、島状の層１３３Ｇ、及び島状の層１３３Ｒは、ファインメタルマスクを用いて形成されるのではなく、膜を一面に成膜した後に加工することで形成されるため、島状の層を均一の厚さで形成することができる。そして、高精細な表示装置または高開口率の表示装置を実現することができる。また、精細度または開口率が高く、副画素間の距離が極めて短くても、隣接する副画素において、層１３３Ｂ、層１３３Ｇ、及び、層１３３Ｒが互いに接することを抑制できる。したがって、副画素間にリーク電流が発生することを抑制することができる。これにより、意図しない発光に起因したクロストークを防ぐことができ、コントラストの極めて高い表示装置を実現できる。
また、隣り合う島状のＥＬ層の間に、端部にテーパ形状を有する絶縁層１２７を設けることで、共通電極１３５の形成時に段切れが生じることを抑制し、また、共通電極１３５に局所的に膜厚が薄い箇所が形成されることを防ぐことができる。これにより、共通層１３４及び共通電極１３５において、分断された箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。したがって、本発明の一態様の表示装置は、高精細化と高い表示品位の両立が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を適用することのできる表示装置の構成例について説明する。
本発明の一態様の半導体装置は、極めて微細なものとすることができるため、本発明の一態様の半導体装置を適用する表示装置は、極めて高精細な表示装置とすることができる。例えば、本発明の一態様の表示装置は、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能な機器（ＨＭＤ：Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）の表示部に用いることができる。
［表示モジュール］
図４１Ａに、表示モジュール２８０の斜視図を示す。表示モジュール２８０は、表示装置２００Ａと、ＦＰＣ２９０と、を有する。なお、表示モジュール２８０が有する表示パネルは表示装置２００Ａに限られず、後述する表示装置２００Ｂまたは表示装置２００Ｃであってもよい。
表示モジュール２８０は、基板２９１及び基板２９２を有する。表示モジュール２８０は、表示部２８１を有する。表示部２８１は、画像を表示する領域である。
図４１Ｂに、基板２９１側の構成を模式的に示した斜視図を示している。基板２９１上には、回路部２８２と、回路部２８２上の画素回路部２８３と、画素回路部２８３上の画素部２８４と、が積層されている。また、基板２９１上の画素部２８４と重ならない部分に、ＦＰＣ２９０と接続するための端子部２８５が設けられている。端子部２８５と回路部２８２とは、複数の配線により構成される配線部２８６により電気的に接続されている。
画素部２８４は、周期的に配列した複数の画素２８４ａを有する。図４１Ｂの右側に、１つの画素２８４ａの拡大図を示している。画素２８４ａは、赤色の光を呈する副画素１１Ｒ、緑色の光を呈する副画素１１Ｇ、及び、青色の光を呈する副画素１１Ｂを有する。
画素回路部２８３は、周期的に配列した複数の画素回路２８３ａを有する。１つの画素回路２８３ａは、１つの画素２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路２８３ａには、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示パネルが実現されている。
回路部２８２は、画素回路部２８３の各画素回路２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。また、回路部２８２に設けられるトランジスタが画素回路２８３ａの一部を構成してもよい。すなわち、画素回路２８３ａが、画素回路部２８３が有するトランジスタと、回路部２８２が有するトランジスタと、により構成されていてもよい。
ＦＰＣ２９０は、外部から回路部２８２にビデオ信号及び電源電位等を供給するための配線として機能する。また、ＦＰＣ２９０上にＩＣが実装されていてもよい。
表示モジュール２８０は、画素部２８４の下側に画素回路部２８３及び回路部２８２の一方または双方が重ねて設けられた構成とすることができるため、表示部２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素２８４ａを極めて高密度に配置することが可能で、表示部２８１の精細度を極めて高くすることができる。例えば、表示部２８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素２８４ａが配置されることが好ましい。
このような表示モジュール２８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール２８０の表示部を視認する構成の場合であっても、表示モジュール２８０は極めて高精細な表示部２８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール２８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。
［表示装置２００Ａ］
図４２に示す表示装置２００Ａは、基板３３１、発光素子１３０Ｒ、発光素子１３０Ｇ、発光素子１３０Ｂ、容量２４０、及びトランジスタ３２０を有する。発光素子１３０Ｒは、赤色の光を呈する副画素１１Ｒが有する表示素子であり、発光素子１３０Ｇは、緑色の光を呈する副画素１１Ｇが有する表示素子であり、発光素子１３０Ｂは、青色の光を呈する副画素１１Ｂが有する表示素子である。
基板３３１は、図４１Ａにおける基板２９１に相当する。
トランジスタ３２０は、チャネルが形成される半導体層に酸化物半導体が適用された、縦チャネル型のトランジスタである。トランジスタ３２０には、実施の形態１で例示した各種トランジスタを適用できる。
なお、図４２においてはトランジスタ３２０にトランジスタ１００の構成を適用する例を示すが、トランジスタ１００Ｂの構成を適用してもよい。
基板３３１上に、絶縁層３３２が設けられている。絶縁層３３２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層１０８から絶縁層３３２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３３２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
絶縁層３３２上に導電層１１２ａが設けられている。また導電層１１２ａ上に導電層１１４と、導電層１１４、導電層１１２ａ及び絶縁層１１５上に絶縁層１１０ｂと、絶縁層１１０ｂ上に導電層１１２ｂが設けられている。導電層１１４、絶縁層１１０ｂ及び導電層１１２ｂにはそれぞれ開口が設けられ、それぞれの開口における側壁に沿って、絶縁層１１０ｓが設けられている。導電層１１２ａの上面、絶縁層１１０ｓの側壁、及び導電層１１２ｂの上面を覆うように半導体層１０８が設けられ、半導体層１０８上には絶縁層１０６が設けられ、絶縁層１０６上には導電層１０４が設けられる。絶縁層１０６上には絶縁層１９５が設けられ、導電層１０４は、絶縁層１９５の開口を埋めるように設けられる。また絶縁層１９５及び導電層１０４上に絶縁層２６６が設けられている。
絶縁層２６６は、層間絶縁層として機能する。絶縁層２６６と絶縁層１９５との間に、トランジスタ３２０に絶縁層１９５等から水または水素などの不純物が拡散することを防ぐバリア層を設けてもよい。バリア層としては、絶縁層３３２と同様の絶縁膜を用いることができる。
導電層１１２ｂと電気的に接続するプラグ２７４は、絶縁層２６６、絶縁層１９５及び絶縁層１０６に埋め込まれるように設けられている。ここで、プラグ２７４は、絶縁層２６６、絶縁層１９５及び絶縁層１０６のそれぞれの開口の側面、及び導電層１１２ｂの上面の一部を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを有することが好ましい。このとき、導電層２７４ａとして、水素及び酸素が拡散しにくい導電材料を用いることが好ましい。
また、絶縁層２６６上に容量２４０が設けられている。容量２４０は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を有する。導電層２４１は、容量２４０の一方の電極として機能し、導電層２４５は、容量２４０の他方の電極として機能し、絶縁層２４３は、容量２４０の誘電体として機能する。
導電層２４１は絶縁層２６６上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、プラグ２７４によってトランジスタ３２０の導電層１１２ｂと電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。
容量２４０を覆って、絶縁層２５５ａが設けられ、絶縁層２５５ａ上に絶縁層２５５ｂが設けられ、絶縁層２５５ｂ上に絶縁層２５５ｃが設けられている。
絶縁層２５５ａ、絶縁層２５５ｂ、及び絶縁層２５５ｃには、それぞれ無機絶縁膜を好適に用いることができる。例えば、絶縁層２５５ａ及び絶縁層２５５ｃに酸化シリコン膜を用い、絶縁層２５５ｂに窒化シリコン膜を用いることが好ましい。これにより、絶縁層２５５ｂは、エッチング保護膜として機能させることができる。本実施の形態では、絶縁層２５５ｃの一部がエッチングされ、凹部が形成されている例を示すが、絶縁層２５５ｃに凹部が設けられていなくてもよい。
絶縁層２５５ｃ上に発光素子１３０Ｒ、発光素子１３０Ｇ、及び、発光素子１３０Ｂが設けられている。
発光素子１３０Ｒは、画素電極１１１Ｒ、層１３３Ｒ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｇは、画素電極１１１Ｇ、層１３３Ｇ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｂは、画素電極１１１Ｂ、層１３３Ｂ、共通層１３４、及び共通電極１３５を有する。共通層１３４と共通電極１３５は、発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂに共通に設けられる。
発光素子１３０Ｒが有する層１３３Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１３０Ｇが有する層１３３Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１３０Ｂが有する層１３３Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。
表示装置２００Ａは、発光色ごとに、発光デバイスを作り分けているため、低輝度での発光と高輝度での発光で色度の変化が小さい。また、層１３３Ｒ、層１３３Ｇ、層１３３Ｂがそれぞれ離隔しているため、高精細な表示パネルであっても、隣接する副画素間におけるクロストークの発生を抑制することができる。したがって、高精細であり、かつ、表示品位の高い表示パネルを実現することができる。
隣り合う発光素子の間の領域には、絶縁層１２５、絶縁層１２７、及び層１２８が設けられる。
図４２において、発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂは、絶縁層２５５ａ、絶縁層２５５ｂ、及び、絶縁層２５５ｃに埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、並びに、絶縁層２６６、絶縁層１９５、絶縁層１０６、及び絶縁層１１０ｂに埋め込まれたプラグ２７４によってトランジスタ３２０の導電層１１２ａと電気的に接続されている。絶縁層２５５ｃの上面の高さと、プラグ２５６の上面の高さは、一致または概略一致している。プラグには各種導電材料を用いることができる。また、図４５には、発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂが、絶縁層２５５ａ、絶縁層２５５ｂ、及び、絶縁層２５５ｃに埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、並びに、絶縁層２６６、絶縁層１９５、及び絶縁層１０６に埋め込まれたプラグ２７４によってトランジスタ３２０の導電層１１２ｂと電気的に接続される例を示す。
また、発光素子１３０Ｒ、１３０Ｇ、及び１３０Ｂ上には保護層１３１が設けられている。保護層１３１上には、接着層１７１によって基板１７０が貼り合わされている。
隣接する２つの画素電極１１１間には、画素電極１１１の上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。
［表示装置２００Ｂ］
図４２及び図４５と異なる表示装置の構成例をそれぞれ、図４３及び図４６に示す。なお以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。
図４３及び図４６にそれぞれ示す表示装置２００Ｂは、半導体層が平面上に形成されたプレーナ型のトランジスタであるトランジスタ３２０Ａと、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された例を示している。トランジスタ３２０Ｂは、上記表示装置２００Ａにおけるトランジスタ３２０と同様の構成を有する。
トランジスタ３２０Ａは、半導体層３５１、絶縁層３５３、導電層３５４、一対の導電層３５５、絶縁層３５６、及び、導電層３５７を有する。
基板３３１上に、絶縁層３５２が設けられている。絶縁層３５２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層３５１から絶縁層３５２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３５２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
絶縁層３５２上に導電層３５７が設けられ、導電層３５７を覆って絶縁層３５６が設けられている。導電層３５７は、トランジスタ３２０Ａの第１のゲート電極として機能し、絶縁層３５６の一部は、第１のゲート絶縁層として機能する。絶縁層３５６の少なくとも半導体層３５１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３５６の上面は、平坦化されていることが好ましい。
半導体層３５１は、絶縁層３５６上に設けられる。半導体層３５１は、半導体特性を示す金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。一対の導電層３５５は、半導体層３５１上に接して設けられ、ソース電極及びドレイン電極として機能する。
一対の導電層３５５の上面及び側面、並びに半導体層３５１の側面等を覆って絶縁層３５８、絶縁層３５０が設けられている。絶縁層３５８は、半導体層３５１に水または水素などの不純物が拡散すること、及び半導体層３５１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３５８としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
絶縁層３５８及び絶縁層３５０に、半導体層３５１に達する開口が設けられている。当該開口の内部に、半導体層３５１の上面に接する絶縁層３５３と、導電層３５４とが埋め込まれている。導電層３５４は、第２のゲート電極として機能し、絶縁層３５３は第２のゲート絶縁層として機能する。
導電層３５４の上面、絶縁層３５３の上面、及び絶縁層３５０の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３５９が設けられている。絶縁層３５９は、トランジスタ３２０Ａに水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３５９としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
トランジスタ３２０Ａには、チャネルが形成される半導体層を２つのゲートで挟む構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
［表示装置２００Ｃ］
図４２及び図４５と異なる表示装置の構成例をそれぞれ、図４４及び図４７に示す。なお図４４及び図４７にそれぞれ示す表示装置２００Ｃは、半導体基板にチャネルが形成されるトランジスタ３１０と、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された構成を有する。
トランジスタ３１０は、基板３０１にチャネル形成領域を有するトランジスタである。基板３０１としては、例えば単結晶シリコン基板などの半導体基板を用いることができる。トランジスタ３１０は、基板３０１の一部、導電層３１１、低抵抗領域３１２、絶縁層３１３、及び、絶縁層３１４を有する。導電層３１１は、ゲート電極として機能する。絶縁層３１３は、基板３０１と導電層３１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域３１２は、基板３０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層３１４は、導電層３１１の側面を覆って設けられる。
また、基板３０１に埋め込まれるように、隣接する２つのトランジスタ３１０の間に素子分離層３１５が設けられている。
［表示装置２００Ｄ］
以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。
図４８に示す表示装置２００Ｄは、トランジスタ３２０にトランジスタ１００Ａの構成を適用する点などが、図４２に示す表示装置２００Ａと異なる。
基板３３１上に、絶縁層３３２が設けられている。絶縁層３３２上に導電層１１２ａが設けられている。また導電層１１２ａ及び絶縁層１１５上に絶縁層１１０ｂと、絶縁層１１０ｂ上に導電層１１２ｃが設けられている。絶縁層１１０ｂ及び導電層１１２ｃにはそれぞれ開口が設けられ、それぞれの開口における側壁に沿って、絶縁層１１０ｓが設けられている。導電層１１２ａの上面、絶縁層１１０ｓの側壁、及び導電層１１２ｃの上面を覆うように半導体層１０８が設けられ、半導体層１０８上には絶縁層１０６が設けられ、絶縁層１０６上には導電層１０４が設けられる。絶縁層１０６上には絶縁層１９５が設けられ、導電層１０４は、絶縁層１９５の開口を埋めるように設けられる。また絶縁層１９５及び導電層１０４上に絶縁層２６６が設けられている。
導電層１１２ｃと電気的に接続するプラグ２７４は、絶縁層２６６、絶縁層１９５及び絶縁層１０６に埋め込まれるように設けられている。ここで、プラグ２７４は、絶縁層２６６、絶縁層１９５及び絶縁層１０６のそれぞれの開口の側面、及び導電層１１２ｃの上面の一部を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを有することが好ましい。このとき、導電層２７４ａとして、水素及び酸素が拡散しにくい導電材料を用いることが好ましい。
また、絶縁層２６６上に容量２４０が設けられている。容量２４０は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を有する。導電層２４１は、容量２４０の一方の電極として機能し、導電層２４５は、容量２４０の他方の電極として機能し、絶縁層２４３は、容量２４０の誘電体として機能する。
導電層２４１は絶縁層２６６上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、プラグ２７４によってトランジスタ３２０の導電層１１２ｃと電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。
容量２４０を覆って、絶縁層２５５ａが設けられ、絶縁層２５５ａ上に絶縁層２５５ｂが設けられ、絶縁層２５５ｂ上に絶縁層２５５ｃが設けられている。
絶縁層２５５ｃ上に発光素子１３０Ｒ、発光素子１３０Ｇ、及び、発光素子１３０Ｂが設けられている。
発光素子１３０Ｒは、画素電極１１１Ｒ、層１３３Ｒ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｇは、画素電極１１１Ｇ、層１３３Ｇ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｂは、画素電極１１１Ｂ、層１３３Ｂ、共通層１３４、及び共通電極１３５を有する。共通層１３４と共通電極１３５は、発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂに共通に設けられる。
発光素子１３０Ｒが有する層１３３Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１３０Ｇが有する層１３３Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１３０Ｂが有する層１３３Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。
表示装置２００Ｄは、発光色ごとに、発光デバイスを作り分けているため、低輝度での発光と高輝度での発光で色度の変化が小さい。また、層１３３Ｒ、層１３３Ｇ、層１３３Ｂがそれぞれ離隔しているため、高精細な表示パネルであっても、隣接する副画素間におけるクロストークの発生を抑制することができる。したがって、高精細であり、かつ、表示品位の高い表示パネルを実現することができる。
隣り合う発光素子の間の領域には、絶縁層１２５、絶縁層１２７、及び層１２８が設けられる。
発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂは、絶縁層２５５ａ、絶縁層２５５ｂ、及び、絶縁層２５５ｃに埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、及びプラグ２７４によってトランジスタ３２０の導電層１１２ｃと電気的に接続されている。絶縁層２５５ｃの上面の高さと、プラグ２５６の上面の高さは、一致または概略一致している。プラグには各種導電材料を用いることができる。
また、発光素子１３０Ｒ、１３０Ｇ、及び１３０Ｂ上には保護層１３１が設けられている。保護層１３１上には、接着層１７１によって基板１７０が貼り合わされている。
隣接する２つの画素電極１１１間には、画素電極１１１の上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。
［表示装置２００Ｅ］
以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。
図４９に示す表示装置２００Ｅは、半導体層が平面上に形成されたプレーナ型のトランジスタであるトランジスタ３２０Ａと、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された例を示している。トランジスタ３２０Ａは、表示装置２００Ｂにおけるトランジスタ３２０Ａと同様の構成を有する。また、トランジスタ３２０Ｂは、上記表示装置２００Ｄにおけるトランジスタ３２０と同様の構成を有する。
トランジスタ３２０Ａは、半導体層３５１、絶縁層３５３、導電層３５４、一対の導電層３５５、絶縁層３５６、及び、導電層３５７を有する。
基板３３１上に、絶縁層３５２が設けられている。絶縁層３５２上に導電層３５７が設けられ、導電層３５７を覆って絶縁層３５６が設けられている。
半導体層３５１は、絶縁層３５６上に設けられる。半導体層３５１は、半導体特性を示す金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。一対の導電層３５５は、半導体層３５１上に接して設けられ、ソース電極及びドレイン電極として機能する。
一対の導電層３５５の上面及び側面、並びに半導体層３５１の側面等を覆って絶縁層３５８、絶縁層３５０が設けられている。
絶縁層３５８及び絶縁層３５０に、半導体層３５１に達する開口が設けられている。当該開口の内部に、半導体層３５１の上面に接する絶縁層３５３と、導電層３５４とが埋め込まれている。導電層３５４は、第２のゲート電極として機能し、絶縁層３５３は第２のゲート絶縁層として機能する。
導電層３５４の上面、絶縁層３５３の上面、及び絶縁層３５０の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３５９が設けられている。絶縁層３５９は、トランジスタ３２０Ａに水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３５９としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
トランジスタ３２０Ａには、チャネルが形成される半導体層を２つのゲートで挟む構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
［表示装置２００Ｆ］
図５０に示す表示装置２００Ｆは、半導体基板にチャネルが形成されるトランジスタ３１０と、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された構成を有する。トランジスタ３１０は、表示装置２００Ｃにおけるトランジスタ３１０と同様の構成を有する。また、トランジスタ３２０は、上記表示装置２００Ｄにおけるトランジスタ３２０と同様の構成を有する。
［表示装置の構成例］
図５１には、図４１の画素部２８４などに適用可能な構成の一例を示す。
本発明の一態様は、発光素子（発光デバイスともいう）を有する表示装置である。表示装置は、発光色の異なる２つ以上の画素を有する。画素は、それぞれ発光素子を有する。発光素子は、それぞれ一対の電極と、その間にＥＬ層を有する。発光素子は、有機ＥＬ素子（有機電界発光素子）であることが好ましい。異なる色を発する２つ以上の発光素子は、それぞれ異なる発光材料を含むＥＬ層を有する。例えば、それぞれ赤色（Ｒ）、緑色（Ｇ）、または青色（Ｂ）の光を発する３種類の発光素子を有することで、フルカラーの表示装置を実現できる。
発光色がそれぞれ異なる複数の発光素子を有する表示装置を作製する場合、少なくとも発光材料を含む層（発光層）をそれぞれ島状に形成する必要がある。ＥＬ層の一部または全部を作り分ける場合、メタルマスクなどのシャドーマスクを用いた蒸着法により島状の有機膜を形成する方法が知られている。しかしながらこの方法では、メタルマスクの精度、メタルマスクと基板との位置ずれ、メタルマスクのたわみ、及び蒸気の散乱などによる成膜される膜の輪郭の広がりなど、様々な影響により、島状の有機膜の形状及び位置に設計からのずれが生じるため、表示装置の高精細化、及び高開口率化が困難である。また、蒸着の際に、層の輪郭がぼやけて、端部の厚さが薄くなることがある。つまり、島状の発光層は場所によって厚さにばらつきが生じることがある。また、大型、高解像度、または高精細な表示装置を作製する場合、メタルマスクの寸法精度の低さ、及び熱などによる変形により、製造歩留まりが低くなる懸念がある。そのため、ペンタイル配列などの特殊な画素配列方式を採用することなどにより、疑似的に精細度（画素密度ともいう）を高める対策が取られていた。
なお、本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
本発明の一態様は、ＥＬ層をファインメタルマスク（ＦＭＭ）などのシャドーマスクを用いることなく、フォトリソグラフィにより、微細なパターンに加工する。これにより、これまで実現が困難であった高い精細度と、大きな開口率を有する表示装置を実現できる。さらに、ＥＬ層を作り分けることができるため、極めて鮮やかで、コントラストが高く、表示品位の高い表示装置を実現できる。なお、例えば、ＥＬ層をメタルマスクと、フォトリソグラフィと、の双方を用いて微細なパターンに加工してもよい。
また、ＥＬ層の一部または全部を物理的に分断することができる。これにより、隣接する発光素子間で共通に用いる層（共通層ともいう）を介した、発光素子間のリーク電流を抑制することができる。これにより、意図しない発光に起因したクロストークを防ぐことができ、コントラストの極めて高い表示装置を実現できる。特に、低輝度における電流効率の高い表示装置を実現できる。
本発明の一態様は、白色発光の発光素子と、カラーフィルタとを組み合わせた表示装置とすることもできる。この場合、異なる色の光を呈する画素（副画素）に設けられる発光素子に、それぞれ同じ構成の発光素子を適用することができ、全ての層を共通層とすることができる。さらに、それぞれのＥＬ層の一部または全部を、フォトリソグラフィにより分断してもよい。これにより、共通層を介したリーク電流が抑制され、コントラストの高い表示装置を実現できる。特に、導電性の高い中間層を介して、複数の発光層を積層したタンデム構造を有する素子では、当該中間層を介したリーク電流を効果的に防ぐことができるため、高い輝度、高い精細度、及び高いコントラストを兼ね備えた表示装置を実現できる。
ＥＬ層をフォトリソグラフィ法により加工する場合、発光層の一部が露出し、劣化の要因となる場合がある。そのため、少なくとも島状の発光層の側面を覆う絶縁層を設けることが好ましい。当該絶縁層は、島状のＥＬ層の上面の一部を覆う構成としてもよい。当該絶縁層としては、水及び酸素に対してバリア性を有する材料を用いることが好ましい。例えば、水または酸素を拡散しにくい、無機絶縁膜を用いることができる。これにより、ＥＬ層の劣化を抑制し、信頼性の高い表示装置を実現できる。
さらに、隣接する２つの発光素子間には、いずれの発光素子のＥＬ層も設けられない領域（凹部）を有する。当該凹部を覆って共通電極、または共通電極及び共通層を形成する場合、共通電極がＥＬ層の端部の段差により分断されてしまう現象（段切れともいう）が生じ、ＥＬ層上の共通電極が絶縁してしまう場合がある。そこで、隣接する２つの発光素子間に位置する局所的な段差を、平坦化膜として機能する樹脂層により埋める構成（ＬＦＰ：Ｌｏｃａｌ　Ｆｉｌｌｉｎｇ　Ｐｌａｎａｒｉｚａｔｉｏｎともいう）とすることが好ましい。当該樹脂層は、平坦化膜としての機能を有する。これにより、共通層または共通電極の段切れを抑制し、信頼性の高い表示装置を実現できる。
以下では、本発明の一態様の表示装置の、より具体的な構成例について、図面を参照して説明する。
図５１Ａに、本発明の一態様の表示装置２００の上面概略図を示す。表示装置２００は、基板１０１上に、赤色を呈する発光素子１３０Ｒ、緑色を呈する発光素子１３０Ｇ、及び青色を呈する発光素子１３０Ｂをそれぞれ複数有する。図５１Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。
発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂは、それぞれマトリクス状に配列している。図５１Ａは、一方向に同一の色の発光素子が配列する、いわゆるストライプ配列を示している。なお、発光素子の配列方法はこれに限られず、Ｓストライプ配列、デルタ配列、ベイヤー配列、ジグザグ配列などの配列方法を適用してもよいし、ペンタイル配列、ダイヤモンド配列などを用いることもできる。
また、図５１Ａには、共通電極１３５と電気的に接続する接続電極１１１Ｃを示している。接続電極１１１Ｃは、共通電極１３５に供給するための電位（例えばアノード電位、またはカソード電位）が与えられる。接続電極１１１Ｃは、発光素子１３０Ｒなどが配列する表示領域の外に設けられる。
接続電極１１１Ｃは、表示領域の外周に沿って設けることができる。例えば、表示領域の外周の一辺に沿って設けられていてもよいし、表示領域の外周の２辺以上にわたって設けられていてもよい。すなわち、表示領域の上面形状が長方形である場合には、接続電極１１１Ｃの上面形状は、帯状（長方形）、Ｌ字状、コの字状（角括弧状）、または四角形などとすることができる。
図５１Ｂ、図５１Ｃはそれぞれ、図５１Ａ中の一点鎖線Ａ１−Ａ２、一点鎖線Ａ３−Ａ４に対応する断面概略図である。図５１Ｂには、発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂの断面概略図を示し、図５１Ｃには、接続電極１１１Ｃと共通電極１３５とが接続される接続部１４０の断面概略図を示している。
発光素子１３０Ｒは、画素電極１１１Ｒ、層１３３Ｒ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｇは、画素電極１１１Ｇ、層１３３Ｇ、共通層１３４、及び共通電極１３５を有する。発光素子１３０Ｂは、画素電極１１１Ｂ、層１３３Ｂ、共通層１３４、及び共通電極１３５を有する。
層１３３、及び共通層１３４は、それぞれ独立に電子注入層、電子輸送層、正孔注入層、及び正孔輸送層のうち、一以上を有することができる。例えば、層１３３が、画素電極１１１側から正孔注入層、正孔輸送層、発光層、電子輸送層の積層構造を有し、共通層１３４が電子注入層を有する構成とすることができる。
共通電極１３５上には、発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂを覆って、保護層１３１が設けられている。保護層１３１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。
画素電極１１１の端部はテーパ形状を有することが好ましい。画素電極１１１の端部がテーパ形状を有する場合、画素電極１１１の端部に沿って設けられる層１３３も、テーパ形状とすることができる。画素電極１１１の端部をテーパ形状とすることで、画素電極１１１の端部を乗り越えて設けられる層１３３の被覆性を高めることができる。また、画素電極１１１の側面をテーパ形状とすることで、作製工程中の異物（例えば、ゴミ、またはパーティクルなどともいう）を、洗浄などの処理により除去することが容易となり好ましい。
層１３３は、フォトリソグラフィ法により島状に加工されている。そのため、層１３３は、その端部において、上面と側面との成す角が９０度に近い形状となる場合がある。一方、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）などを用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる場合がある。
隣接する２つの発光素子間には、絶縁層１２５、絶縁層１２７及び犠牲層（犠牲層１１９Ｂ、犠牲層１１９Ｇ、犠牲層１１９Ｒ）を有する。
隣接する２つの発光素子間において、互いの層１３３の側面が絶縁層１２７を挟んで対向して設けられている。絶縁層１２７は、隣接する２つの発光素子の間に位置し、それぞれの層１３３の端部、及び２つの層１３３の間の領域を埋めるように設けられている。絶縁層１２７は、滑らかな凸状の上面形状を有しており、絶縁層１２７の上面を覆って、共通層１３４及び共通電極１３５が設けられている。
絶縁層１２５は、層１３３の側面に接して設けられている。また絶縁層１２５は、層１３３の上端部を覆って設けられている。また絶縁層１２５の一部は、基板１０１の上面に接して設けられている。
絶縁層１２５は、絶縁層１２７と層１３３との間に位置し、絶縁層１２７が層１３３に接することを防ぐための保護膜として機能する。
図５１Ｃには、接続電極１１１Ｃと共通電極１３５とが電気的に接続する接続部１４０を示している。接続部１４０では、接続電極１１１Ｃ上において、絶縁層１２５及び絶縁層１２７に開口部が設けられる。当該開口部において、接続電極１１１Ｃと共通電極１３５とが電気的に接続されている。
なお、図５１Ｃには、接続電極１１１Ｃと共通電極１３５とが電気的に接続する接続部１４０を示しているが、接続電極１１１Ｃ上に共通層１３４を介して共通電極１３５が設けられていてもよい。特に共通層１３４にキャリア注入層を用いた場合などでは、当該共通層１３４に用いる材料の電気抵抗率が十分に低く、且つ厚さも薄く形成できるため、共通層１３４が接続部１４０に位置していても問題は生じない場合が多い。これにより、共通電極１３５と共通層１３４とを同じ遮蔽マスクを用いて形成することができるため、製造コストを低減できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の表示装置に適用可能な回路、レイアウト等について説明する。
図５２は、表示装置２００を説明するブロック図である。表示装置２００は、表示部４３５、第１駆動回路部４３１、および第２駆動回路部４３２を有する。
表示部４３５は、ｍ行（ｍは１以上の整数）ｎ列（ｎは１以上の整数）のマトリクス状に配置された複数の画素２３０を有する。また、複数の画素２３０は例えば、異なる色に対応する副画素として機能することができる。例えば複数の画素２３０は、後述の図５６Ａ等に示される画素２３０ａ、画素２３０ｂ、および画素２３０ｃに分類される。
表示部４３５は例えば、図２４の表示部１６８に対応し、画素２３０ａ、画素２３０ｂ、画素２３０ｃ、及び画素４４０はそれぞれ例えば、図２４の副画素１１Ｒ、副画素１１Ｇ、副画素１１Ｂ、及び画素２１０に対応する。
また、表示部４３５は例えば、図４１の表示部２８１に対応し、画素２３０ａ、画素２３０ｂ、画素２３０ｃ、及び画素４４０はそれぞれ例えば、図４１の副画素１１Ｒ、副画素１１Ｇ、副画素１１Ｂ、及び画素２８４ａに対応する。
図５２では、１行ｎ列目の画素２３０を画素２３０［１，ｎ］と示し、ｍ行１列目の画素２３０を画素２３０［ｍ，１］と示し、ｍ行ｎ列目の画素２３０を画素２３０［ｍ，ｎ］と示している。また、表示部４３５に含まれる任意の画素２３０を画素２３０［ｒ，ｓ］と示す場合がある。ｒは１以上ｍ以下の整数であり、ｓは１以上ｎ以下の整数である。
第１駆動回路部４３１に含まれる回路は、例えば走査線駆動回路として機能する。第２駆動回路部４３２に含まれる回路は、例えば信号線駆動回路として機能する。なお、表示部４３５を挟んで第１駆動回路部４３１向き合う位置に、何らかの回路を設けてもよい。表示部４３５を挟んで第２駆動回路部４３２向き合う位置に、何らかの回路を設けてもよい。なお、第１駆動回路部４３１および第２駆動回路部４３２に含まれる回路をまとめて、周辺駆動回路４３３という。
周辺駆動回路４３３には、シフトレジスタ回路、レベルシフタ回路、インバータ回路、ラッチ回路、アナログスイッチ回路、マルチプレクサ回路、デマルチプレクサ回路、論理回路等の様々な回路を用いることができる。
周辺駆動回路４３３に、本発明の一態様に係るトランジスタ１００およびトランジスタ１００Ｂ、並びにトランジスタ１００Ａなどを用いることができる。なお、周辺駆動回路が有するトランジスタと画素２３０に含まれるトランジスタを同じ工程で形成してもよい。
また、表示装置２００は、各々が略平行に配設され、且つ、第１駆動回路部４３１に含まれる回路によって電位が制御されるｍ本の配線４３６と、各々が略平行に配設され、且つ、第２駆動回路部４３２に含まれる回路によって電位が制御されるｎ本の配線４３７と、を有する。
なお、図５２では、画素２３０に配線４３６と配線４３７が接続している例を示している。ただし、配線４３６と配線４３７は一例であり、画素２３０と接続する配線は、配線４３６と配線４３７に限らない。
＜画素回路の構成例＞
図５３Ａ及び図５３Ｂ、図５４Ａ及び図５４Ｂ、並びに図５５に画素２３０の構成例を示す。画素２３０は画素回路５１（画素回路５１Ｃ、画素回路５１Ｄ、画素回路５１Ｇ、画素回路５１Ｈ、または画素回路５１Ｊ）および発光素子６１を有する。
本実施の形態などで説明する発光素子（発光デバイスともいう）とは、有機ＥＬ素子（ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）ともいう）などの自発光型の表示素子をいう。なお画素回路に電気的に接続される発光素子は、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、マイクロＬＥＤ、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、半導体レーザ等の、自発光型の発光素子とすることが可能である。
図５３Ａに示す画素回路５１Ｃは、トランジスタ５２Ａ、トランジスタ５２Ｂ、および容量５３を有する２Ｔｒ１Ｃ型の画素回路である。
トランジスタ５２Ａのソースまたはドレインの一方は配線ＳＬと電気的に接続され、トランジスタ５２Ａのゲートは配線ＧＬと電気的に接続される。トランジスタ５２Ａのソースまたはドレインの一方は、トランジスタ５２Ｂのゲートおよび容量５３の一方の端子と電気的に接続される。トランジスタ５２Ｂのソースまたはドレインの一方は配線ＡＮＯと電気的に接続される。トランジスタ５２Ｂのソースまたはドレインの他方は、容量５３の他方の端子および発光素子６１のアノードと電気的に接続される。発光素子６１のカソードは、配線ＶＣＯＭと電気的に接続される。トランジスタ５２Ａのソースまたはドレインの他方、トランジスタ５２Ｂのゲート、および容量５３の一方の端子が電気的に接続される領域が、ノードＮＤとして機能する。
配線ＧＬは配線４３６に相当し、配線ＳＬは配線４３７に相当する。配線ＶＣＯＭは、発光素子６１に電流を供給するための電位を与える配線である。トランジスタ５２Ａは、配線ＧＬの電位に基づいて、配線ＳＬとトランジスタ５２Ｂのゲート間の導通状態または非導通状態を制御する機能を有する。例えば、配線ＡＮＯにはＶＤＤが供給され、配線ＶＣＯＭにはＶＳＳが供給される。
トランジスタ５２Ａをオン状態にすることで、配線ＳＬからノードＮＤに画像信号が供給される。その後、トランジスタ５２Ａをオフ状態にすることで、画像信号がノードＮＤに保持される。ノードＮＤに供給された画像信号を確実に保持するため、トランジスタ５２Ａはオフ電流が少ないトランジスタを用いることが好ましい。例えば、トランジスタ５２ＡとしてＯＳトランジスタを用いることが好ましい。
トランジスタ５２Ｂは発光素子６１に流れる電流量を制御する機能を有する。容量５３は、トランジスタ５２Ｂのゲート電位を保持する機能を有する。発光素子６１が射出する光の強度は、トランジスタ５２Ｂのゲート（ノードＮＤ）に供給される画像信号に応じて制御される。
図５３Ａに示す画素回路５１Ｃにおいて、トランジスタ５２Ｂはバックゲートを有する。トランジスタ５２Ｂのバックゲートは、トランジスタ５２Ｂのソースまたはドレインの他方と電気的に接続される。
トランジスタ５２Ａ及びトランジスタ５２Ｂの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００を用いることができる。
トランジスタ５２Ａ及びトランジスタ５２Ｂの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００Ａを用いることができる。
また、トランジスタ５２Ｂとして例えば、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａを用い、トランジスタ５２Ａとして例えば、先の実施の形態に示すトランジスタ１００Ｂを用いることができる。トランジスタ５２Ｂとしてトランジスタ１００またはトランジスタ１００Ａを用いることにより、表示装置が有する表示部の階調数を多くすることができる。また、表示装置が有する発光輝度を安定させることができる。また、表示装置の信頼性を高めることができる。また、トランジスタ５２Ａとしてトランジスタ１００Ｂを用いることにより、表示装置の動作速度を高めることができる。また、表示装置の表示品位を高めることができる。
図５３Ｂに示す画素回路５１Ｄは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、および容量５３を有する３Ｔｒ１Ｃ型の画素回路である。図５３Ｂに示す画素回路５１Ｄは、図５３Ａに示す画素回路５１Ｃにトランジスタ５２Ｃを追加した構成を有する。
トランジスタ５２Ｃのソースまたはドレインの一方は、トランジスタ５２Ｂのソースまたはドレインの他方と電気的に接続される。トランジスタ５２Ｃのソースまたはドレインの他方は、配線Ｖ０と電気的に接続される。例えば、配線Ｖ０には基準電位が供給される。
トランジスタ５２Ｃは、配線ＧＬの電位に基づいて、トランジスタ５２Ｂのソースまたはドレインの他方と配線Ｖ０間の導通状態または非導通状態を制御する機能を有する。配線Ｖ０は、基準電位を与えるための配線である。トランジスタ５２Ｂにｎチャネル型トランジスタを用いる場合は、トランジスタ５２Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５２Ｂのゲート−ソース間電位のばらつきを抑制できる。
また配線Ｖ０を用いて、画素パラメータの設定に用いることのできる電流値を取得できる。より具体的には、配線Ｖ０は、トランジスタ５２Ｂに流れる電流、または発光素子６１に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路などにより電圧に変換され、外部に出力することができる。または、Ａ−Ｄコンバータなどによりデジタル信号に変換され、外部に出力することができる。
図５３Ｂに示す画素回路５１Ｄにおいて、トランジスタ５２Ｂはバックゲートを有する。トランジスタ５２Ｂのバックゲートは、トランジスタ５２Ｂのソースまたはドレインの他方と電気的に接続される。
トランジスタ５２Ａ、トランジスタ５２Ｂ及びトランジスタ５２Ｃの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００を用いることができる。
トランジスタ５２Ａ、トランジスタ５２Ｂ及びトランジスタ５２Ｃの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００Ａを用いることができる。
また、トランジスタ５２Ｂとして例えば、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａを用い、トランジスタ５２Ａ及びトランジスタ５２Ｃとして例えば、先の実施の形態に示すトランジスタ１００Ｂを用いることができる。
図５４Ａに示す画素回路５１Ｇは、図５３Ｂに示す画素回路５１Ｄにトランジスタ５２Ｄを追加した構成を有する。図５４Ａに示す画素回路５１Ｇは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、トランジスタ５２Ｄ、および容量５３を有する４Ｔｒ１Ｃ型の画素回路である。
トランジスタ５２Ｄのソースまたはドレインの一方はノードＮＤと電気的に接続され、他方は配線Ｖ０と電気的に接続されている。また、トランジスタ５２Ｄはバックゲートを有する。
画素回路５１Ｇには、配線ＧＬ１、配線ＧＬ２、および配線ＧＬ３が電気的に接続されている。配線ＧＬ１はトランジスタ５２Ａのゲートと電気的に接続され、配線ＧＬ２はトランジスタ５２Ｃのゲートと電気的に接続され、配線ＧＬ３はトランジスタ５２Ｄのゲートと電気的に接続されている。なお、本実施の形態などにおいて、配線ＧＬ１、配線ＧＬ２、および配線ＧＬ３をまとめて配線ＧＬと呼ぶ場合がある。よって、配線ＧＬは１本に限らず、複数本の場合がある。
トランジスタ５２Ｃとトランジスタ５２Ｄを同時に導通状態とさせることで、トランジスタ５２Ｂのソースとゲートが同電位となり、トランジスタ５２Ｂを非導通状態とすることができる。これにより、発光素子６１に流れる電流を強制的に遮断することができる。このような画素回路は、表示期間と消灯期間を交互に設ける表示方法を用いる場合に適している。
図５４Ｂに示す画素回路５１Ｈは、上記画素回路５１Ｇに容量５３Ａを追加した場合の例である。容量５３Ａは保持容量として機能する。図５４Ａに示す画素回路５１Ｇは、４Ｔｒ１Ｃ型の画素回路である。また、図５４Ｂに示す画素回路５１Ｈは、４Ｔｒ２Ｃ型の画素回路である。
トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ及びトランジスタ５２Ｄの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００を用いることができる。
トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ及びトランジスタ５２Ｄの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００Ａを用いることができる。
図５４Ａに示す画素回路５１Ｇ、および図５４Ｂに示す画素回路５１Ｈにおいて、トランジスタ５２Ｂはバックゲートを有する。トランジスタ５２Ｂのバックゲートは、トランジスタ５２Ｂのソースまたはドレインの他方と電気的に接続される。トランジスタ５２Ｂとして例えば、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａを用いることができる。また、トランジスタ５２Ａ、トランジスタ５２Ｃ及びトランジスタ５２Ｄとして例えば、先の実施の形態に示すトランジスタ１００Ｂを用いることができる。
図５５に示す画素回路５１Ｊは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、トランジスタ５２Ｄ、トランジスタ５２Ｅ、トランジスタ５２Ｆ、および容量５３を有する６Ｔｒ１Ｃ型の画素回路である。トランジスタ５２Ａ乃至トランジスタ５２Ｆはバックゲートを有する。
トランジスタ５２Ａのソースまたはドレインの一方は配線ＳＬと電気的に接続され、トランジスタ５２Ａのゲートは配線ＧＬ２と電気的に接続される。トランジスタ５２Ｄのソースまたはドレインの一方は配線ＡＮＯと電気的に接続され、トランジスタ５２Ｄのゲートは配線ＧＬ１と電気的に接続される。トランジスタ５２Ｄのソースまたはドレインの他方はトランジスタ５２Ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ５２Ｂのソースまたはドレインの他方は、トランジスタ５２Ａのソースまたはドレインの他方、および、トランジスタ５２Ｆのソースまたはドレインの一方と電気的に接続される。トランジスタ５２Ｆのゲートは配線ＧＬ３と電気的に接続される。
トランジスタ５２Ｅのソースまたはドレインの一方は、トランジスタ５２Ｄのソースまたはドレインの他方、および、トランジスタ５２Ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ５２Ｅのソースまたはドレインの他方は、トランジスタ５２Ｂのゲート、および、容量５３の一方の端子と電気的に接続される。容量５３の他方の端子は、トランジスタ５２Ｆのソースまたはドレインの他方、発光素子６１のアノード、およびトランジスタ５２Ｃのソースまたはドレインの一方と電気的に接続される。トランジスタ５２Ｅのゲートおよびトランジスタ５２Ｃのゲートは配線ＧＬ４と電気的に接続される。トランジスタ５２Ｃのソースまたはドレインの他方は、配線Ｖ０と電気的に接続される。トランジスタ５２Ｅのソースまたはドレインの他方、トランジスタ５２Ｂのゲート、および、容量５３の一方の端子が電気的に接続される領域が、ノードＮＤとして機能する。
図５５において、トランジスタ５２Ｂはバックゲートを有する。トランジスタ５２Ｂのバックゲートは、トランジスタ５２Ａのソースまたはドレインの他方と電気的に接続される。
トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、トランジスタ５２Ｄ、トランジスタ５２Ｅ及びトランジスタ５２Ｆの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００を用いることができる。
トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、トランジスタ５２Ｄ、トランジスタ５２Ｅ及びトランジスタ５２Ｆの少なくとも一には例えば、先の実施の形態に示すトランジスタ１００Ａを用いることができる。
トランジスタ５２Ｂとして例えば、先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａを用いることができる。また、トランジスタ５２Ａ、トランジスタ５２Ｃ、トランジスタ５２Ｄ、トランジスタ５２Ｅ、及びトランジスタ５２Ｆとして例えば、先の実施の形態に示すトランジスタ１００Ｂを用いることができる。あるいは、トランジスタ５２Ｄ、及びトランジスタ５２Ｆ等にトランジスタ１００またはトランジスタ１００Ａを用いることができる場合がある。
本発明の一態様に係るトランジスタを表示装置の画素回路に用いることで、画素回路の占有面積を低減できる。よって、表示装置の精細度を高めることができる。例えば、精細度が１０００ｐｐｉ以上、好ましくは２０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、さらに好ましくは４０００ｐｐｉ以上、さらに好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、１００００ｐｐｉ以下、９０００ｐｐｉ以下、または８０００ｐｐｉ以下である表示装置を実現できる。
また、画素回路の占有面積が低減することで、表示装置の画素数を多く（解像度を高く）することができる。例えば、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ２Ｋ（画素数３８４０×２１６０）、または８Ｋ４Ｋ（画素数７６８０×４３２０）といった極めて高い解像度の表示装置を実現できる。
よって、本発明の一態様に係るトランジスタを表示装置の画素回路に用いることで、表示装置の表示品位を高めることができる。また、ＥＬ素子を用いたボトムエミッション型の表示装置では、画素の開口率を高めることができる。開口率の高い画素は、開口率の低い画素と同じ輝度の発光を、開口率の低い画素よりも少ない電流密度で実現できる。よって、表示装置の信頼性を高めることができる。
＜画素レイアウト＞
図５６Ａ乃至図５６Ｇ、および図５７Ａ乃至図５７Ｋを用いて、主に、図５１Ａとは異なる画素レイアウトについて説明する。副画素の配列に特段の限定はなく、様々な画素レイアウトを適用できる。副画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、ペンタイル配列などが挙げられる。
なお、図５１Ａ、図５６Ａ乃至図５６Ｇ、および図５７Ａ乃至図５７Ｋに示す副画素の上面形状は、発光領域の上面形状に相当する。
なお、副画素の上面形状として、例えば、三角形、四角形（長方形、正方形を含む）、五角形などの多角形、これら多角形の角が丸い形状、楕円形、または円形などが挙げられる。
副画素（画素２３０）が有する画素回路５１は、発光領域と重ねて配置されてもよく、発光領域の外側に配置されてもよい。
図５６Ａに示す画素４４０には、Ｓストライプ配列が適用されている。図５６Ａに示す画素４４０は、画素２３０ａ、画素２３０ｂ、および画素２３０ｃの３種類の副画素で構成される。
図５６Ｂに示す画素４４０は、角が丸い略三角形または略台形の上面形状を有する画素２３０ａと、角が丸い略三角形または略台形の上面形状を有する画素２３０ｂと、角が丸い略四角形または略六角形の上面形状を有する画素２３０ｃと、を有する。また、画素２３０ｂは、画素２３０ａよりも発光面積が広い。このように、各副画素の形状およびサイズはそれぞれ独立に決定することができる。例えば、信頼性の高い発光デバイスを有する副画素ほど、サイズを小さくすることができる。
図５６Ｃに示す画素４４０Ａ、および画素４４０Ｂには、ペンタイル配列が適用されている。図５６Ｃでは、画素２３０ａおよび画素２３０ｂを有する画素４４０Ａと、画素２３０ｂおよび画素２３０ｃを有する画素４４０Ｂと、が交互に配置されている例を示す。
図５６Ｄ乃至図５６Ｆに示す画素４４０Ａ、および画素４４０Ｂは、デルタ配列が適用されている。画素４４０Ａは上の行（１行目）に、２つの副画素（画素２３０ａ、および画素２３０ｂ）を有し、下の行（２行目）に、１つの副画素（画素２３０ｃ）を有する。画素４４０Ｂは上の行（１行目）に、１つの副画素（画素２３０ｃ）を有し、下の行（２行目）に、２つの副画素（画素２３０ａ、および画素２３０ｂ）を有する。
図５６Ｄは、各副画素が、角が丸い略四角形の上面形状を有する例であり、図５６Ｅは、各副画素が、円形の上面形状を有する例であり、図５６Ｆは、各副画素が、角が丸い略六角形の上面形状を有する例である。
図５６Ｆでは、各副画素が、最密に配列した六角形の領域の内側に配置されている。各副画素は、その１つの副画素に着目したとき、６つの副画素に囲まれるように、配置されている。また、同じ色の光を呈する副画素が隣り合わないように設けられている。例えば、画素２３０ａに着目したとき、これを囲むように３つの画素２３０ｂと３つの画素２３０ｃが、交互に配置されるように、それぞれの副画素が設けられている。
図５６Ｇは、各色の副画素がジグザグに配置されている例である。具体的には、上面視において、列方向に並ぶ２つの副画素（例えば、画素２３０ａと画素２３０ｂ、または、画素２３０ｂと画素２３０ｃ）の上辺の位置がずれている。
図５６Ａ乃至図５６Ｇに示す各画素において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとすることが好ましい。なお、副画素の構成はこれに限定されず、副画素が呈する色とその並び順は適宜決定することができる。例えば、画素２３０ｂを赤色の光を呈する副画素Ｒとし、画素２３０ａを緑色の光を呈する副画素Ｇとしてもよい。
フォトリソグラフィ法では、加工するパターンが微細になるほど、光の回折の影響を無視できなくなるため、露光によりフォトマスクのパターンを転写する際に忠実性が損なわれ、レジストマスクを所望の形状に加工することが困難になる。そのため、フォトマスクのパターンが矩形であっても、角が丸まったパターンが形成されやすい。したがって、副画素の上面形状が、多角形の角が丸い形状、楕円形、または円形などになることがある。
また、レジストマスクを用いてＥＬ層を島状に加工する場合、ＥＬ層上に形成したレジスト膜は、ＥＬ層の耐熱温度よりも低い温度で硬化する必要がある。そのため、ＥＬ層の材料の耐熱温度およびレジスト材料の硬化温度によっては、レジスト膜の硬化が不十分になる場合がある。硬化が不十分なレジスト膜は、加工時に所望の形状から離れた形状をとることがある。その結果、ＥＬ層の上面形状が、多角形の角が丸い形状、楕円形、または円形などになることがある。例えば、上面形状が正方形のレジストマスクを形成しようとした場合に、円形の上面形状のレジストマスクが形成され、ＥＬ層の上面形状が円形になることがある。
なお、ＥＬ層の上面形状を所望の形状とするために、設計パターンと、転写パターンとが、一致するように、あらかじめマスクパターンを補正する技術（ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）技術）を用いてもよい。具体的には、ＯＰＣ技術では、マスクパターン上の図形コーナー部などに補正用のパターンを追加する。
図５７Ａ乃至図５７Ｉに示すように、画素は副画素を４種類有する構成とすることができる。
図５７Ａ乃至図５７Ｃに示す画素４４０は、ストライプ配列が適用されている。
図５７Ａは、各副画素が、長方形の上面形状を有する例であり、図５７Ｂは、各副画素が、２つの半円と長方形をつなげた上面形状を有する例であり、図５７Ｃは、各副画素が、楕円形の上面形状を有する例である。
図５７Ｄ乃至図５７Ｆに示す画素４４０は、マトリクス配列が適用されている。
図５７Ｄは、各副画素が、正方形の上面形状を有する例であり、図５７Ｅは、各副画素が、角が丸い略正方形の上面形状を有する例であり、図５７Ｆは、各副画素が、円形の上面形状を有する例である。
図５７Ｇおよび図５７Ｈでは、１つの画素４４０が、２行３列に配置された副画素で構成されている例を示す。
図５７Ｇに示す画素４４０は、画素４４０内の上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、１つの副画素（画素２３０ｄ）を有する。言い換えると、画素４４０は、左の列（１列目）に、画素２３０ａを有し、中央の列（２列目）に画素２３０ｂを有し、右の列（３列目）に画素２３０ｃを有し、さらに、この３列にわたって、画素２３０ｄを有する。
図５７Ｈに示す画素４４０は、上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、３つの画素２３０ｄを有する。言い換えると、画素４４０は、画素４４０内の左の列（１列目）に、画素２３０ａおよび画素２３０ｄを有し、中央の列（２列目）に画素２３０ｂおよび画素２３０ｄを有し、右の列（３列目）に画素２３０ｃおよび画素２３０ｄを有する。図５７Ｈに示すように、上の行と下の行との副画素の配置を揃える構成とすることで、製造プロセスで生じうるゴミなどを効率よく除去することが可能となる。したがって、表示品位の高い表示装置を提供することができる。
図５７Ｉでは、１つの画素４４０が、３行２列に配置された副画素で構成されている例を示す。
図５７Ｉに示す画素４４０は、画素４４０内の上の行（１行目）に、画素２３０ａを有し、中央の行（２行目）に、画素２３０ｂを有し、１行目から２行目にわたって画素２３０ｃを有し、下の行（３行目）に、１つの副画素（画素２３０ｄ）を有する。言い換えると、画素４４０は、画素４４０内の左の列（１列目）に、画素２３０ａ、および画素２３０ｂを有し、右の列（２列目）に画素２３０ｃを有し、さらに、この２列にわたって、画素２３０ｄを有する。
図５７Ａ乃至図５７Ｉに示す画素４４０は、画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄの４つの副画素で構成される。
画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄは、それぞれ異なる色の光を発する発光デバイスを有する構成とすることができる。画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄとして、Ｒ、Ｇ、Ｂ、白色（Ｗ）の４色の副画素、Ｒ、Ｇ、Ｂ、Ｙの４色の副画素、または、Ｒ、Ｇ、Ｂ、赤外光（ＩＲ）の副画素などが挙げられる。
図５７Ａ乃至図５７Ｉに示す各画素４４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとし、画素２３０ｄを白色の光を呈する副画素Ｗ、黄色の光を呈する副画素Ｙ、または近赤外光を呈する副画素ＩＲのいずれかとしてもよい。このような構成とする場合、図５７Ｇおよび図５７Ｈに示す画素４４０では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図５７Ｉに示す画素４４０では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
なお、画素４４０は、受光素子（受光デバイスともいう）を有する副画素を有してもよい。
図５７Ａ乃至図５７Ｉに示す各画素４４０において、画素２３０ａ乃至画素２３０ｄのいずれか一つを、受光デバイスを有する副画素としてもよい。
図５７Ａ乃至図５７Ｉに示す各画素４４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとし、画素２３０ｄを、受光デバイスを有する副画素Ｓとしてもよい。このような構成とする場合、図５７Ｇおよび図５７Ｈに示す画素４４０では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図５７Ｉに示す画素４４０では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
受光デバイスを有する副画素Ｓが検出する光の波長は特に限定されない。副画素Ｓは、可視光および赤外光の一方または双方を検出する構成とすることができる。
図５７Ｊおよび図５７Ｋに示すように、１つの画素４４０が５種類の副画素を有する構成としてもよい。
図５７Ｊでは、１つの画素４４０が、２行３列に配置された副画素で構成されている例を示す。
図５７Ｊに示す画素４４０は、画素４４０内の上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、２つの副画素（画素２３０ｄ、画素２３０ｅ）を有する。言い換えると、画素４４０は、画素４４０内の左の列（１列目）に、画素２３０ａ、画素２３０ｄを有し、中央の列（２列目）に画素２３０ｂを有し、右の列（３列目）に画素２３０ｃを有し、さらに、２列目から３列目にわたって、画素２３０ｅを有する。
図５７Ｋでは、１つの画素４４０が、３行２列に配置された副画素で構成されている例を示す。
図５７Ｋに示す画素４４０は、画素４４０内の上の行（１行目）に、画素２３０ａを有し、中央の行（２行目）に、画素２３０ｂを有し、１行目から２行目にわたって画素２３０ｃを有し、下の行（３行目）に、２つの副画素（画素２３０ｄ、画素２３０ｅ）を有する。言い換えると、画素４４０は、左の列（１列目）に、画素２３０ａ、画素２３０ｂ、画素２３０ｄを有し、右の列（２列目）に画素２３０ｃ、画素２３０ｅを有する。
図５７Ｊおよび図５７Ｋに示す各画素４４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとすることが好ましい。このような構成とする場合、図５７Ｊに示す画素４４０では、副画素のレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図５７Ｋに示す画素４４０では、副画素のレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
図５７Ｊおよび図５７Ｋに示す各画素４４０において、例えば、画素２３０ｄと画素２３０ｅのうち、少なくとも一方に、受光デバイスを有する副画素Ｓを適用してもよい。画素２３０ｄと画素２３０ｅの両方に受光デバイスを用いる場合、受光デバイスの構成が互いに異なっていてもよい。例えば、互いに検出する光の波長域が少なくとも一部が異なっていてもよい。具体的には、画素２３０ｄと画素２３０ｅのうち、一方は主に可視光を検出する受光デバイスを有し、他方は主に赤外光を検出する受光デバイスを有してもよい。
図５７Ｊおよび図５７Ｋに示す各画素４４０において、例えば、画素２３０ｄと画素２３０ｅのうち、一方に、受光デバイスを有する副画素Ｓを適用し、他方に、光源として用いることが可能な発光デバイスを有する副画素を適用してもよい。例えば、画素２３０ｄと画素２３０ｅのうち、一方は赤外光を呈する副画素ＩＲとし、他方は赤外光を検出する受光デバイスを有する副画素Ｓとしてもよい。
副画素Ｒ、Ｇ、Ｂ、ＩＲ、Ｓを有する画素では、副画素Ｒ、Ｇ、Ｂを用いて画像を表示しながら、副画素ＩＲを光源として用いて、副画素Ｓにて副画素ＩＲが発する赤外光の反射光を検出できる。
以上のように、本発明の一態様の表示装置は、画素４４０に様々な副画素（画素２３０）のレイアウトを適用できる。また、画素４４０に発光デバイスと受光デバイスの双方を有する構成を適用してもよい。この場合においても、様々なレイアウトを適用できる。
本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置に適用可能な回路について説明する。
＜回路の構成例＞
図５８に、順序回路１０の構成例を示す。順序回路１０は、回路１１と、回路１２とを有する。回路１１と回路１２とは、配線１５ａ及び配線１５ｂを介して電気的に接続されている。例えば順序回路は、表示装置の駆動回路の一部に用いることができる。特に、表示装置の走査線駆動回路（ゲートドライバ回路ともいう）の一部に好適に用いることができる。
回路１２は、信号ＬＩＮの電位、及び信号ＲＩＮの電位に従って、配線１５ａに第１の信号を、配線１５ｂに第２の信号を、それぞれ出力する機能を有する。ここで、第２の信号は、第１の信号を反転した信号である。すなわち、第１の信号と第２の信号が、それぞれ高電位と低電位の２種類の電位を有する信号である場合、回路１２から配線１５ａに高電位が出力されるときには配線１５ｂに低電位が出力され、配線１５ａに低電位が出力されるときには配線１５ｂに高電位が出力される。
回路１１は、トランジスタ２１、トランジスタ２２、及び容量Ｃ１を有する。トランジスタ２１及びトランジスタ２２は、ｎチャネル型のトランジスタである。トランジスタ２１及びトランジスタ２２としては、チャネルが形成される半導体として、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を好適に用いることができる。なお、酸化物半導体に限られず、シリコン（単結晶シリコン、多結晶シリコン、または非晶質シリコン）、ゲルマニウムなどの半導体を用いてもよいし、化合物半導体を用いてもよい。
トランジスタ２１及びトランジスタ２２として本発明の一態様のトランジスタを好適に用いることができる。
トランジスタ２１及びトランジスタ２２の少なくとも一には例えば、先の実施の形態に示すトランジスタ１００を用いることができる。
トランジスタ２１及びトランジスタ２２の少なくとも一には例えば、先の実施の形態に示すトランジスタ１００Ａを用いることができる。
また例えば、トランジスタ２１として先の実施の形態に示すトランジスタ１００またはトランジスタ１００Ａを好適に用いることができる。また例えば、トランジスタ２２として先の実施の形態に示すトランジスタ１００Ｂを好適に用いることができる。
トランジスタ２１は、一対のゲート（以下、第１のゲート、第２のゲートと呼ぶ）を有する。トランジスタ２１は、第１のゲートが配線１５ｂと電気的に接続され、第２のゲートが自身のソース及びドレインの一方、及び電位ＶＳＳ（第１の電位ともいう）が与えられる配線と電気的に接続され、ソース及びドレインの他方が、トランジスタ２２のソース及びドレインの一方と電気的に接続される。トランジスタ２２は、ゲートが配線１５ａと電気的に接続され、ソース及びドレインの他方が、信号ＣＬＫが与えられる配線と電気的に接続される。容量Ｃ１は、一対の電極を有し、一方がトランジスタ２２のソース及びドレインの一方、及びトランジスタ２１のソース及びドレインの他方と電気的に接続され、他方がトランジスタ２２のゲート、及び配線１５ａと電気的に接続される。また、トランジスタ２１のソース及びドレインの他方、トランジスタ２２のソース及びドレインの一方、及び容量Ｃ１の一方の電極は、出力端子ＯＵＴと電気的に接続される。なお、出力端子ＯＵＴは、回路１１からの出力電位が与えられる部分であり、配線の一部、または電極の一部であってもよい。
トランジスタ２２のソース及びドレインの他方には、信号ＣＬＫとして、第２の電位と、第３の電位とが交互に与えられる。第２の電位は、電位ＶＳＳよりも高電位（例えば電位ＶＤＤ）とすることができる。第３の電位は、第２の電位よりも低い電位とすることができる。第３の電位として、好適には電位ＶＳＳを用いることができる。なお、信号ＣＬＫに代えて、電位ＶＤＤをトランジスタ２２のソース及びドレインの他方に与える構成としてもよい。
配線１５ａに高電位が与えられ、配線１５ｂに低電位が与えられると、トランジスタ２２が導通状態となり、トランジスタ２１が非導通状態となる。このとき、出力端子ＯＵＴと信号ＣＬＫが与えられる配線とが導通状態となる。
回路１１において、出力端子ＯＵＴとトランジスタ２２のゲートとは、容量Ｃ１を介して電気的に接続されるため、ブートストラップ効果によって、出力端子ＯＵＴの電位が上昇することに伴い、トランジスタ２２のゲートの電位が上昇する。ここで、容量Ｃ１を有さない場合には、信号ＣＬＫの第２の電位と、配線１５ａに与えられる高電位とに、同じ電位（電位ＶＤＤとする）を用いると、出力端子ＯＵＴの電位は、電位ＶＤＤからトランジスタ２２のしきい値電圧分低下してしまう。しかしながら、容量Ｃ１を有することで、トランジスタ２２のゲートの電位は、電位ＶＤＤの２倍に近い電位（具体的には、電位ＶＤＤと電位ＶＳＳの差の２倍に近い電位、または、電位ＶＤＤと第３の電位の差の２倍に近い電位）まで上昇するため、トランジスタ２２のしきい値電圧の影響を受けることなく、出力端子ＯＵＴには電位ＶＤＤを出力することができる。これにより、電源電位の種類を増やすことなく、出力性能の高い順序回路１０を実現することができる。
一方、配線１５ａに低電位が与えられ、配線１５ｂに高電位が与えられると、トランジスタ２２が非導通状態となり、トランジスタ２１が導通状態となる。このとき、出力端子ＯＵＴと電位ＶＳＳが与えられる配線とが導通状態となり、出力端子ＯＵＴには電位ＶＳＳが出力される。
ここで、順序回路１０は、表示装置の駆動回路として用いることができる。特に、走査線駆動回路として好適に用いることができる。このとき、出力端子ＯＵＴに、表示装置の複数の画素に接続される走査線を接続する場合、順序回路１０から出力端子ＯＵＴに出力される出力信号のデューティ比は、信号ＣＬＫなどに比べて著しく小さい。その場合、トランジスタ２１は、非導通状態である状態よりも、導通状態である期間が著しく長くなる。すなわち、トランジスタ２１は、第１のゲートに高電位が与えられる期間が、低電位が与えられる期間よりも著しく長くなる。本発明の一態様のトランジスタをトランジスタ２１に用いることにより、第１のゲートに高電位が与えられた状態におけるトランジスタ特性の劣化を抑制することができる。
また、本発明の一態様のトランジスタをトランジスタ２１に用いることにより、しきい値電圧がマイナスの値になることを好適に防ぎ、トランジスタ２１をノーマリオフの特性とすることが容易となる。トランジスタ２１がノーマリオンの特性を有する場合、トランジスタ２１の他方のゲートとソースとの電圧が０Ｖの時に、ソース−ドレイン間のリーク電流が生じ、出力端子ＯＵＴの電位が保てなくなってしまう。そのため、トランジスタ２１をオフ状態とするためには、トランジスタ２１の他方のゲートに電位ＶＳＳよりも低い電位を与える必要があり、複数の電源が必要となる。本発明の一態様のトランジスタをトランジスタ２１に用いることにより、電源電位の種類を増やすことなく、出力性能の高い順序回路１０を実現することができる。
また、本発明の一態様のトランジスタをトランジスタ２１に用いることにより、トランジスタ２１の飽和性を高めることができる。これにより、回路１１の設計が容易となり、回路１１を安定して動作可能な回路とすることができる。
本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の電子機器について、図５９乃至図６１を用いて説明する。
本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有してもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図５９Ａ乃至図５９Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
図５９Ａに示す電子機器７００Ａ、及び、図５９Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。
電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
タッチセンサモジュールとしては、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
光学方式のタッチセンサを用いる場合には、受光素子として、光電変換素子を用いることができる。光電変換素子の活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。
図５９Ｃに示す電子機器８００Ａ、及び、図５９Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図５９Ｃなどにおいては、メガネのつる（ジョイント、テンプルともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図５９Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図５９Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
電子機器がイヤフォン部を有してもよい。図５９Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。
同様に、図５９Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
なお、電子機器は、イヤフォンまたはヘッドフォンなどを接続することができる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有してもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
このように、本発明の一態様の電子機器としては、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。
本発明の一態様の電子機器は、有線または無線によって、イヤフォンに情報を送信することができる。
図６０Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様の表示装置を適用することができる。
図６０Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図６０Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図６０Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
図６０Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図６０Ｅ及び図６０Ｆに、デジタルサイネージの一例を示す。
図６０Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図６０Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図６０Ｅ及び図６０Ｆにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
図６０Ｅ及び図６０Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
図６１Ａ乃至図６１Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図６１Ａ乃至図６１Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。
図６１Ａ乃至図６１Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有してもよい。
図６１Ａ乃至図６１Ｇに示す電子機器の詳細について、以下説明を行う。
図６１Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図６１Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
図６１Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
図６１Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
図６１Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図６１Ｅ乃至図６１Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図６１Ｅは携帯情報端末９２０１を展開した状態、図６１Ｇは折り畳んだ状態、図６１Ｆは図６１Ｅと図６１Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
１０：順序回路、１１Ｂ：副画素、１１Ｇ：副画素、１１Ｒ：副画素、１１：回路、１２：回路、１５ａ：配線、１５ｂ：配線、２１：トランジスタ、２２：トランジスタ、５０Ａ：表示装置、５０Ｂ：表示装置、５０Ｃ：表示装置、５０Ｄ：表示装置、５０Ｅ：表示装置、５０Ｆ：表示装置、５０Ｇ：表示装置、５０Ｈ：表示装置、５０Ｉ：表示装置、５０Ｊ：表示装置、５１Ｃ：画素回路、５１Ｄ：画素回路、５１Ｇ：画素回路、５１Ｈ：画素回路、５１Ｊ：画素回路、５１：画素回路、５２Ａ：トランジスタ、５２Ｂ：トランジスタ、５２Ｃ：トランジスタ、５２Ｄ：トランジスタ、５２Ｅ：トランジスタ、５２Ｆ：トランジスタ、５２：トランジスタ、５３Ａ：容量、５３：容量、６１：発光素子、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００：トランジスタ、１０１：基板、１０２：基板、１０４：導電層、１０６：絶縁層、１０８Ａ：半導体層、１０８Ｂ：半導体層、１０８：半導体層、１１０ｂ：絶縁層、１１０ｂ１：絶縁層、１１０ｂ１＿ｆ：絶縁膜、１１０ｂ２　絶縁層、１１０ｂ２＿ｆ　絶縁膜、１１０ｂ３：絶縁層、１１０ｂ３＿ｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｇ：絶縁層、１１０ｓ：絶縁層、１１０ｓ＿ｆ：絶縁膜、１１０ｗ：絶縁層、１１１Ｂ：画素電極、１１１Ｃ：接続電極、１１１Ｇ：画素電極、１１１Ｒ：画素電極、１１１Ｓ：画素電極、１１１：画素電極、１１２ａ：導電層、１１２ａ＿１：導電層、１１２ａ＿２：導電層、１１２ｂ：導電層、１１２ｂ＿ｅ：導電層、１１２ｂ＿ｆ：導電膜、１１２ｃ：導電層、１１２ｃ＿１：導電層、１１２ｃ＿１ｅ：導電層、１１２ｃ＿１ｆ：導電膜、１１２ｃ＿２：導電層、１１２ｃ＿２ｅ：導電層、１１２ｃ＿２ｆ：導電膜、１１３Ｂ：ＥＬ層、１１３Ｇ：ＥＬ層、１１３Ｒ：ＥＬ層、１１３Ｓ：機能層、１１３：ＥＬ層、１１４＿ｅ：導電層、１１４：導電層、１１５：絶縁層、１１７：遮光層、１１８Ｂ：犠牲層、１１８Ｇ：犠牲層、１１８Ｒ：犠牲層、１１９Ｂ：犠牲層、１１９Ｇ：犠牲層、１１９Ｒ：犠牲層、１２３：導電層、１２４Ｂ：導電層、１２４Ｇ：導電層、１２４Ｒ：導電層、１２５ｆ：絶縁膜、１２５：絶縁層、１２６Ｂ：導電層、１２６Ｇ：導電層、１２６Ｒ：導電層、１２７：絶縁層、１２８：層、１３０Ｂ：発光素子、１３０Ｇ：発光素子、１３０Ｒ：発光素子、１３０Ｓ：受光素子、１３１：保護層、１３２Ｂ：着色層、１３２Ｇ：着色層、１３２Ｒ：着色層、１３３Ｂ：層、１３３Ｂｆ：膜、１３３Ｇ：層、１３３Ｒ：層、１３３：層、１３４：共通層、１３５：共通電極、１４０：接続部、１４１：側壁、１４２：開口、１４３：開口、１４９：接着層、１５０Ａ：レジストマスク、１５０Ｂ：レジストマスク、１５１：基板、１５２：基板、１５３：絶縁層、１６１：領域、１６２：領域、１６４：回路部、１６５：配線、１６６：導電層、１６７：導電層、１６８：表示部、１７０：基板、１７１：接着層、１７２：ＦＰＣ、１７３：ＩＣ、１９５：絶縁層、２００Ａ：表示装置、２００Ｂ：表示装置、２００Ｃ：表示装置、２００Ｄ：表示装置、２００Ｅ：表示装置、２００Ｆ：表示装置、２００：表示装置、２０４：接続部、２０５Ｂ：トランジスタ、２０５Ｄ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５Ｓ：トランジスタ、２１０：画素、２３０［１，ｎ］：画素、２３０［ｍ，１］：画素、２３０［ｍ，ｎ］：画素、２３０［ｒ，ｓ］：画素、２３０ａ：画素、２３０ｂ：画素、２３０ｃ：画素、２３０ｄ：画素、２３０ｅ：画素、２３０：画素、２３５：絶縁層、２３７：絶縁層、２４０：容量、２４１＿１：導電層、２４１＿２：導電層、２４１＿３：導電層、２４１：導電層、２４２：接続層、２４３：絶縁層、２４５：導電層、２５４：絶縁層、２５５ａ：絶縁層、２５５ｂ：絶縁層、２５５ｃ：絶縁層、２５６：プラグ、２６６：絶縁層、２７４＿１：プラグ、２７４＿２：プラグ、２７４＿３：プラグ、２７４＿４：プラグ、２７４ａ：導電層、２７４ｂ：導電層、２７４：プラグ、２８０：表示モジュール、２８１：表示部、２８２：回路部、２８３ａ：画素回路、２８３：画素回路部、２８４ａ：画素、２８４：画素部、２８５：端子部、２８６：配線部、２９０：ＦＰＣ、２９１：基板、２９２：基板、３００：半導体装置、３０１：基板、３１０：トランジスタ、３１１：導電層、３１２：低抵抗領域、３１３：絶縁層、３１４：絶縁層、３１５：素子分離層、３２０Ａ：トランジスタ、３２０Ｂ：トランジスタ、３２０：トランジスタ、３３１：基板、３３２：絶縁層、３５０：絶縁層、３５１：半導体層、３５２：絶縁層、３５３：絶縁層、３５４：導電層、３５５：導電層、３５６：絶縁層、３５７：導電層、３５８：絶縁層、３５９：絶縁層、４３１：第１駆動回路部、４３２：第２駆動回路部、４３３：周辺駆動回路、４３５：表示部、４３６：配線、４３７：配線、４４０Ａ：画素、４４０Ｂ：画素、４４０：画素、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (16)

  1. 　半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第１の絶縁層と、第２の絶縁層と、を有し、
    　前記第２の導電層は、前記第１の導電層の上面に接する領域を有し、
    　前記第２の導電層は、前記第１の導電層と重畳する第１の開口を有し、
    　前記第３の導電層は、前記第２の導電層上に設けられ、
    　前記第３の導電層は、前記第１の開口と重畳する第２の開口を有し、
    　前記第１の絶縁層は、前記第２の導電層が有する前記第１の開口における側壁と接し、
    　前記半導体層は、前記第１の導電層の上面、前記第１の絶縁層の側面、及び前記第３の導電層の上面と接し、
    　前記第２の絶縁層は、前記半導体層上に設けられ、
    　前記第４の導電層は、前記第２の絶縁層上に設けられ、
    　前記第１の絶縁層は、前記第１の開口における前記側壁と、前記半導体層と、に挟まれる領域を有し、
    　前記半導体層は、前記第１の開口における前記側壁と、前記第４の導電層に挟まれる領域を有する半導体装置。
  2. 　請求項１において、
    　前記第１の絶縁層は、前記第３の導電層が有する前記第２の開口における側壁に接する領域を有する半導体装置。
  3. 　請求項１において、
    　前記第１の導電層は、トランジスタのソース及びドレインの一方として機能し、
    　前記第３の導電層は、前記トランジスタのソース及びドレインの他方として機能し、
    　前記第４の導電層は、前記トランジスタの第１のゲートとして機能し、
    　前記第２の導電層は、前記第１の導電層と電気的に接続される半導体装置。
  4. 　半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、
    　前記第２の導電層は、前記第１の導電層の上面に接する領域を有し、
    　前記第２の導電層は、前記第１の導電層と重畳する第１の開口を有し、
    　前記第１の絶縁層は、前記第２の導電層上に設けられ、
    　前記第１の絶縁層は、前記第１の開口と重畳する第２の開口を有し、
    　前記第３の導電層は、前記第１の絶縁層上に設けられ、
    　前記第３の導電層は、前記第１の開口と重畳する第３の開口を有し、
    　前記第２の絶縁層は、前記第２の導電層が有する前記第１の開口における側壁、及び、前記第１の絶縁層が有する前記第２の開口における側壁と接し、
    　前記半導体層は、前記第１の導電層の上面、前記第２の絶縁層の側面、及び前記第３の導電層の上面と接し、
    　前記第３の絶縁層は、前記半導体層上に設けられ、
    　前記第４の導電層は、前記第３の絶縁層上に設けられ、
    　前記第２の絶縁層は、前記第１の開口における前記側壁と、前記半導体層と、に挟まれる領域を有し、
    　前記半導体層は、前記第１の開口における前記側壁と、前記第４の導電層に挟まれる領域を有する半導体装置。
  5. 　請求項４において、
    　前記第２の絶縁層は、前記第３の導電層が有する前記第３の開口における側壁に接する領域を有する半導体装置。
  6. 　請求項４において、
    　前記第１の絶縁層は、第１の層と、前記第１の層上の第２の層と、の積層構造を有し、
    　前記第１の層及び前記第２の層の一方は、他方より膜密度が高い領域を有する半導体装置。
  7. 　請求項４において、
    　前記第２の絶縁層は、第３の層と、第４の層と、の積層構造を有し、
    　前記第３の層は、前記第４の層より膜密度が高い領域を有し、
    　前記第３の層は、前記第１の開口における前記側壁、及び、前記第２の開口における前記側壁と接し、
    　前記第４の層は、前記半導体層と接する半導体装置。
  8. 　請求項４において、
    　前記第２の絶縁層は、第３の層と、第４の層と、の積層構造を有し、
    　前記第３の層は、前記第４の層より膜密度が高い領域を有し、
    　前記第３の層は、前記第１の開口における前記側壁、前記第２の開口における前記側壁、及び、前記第３の導電層が有する前記第３の開口における側壁と接し、
    　前記第４の層は、前記半導体層と接する半導体装置。
  9. 　第１の導電膜を形成し、
    　前記第１の導電膜の一部を除去することにより第１の導電層を形成し、
    　前記第１の導電層の上面に接するように第２の導電膜を形成し、
    　前記第２の導電膜の一部を除去することにより第２の導電層を形成し、
    　前記第２の導電層上に第１の絶縁膜を形成し、
    　前記第１の絶縁膜上に第３の導電膜を形成し、
    　前記第３の導電膜上にフォトリソグラフィを用いてレジストマスクを形成し、
    　前記第３の導電膜において、前記レジストマスクと重畳しない領域をエッチングにより除去して第１の開口を設け、
    　前記第１の絶縁膜において、前記レジストマスクと重畳しない領域をエッチングにより除去して第２の開口を設け、
    　前記第２の導電層において、前記レジストマスクと重畳しない領域をエッチングにより除去して第３の開口を設けて前記第１の導電層の上面を露出させ、
    　前記第３の導電膜の上面と、露出させた前記第１の導電層の上面と、前記第３の導電膜に設けられた前記第１の開口における側壁と、前記第１の絶縁膜に設けられた前記第２の開口における側壁と、前記第２の導電層に設けられた前記第３の開口における側壁と、を覆うように第２の絶縁膜を形成し、
    　異方性エッチングにより前記第２の絶縁膜を加工し、前記第３の開口における前記側壁を覆う側壁絶縁層を形成する半導体装置の作製方法。
  10. 　請求項９において、前記側壁絶縁層は、前記第２の開口における前記側壁を覆う半導体装置の作製方法。
  11. 　請求項９において、前記側壁絶縁層は、前記第２の開口における前記側壁と、前記第１の開口における前記側壁と、を覆う半導体装置の作製方法。
  12. 　半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１の導電層の上面に接する領域を有し、
    　前記第１の絶縁層は、前記第１の導電層と重畳する第１の開口を有し、
    　前記第２の導電層は、前記第１の絶縁層の上面に接する領域を有し、
    　前記第２の導電層は、前記第１の導電層と重畳する第２の開口を有し、
    　前記第１の開口と前記第２の開口は、互いに重なり合い、
    　前記第２の絶縁層は、前記第１の絶縁層が有する前記第１の開口における側壁、及び、前記第２の導電層が有する前記第２の開口における側壁と接し、
    　前記半導体層は、前記第１の導電層の上面、前記第２の絶縁層の側面、及び前記第２の導電層の上面と接し、
    　前記第３の絶縁層は、前記半導体層上に設けられ、
    　前記第３の導電層は、前記第３の絶縁層上に設けられ、
    　前記第２の絶縁層は、前記第２の開口における前記側壁と、前記半導体層と、に挟まれる領域を有し、
    　前記半導体層は、前記第２の開口における前記側壁と、前記第３の導電層に挟まれる領域を有する半導体装置。
  13. 　請求項１２において、
    　前記第２の導電層の上面は、前記半導体層と接する第１の領域を有し、
    　前記第２の導電層において前記第１の領域と重畳する領域の厚さは、前記第１の絶縁層において前記第１の領域と重畳する領域の厚さの０．５倍以上５倍以下である半導体装置。
  14. 　請求項１２において、
    　前記第１の絶縁層は、第１の層と、前記第１の層上の第２の層と、の積層構造を有し、
    　前記第１の層は、前記第２の層より膜密度が高い領域を有する半導体装置。
  15. 　請求項１２において、
    　前記第２の絶縁層は、第３の層と、前記第３の層上の第４の層と、の積層構造を有し、
    　前記第３の層は、前記第４の層より膜密度が高い領域を有し、
    　前記第３の層は、前記第１の開口における前記側壁、及び、前記第２の開口における前記側壁と接し、
    　前記第４の層は、前記半導体層と接する半導体装置。
  16. 　第１の導電膜を形成し、
    　前記第１の導電膜の一部を除去することにより第１の導電層を形成し、
    　前記第１の導電層の上面に接するように第１の絶縁膜を形成し、
    　前記第１の絶縁膜の上面に接するように第２の導電膜を形成し、
    　前記第２の導電膜の一部を除去することにより第２の導電層を形成し、
    　前記第２の導電層上にフォトリソグラフィを用いてレジストマスクを形成し、
    　前記第２の導電層において、前記レジストマスクと重畳しない領域をエッチングにより除去して第１の開口を設け、
    　前記第１の絶縁膜において、前記レジストマスクと重畳しない領域をエッチングにより除去して第２の開口を設けて前記第１の導電層の上面を露出させ、
    　前記第２の導電層の上面と、露出させた前記第１の導電層の上面と、前記第２の導電層に設けられた前記第１の開口における側壁と、前記第１の絶縁膜に設けられた前記第２の開口における側壁と、を覆うように第２の絶縁膜を形成し、
    　異方性エッチングにより前記第２の絶縁膜を加工し、前記第１の開口における前記側壁を覆う側壁絶縁層を形成する半導体装置の作製方法。
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