CN116435367A - 包含背栅结构的soi器件及其制备方法 - Google Patents

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Abstract

本发明提供一种包含背栅结构的SOI器件及其制备方法，制备方法包括以顶栅结构为掩模选择性刻蚀中间导电层，保留的中间导电层用作背栅电极，使得背栅电极与顶栅结构具有良好的对准精度，此种制备方法不仅可运用于先进工艺节点器件，也可用于对成熟工艺节点进行性能升级，具有良好的工艺适配性。本发明的SOI器件包括：沟道区，跨设于凹槽之上；背栅结构，介于沟道区与衬底层之间且嵌入于凹槽中；源区和漏区，设置介质埋层上且与背栅电极电隔离，通过背栅电极施加偏压，可灵活调整器件的工作状态，增强器件中顶栅的控制能力，降低背栅电极与源漏区域之间的寄生电容，提升器件的电性能。

Description

包含背栅结构的SOI器件及其制备方法
技术领域
本发明涉及一种半导体集成电路设计及制造领域；特别是，涉及一种SOI器件及其制备方法。
背景技术
随着集成电路的持续飞速发展，电路中器件关键尺寸持续缩小，对应组成元器件的薄膜厚度也在持续减薄，全耗尽型绝缘体上硅(Fully Depleted SOI，FD-SOI)成为一种克服短沟道效应的选择。FD-SOI器件工作在饱和区时，硅薄膜体区是全耗尽的，大幅降低了源漏区与衬底之间的寄生电容。FD-SOI普遍采用调节背面偏置电压调节器件阈值电压的技术，施加偏压后可灵活调整器件的工作状态，使其满足低功耗/高性能等不同场景下的应用需求。
参见图1～图2，示出利用背面偏置电压调制FD-SOI器件阈值电压的典型实现方式，其中SOI器件具有双栅结构，沟道07之上设置有栅介质层05和顶栅04，沟道07之下背栅介质02和P型阱011或N型阱012。图1所示为FD-SOI器件通过反向背栅偏置(RBB)提高阈值电压，其中FD-SOI NMOS具有N型体区032，通过P型阱011提供背面偏置，FD-SOI PMOS具有P型体区031，通过N型阱012提供背面偏置，图2所示为FD-SOI器件通过正向背栅偏置(FBB)降低阈值电压。
然而，上述方案具有如下缺点：
第一，FD-SOI的埋氧层较薄，一般在20nm左右，氧化层在高温键合工艺中的可塑性降低，含有超薄埋氧层的SOI衬底对衬底的制备工艺造成了较大挑战，衬底的成本也较高；
第二，尽管FDSOI的埋氧层已经减薄至20nm，但是将该厚度的埋氧层用作背栅介质，这仍是一个较厚的背栅介质，不利于背栅极调控，现有的FDSOI衬底制备工艺，很难再把埋氧层进一步减薄；
第三，尽管FD-SOI器件大幅降低了源漏区与衬底之间的寄生电容，但是如图1～图2所示，P型阱011或N型阱012作为背栅与源漏结构有较大交叠区域，产生寄生电容，这样会影响器件性能；
第四，继续参见图1～图2，由于背栅偏压由P型阱011、N型阱012等结构施加到器件上，P型阱011、N型阱012等结构与衬底01之间存在一定的寄生电容、漏电通路等，P型阱011与N型阱012之间也存在一定的寄生电容、漏电通路，P型阱与N型阱之间还容易形成互相干扰，使背栅偏压不稳定，器件工作状态也不稳定。
因此，有必要提供一种包含背栅结构的SOI器件及其制备方法以提升器件的电学性能，满足SOI器件在不同场景下的应用需求。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的，不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种包含背栅结构的SOI器件及其制备方法，用于解决现有的SOI器件中背栅电极产生的寄生电容和衬底漏电等问题，进而使背栅调控难以实现，无法满足低功耗、高频和/或其他高性能的应用需求。
为实现上述目的及其他相关目的，本发明提供一种包含背栅结构的SOI器件及其制备方法，所述制备方法包括：
衬底层；
绝缘层，位于所述衬底层上，所述绝缘层中设置有凹槽；
沟道区，跨设于所述凹槽之上；
背栅结构，介于所述沟道区与所述衬底层之间且嵌入于所述凹槽中，所述背栅结构包括设置于所述凹槽中的背栅电极；
顶栅结构，包括堆叠于所述沟道区上方的栅介质层和顶栅电极；
源区和漏区，连接于所述沟道区的两端，所述源区和所述漏区设置于所述绝缘层之上且与所述背栅电极电隔离；
其中，所述凹槽定位成使所述背栅电极的中线与所述顶栅电极的中线处于与导电沟道的长度方向大体正交的一平面内。
可选地，所述沟道区包括纳米线沟道、纳米带沟道和纳米片沟道中的一种，所述栅结构形成为鳍状栅结构，其中所述栅介质层围绕所述沟道区形成，所述顶栅电极围绕所述栅介质层形成。
可选地，所述背栅电极与所述衬底层电隔离以通过背栅引出电极独立施加背面偏置电压。
可选地，所述绝缘层包括位于所述衬底层上的介质埋层以及设置于所述介质埋层上的绝缘结构，所述源区和所述漏区与所述背栅电极通过所述绝缘结构分隔。
可选地，所述介质埋层和所述绝缘结构共同界定所述凹槽，所述背栅电极与所述衬底层通过两者之间的介质埋层分隔开。
可选地，浅沟槽隔离结构，所述浅沟槽隔离结构设置于有源区的外缘且具有与导电沟道的宽度方向平行的延伸方向以使相邻的器件之间分隔。
可选地，所述SOI器件为全耗尽SOI器件和部分耗尽SOI器件中的一种。
本发明还提供一种包含背栅结构的SOI器件的制备方法，包括：
1)提供一绝缘体上半导体衬底，所述绝缘体上半导体衬底包括衬底层、第一介质埋层、中间导电层、第二介质埋层和顶半导体层；
2)于所述衬底层上方形成浅沟槽隔离结构并隔离出有源区；
3)于所述顶半导体层上形成顶栅结构；
4)以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层与所述浅沟槽隔离结构之间形成间隙，以及显露出沟道区的两端，所述中间导电层的保留部分用作背栅电极；
5)于所述间隙内保形填充绝缘介质材料以形成绝缘结构，所述绝缘结构至少覆盖所述背栅电极的侧壁；
6)基于所述沟道区形成源区和漏区，所述源区和所述漏区与所述背栅电极通过所述绝缘结构分隔；
7)覆盖所述源区和所述漏区形成钝化层，所述钝化层的顶面不低于所述顶栅结构的顶面。可选地，形成所述浅沟槽隔离结构的步骤2)执行于步骤3)之后，其中步骤2)包括：
2-1)于所述绝缘体上半导体衬底上制备以周期性交替排列的第一顶栅结构和第二顶栅结构；
2-2)覆于所述第一顶栅结构和所述第二顶栅结构之上形成第一钝化层，平坦化所述第一钝化层，以显露出所述第一顶栅结构和所述第二顶栅结构的顶面；
2-3)于所述第一钝化层、所述第一顶栅结构和所述第二顶栅结构的表面定义沟槽掩模图形，于所述第一顶栅结构和所述第二顶栅结构中的一个之上形成刻蚀窗口；
2-4)基于所述沟槽掩模图形进行选择性刻蚀以形成隔离沟槽，所述隔离沟槽至少贯穿至第一介质埋层的表面，并且所述隔离沟槽与所述第一顶栅结构和所述第二顶栅结构中的另一个周期性交替排列。
可选地，步骤2)还包括：将待引出背栅电极的设定区域上方的硬掩模层刻蚀开，以所述硬掩模层中限定的窗口为掩模进行刻蚀以形成显露出第二介质埋层表面的背栅台阶。
可选地，还包括：
8)于露出的所述顶栅结构的表面形成栅极引出电极，所述顶栅电极与所述栅极引出电极形成金属接触；以及于所述背栅台阶上方形成贯穿第二钝化层和第二介质埋层的背栅接触开口，经由所述背栅接触开口使所述背栅电极与背栅引出电极形成金属接触。
可选地，还包括：3)图形所述顶半导体层以限定出沟道的形成区域之后，基于所述沟道的形成区域形成顶栅结构，所述顶栅结构包括堆叠的假栅介质层和牺牲假栅；
4)以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层的两侧形成间隙，以及显露出沟道区的两端，其中所述沟道区包括纳米线沟道、纳米带沟道和纳米片沟道中的一种。
可选地，还包括：
7)形成所述第二钝化层之后，去除所述顶栅结构以释放假栅沟槽，于所述假栅沟槽内形成替代栅结构，所述替代栅结构包括栅介质层和替代栅电极，其中所述栅介质层包围于所述沟道区的表面，所述替代栅电极包围于所述栅介质层的显露表面。
可选地，还包括：
5-1)回刻所述背栅电极以使所述间隙扩展且向所述沟道区下方凹进至与所述顶栅结构的侧壁基本上对准；
5-2)于扩展的所述间隙内保形填充绝缘介质材料，所述绝缘介质材料覆盖所述背栅电极、所述顶栅结构和所述沟道区的侧面；
于执行步骤6)之前，去除位于所述顶栅结构侧面和所述沟道区侧面的绝缘介质材料，显露出所述沟道区相对的端面。
如上所述，本发明提供一种包含背栅结构的SOI器件及其制备方法，所述制备方法具有以下有益效果：
1)本发明的SOI器件，通过背栅电极施加偏压，可灵活调整器件的工作状态，增强器件中顶栅的控制能力，适用于低功耗、高频、高可靠性集成电路等高性能的应用场景需求，背栅电极通过绝缘结构与源漏区域分隔，还极大程度减少背栅电极与源漏区域的交叠区域，由此抑制寄生电容，提升器件的电性能；
2)本发明的SOI器件，背栅电极与衬底层电隔离，阻断背栅电极与衬底层之间的漏电通路；此外，背栅电极独立设置，避免器件与器件之间的偏置电极互相串扰，背栅偏压稳定性提高，由此器件工作状态更为稳定；
3)本发明的SOI器件的制备方法，以顶栅结构为掩模选择性刻蚀背栅材料层，形成背栅电极和显露出沟道区的两端，使得背栅电极与顶栅电极具有良好的对准精度，避免了背栅电极与源漏区域出现较大交叠区域，由此降低了寄生电容，此种工艺制备方法不仅可运用于先进工艺节点器件，也可用于对成熟工艺节点进行性能升级，具有良好的工艺适配性；
4)本发明的SOI器件的制备方法，采用具有双介质埋层的绝缘体上半导体衬底，所述绝缘体上半导体衬底的制备过程中，基底提供支撑以第一介质埋层面向中间导电层的顶面和的界面进行键合，所述中间导电层的设置，降低了制备所述绝缘体上半导体衬底过程中对介质埋层的厚度的要求，大大降低了键合工艺的难度。
附图说明
图1～图2显示为现有的FD-SOI器件的结构示意图。
图3显示为根据本发明实施例一中包含背栅结构的SOI器件的制备方法的流程图。
图4至图42显示为本发明实施例中制作包含背栅结构的SOI器件各阶段呈现的结构示意图，其中图19至图21显示为本发明实施例中制作高对准精度的浅沟槽隔离结构各阶段呈现的结构示意图。
图43至图45显示为根据本发明实施例制作的包含背栅结构的绝缘体上半导体衬底另一示例的结构示意图。
图46显示为根据本发明实施例二中包含背栅结构的SOI器件的制备方法的流程图。
图47显示为本发明实施例中具有双层介质埋层的绝缘体上半导体衬底另一示例的结构示意图。
图48至图49显示为本发明实施例中具有双层介质埋层的绝缘体上半导体衬底另一示例的结构示意图。
图50至图53显示为本发明实施例中SOI器件中顶栅与背栅作为逻辑输入电极实现与、或操作的工作原理图。
元件标号说明
01 衬底
011 N型阱
012 P型阱
013 N型掺杂区
02 背栅介质
031 P型体区
032 N型体区
04 顶栅
05 栅介质层
07 沟道
120 中间介质埋层
20、20’ 绝缘体上半导体衬底
200 衬底层
122、210 第一介质埋层
220 中间导电层
230 第二介质埋层
240 顶半导体层
250 硬掩膜层
310 假栅介质层
320 牺牲假栅
330 侧墙
241 背栅台阶
242、242’ 沟道区
311 栅介质层
321 替代栅电极
3201 第一顶栅结构
3202 第二顶栅结构
262、362 隔离沟槽
264、364 浅沟槽隔离结构
212 间隙
214 绝缘结构
231 背栅介质层
222 背栅电极
630 顶栅引出电极
620 背栅引出电极
270 第一钝化层
260 第二钝化层
40 源区
50 漏区
S110～S170、S210～S270 步骤
具体实施方式
此后，通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。出于清晰的目的，对本领域技术人员熟知的部件和步骤进行省略以避免不必要地混淆本发明的要素。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
而且，本文参照所附的截面图和/或平面图描述示范性实施例，这些图式为理想化的示意性图示。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的，例如选择性刻蚀工艺形成的背栅电极与顶栅电极具有良好的对准精度，所述背栅电极的中线与所述顶栅电极的中线处于与导电沟道的长度方向大体正交的一平面内，此种情形下，术语“正交”应当理解成包括制造技术、公差，和/或其他因素引起的相对于正交平面略微偏差的范围，例如±0.5°偏差。因此，示意性实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。
本文的实施例涉及SOI器件，特别地，涉及SOI场效应晶体管(FET)的栅极结构及其制造方法。诸如本文公开的实施例通常不仅适用于平面场效应晶体管(FET)，而且也适用于鳍式FET(FinFET)、双栅FET、环绕栅FET、欧米伽栅FET或全环栅(GAA)FET和/或纳米线晶体管、纳米片晶体管、纳米叉片晶体管、纳米结构晶体管、纳米板晶体管或在栅极结构中具有一个或多个功函数金属层的任何合适的器件。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
参见图4和图5～图43，本实施例提供一种包含背栅结构的SOI器件的制备方法，所述制备方法包括以下步骤：
首先，参见图4～图6，进行步骤S110，提供一绝缘体上半导体衬底，所述绝缘体上半导体衬底包括衬底层200、第一介质埋层210、中间导电层220、第二介质埋层230和顶半导体层240。
具体地，所述衬底层200可以为半导体材料或绝缘材料，所述顶半导体层240的材料可以选用，非故意掺杂的半导体材料，例如Si、SiGe、Ge、多晶硅(Poly-Si)、无定型硅(α-Si)；或者，掺杂的半导体材料，例如是Si、SiGe、Ge，或其它合适的材料。
例如，所述中间导电层220包括多晶硅或者其他适合的导电材料，相较于单晶硅，利用多晶硅材质作为所述中间导电层220可大大降低所述SOI衬底的制备成本及工艺难度。
如图4～图6所示，使用具有双介质埋层的绝缘体上半导体衬底20制作SOI器件，其中所述衬底层200上依次设置有衬底层200、第一介质埋层210、中间导电层220、第二介质埋层230和顶半导体层240。例如，所述第一介质埋层210可以分别选用为二氧化硅层或类似的绝缘介质材料；所述第二介质埋层230的材料可以包括SiO2、SiN、SiON、HfO2中的至少一种，也可以是其他适合的介电材料。由于采用具有双介质埋层的绝缘体上半导体衬底20制作SOI器件，中间导电层220设置于第一介质埋层与衬底层之间，使得后续形成的背栅电极与所述衬底层可通过第一介质埋层分隔，阻断背栅电极与衬底层之间的漏电通路。
然后，进行步骤S120，参见图7～图15，于所述衬底层的上方形成浅沟槽隔离结构264并隔离出有源区。
具体地，步骤S120包括：S121，光刻定义出浅沟槽的形成区域，形成沟槽掩模图形；S122，基于沟槽掩模图形进行刻蚀工艺，刻蚀终止于所述第一介质埋层的表面以形成浅沟槽，所述浅沟槽之外的区域为有源区。
如图7～图9所示，步骤S120还包括，覆于顶半导体层240之上形成硬掩模层250，通过光刻工艺于所述硬掩模层250的表面定义出待引出背栅电极的设定区域；随后，将待引出背栅电极的设定区域上方的硬掩模层刻蚀开，以所述硬掩模层中限定的窗口为掩模进行刻蚀以形成显露出第二介质埋层表面的背栅台阶241。
进一步地，参见图13～图15，于步骤S122形成隔离沟槽262之后，进行步骤S123，用隔离氧化物填充所述隔离沟槽262以形成浅沟槽隔离结构264，并且所述隔离氧化物还覆于背栅台阶241之上。
然后，进行步骤S130，参见图16～图18，于所述顶半导体层240的上方形成顶栅结构。
步骤S130包括：于所述顶半导体层240上依次形成假栅介质材料层和牺牲假栅材料层；基于假栅掩膜图形进行刻蚀，形成堆叠的假栅介质层310和牺牲假栅320；于所述牺牲假栅320的外侧形成侧墙330。举例而言，所述牺牲假栅320的材料可选用多晶硅假栅，所述假栅介质层310的材料可选用SiOx、SiNx、SiNxOy中的一种。
在一具体实施方式中，基于所述顶半导体层240上方形成的顶栅结构制作围栅结构，参见图43～图45，步骤S130包括：于形成顶栅结构之前，图形所述顶半导体层240以限定出沟道的形成区域，所述沟道的形成区域形成为纳米线、纳米带、纳米片或类似纳米结构；随后，基于所述沟道的形成区域形成顶栅结构，其中所述顶栅结构在制作围栅结构的后续工艺中充当假栅结构。
在其他的实施方式中，于S130之后执行步骤S120，利用于顶半导体层240上周期性排列的顶栅结构形成浅沟槽隔离结构，具体而言，参见图19～图21，形成所述浅沟槽隔离结构的步骤S120’包括：
S121’，于绝缘体上半导体衬底20上制备以周期性交替排列的第一顶栅结构3201和第二顶栅结构3202；
S122’，覆于所述第一顶栅结构3201和所述第二顶栅结构3202之上形成第一钝化层，平坦化所述第一钝化层以显露出第一顶栅结构3201和第二顶栅结构3202的顶面；
S123’，于所述第一钝化层、所述第一假栅和所述第二假栅的表面定义沟槽掩模图形，于所述第一顶栅结构和所述第二顶栅结构中的一个之上形成刻蚀窗口；
S124’，基于所述沟槽掩模图形进行刻蚀以形成隔离沟槽362，所述隔离沟槽至少贯穿至第一介质埋层的表面，并且所述隔离沟槽362与所述第一顶栅结构和所述第二顶栅结构中的另一个周期性交替排列。
如图19～图21所示，步骤S124’之后，于所述隔离沟槽362内填充隔离氧化物，形成浅沟槽隔离结构364，以于衬底层200上方形成周期性交替排列且间隔设置的浅沟槽隔离结构和顶栅结构。SOI集成电路使用隔离沟槽，与体硅集成电路中的结隔离相比，具有占用面积小的优势，非常适合制作高集成度、小型化电路，通过上述工艺于假栅的两侧精准定位STI结构，提高栅极与STI的尺寸对应关系，可进一步提升面积利用率。
然后，进行步骤S140，参见图22～图24，以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层与所述浅沟槽隔离结构264之间形成间隙212，以及显露出沟道区242的两端，所述中间导电层的保留部分用作背栅电极222。
具体地，以所述牺牲假栅320和侧墙330为掩膜采用各向异性刻蚀工艺，例如是干法刻蚀工艺，去除所述中间导电层延伸超出与所述牺牲假栅重叠区域之外的部分，而沟道区242下方保留的所述中间导电层用作背栅电极222，所述沟道区与所述中间导电层的保留部分之间的第二介质埋层用作背栅介质层231。
例如，所述各向异性刻蚀工艺采用本领域常用的刻蚀气体，其包括但不限于：氧化性气体以及CF4、CH3F、CHF3、CH2F2、C4F8、C4F6中的一种或者它们的组合。
如图45～图47所示，当基于所述顶半导体层240上方形成的顶栅结构制作围栅结构时，以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层的侧壁与所述浅沟槽隔离结构264之间形成间隙212，以及显露出沟道区242’的两端，其中所述沟道区242’包括但不限于，纳米线沟道、纳米带沟道和纳米片沟道中的一种。
进一步地，步骤S140还包括：利用于步骤S120保留的硬掩模层，基于所述沟道区242进行浅掺杂注区(LDD)注入工艺，形成源漏扩展区。
然后，进行步骤S150，参见图25～图30，于所述间隙212内保形填充绝缘介质材料以形成绝缘结构214。
如图25～图27所示，步骤S150包括：S151，回刻所述背栅电极222以使所述间隙212扩展且向所述沟道区下方凹进至与所述顶栅结构的侧壁对准或基本上对准；S152，于扩展的所述间隙内保形填充绝缘介质材料，所述绝缘介质材料还形成于所述顶栅结构和所述沟道区的侧面。在此使用的术语的“对准”可理解为包括加工处理的表面相对于精确对准位置在工艺容限范围内略有偏差。
例如，步骤S151处，采用选择性刻蚀或湿法腐蚀工艺对保留的背栅电极222进行回刻。其中所述中间导电层和所述沟道区可分别采用不同的材料制作，选自或主要由如下的材料组成Si、SiGe、Ge、Poly-Si和α-Si中的一种。例如是在中间导电层的材料选用为多晶硅或非晶硅材料，顶半导体层选用为顶硅层时，采用TMAH溶液执行对回刻背栅电极侧壁的步骤。
结合图23和图26，由于步骤140处去除所述背栅电极超出与所述牺牲假栅重叠区域之外的部分，所述背栅电极的保留部分相关于所述牺牲假栅的中线置中设置，通过调整回刻所述背栅电极的深度，即于沟道区下方的凹进深度，可以使步骤S151所得的底部假栅的侧壁与所述顶层假栅的侧壁基本对准。
如图28～图30所示，通过高台阶覆盖性工艺沉积绝缘介质材料，所述高台阶覆盖性工艺可以选用为，例如原子层沉积(ALD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺或类似工艺，所述绝缘介质材料保形填充扩展的所述间隙，还形成于所述顶栅结构和所述沟道区的侧面。
然后，进行步骤S160，参见图31～图33，基于所述沟道区242形成源区40和漏区50，所述源区40和所述漏区50与所述背栅电极222通过所述绝缘结构214分隔。
如图31～图33所示，于步骤S150之后，各向异性刻蚀覆于所述顶栅结构侧面和所述沟道区侧面的绝缘介质材料，以显露出所述沟道区相对的端面；随后，执行步骤S160，自所述沟道区露出的端面生长源区40和漏区50。
例如，采用具有各向异性的反应离子刻蚀工艺去除绝缘介质材料以显露出所述沟道区相对的端面。
进一步地，通过诸如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(SEG)、类似方法或前述的组合分别于沟道区242露出的端面进行源漏外延工艺，其中用于外延生长源区40和漏区50的材料可根据器件性能需求灵活调整进行选择，例如是化合物半导体材料SiP、SiC、SiGe，或其它合适材料；随后，通过掺杂工艺形成所述源区40和所述漏区50。或者，于外延生长所述源区40和所述漏区50的同时对外延材料进行同位掺杂。
参见图32A～图32C，其示出位于背栅电极的两侧形成绝缘结构的若干态样，所述绝缘结构可形成为位于背栅电极的两侧的L型侧墙或竖直侧墙，相应地源区40和漏区50支撑于所述绝缘结构214或者第一介质埋层210上。
然后，进行步骤S170，参见图34～图36，覆盖所述源区40和所述漏区50形成钝化层，所述钝化层的顶面不低于所述顶栅结构的顶面。
如图34～图36所示，所述第二钝化层260形成为整体覆盖包括所述顶栅结构的器件表面，步骤S170还包括通过平坦化工艺对所述第二钝化层260的表面进行研磨处理，去除位于所述顶栅结构顶面的所述硬掩膜层，以显露出所述牺牲假栅320的顶面，其中所述平坦化工艺包括CMP或类似工艺。本实施例中，使所述钝化层260的顶面与所述牺牲假栅320的顶面齐平或基本齐平。在此使用的术语的“基本齐平”可理解为包括在工艺容限范围内加工处理的表面与相邻表面之间高度上略有偏差的情形，因此当执行后续工艺时，可以基本上保证各种工艺(包括光刻工艺)的工艺容限。
在一具体实施方式中，形成所述钝化层之后，去除所述顶栅结构以释放假栅沟槽，于所述假栅沟槽内形成栅介质层311和替代栅电极321，所述替代栅电极321用作顶栅电极。当基于所述顶半导体层240上方形成的顶栅结构制作围栅结构时，步骤S170包括：形成所述第二钝化层260之后，去除所述顶栅结构以释放假栅沟槽，于所述假栅沟槽内围绕所述沟道区242形成栅介质层311，以及围绕所述栅介质层形成替代栅电极以构成替代栅结构。
由于前述的步骤S150所得的背栅电极的侧壁与所述牺牲假栅的侧壁基本对齐，通过假栅工艺定义出假栅沟槽，使得所形成的替代栅电极321与背栅电极222具有更好的自对准精度，避免背栅电极222与源漏区域出现较大的交叠区域，减小栅漏寄生电容。
例如，如图45～图47所示，当基于所述顶半导体层240上方形成的顶栅结构制作围栅结构时，通过高密度等离子体化学气相沉积(HDPCVD)工艺、原子层沉积(ALD)或类似工艺沉积栅介质层311，通过化学气相沉积(CVD)或物理气相沉积工艺形成替代栅电极321。
如图34～图36所示，所述背栅电极222与所述源区40和所述漏区50通过所述绝缘结构214分隔开，进一步降低背栅部分与源漏区域的寄生电容。
进一步地，无关于背栅介质层的种类，背栅介质层231可选用与栅介质层311相同或不同的材质，由于背栅介质层和背栅电极通过加工处理绝缘体半导体衬底中的第二介电埋层和中间导电层形成，而栅介质层和顶栅电极依次于顶半导体层上方通过沉积工艺获得，所述背栅介质层和所述栅介质层的厚度可以根据双栅各自的偏压范围以及期望的器件电性能进行灵活调整。
类似地，无关于背栅电极的材质，替代栅电极可选用金属栅电极，所述金属栅电极的材料选用TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合，用于调整器件的阈值电压，从而在器件设计上提供了较大灵活度，可以通过例如是化学气相沉积(CVD)或物理气相沉积工艺形成金属栅电极。较佳地，可以根据器件的阈值电压对金属栅电极的功函数进行灵活调控。
例如，所述栅介质层可选用高k介质层，所述高k介质层可以选用为本领域技术人员已知的高介电常数材料，例如具有高于约6.0的介电常数的材料，包括但不限于：例如氧化铪、氧化铪硅，可以通过高密度等离子体化学气相沉积(HDPCVD)工艺、原子层沉积(ALD)或类似工艺沉积所述高k介质层。
在其他的具体实施方式中，所述顶栅结构可以直接使用，而无需通过替代栅极工艺同位生长栅介质层和替代栅电极，其中所述假栅介质层310此后用作栅介质层，可选用SiOx、SiNx、SiNxOy中的一种，牺牲假栅320此后用作顶栅电极，所述顶栅电极的材料可选用为多晶硅。参见图37～图39，所述制备方法还包括：S180，于所述源区40形成源电极，于所述漏区50形成漏电极，于顶栅电极形成顶栅引出电极630以及于背栅电极222形成背栅引出电极620。
具体地，步骤S180包括：贯穿第二钝化层260中形成显露出源区和漏区的接触开口，以及于背栅台阶241上方形成背栅接触开口，所述背栅接触开口贯穿第二钝化层260和背栅介质层231而显露出背栅电极的表面；随后，于源区40形成源电极，于漏区50形成漏电极，于背栅电极形成背栅引出电极，于顶栅电极露出的表面形成良好金属接触。
实施例二
参见图46和图47～图49，本实施例提供一种包含背栅结构的SOI器件的制备方法，所述制备方法包括步骤S210～S270，本实施例与实施例一采用基本相同的技术方案，不同之处在于：采用绝缘体上半导体衬底20’制作SOI器件，其中所述中间导电层于所述第二介质埋层与所述衬底层之间形成为镶嵌的图形化结构。
具体地，参见图43，制作所述绝缘体上半导体衬底20’的步骤S210，包括：
S211：提供一衬底层，于所述衬底层的表面形成第一绝缘层；
S212：于所述第一绝缘层中形成凹槽，所述凹槽贯穿或未贯穿所述第一绝缘层，以形成有所述凹槽的第一绝缘层作为中间介质埋层；
S213：形成至少填充所述凹槽的中间导电层，其中所述中间导电层嵌入于所述凹槽中的部分作为背栅图形；
S214：提供一基底，所述基底包括支撑衬底和第二绝缘层，将所述基底以第二绝缘层的表面面向所述中间导电层进行键合，其中所述第二绝缘层用作所述绝缘体上半导体衬底的第二介质埋层；
S215：减薄所述半导体层以得到顶半导体层。
具体地，所述第一绝缘层的材质包括二氧化硅或者其他适合的介电材料，形成所述第一绝缘层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法，所述中间导电层的材料包括多晶硅(Poly-Si)或者其他适合的导电材料，相较于单晶硅，利用多晶硅材质作为所述中间导电层可大大降低具有双层介质埋层的绝缘体上半导体衬底的制备成本及工艺难度。
例如，用于形成所述中间导电层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，利用化学气相沉积的方法形成所述中间导电层。
具体地，形成所述凹槽的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法，所述凹槽的截面形状和尺寸可以根据器件的关键尺寸和流片工艺流程进行灵活调整，在此不做特别限定。
作为示例，当所述中间导电层形成为凸出于中间介质埋层120时，步骤S213还包括，减薄所述中间导电层凸出于所述凹槽的部分。
作为示例，于减薄所述中间导电层凸出于所述凹槽的部分之后，执行步骤S214之前，还包括对所述中间导电层与所述中间介质埋层的上表面进行表面处理的步骤，其中通过包括但不限于化学机械抛光、特定气氛退火、氧化腐蚀工艺或者类似方法执行所述表面处理的方法。通过对所述中间导电层及所述中间介质埋层的表面进行表面处理，调整键合表面的平整度，填补因表面不平整、厚度不均匀所形成的键合空隙，以便于后续进行键合工艺。
步骤S214处，利用中间导电层露出的顶面和中间介质埋层的表面作为键合界面与基底进行键合，增加了键合质量，且所述中间导电层的设置，降低了制备所述绝缘体上半导体衬底过程中对介质埋层的厚度的要求，大大降低了键合工艺的难度，从而提供了具有成本效益的制作方案，有利于实现背栅极调控及其稳定性。
如图47所示，通过于所述凹槽内填充中间导电层122，所述中间导电层的顶面与顶层半导体层240之间设置有第二介质埋层230；就是说，背栅图形与顶层半导体层之间设置有介质埋层，在利用绝缘体上半导体衬底20’形成SOI器件时，所述中间导电层122可以用于形成背栅电极，所述第二介质埋层可以用于形成背栅介质层。
在一些示例中，在利用具有背栅图形的绝缘体上半导体衬底20’制作SOI器件时，所述中间导电层122可直接充当背栅，于步骤S240以所述顶栅结构为掩膜执行选择性刻蚀工艺，刻蚀停止于绝缘结构214，而无需执行所述形成绝缘结构的步骤S250。背栅与器件中的顶栅互相配合，可灵活调节器件的工作状态，增强器件中顶栅的控制能力，减小器件的寄生电容及漏电流，且背栅与顶栅可相连构成双栅器件或GAA器件，拓宽了器件的应用类型。
作为示例，步骤S215处，减薄所述基底的方法包括化学机械研磨、氢离子剥离或者其他适合的方法。本实施例中，减薄所述基底的方法为化学机械研磨。
如图47所示，所述绝缘体上半导体衬底20’包括衬底层200、第一介质埋层210，嵌入有中间导电层122的中间介质埋层、第二介质埋层230以及顶半导体层240。在其他示例中，背栅图形也可以形成为嵌入于一体化的绝缘层中，并且通过底部的绝缘层与衬底层200隔离开。所述背栅图形可以经定制以满足器件的关键尺寸从几纳米到亚微米的范围内背栅电极的尺寸和工艺制程需求。
需要说明的是，嵌入有背栅图形的绝缘体上半导体衬底的制作方法适用于晶圆级的制备，可以根据需要进行定制实现规模化生产，有利于环绕栅场效应晶体管的制备方法的简化和生产成本的降低。
实施例三
本实施例提供一种包含背栅结构的SOI器件，所述SOI器件优选采用先前实施例所述的制备方法制备得到，当然也可以采用其他方法。
参见图41～图42和图45，所述SOI器件包括衬底层200、绝缘层、沟道区242、背栅结构、顶栅结构、源区40和漏区50，所述绝缘层位于所述衬底层200上，所述绝缘层中设置有凹槽；所述沟道区242跨设于所述凹槽之上；所述背栅结构介于所述沟道区242与所述衬底层200之间且嵌入于所述凹槽中，所述背栅结构包括设置于所述凹槽中的背栅电极222；所述顶栅结构包括堆叠于所述沟道区上方的栅介质层311和顶栅电极；所述源区40和所述漏区50分别连接于所述沟道区的两端，所述源区40和所述漏区50设置于所述绝缘层之上且与所述背栅电极222电隔离；其中，所述凹槽定位成使所述背栅电极的中线与所述顶栅电极的中线处于与导电沟道的长度方向大体正交的一平面内。
在一实施例中，如图38～图39所示，所述顶栅结构形成为平面栅结构，并且包括堆叠于所述沟道区上方的栅介质层311和顶栅电极。
在一实施例中，如图45所示，所述沟道区242’包括纳米线沟道、纳米带沟道和纳米片沟道中的一种，所述顶栅结构形成为鳍状栅结构，其中所述栅介质层包围所述沟道区的表面，所述顶栅电极包围于所述栅介质层的表面。
如图41～图42和图45所示，所述SOI器件还包括：源电极、漏电极、顶栅引出电极630以及背栅引出电极620，其中所述顶栅引出电极630于顶栅电极的显露表面形成且与所述顶栅电极形成金属接触，所述背栅引出电极620通过背栅接触开口与背栅电极222属接触，所述背栅接触开口形成于背栅台阶241上方贯穿钝化层而形成。
在一实施例中，所述背栅电极222与衬底层电隔离以使所述背栅电极通过背栅引出电极620加偏置电压，由于背面偏置电极与衬底结构隔离开，从而减小了背面偏置电极与衬底之间的寄生电容，阻隔了漏电通路，而且背面偏置电极独立设置，通过对应设置背栅引出电极施加偏置电压，器件各自的偏置电极之间不会互相串扰。
在一实施例中，所述凹槽形成为贯穿或未贯穿所述绝缘层，所述源区40和所述漏区50设置于绝缘层上且通过所述隔离层表面设置的绝缘结构214与所述背栅电极222分隔，例如，所述介质埋层设置于所述凹槽的底面，或者介于所述衬底层与所述绝缘层之间。
本实施例中，如图48～图49所示，所述绝缘层包括位于所述衬底层上的介质埋层以及设置于所述介质埋层上的绝缘结构，所述源区40和所述漏区50与所述背栅电极222通过所述绝缘结构分隔开。
进一步地，所述介质埋层和所述绝缘结构214共同界定所述凹槽，所述背栅电极222与所述衬底层200通过两者之间的介质埋层分隔开，例如，所述介质埋层设置于所述凹槽的底面，或者介于所述衬底层与所述绝缘层之间。
在一实施例中，还包括浅沟槽隔离结构(STI)，所述浅沟槽隔离结构设置于有源区的外缘且具有与导电沟道的宽度方向平行的延伸方向，以与其它相邻区域可能存在的电极结构隔离开。
在一实施例中，所述SOI器件为全耗尽SOI器件和部分耗尽SOI器件中的一种。
进一步地，图50示出本实施例的SOI NMOS器件为例中顶栅电极和背栅电极作为两个独立的输入电极，在两者的共同作用下，器件沟道的开启状态如图51所示，通过调节器件的工作电压，即可灵活调节实现“与”、“或”的逻辑操作，其中通过调节器件阈值电压、高电平电压等，可以灵活调节所示的分界线所处位置，以便于实现特定的逻辑操作，如图52和图53所示。同理，PMOS器件也可实现类似功能。
综上所述，本发明的包含背栅结构的SOI器件及其制备方法，所述制备方法具有以下有益效果：
1)本发明的SOI器件，通过背栅电极施加偏压，可灵活调整器件的工作状态，增强器件中顶栅的控制能力，适用于低功耗、高频、高可靠性集成电路等高性能的应用场景需求，背栅电极通过绝缘结构与源漏区域分隔，还极大程度减少背栅电极与源漏区域的交叠区域，由此抑制寄生电容，提升器件的电性能；
2)本发明的SOI器件，背栅电极与衬底层电隔离，阻断背栅电极与衬底层之间的漏电通路；此外，背栅电极独立设置，避免器件与器件之间的偏置电极互相串扰，背栅偏压稳定性提高，由此器件工作状态更为稳定；
3)本发明的SOI器件的制备方法，以顶栅结构为掩模选择性刻蚀背栅材料层，形成背栅电极和显露出沟道区的两端，使得背栅电极与顶栅电极具有良好的对准精度，避免了背栅电极与源漏区域出现较大交叠区域，由此降低了寄生电容，此种工艺制备方法不仅可运用于先进工艺节点器件，也可用于对成熟工艺节点进行性能升级，具有良好的工艺适配性；
4)本发明采用具有双介质埋层的绝缘体上半导体衬底制备SOI器件，所述绝缘体上半导体衬底的制备过程中，基底提供支撑以第一介质埋层面向中间导电层的顶面和的界面进行键合，所述中间导电层的设置，降低了制备所述绝缘体上半导体衬底过程中对介质埋层的厚度的要求，大大降低了键合工艺的难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种包含背栅结构的SOI器件，其特征在于，所述SOI器件包括：
衬底层；
绝缘层，位于所述衬底层上，所述绝缘层中设置有凹槽；
沟道区，跨设于所述凹槽之上；
背栅结构，介于所述沟道区与所述衬底层之间且嵌入于所述凹槽中，所述背栅结构包括设置于所述凹槽中的背栅电极；
顶栅结构，包括堆叠于所述沟道区上方的栅介质层和顶栅电极；
源区和漏区，连接于所述沟道区的两端，所述源区和所述漏区设置于所述绝缘层之上且与所述背栅电极电隔离；
其中，所述凹槽定位成使所述背栅电极的中线与所述顶栅电极的中线处于与导电沟道的长度方向大体正交的一平面内。
2.根据权利要求1所述的SOI器件，其特征在于：所述沟道区包括纳米线沟道、纳米带沟道和纳米片沟道中的一种，所述栅结构形成为鳍状栅结构，其中所述栅介质层围绕所述沟道区形成，所述顶栅电极围绕所述栅介质层形成。
3.根据权利要求1所述的SOI器件，其特征在于：所述背栅电极与所述衬底层电隔离以通过的背栅引出电极独立施加背面偏置电压。
4.根据权利要求1所述的SOI器件，其特征在于：所述绝缘层包括位于所述衬底层上的介质埋层以及设置于所述介质埋层上的绝缘结构，所述源区和所述漏区与所述背栅电极通过所述绝缘结构分隔。
5.根据权利要求4所述的SOI器件，其特征在于：所述介质埋层和所述绝缘结构共同界定所述凹槽，使所述背栅电极与所述衬底层通过两者之间的介质埋层分隔开。
6.根据权利要求1所述的SOI器件，其特征在于，还包括浅沟槽隔离结构，所述浅沟槽隔离结构设置于有源区的外缘且具有与导电沟道的宽度方向平行的延伸方向以使相邻的器件之间分隔。
7.根据权利要求1所述的SOI器件，其特征在于，所述SOI器件为全耗尽SOI器件和部分耗尽SOI器件中的一种。
8.一种包含背栅结构的SOI器件的制备方法，其特征在于，所述制备方法包括：
1)提供一绝缘体上半导体衬底，所述绝缘体上半导体衬底包括衬底层、第一介质埋层、中间导电层、第二介质埋层和顶半导体层；
2)于所述衬底层上方形成浅沟槽隔离结构并隔离出有源区；
3)于所述顶半导体层上形成顶栅结构；
4)以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层与所述浅沟槽隔离结构之间形成间隙，以及显露出沟道区的两端，所述中间导电层的保留部分用作背栅电极；
5)于所述间隙内保形填充绝缘介质材料以形成绝缘结构，所述绝缘结构至少覆盖所述背栅电极的侧壁；
6)基于所述沟道区形成源区和漏区，所述源区和所述漏区与所述背栅电极通过所述绝缘结构分隔；
7)覆盖所述源区和所述漏区形成钝化层，所述钝化层的顶面不低于所述顶栅结构的顶面。
9.根据权利要求8所述的SOI器件的制备方法，其特征在于，形成所述浅沟槽隔离结构的步骤2)执行于步骤3)之后，其中步骤2)包括：
2-1)于所述绝缘体上半导体衬底上制备以周期性交替排列的第一顶栅结构和第二顶栅结构；
2-2)覆于所述第一顶栅结构和所述第二顶栅结构之上形成第一钝化层，平坦化所述第一钝化层，以显露出所述第一顶栅结构和所述第二顶栅结构的顶面；
2-3)于所述第一钝化层、所述第一顶栅结构和所述第二顶栅结构的表面定义沟槽掩模图形，于所述第一顶栅结构和所述第二顶栅结构中的一个之上形成刻蚀窗口；
2-4)基于所述沟槽掩模图形进行选择性刻蚀以形成隔离沟槽，所述隔离沟槽至少贯穿至所述第一介质埋层的表面，并且所述隔离沟槽与所述第一顶栅结构和所述第二顶栅结构中的另一个周期性交替排列。
10.根据权利要求8或9所述的SOI器件的制备方法，其特征在于，步骤2)还包括：将待引出背栅电极的设定区域上方的硬掩模层刻蚀开，以所述硬掩模层中限定的窗口为掩模进行刻蚀以形成显露出第二介质埋层表面的背栅台阶。
11.根据权利要求10所述的SOI器件的制备方法，其特征在于，还包括：
8)于露出的所述顶栅结构的表面形成栅极引出电极，所述顶栅电极与所述栅极引出电极形成金属接触；以及于所述背栅台阶上方形成贯穿第二钝化层和第二介质埋层的背栅接触开口，经由所述背栅接触开口使所述背栅电极与背栅引出电极形成金属接触。
12.根据权利要求8所述的SOI器件的制备方法，其特征在于，还包括：
3)图形所述顶半导体层以限定出沟道的形成区域之后，基于所述沟道的形成区域形成顶栅结构，所述顶栅结构包括堆叠的假栅介质层和牺牲假栅；
4)以所述顶栅结构为掩膜进行选择性刻蚀至显露出所述中间导电层的侧壁，以于保留的所述中间导电层的两侧形成间隙，以及显露出沟道区的两端，其中所述沟道区包括纳米线沟道、纳米带沟道和纳米片沟道中的一种。
13.根据权利要求12所述的SOI器件的制备方法，其特征在于，还包括：
7)形成所述第二钝化层之后，去除所述顶栅结构以释放假栅沟槽，于所述假栅沟槽内形成替代栅结构，所述替代栅结构包括栅介质层和替代栅电极，其中所述栅介质层包围于所述沟道区的表面，所述替代栅电极包围于所述栅介质层的显露表面。
14.根据权利要求8所述的SOI器件的制备方法，其特征在于，还包括：
5-1)回刻所述背栅电极以使所述间隙扩展且向所述沟道区下方凹进至与所述顶栅结构的侧壁基本上对准；
5-2)于扩展的所述间隙内保形填充绝缘介质材料，所述绝缘介质材料覆盖所述背栅电极、所述顶栅结构和所述沟道区的侧面；
于执行步骤6)之前，去除位于所述顶栅结构侧面和所述沟道区侧面的绝缘介质材料，显露出所述沟道区相对的端面。
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