JP2006324423A - 半導体装置 - Google Patents
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Abstract
【課題】 IGFETの微細化を実現することができ、かつIGFETの動作速度の高速化を実現することができる半導体装置を提供する。
【解決手段】 半導体装置1において、半導体活性領域3と、半導体活性領域3に配設されたIGFET4と、半導体活性領域3の側面周囲を取り囲み、IGFET4のチャネル形成領域5に接する側面部分10Cの誘電率kが、中央部分10B及び底面部分10Dの誘電率kに比べて低い素子間分離領域10とを備える。
【選択図】 図1
【解決手段】 半導体装置1において、半導体活性領域3と、半導体活性領域3に配設されたIGFET4と、半導体活性領域3の側面周囲を取り囲み、IGFET4のチャネル形成領域5に接する側面部分10Cの誘電率kが、中央部分10B及び底面部分10Dの誘電率kに比べて低い素子間分離領域10とを備える。
【選択図】 図1
Description
本発明は、半導体装置に関し、特にトランジスタ間に配設された素子間分離領域を備えた半導体装置に関する。
半導体装置の集積回路を構築する電界効果トランジスタ100は、図41及び図42に示すように、シリコン基板101の活性領域に配置されている。電界効果トランジスタ100の周囲には素子間分離領域103が配設され、素子間分離領域103は電界効果トランジスタ100とその他の素子との間を電気的に分離する。活性領域はシリコン基板101の表面部分に配設されたウエル領域102により構成されている。導電型がp型に設定されたウエル領域102の主面部にはnチャネル導電型電界効果トランジスタ100が配設され、n型に設定されたウエル領域102の主面部にはpチャネル導電型電界効果トランジスタ100が配設される。
素子間分離領域103は、その占有面積を縮小する目的において、トレンチ素子分離構造を採用している。この素子間分離領域103は、素子間分離用トレンチ103Aと、この素子間分離用トレンチ103A内部に埋め込まれた充填材103Bとを備えている。充填材103Bには一般的に酸化シリコンが使用されている。
電界効果トランジスタ100は、チャネル形成領域104として使用されるウエル領域102と、ウエル領域102の表面上のゲート絶縁膜105と、ゲート絶縁膜105上のゲート電極106と、ソース領域S及びドレイン領域Dとして使用される一対の主電極107とを備えている。ゲート絶縁膜105は、薄膜化に伴うリーク電流を減少するために高誘電体材料により形成されている。ゲート電極106は高融点金属材料により形成されている。
このような構造を有する電界効果トランジスタ100においては、リーク電流を減少するとともに、ゲート絶縁膜105の膜厚を実効的に薄膜化することができるので、トランジスタサイズの微細化を実現することができる。更に、ゲート電極106が高融点金属材料により形成されているので、ゲート電極106の内部の空乏化を防止することができ、又ゲート電極106の抵抗値を減少してスイッチング速度の高速化を実現することができる。結果として、短チャネル効果を抑制しつつ、微細化を実現することができ、かつ動作速度の高速化を実現することができる電界効果トランジスタ100を構築することができる。
この種の電界効果トランジスタ100の構造については、例えば下記非特許文献1及び下記非特許文献2に開示されている。
A.Yagishita et al., Electron Devices vol.47, no.5(2000), pp.1028-34. A.Yagishita et al., Electron Devices vol.48, no.8 (2001), pp.1604-11.
A.Yagishita et al., Electron Devices vol.47, no.5(2000), pp.1028-34. A.Yagishita et al., Electron Devices vol.48, no.8 (2001), pp.1604-11.
しかしながら、前述の電界効果トランジスタ100を備えた半導体装置においては、以下の点について配慮がなされていなかった。
電流駆動能力の増強、チャネル形成領域104の電位に対するゲート電極106の電位の制御性向上、及びリーク電流の減少を目的として、電界効果トランジスタ100のゲート絶縁膜105には高誘電体材料が使用されている。高誘電体材料には、酸化シリコンの誘電率に比べて高い誘電率を有する、窒化酸化シリコン、窒化シリコン、金属酸化物等が使用されている。
チャネル形成領域104とゲート電極106との間の容量結合の強さは、ゲート絶縁膜105の膜厚とゲート絶縁膜105の誘電率とに依存する。一般的に、容量結合の強さは「酸化膜換算膜厚」を利用して算出されている。「酸化膜換算膜厚」とは、ゲート絶縁膜105の幾何学的な意味の膜厚と酸化シリコンの誘電率(3.9)との積を実際に使用するゲート絶縁膜105の形成材料の誘電率によって割った値であり、酸化シリコンの膜厚に換算した値である。ゲート絶縁膜105を高誘電体材料により形成すれば、チャネル形成領域104の電位に対するゲート電極の電位の制御性が高くなり、かつゲート絶縁膜105の膜厚を厚く設定することができる。
一方、素子間分離領域103の充填材103Bには、特に電界効果トランジスタ100のように性能向上を要求されていないので、前述のように酸化シリコンやそれと同程度の誘電率を有する絶縁材料が使用されている。絶縁材料にはテトラエチルオルソシリケート(TEOS)等が使用されている。
電界効果トランジスタ100のチャネル幅の変化に対する閾値電圧の変動の依存性を示すシミュレーション結果を図43に示す。シミュレーションは、ゲート電極106のゲート長が100nm、ゲート絶縁膜105の酸化膜換算膜厚が1nmに設定されたnチャネル導電型電界効果トランジスタ100の主電極107(D)に1Vのドレイン電圧を印加した条件下において実施された。横軸はチャネル幅(nm)であり、チャネル幅は20nm〜500nmまでの間において変化させてある。縦軸は閾値電圧の変動(mV)である。閾値電圧の変動は、チャネル幅が500nmに設定された電界効果トランジスタ100の閾値電圧を、該当するチャネル幅に設定された電界効果トランジスタ100の閾値電圧から差し引いた値である。ゲート絶縁膜105の誘電率kが3.9(酸化シリコン)、19.5(3.9×5)、39.0(3.9×10)の3通りについて、閾値電圧の変動の依存性を算出した。
同図43に示すように、電界効果トランジスタ100おいては、チャネル幅が狭くなるに従って閾値電圧に低下が見られ、更にゲート絶縁膜105の酸化膜換算膜厚を一定に保持し誘電率kを高めると、チャネル幅が狭くなるに従って閾値電圧の変動が大きくなる。すなわち、電界効果トランジスタ100において、ゲート絶縁膜105の酸化膜換算膜厚を一定に保持しつつ誘電率kを高めると、チャネル幅が狭くなるに従って閾値電圧の変動が大きくなり、微細化を実現することが難しくなる。
このような現象は下記理由によるものであると推察することができる。電界効果トランジスタ100(活性領域)及び素子間分離領域103を含むシリコン基板101表面部分のチャネル幅方向に沿った電位分布を図44に示す。この電位分布は、電界効果トランジスタ100のチャネル幅を100nm、ドレイン電圧を1V、ゲート電極106に印加されるゲート電圧を閾値電圧とする条件下において、計算された結果である。横軸はシリコン基板101表面のチャネル幅方向の位置(nm)である。横軸において、電界効果トランジスタ100のチャネル形成領域104の中央は基準位置「0」であり、この基準位置「0」を中心として左側は基準位置「0」からの距離をマイナス表記として示し、右側は基準位置「0」からの距離をプラス表記として示す。つまり、横軸において、−50nm〜+50nmの範囲内は電界効果トランジスタ100のチャネル形成領域104(活性領域)であり、−50nmを越える範囲及び+50nmを越える範囲は素子間分離領域103である。縦軸は電位(V)である。
同図44に示すように、素子間分離領域103表面に発生する電位は、電界効果トランジスタ100のチャネル形成領域104(活性領域)に発生する電位に比べて高い。更に、素子間分離領域103とチャネル形成領域104との境界(−50nm、+50nmの位置)に発生する電位は、チャネル形成領域104の中央(基準位置「0」)に発生する電位に比べて高い。
これはnチャネル導電型電界効果トランジスタ100の場合であるが、チャネル形成領域104内の素子間分離領域103との境界付近は導通状態になり易い。pチャネル導電型電界効果トランジスタ100の場合には、チャネル形成領域104内の素子間分離領域103との境界付近に発生する電位は低くなる。すなわち、いずれのチャネル導電型電界効果トランジスタ100においても、境界付近に発生する電位はチャネル形成領域104の中央に発生する電位に比べてゲート電極106に印加される電位に近くなる。この結果、電界効果トランジスタ100のチャネル幅が狭くなると、チャネル幅全体に占める、素子間分離領域103との境界付近に発生する電位が高い領域の割合が増大し、電界効果トランジスタ100の閾値電圧が急激に低下する。
電界効果トランジスタ100において電気力線110の発生状態を図45に示す。チャネル形成領域104のチャネル幅寸法(活性領域寸法)に対して、同一方向のゲート電極106のゲート長寸法はアライメント余裕等を考慮して大きく設定されているので、ゲート電極106からチャネル形成領域104に向かって発生する電気力線110は、広い領域から狭い領域に集中する。ゲート絶縁膜105の酸化膜換算膜厚を一定に保持して誘電率を高めると、幾何学的な意味においてゲート絶縁膜105の膜厚は厚くなる。この結果、素子間分離領域103との境界付近においてチャネル形成領域104(活性領域)に発生する電気力線110の集中は著しくなり、この領域において導通状態になり易くなる。すなわち、ゲート絶縁膜105の酸化膜換算膜厚を一定に保持して誘電率を高めると、電界効果トランジスタ100において、チャネル形成領域104のチャネル幅(活性領域のチャネル幅方向)が狭まるに従って、閾値電圧の変動が大きくなる。
このため、チャネル幅を縮小し、電界効果トランジスタ100の微細化を実現することができないので、半導体装置の集積度を向上することができない。更に、微細化を実現することができないので、電界効果トランジスタ100のスイッチング速度を速くすることが難しく、半導体装置の動作速度の高速化を実現することができない。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、絶縁ゲート型電界効果トランジスタ(以下、単に、「IGFET(insulated gate field effect transistor)」という。)の微細化を実現することができ、かつIGFETの動作速度の高速化を実現することができる半導体装置を提供することである。
本発明の実施の形態に係る第1の特徴は、半導体装置において、半導体活性領域と、半導体活性領域に配設されたIGFETと、半導体活性領域の側面周囲を取り囲み、IGFETのチャネル形成領域に接する側面部分の誘電率が、中央部分及び底面部分の誘電率に比べて低い素子間分離領域とを備える。
本発明の実施の形態に係る第2の特徴は、半導体装置において、半導体活性領域と、半導体活性領域に配設されたIGFETと、半導体活性領域の側面周囲を取り囲む素子間分離用トレンチと、素子間分離用トレンチの側壁の一部に底面を除いて配設され、低い誘電率を有する第1の絶縁体、及び素子間分離用トレンチ内部に第1の絶縁体を介在して埋設され、高い誘電率を有する第2の絶縁体を備えた素子間分離領域とを備える。
本発明の実施の形態に係る第3の特徴は、半導体装置において、基板表面部分に配設された半導体活性領域と、半導体活性領域に配設されたIGFETと、半導体活性領域の側面周囲を取り囲み、半導体活性領域の誘電率から側面の誘電率を差し引いた値が、基板の誘電率から底面の誘電率を差し引いた値に比べて大きい素子間分離領域とを備える。
本発明によれば、IGFETの微細化を実現することができ、かつIGFETの動作速度の高速化を実現することができる半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
(第1の実施の形態)
[半導体装置の構造]
図1(A)及び図1(B)に示すように、本発明の第1の実施の形態に係る半導体装置1は、半導体活性領域3と、半導体活性領域3に配設されたIGFET4と、半導体活性領域3の側面周囲を取り囲み、IGFET4のチャネル形成領域5に接する側面部分10Cの誘電率が、中央部分10B及び底面部分10Dの誘電率に比べて低い素子間分離領域10とを備えている。
[半導体装置の構造]
図1(A)及び図1(B)に示すように、本発明の第1の実施の形態に係る半導体装置1は、半導体活性領域3と、半導体活性領域3に配設されたIGFET4と、半導体活性領域3の側面周囲を取り囲み、IGFET4のチャネル形成領域5に接する側面部分10Cの誘電率が、中央部分10B及び底面部分10Dの誘電率に比べて低い素子間分離領域10とを備えている。
半導体活性領域3は、第1の実施の形態においてウエル領域であり、基板2の主面部分に配設されている。基板2には例えばp型単結晶シリコン基板が使用され、IGFET4がnチャネル導電型を有する場合に半導体活性領域3はp型に設定されている。なお、ここでは説明しないが、半導体活性領域3がn型に設定されている場合、この半導体活性領域3にはpチャネル導電型を有するIGFET4が配設される。
素子間分離領域10は、第1の実施の形態において占有面積を縮小するためにトレンチ構造を採用している。すなわち、素子間分離領域10は、基板2表面(実際には、半導体活性領域3表面)からその深さ方向に向かって掘り下げられた素子間分離用トレンチ10Aと、この素子間分離用トレンチ10A内部に埋設された充填材としての中央部分10B、側面部分10C及び底面部分10Dとを備えている。この素子間分離領域10を構築する側面部分10Cは素子間分離用トレンチ10Aの側壁の一部に底面を除いて配設されている。この側面部分10Cは、中央部分10B及び底面部分10Dを構成する第2の絶縁体の誘電率に比べて、誘電率が低い第1の絶縁体により構成されている。素子間分離領域10の中央部分10B及び底面部分10Dは、第1の絶縁体に比べて誘電率が高い第2の絶縁体により構成されている。換言すれば、半導体活性領域3の誘電率から素子間分離領域10の側面部分10C(第1の絶縁体)の誘電率を差し引いた値が、基板2の誘電率から底面部分10Dの誘電率を差し引いた値に比べて大きく設定されている。
IGFET4は、半導体活性領域(p型ウエル領域)3に配設され、チャネル形成領域5と、半導体活性領域3上のゲート絶縁膜6と、ゲート絶縁膜6上のゲート電極7と、ゲート電極7のチャネル長方向の両側において半導体活性領域3の主面部に配設されたソース領域(S)及びドレイン領域(D)として使用される一対の主電極8とを備えている。第1の実施の形態において、IGFET4とは、MOSFET(metal oxide semiconductor field effect transistor)及びMISFET(metal insulator semiconductor field effect transistor)をいずれも含む意味において使用される。
なお、第1の実施の形態並びに後述する実施の形態に係る説明に使用する図面は模式的図面であり、実際にはIGFET4の主電極8に例えばアルミニウム合金配線が接続されているが、これらの配線の図示は省略している。
[IGFETの電気的特性]
IGFET4の閾値電圧はチャネル幅寸法の縮小に伴い低下する。この原因は、半導体活性領域3の素子間分離領域10近傍の表面周辺の電位が半導体活性領域3の表面中央の電位に比べてゲート電極7に印加される電位に近くなることに起因する。半導体活性領域3の表面周辺の電位がゲート電極7に印加される電位に近くなる理由は、素子間分離領域10の表面の電位が半導体活性領域3の表面中央の電位に比べてゲート電極に印加される電位に近くなるからである。ここで、素子間分離領域10の表面の電位がどのように決まるかについて考察する。
IGFET4の閾値電圧はチャネル幅寸法の縮小に伴い低下する。この原因は、半導体活性領域3の素子間分離領域10近傍の表面周辺の電位が半導体活性領域3の表面中央の電位に比べてゲート電極7に印加される電位に近くなることに起因する。半導体活性領域3の表面周辺の電位がゲート電極7に印加される電位に近くなる理由は、素子間分離領域10の表面の電位が半導体活性領域3の表面中央の電位に比べてゲート電極に印加される電位に近くなるからである。ここで、素子間分離領域10の表面の電位がどのように決まるかについて考察する。
図1(B)に示すように、製造プロセス上のアライメント余裕寸法を確保するために、IGFET4のゲート電極7は、そのチャネル幅方向の端部を素子間分離領域10の表面上に重ね合わせている。また、IGFET4がメモリ素子やメモリ素子のトランスファゲート素子等として使用される場合には、ゲート電極7とワード線とが同一導電層において一体に形成され、ワード線は素子間分離領域10の表面上に重ね合わされる。
このような構造を有するIGFET4においては、図2に示すように、素子間分離領域10に重なるゲート電極7と基板2との間に、静電容量CGIとそれに電気的に直列接続された静電容量をCSIとが生成される。静電容量CGIはIGFET4のゲート電極7(又はワード線)と素子間分離領域10との間のゲート絶縁膜6を誘電体膜とする静電容量である。静電容量をCSIはゲート絶縁膜6と基板2との間の素子間分離領域10の充填材を誘電体膜とする静電容量である。素子間分離領域10の表面の電位は、近似的には、ゲート電極7と基板2との間に発生する電位差を、静電容量CGIと静電容量CSIとによって容量分割した電位に相当する。
IGFET4のゲート絶縁膜6を酸化シリコンにより形成し、素子間分離領域10を酸化シリコンからなる充填材のみにより充填した場合、ゲート絶縁膜6に比べて充填材には厚みがあるので、静電容量CSIは静電容量CGIに比べて極めて小さくなる。つまり、素子間分離領域10の表面の電位は、半導体活性領域3の表面の電位に比べてゲート電極7の電位に近い値になる。静電容量CGIを相対的に小さくするか、又は静電容量CSIを相対的に大きくすれば、素子間分離領域10の表面の電位をゲート電極7の電位に近づけることが抑えられ、この結果としてIGFET4のチャネル幅寸法に対する閾値電圧の依存性を抑えることができる。
ところが、静電容量CGIを小さくすると、ゲート電極7と半導体活性領域3との間に生成される結合容量が弱まり、半導体活性領域3の電位に対するゲート電極7の制御性が低下する。これに対して、静電容量CSIを大きくすると、半導体活性領域3の電位に対するゲート電極7の制御性を維持しつつ、素子間分離領域10の表面の電位をゲート電極7の電位に近づくことを抑え、結果としてチャネル幅に対する閾値電圧の依存性を抑制することができる。
但し、素子間分離領域10の全体を誘電率が高い材料によって充填した場合には、ゲート絶縁膜6を貫く電気力線による主電極8とチャネル形成領域5との間に生成される容量結合に基づき、ゲート長寸法を縮小すると素子特性が変動する。この素子特性の変動はゲート絶縁膜6の高誘電率化に伴い顕著になる、ことが下記非特許文献に記載されている。B. Cheng, et al., “The Impact of High-k Gate Dielectrics and Metal Gate Electrodes on Sub-100 nm MOSFET’s”, in IEEE Trans. Electron Devices vol. 46 no. 7 (1999) pp.1537-1544。つまり、IGFET4にはゲート長寸法の縮小により素子特性が変動する短チャネル効果が発生し、この短チャネル効果は素子間分離領域10の全体を高誘電率化することによって顕著になる。
[IGFETのゲート絶縁膜及び素子間分離領域の材料]
第1の実施の形態に係る半導体装置1においては、前述の図1(A)及び図1(B)に示すように、素子間分離領域10の側面部分10Cつまり第1の絶縁体の誘電率が中央部分10B及び底面部分10Dつまり第2の絶縁体の誘電率に比べて低く設定されている。このように構成される半導体装置1においては、IGFET4の短チャネル効果を抑制しつつ、IGFET4のチャネル幅に対する閾値電圧の依存性を抑制することができる。結果として、IGFET4の微細化を実現することができ、半導体装置1の集積度を向上することができる。また、IGFET4の微細化を実現することができるので、IGFET4のスイッチング動作速度の高速化を実現することができ、半導体装置1の回路動作速度の高速化を図ることができる。
第1の実施の形態に係る半導体装置1においては、前述の図1(A)及び図1(B)に示すように、素子間分離領域10の側面部分10Cつまり第1の絶縁体の誘電率が中央部分10B及び底面部分10Dつまり第2の絶縁体の誘電率に比べて低く設定されている。このように構成される半導体装置1においては、IGFET4の短チャネル効果を抑制しつつ、IGFET4のチャネル幅に対する閾値電圧の依存性を抑制することができる。結果として、IGFET4の微細化を実現することができ、半導体装置1の集積度を向上することができる。また、IGFET4の微細化を実現することができるので、IGFET4のスイッチング動作速度の高速化を実現することができ、半導体装置1の回路動作速度の高速化を図ることができる。
更に、IGFET4において、チャネル幅に対する閾値電圧の依存性は、酸化シリコンに比べて誘電率が高い材料によりゲート絶縁膜6を形成した場合に顕著に現れる。従って、第1の実施の形態に係る半導体装置1において、IGFET4のゲート絶縁膜6は酸化シリコンに比べて誘電率の高い材料により形成されている。誘電率の高い材料としては、下記(1)及び(2)に分類した元素群のうち、1つの元素群の1つの元素、若しくは1つの元素群内の複数の元素、若しくは1つの元素群の少なくとも1つの元素及び他の1つの元素群の少なくとも1つの元素の複数の元素を含む、酸化物、又は窒化物、又は珪素化合物を使用することができる。
(1)Hf(ハフニウム)、Zr(ジルコニウム)、Ti(チタン)、Sc(スカンジウム)、Y(イットリウム)、Ta(タンタル)、Al(アルミニウム)
(2)La(ランタン)、Ce(セリウム)、Pr(プラセオジウム)のいずれかのランタノイド元素、又はそれ以外のランタノイド系列の元素
第1の実施の形態に係るIGFET4においては、Hf元素が含まれた酸化物、特にHfO2(二酸化ハフニウム)がゲート絶縁膜6として使用されている。勿論、Hfの価数やO(酸素)の価数が異なる酸化ハフニウムをゲート絶縁膜6として使用することができる。
(2)La(ランタン)、Ce(セリウム)、Pr(プラセオジウム)のいずれかのランタノイド元素、又はそれ以外のランタノイド系列の元素
第1の実施の形態に係るIGFET4においては、Hf元素が含まれた酸化物、特にHfO2(二酸化ハフニウム)がゲート絶縁膜6として使用されている。勿論、Hfの価数やO(酸素)の価数が異なる酸化ハフニウムをゲート絶縁膜6として使用することができる。
一方、第1の実施の形態に係る半導体装置1において、素子間分離領域10の側面部分10Cの誘電率が中央部分10B及び底面部分10Dの誘電率に比べて低く設定されている理由は、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域5との間の容量結合を抑制するためである。従って、側面部分10Cにおいて、低い誘電率が実効的に必要な領域は、素子間分離領域10の表面から主電極(ソース領域S及びドレイン領域D)8の接合深さまでの領域であり、図1(A)及び図3に示すように、この領域に第1の絶縁体101が配設されている。第1の絶縁体101の上面は素子間分離領域10の表面に一致し、第1の絶縁体101の底面はIGFET4の主電極8の接合深さと一致するか、この接合深さから素子間分離用トレンチ10Aの底面の深さ未満までの範囲内に設定されている。
素子間分離領域10の中央部分10B及び底面部分10Dは第2の絶縁体102により形成されており、側面部分10Cの第1の絶縁体101の誘電率は第2の絶縁体102の誘電率に比べて低くなっている。第1の絶縁体101は第1の実施の形態において酸化シリコンにより形成されている。第2の絶縁体102は、前述のIGFET4のゲート絶縁膜6において説明した元素を含む酸化物、窒化物又は珪素化合物により形成されている。
[IGFETの閾値電圧ミュレーション結果]
第1の実施の形態に係る半導体装置1において、IGFET4のチャネル幅の変化に対する閾値電圧の変動の依存性を示すシミュレーション結果を図4に示す。シミュレーションは、ゲート電極7のゲート長が100nm、ゲート絶縁膜6の酸化膜換算膜厚が1nmに設定されたnチャネル導電型IGFET4の主電極8(ドレイン領域D)に1Vのドレイン電圧VDを印加した条件下において実施された。横軸はチャネル幅(nm)であり、チャネル幅は20nm〜500nmまでの間において変化させてある。縦軸は閾値電圧の変動(mV)である。閾値電圧の変動は、チャネル幅が500nmに設定されたIGFET4の閾値電圧を、該当するチャネル幅に設定されたIGFET4の閾値電圧から差し引いた値である。ゲート絶縁膜6の誘電率kが3.9(試料(a))と誘電率kが39.0(試料(b)及び試料(c))との2通りについて、閾値電圧の変動の依存性を算出した。
第1の実施の形態に係る半導体装置1において、IGFET4のチャネル幅の変化に対する閾値電圧の変動の依存性を示すシミュレーション結果を図4に示す。シミュレーションは、ゲート電極7のゲート長が100nm、ゲート絶縁膜6の酸化膜換算膜厚が1nmに設定されたnチャネル導電型IGFET4の主電極8(ドレイン領域D)に1Vのドレイン電圧VDを印加した条件下において実施された。横軸はチャネル幅(nm)であり、チャネル幅は20nm〜500nmまでの間において変化させてある。縦軸は閾値電圧の変動(mV)である。閾値電圧の変動は、チャネル幅が500nmに設定されたIGFET4の閾値電圧を、該当するチャネル幅に設定されたIGFET4の閾値電圧から差し引いた値である。ゲート絶縁膜6の誘電率kが3.9(試料(a))と誘電率kが39.0(試料(b)及び試料(c))との2通りについて、閾値電圧の変動の依存性を算出した。
更に、試料(a)においては、ゲート絶縁膜6の誘電率kが3.9に設定されるとともに、素子間分離領域10に充填される充填材の誘電率kが3.9に設定されている。試料(b)においては、ゲート絶縁膜6の誘電率kが39に設定されるとともに、素子間分離領域10に充填される充填材の誘電率kが3.9に設定されている。試料(c)においては、ゲート絶縁膜6の誘電率kが39に設定されるとともに、素子間分離領域10の側面部分10Cの第1の絶縁体101の厚さを1nm、誘電率kを3.9に設定し、それ以外の中央部分10B及び底面部分10Dの第2の絶縁体102の誘電率kを39に設定している。
同図4から明らかなように、試料(a)〜試料(c)のIGFET4はいずれもチャネル幅の縮小に伴い閾値電圧が減少する傾向を示すものの、試料(c)のIGFET4は、特にチャネル幅寸法が50nm〜20nmの範囲において、チャネル幅の縮小に伴う閾値電圧の減少率が小さい特性を示す。すなわち、第1の実施の形態に係る半導体装置1は、狭チャネル幅を有するIGFET4において、安定な閾値電圧を確保することができる。
図5は、試料(a)〜試料(c)のIGFET4において、チャネル幅の変化に対するドレイン電流の変動の依存性を示すシミュレーション結果を示す。横軸はチャネル幅(nm)であり、図4に示す横軸と同様にチャネル幅は20nm〜500nmまでの間において変化させてある。縦軸はドレイン電流(mA/μm)である。ここでは、ゲート電極7に印加されるゲート電圧VG、主電極(ドレイン領域D)8に印加されるドレイン電圧VDをともに1Vとした場合の電流値を示してあり、IGFET4のチャネル幅方向の単位長さ当たりの電流値に規格化して示している。
同図5に示すように、試料(c)のIGFET4は最も大きなドレイン電流を得ることができる。すなわち、第1の実施の形態に係る半導体装置1は、狭チャネル幅を有するIGFET4において、安定な閾値電圧を確保することができるとともに、電流駆動能力を増強することができる。
[半導体装置の第1の製造方法]
次に、前述の第1の実施の形態に係る半導体装置1の第1の製造方法を図1、図3、及び図6乃至図10を用いて説明する。まず最初に基板2を準備する(図6参照。)。基板2には例えばp型単結晶シリコン基板が使用される。
次に、前述の第1の実施の形態に係る半導体装置1の第1の製造方法を図1、図3、及び図6乃至図10を用いて説明する。まず最初に基板2を準備する(図6参照。)。基板2には例えばp型単結晶シリコン基板が使用される。
次に、基板2の表面上(主面上)に犠牲膜20を形成する(図6参照。)。犠牲膜20は、半導体活性領域3の表面を保護するとともに、素子間分離領域10の第1の絶縁体101の表面形状を平坦化し、第1の絶縁体101の表面の高さと基板2(半導体活性領域3)の表面の高さとを一致させるために形成される。犠牲膜20には、例えばCVD(化学的気相成長)法により成膜された酸化シリコン膜を実用的に使用することができる。
図6に示すように、素子間分離領域10の形成領域において、犠牲膜20、基板2の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ10Aを形成する。エッチングにはRIE(反応性イオンエッチング)法等の異方性エッチングが使用される。
図7に示すように、素子間分離用トレンチ10A内部において、第2の絶縁体102を充填材として充填し、素子間分離領域10の底面部分10Dを形成する。第2の絶縁体102には酸化シリコンの誘電率kに比べて誘電率kが高い例えばHfO2が使用される。第2の絶縁体102は、犠牲膜20の表面上を含む基板2の全面に例えばCVD法により成膜され、CMP(ケミカル メカニカル ポリッシング)法により平坦化研磨した後、RIE法により素子間分離用トレンチ10Aの内部において上部の一部を取り除くことによって形成されている。ここで、素子間分離用トレンチ10Aの内部において第2の絶縁体102を取り除く寸法は、素子間分離用トレンチ10Aの側壁に沿って形成する第1の絶縁体101(側面部分10C)の厚さに相当する。
図8に示すように、犠牲膜20の表面上、素子間分離用トレンチ10Aの側壁上、素子間分離用トレンチ10Aの内部に充填された底面部分10Dの表面上を含む基板2の全面に第1の絶縁体101を形成する。第1の絶縁体101にはCVD法により成膜された酸化シリコン膜が使用される。引き続き、RIE法等の異方性エッチングを用い、第1の絶縁体101の全面をエッチングする。エッチングは第1の絶縁体101の成膜膜厚分に相当する分行われ、素子間分離用トレンチ10Aの側壁にのみ第1の絶縁体101を残存させることができる(図9参照。)。この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成することができる。
次に、犠牲膜20の表面上、素子間分離領域10の内部の底面部分10Dの表面上及び素子間分離領域10の内部の側面部分10Cの表面上を含む基板2の全面に第2の絶縁体102を形成する。第2の絶縁体102は、底面部分10Dを形成した第2の絶縁体102と同様の例えばHfO2を使用し、CVD法により成膜される。図9に示すように、基板2の全面をCMP法により平坦化研磨し、余分な第2の絶縁体102を除去するとともに、犠牲膜20を除去することにより、第2の絶縁体102により素子間分離領域10の中央部分10Bを形成することができる。この中央部分10Bを形成した結果、素子間分離用トレンチ10A、底面部分10D(第2の絶縁体102)、側面部分10C(第1の絶縁体101)及び中央部分10B(第2の絶縁体102)により構築される素子間分離領域10を完成させることができる。
次に、基板2の表面部において、素子間分離領域10により周囲を囲まれた領域内に半導体活性領域(p型ウエル領域)3を形成する(図10参照。)。例えば、100keVの加速エネルギ、2.0×1012 atoms/cm2 の不純物密度の条件下において、B(硼素)イオンをイオン注入法により基板2の主面部に注入し、1050℃の温度において30秒間の熱処理を行うことにより、半導体活性領域3を形成することができる。
図10に示すように、半導体活性領域3の表面部分において、IGFET4の閾値電圧を調節するために、チャネル形成領域5を形成する。例えば、30keVの加速エネルギ、1.0×1012 atoms/cm2 の不純物密度の条件下において、Bイオンをイオン注入法により半導体活性領域3の主面部に注入し、この後の熱処理によりBイオンを活性化することにより、チャネル形成領域5を形成することができる。
次に、半導体活性領域3の表面上及び素子間分離領域10の表面上を含む基板2の全面に、ゲート絶縁膜6、ゲート電極7のそれぞれを順次積層して形成する(図1及び図3参照。)。ゲート絶縁膜6には、例えばCVD法により成膜した、酸化シリコンの誘電率kに比べて高い誘電率kを有するHfO2膜を実用的に使用することができる。ゲート電極7には、例えばCVD法により成膜した高融点金属膜、具体的にはW(タングステン)膜を実用的に使用することができる。引き続き、図示しないフォトリソグラフィ技術により形成したマスクを使用し、RIE法によりゲート電極7、ゲート絶縁膜6のそれぞれにパターンニングを行う。
前述の図1(A)、図1(B)及び図3に示すように、ゲート電極7のゲート幅方向の両側において、半導体活性領域3の主面部にソース領域S及びドレイン領域Dとして使用される一対の主電極8を形成する。例えば、1keVの加速エネルギ、1.0×1015 atoms/cm2 の不純物密度の条件下において、As(砒素)イオンをイオン注入法により半導体活性領域3の主面部に注入し、この後の熱処理によりAsイオンを活性化することにより、主電極8を形成することができる。この主電極8を形成することにより、IGFET4を完成させることができる。このような条件下において、主電極8の接合深さは20nmになる。
そして、図示しないが、IGFET4の主電極8に電気的に接続される配線や層間絶縁膜を形成することにより、第1の実施の形態に係る半導体装置1を完成させることができる。
[第1の実施の形態の効果]
このように構成される第1の実施の形態に係る半導体装置1においては、側面部分10Cを誘電率kが低い第1の絶縁体101により形成され、中央部分10B及び底面部分10Dを誘電率kが高い第2の絶縁体102により形成された素子間分離領域10を備えたので、素子間分離領域10の表面電位がIGFET4のゲート電極7の電位に近づくことを抑制し、チャネル幅の変動に対する閾値電圧の変動を抑制することができるとともに、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域5との間の容量結合を抑制し、短チャネル効果の影響を減少することができる。従って、IGFET4の微細化を実現することができ、かつIGFET4の動作速度の高速化を実現することができる半導体装置1を提供することができる。
このように構成される第1の実施の形態に係る半導体装置1においては、側面部分10Cを誘電率kが低い第1の絶縁体101により形成され、中央部分10B及び底面部分10Dを誘電率kが高い第2の絶縁体102により形成された素子間分離領域10を備えたので、素子間分離領域10の表面電位がIGFET4のゲート電極7の電位に近づくことを抑制し、チャネル幅の変動に対する閾値電圧の変動を抑制することができるとともに、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域5との間の容量結合を抑制し、短チャネル効果の影響を減少することができる。従って、IGFET4の微細化を実現することができ、かつIGFET4の動作速度の高速化を実現することができる半導体装置1を提供することができる。
[第1の変形例]
前述の第1の実施の形態に係る半導体装置1は、単一構造を有するnチャネル導電型IGFET4、又はpチャネル導電型IGFET4を搭載した例を説明したが、本発明は、nチャネル導電型IGFET4、pチャネル導電型IGFET4の双方を同一基板2に搭載する相補型IGFETを備えた半導体装置1に適用してもよい。
前述の第1の実施の形態に係る半導体装置1は、単一構造を有するnチャネル導電型IGFET4、又はpチャネル導電型IGFET4を搭載した例を説明したが、本発明は、nチャネル導電型IGFET4、pチャネル導電型IGFET4の双方を同一基板2に搭載する相補型IGFETを備えた半導体装置1に適用してもよい。
[第2の変形例]
前述の第1の実施の形態に係る半導体装置1は、IGFET4を絶縁分離する素子間分離領域10とした例を説明したが、本発明は、バイポーラトランジスタ、単一電子トランジスタ等の能動素子、又は抵抗体、ダイオード、インダクタ、キャパシタ等の受動素子との絶縁分離に素子間分離領域10を使用してもよい。更に、本発明は、強誘電体を用いた素子や磁性体を用いた素子との絶縁分離に素子間分離領域10を使用してもよい。
前述の第1の実施の形態に係る半導体装置1は、IGFET4を絶縁分離する素子間分離領域10とした例を説明したが、本発明は、バイポーラトランジスタ、単一電子トランジスタ等の能動素子、又は抵抗体、ダイオード、インダクタ、キャパシタ等の受動素子との絶縁分離に素子間分離領域10を使用してもよい。更に、本発明は、強誘電体を用いた素子や磁性体を用いた素子との絶縁分離に素子間分離領域10を使用してもよい。
また、本発明は、MEMS(マイクロ エレクトロ メカニカル システム)、OEIC(オプト エレクトリカル インテグレーテッド サーキット)等に搭載されるIGFET4等の素子の絶縁分離に素子間分離領域10を使用してもよい。更に、本発明は、FIN型素子、ゲート素子、トライゲート素子、ゲートオールアラウンド素子、柱状構造を有する素子の絶縁分離に素子間分離領域10を使用してもよい。
[第3の変形例]
前述の第1の実施の形態に係る半導体装置1は、基板2の表面上にIGFET4を形成したいわゆるバルク素子を絶縁分離する素子間分離領域10について説明したが、本発明は、基板2にSOI(silicon on insulator)基板又はSOS(silicon on sapphire)基板にIGFET4等のSOI素子を搭載し、これらのSOI素子の絶縁分離に素子間分離領域10を使用してもよい。更に、本発明は、チャネル形成領域5の両側に一対のゲート電極を配設するダブルゲートSOI素子の絶縁分離に素子間分離領域10を使用してもよい。
前述の第1の実施の形態に係る半導体装置1は、基板2の表面上にIGFET4を形成したいわゆるバルク素子を絶縁分離する素子間分離領域10について説明したが、本発明は、基板2にSOI(silicon on insulator)基板又はSOS(silicon on sapphire)基板にIGFET4等のSOI素子を搭載し、これらのSOI素子の絶縁分離に素子間分離領域10を使用してもよい。更に、本発明は、チャネル形成領域5の両側に一対のゲート電極を配設するダブルゲートSOI素子の絶縁分離に素子間分離領域10を使用してもよい。
また、SOI素子を採用する場合、IGFET4は、チャネル形成領域5を完全空乏化、部分空乏化のいずれかになるように不純物密度を調節してもよい。完全空乏化になるように不純物密度を調節した場合、IGFET4において、チャネル形成領域5中のキャリア移動度を高め、電流駆動能力を向上するこができ、更に寄生パイポーラ効果を抑制することができる。逆に、部分空乏化になるように不純物密度を調節した場合、IGFET4において、閾値電圧の制御を容易に行うことができる。
[第4の変形例]
前述の第1の実施の形態に係る半導体装置1において、p型半導体領域を形成する不純物にBを使用し、n型半導体領域を形成する不純物にAsを使用した例を説明したが、本発明は、p型半導体領域を形成する不純物にB以外のGa(ガリウム)、In(インジウム)等のIII族元素を使用し、n型半導体領域を形成する不純物にAs以外のP(燐)、Sb(アンチモン)等のV族元素を使用してもよい。不純物の注入は例えばBF2 等の化合物の形により行うことができる。
前述の第1の実施の形態に係る半導体装置1において、p型半導体領域を形成する不純物にBを使用し、n型半導体領域を形成する不純物にAsを使用した例を説明したが、本発明は、p型半導体領域を形成する不純物にB以外のGa(ガリウム)、In(インジウム)等のIII族元素を使用し、n型半導体領域を形成する不純物にAs以外のP(燐)、Sb(アンチモン)等のV族元素を使用してもよい。不純物の注入は例えばBF2 等の化合物の形により行うことができる。
更に、不純物は、イオン注入法による注入でなく、固相拡散、気相拡散等の拡散法により導入してもよい。また、本発明においては、半導体領域に不純物を導入する方法ではなく、不純物を含む半導体領域を堆積若しくは成長させることができる。
[第5の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8はシングル拡散構造により構成されているが、本発明は、主電極8をダブル拡散構造、エクステンション構造、ハロー構造等を有するIGFET4を構成してもよい。更に、本発明は、IGFET4の主電極8をシリサイド構造としてもよく、又ソース領域S、ドレイン領域Dのそれぞれの表面上に選択成長させた金属層を有する構造としてもよい。この種の構造を有するIGFET4においては、主電極8の抵抗値を減少することができるので、動作速度の高速化をより一層向上することができる。
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8はシングル拡散構造により構成されているが、本発明は、主電極8をダブル拡散構造、エクステンション構造、ハロー構造等を有するIGFET4を構成してもよい。更に、本発明は、IGFET4の主電極8をシリサイド構造としてもよく、又ソース領域S、ドレイン領域Dのそれぞれの表面上に選択成長させた金属層を有する構造としてもよい。この種の構造を有するIGFET4においては、主電極8の抵抗値を減少することができるので、動作速度の高速化をより一層向上することができる。
また、前述の第1の実施の形態に係る半導体装置1の製造方法において、IGFET4のゲート電極7を形成した後に主電極8が形成されているが、本発明は、主電極8を形成した後にゲート絶縁膜6、ゲート電極7のそれぞれを形成してもよい。但し、ゲート電極7に対して主電極8を自己整合により形成し、IGFET4の微細化を促進する場合等においては、ゲート電極7を形成した後に主電極8を形成するプロセスの採用が好ましい。逆に、耐熱性に優れていない(例えば融点が低い)ゲート絶縁膜材料やゲート電極材料を使用する場合においては、不純物を導入し不純物を活性化して主電極8を形成した後にゲート絶縁膜6やゲート電極7を形成するプロセスを採用する。
[第6の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート電極7に高融点金属膜を使用したが、本発明は、不純物を含有する半導体薄膜によりゲート電極7を形成してもよい。不純物の導入方法は、前述のように、イオン注入法、固体拡散法、気相拡散法のいずれの方法でもよい。半導体薄膜に高密度において不純物を導入すれば、ゲート電極7の抵抗値を減少することができ、IGFET4のスイッチング動作速度を高速化することができる。
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート電極7に高融点金属膜を使用したが、本発明は、不純物を含有する半導体薄膜によりゲート電極7を形成してもよい。不純物の導入方法は、前述のように、イオン注入法、固体拡散法、気相拡散法のいずれの方法でもよい。半導体薄膜に高密度において不純物を導入すれば、ゲート電極7の抵抗値を減少することができ、IGFET4のスイッチング動作速度を高速化することができる。
また、相補型IGFETにおいては、nチャネル導電型IGFET4のゲート電極7にn型不純物を導入する工程を主電極8のn型不純物を導入する工程と兼用し、pチャネル導電型IGFET4のゲート電極7にp型不純物を導入する工程を主電極8のp型不純物を導入する工程と兼用することにより、半導体装置1の製造プロセスの工程数を削減することができる。
更に、ゲート電極7の例えば下層の一部を多結晶シリコン膜等の半導体薄膜とした場合には、チャネル形成領域5の表面との間において仕事関数の制御を容易に行うことができるので、IGFET4の閾値電圧の調整を容易に行うことができる。ここで、半導体薄膜とは、前述の多結晶シリコン膜の他に、単結晶シリコン膜、非晶質シリコン膜等が含まれる。また、ゲート電極7としては、半導体薄膜に限らず、W、Mo(モリブデン)、Ta(タンタル)等の高融点金属膜、高融点金属膜以外のAl(アルミニウム)等の金属、高融点金属やそれ以外の金属を含む化合物膜の単層膜、若しくは半導体薄膜上に高融点金属膜、金属、化合物膜のいずれかを積層した複合膜を使用することができる。ゲート電極7を半導体薄膜以外の高融点金属膜等により形成することより、ゲート電極7の抵抗値を減少することができるので、IGFET4のスイッチング動作速度を高速化することができる。また、高融点金属膜等により形成されるゲート電極7は酸化反応が進みにくいので、ゲート電極7とゲート絶縁膜6との界面の制御を容易に行うことができる。
[第7の変形例]
前述の第1の実施の形態に係る半導体装置1においては、IGFET4のゲート電極7の表面上が露出されているが、実用的にはゲート電極7の表面上には保護膜が形成されている。この保護膜には、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等の絶縁膜が使用される。特に、半導体装置1の製造プロセスにおいては、ゲート電極7を保護し、又汚染物質の混入や放出を防止するために、保護膜の形成は必要である。
前述の第1の実施の形態に係る半導体装置1においては、IGFET4のゲート電極7の表面上が露出されているが、実用的にはゲート電極7の表面上には保護膜が形成されている。この保護膜には、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等の絶縁膜が使用される。特に、半導体装置1の製造プロセスにおいては、ゲート電極7を保護し、又汚染物質の混入や放出を防止するために、保護膜の形成は必要である。
[第8の変形例]
前述の第1の実施の形態に係る半導体装置1の製造プロセスにおいては、IGFET4のゲート電極7は、その電極材料を形成した後に、異方性エッチングによりパターンニングすることにより形成しているが、本発明は、例えばダマシンプロセスのような埋め込み方法等を用いてゲート電極7を形成してもよい。すなわち、本発明は、下地膜に予め溝を形成し、この溝に埋め込むようにゲート電極7を形成してもよい。ダミーゲートを用いたダマシンプロセスにおいては、主電極8に対してゲート電極7を自己整合により形成することができるので、IGFET4の微細化を実現することができる。
前述の第1の実施の形態に係る半導体装置1の製造プロセスにおいては、IGFET4のゲート電極7は、その電極材料を形成した後に、異方性エッチングによりパターンニングすることにより形成しているが、本発明は、例えばダマシンプロセスのような埋め込み方法等を用いてゲート電極7を形成してもよい。すなわち、本発明は、下地膜に予め溝を形成し、この溝に埋め込むようにゲート電極7を形成してもよい。ダミーゲートを用いたダマシンプロセスにおいては、主電極8に対してゲート電極7を自己整合により形成することができるので、IGFET4の微細化を実現することができる。
[第9の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート電極7のゲートの長さ方向の寸法は特に限定していない。つまり、ゲート長方向において、ゲート電極7は、その下部(半導体活性領域3側の一部)、その上部(配線側の残りの一部)のそれぞれの寸法を等しくする必要はなく、下部の寸法に比べて上部の寸法を大きく設定してもよい。この場合、ゲート長方向に沿って切ったゲート電極7の断面形状は、アルファベットの「T」文字形状になり、オーバーハング形状になる。ゲート電極7の下部のゲート長寸法が最小加工寸法に設定される場合には、上部のオーバーハング形状によりゲート電極7の断面積を増加することができるので、ゲート電極7の抵抗値を減少することができる。
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート電極7のゲートの長さ方向の寸法は特に限定していない。つまり、ゲート長方向において、ゲート電極7は、その下部(半導体活性領域3側の一部)、その上部(配線側の残りの一部)のそれぞれの寸法を等しくする必要はなく、下部の寸法に比べて上部の寸法を大きく設定してもよい。この場合、ゲート長方向に沿って切ったゲート電極7の断面形状は、アルファベットの「T」文字形状になり、オーバーハング形状になる。ゲート電極7の下部のゲート長寸法が最小加工寸法に設定される場合には、上部のオーバーハング形状によりゲート電極7の断面積を増加することができるので、ゲート電極7の抵抗値を減少することができる。
また、ゲート電極7の上面は半導体活性領域3の表面に平行であるが、本発明は、ゲート電極7の上面を半導体活性領域3に対して傾斜させたり、ゲート電極7の上面を曲面にしたりしてもよい。
[第10の変形例]
本発明は、IGFET4のゲート電極7の側壁にサイドウォールスペーサを形成してもよい。サイドウォールスペーサは、IGFET4のエクステンション構造を構築する場合、サリサイド化構造を構築し主電極8とゲート電極7との間の短絡を防止する場合に有効である。
本発明は、IGFET4のゲート電極7の側壁にサイドウォールスペーサを形成してもよい。サイドウォールスペーサは、IGFET4のエクステンション構造を構築する場合、サリサイド化構造を構築し主電極8とゲート電極7との間の短絡を防止する場合に有効である。
[第11の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート絶縁膜6にはHfO2 が使用されているが、本発明は、これに限定されるものではない。本発明においては、ゲート絶縁膜6として、酸化シリコン、窒化シリコン、酸化窒化シリコン等の単層膜若しくはそれらを組み合わせて積層した複合膜を使用することができる。更に、ゲート絶縁膜6は強誘電体により形成してもよい。
前述の第1の実施の形態に係る半導体装置1において、IGFET4のゲート絶縁膜6にはHfO2 が使用されているが、本発明は、これに限定されるものではない。本発明においては、ゲート絶縁膜6として、酸化シリコン、窒化シリコン、酸化窒化シリコン等の単層膜若しくはそれらを組み合わせて積層した複合膜を使用することができる。更に、ゲート絶縁膜6は強誘電体により形成してもよい。
また、ゲート絶縁膜6は、O、N(窒素)等の組成元素の濃度が膜中の厚さ方向に均一に設定されていても、不均一に設定されていてもよい。特に、ゲート絶縁膜6において、チャネル形成領域5側を酸化シリコンにより形成した場合には、チャネル形成領域5中のキャリアの移動度を向上することができるので、IGFET4の電流駆動能力を増強することができる。更に、酸化シリコンはキャリアのトラップ準位が少ないので、IGFET4の経時的な閾値電圧の変動を抑制することができる。
一方、ゲート絶縁膜6において、チャネル形成領域5側を窒化シリコンにより形成した場合には、ゲート電極7中に導入された不純物のチャネル形成領域5側への漏れを抑制することができる。
なお、ゲート絶縁膜6、素子間分離領域10の第1の絶縁体101、第2の絶縁体102はCVD法により成膜される場合に限れるものではなく、蒸着法、スパッタリング法、エピタキシャル成長法等により成膜することができる。
[第12の変形例]
前述の第1の実施の形態に係る半導体装置1において、素子間分離領域10の側面部分10Cには誘電率kが低い酸化シリコンからなる第1の絶縁体101が使用されているが、本発明は、誘電率kが低い第1の絶縁体101として酸化シリコンに限定されるものではない。例えば、第1の絶縁体101には、F(弗素)を含有する酸化シリコン、C(炭素)を含有する酸化シリコン等の、酸化シリコンの誘電率kに比べて更に低い誘電率kを有する絶縁材料を使用することができる。このような低い誘電率kを有する絶縁材料を第1の絶縁体101として素子間分離領域10を構築することにより、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域4との間に生成される容量結合を更に有効的に抑制することができる。従って、IGFET4の短チャネル効果の影響をより一層減少することができる。なお、第1の絶縁体101は必ずしも堆積法により成膜される場合に限られるものではなく、酸化法により成膜することができる。
前述の第1の実施の形態に係る半導体装置1において、素子間分離領域10の側面部分10Cには誘電率kが低い酸化シリコンからなる第1の絶縁体101が使用されているが、本発明は、誘電率kが低い第1の絶縁体101として酸化シリコンに限定されるものではない。例えば、第1の絶縁体101には、F(弗素)を含有する酸化シリコン、C(炭素)を含有する酸化シリコン等の、酸化シリコンの誘電率kに比べて更に低い誘電率kを有する絶縁材料を使用することができる。このような低い誘電率kを有する絶縁材料を第1の絶縁体101として素子間分離領域10を構築することにより、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域4との間に生成される容量結合を更に有効的に抑制することができる。従って、IGFET4の短チャネル効果の影響をより一層減少することができる。なお、第1の絶縁体101は必ずしも堆積法により成膜される場合に限られるものではなく、酸化法により成膜することができる。
[第13の変形例]
本発明は、前述の第1の実施の形態に係る半導体装置1の製造プロセスにおいて、素子間分離領域10の素子間分離用トレンチ10Aを形成した後、この素子間分離用トレンチ10Aの断面形状を変化してもよい。図1(A)に示す素子間分離領域10の素子間分離用トレンチ10Aの断面形状は、基板2の表面から深さ方向に向かう、開口寸法に比べて深さ寸法が長い長方形形状において形成されている。このような断面形状を有する素子間分離用トレンチ10Aを形成した後に、素子間分離用トレンチ10Aの側壁及び底面に熱酸化膜を形成すれば、側壁と底面との角部に曲面(丸み)を生成することができる。すなわち、素子間分離用トレンチ10Aの角部において、電界集中の発生を防止することができる。
本発明は、前述の第1の実施の形態に係る半導体装置1の製造プロセスにおいて、素子間分離領域10の素子間分離用トレンチ10Aを形成した後、この素子間分離用トレンチ10Aの断面形状を変化してもよい。図1(A)に示す素子間分離領域10の素子間分離用トレンチ10Aの断面形状は、基板2の表面から深さ方向に向かう、開口寸法に比べて深さ寸法が長い長方形形状において形成されている。このような断面形状を有する素子間分離用トレンチ10Aを形成した後に、素子間分離用トレンチ10Aの側壁及び底面に熱酸化膜を形成すれば、側壁と底面との角部に曲面(丸み)を生成することができる。すなわち、素子間分離用トレンチ10Aの角部において、電界集中の発生を防止することができる。
同様に、本発明は、IGFET4のゲート電極7の断面形状を変えてもよい。具体的には、ゲート電極7を形成した後に、熱酸化処理、薬液処理、反応性気体中に曝す処理等の後処理を行い、ゲート電極7の断面形状特に下側角部の形状に曲面を生成する。この結果、ゲート電極7の角部において、電界集中の発生を防止することができる。
[第14の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8に電気的に接続されその上層に配設される層間絶縁膜については特に説明していないが、層間絶縁膜は低い誘電率kを有する絶縁材料により形成することが好ましい。つまり、層間絶縁膜の誘電率kが低い場合には、IGFET4に付加される寄生容量を減少することができるので、IGFET4のスイッチング動作速度の高速化を実現することができる。
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8に電気的に接続されその上層に配設される層間絶縁膜については特に説明していないが、層間絶縁膜は低い誘電率kを有する絶縁材料により形成することが好ましい。つまり、層間絶縁膜の誘電率kが低い場合には、IGFET4に付加される寄生容量を減少することができるので、IGFET4のスイッチング動作速度の高速化を実現することができる。
[第15の変形例]
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8にはアルミニウム合金配線が接続される例を説明したが、本発明は、この例に限定されるものではなく、例えばCu(銅)配線であってもよい。Cuは抵抗値が小さいので、半導体装置1において信号伝達速度の高速化を実現することができる。
前述の第1の実施の形態に係る半導体装置1において、IGFET4の主電極8にはアルミニウム合金配線が接続される例を説明したが、本発明は、この例に限定されるものではなく、例えばCu(銅)配線であってもよい。Cuは抵抗値が小さいので、半導体装置1において信号伝達速度の高速化を実現することができる。
(第2の実施の形態)
本発明の第2の実施の形態は、前述の第1の実施の形態に係る半導体装置1の第1の製造方法の変形例を説明するものである。
本発明の第2の実施の形態は、前述の第1の実施の形態に係る半導体装置1の第1の製造方法の変形例を説明するものである。
[半導体装置の第2の製造方法]
第2の実施の形態に係る半導体装置1の第2の製造方法を図11乃至図13を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の表面部分において素子間分離用トレンチ10Aを形成する(図11参照。)。
第2の実施の形態に係る半導体装置1の第2の製造方法を図11乃至図13を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の表面部分において素子間分離用トレンチ10Aを形成する(図11参照。)。
次に、素子間分離用トレンチ10Aの内部が埋設されるように、基板2の全面に第2の絶縁体102を成膜する。この第2の絶縁体102には酸化シリコンの誘電率kに比べて高い誘電率kを有する例えばHf2 が使用される。引き続き、CMP法を用いて平坦化研磨を行い、図11に示すように、基板2の表面上の余分な第2の絶縁体102を除去するとともに、素子間分離用トレンチ10Aの内部に第2の絶縁体102を埋設し、第2の絶縁体102により底面部分10D及び中央部分10Bを形成する。
図12に示すように、素子間分離領域10の形成領域において、第2の絶縁体102に側面部分10Cを形成するためのトレンチ10Eを形成する。トレンチ10Eは、例えばフォトリソグラフィ技術により形成されたマスクを用いてRIE等の異方性エッチングを行うことにより形成することができる。トレンチ10Eの開口寸法及び深さは素子間分離用トレンチ10Aの開口寸法及び深さに比べて小さい。
図13に示すように、トレンチ10Eの内部に低い誘電率kを有する第1の絶縁体101を埋設し、この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成する。第1の絶縁体101は、例えばCVD法により成膜した後、CMP法により基板2の表面上及び素子間分離領域10の中央部分10Bの表面上の余分な第1の絶縁体101を除去することにより、トレンチ10Eの内部に埋設することができる。側面部分10Cが形成されることにより、素子間分離領域10を完成させることができる。
引き続き、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、第2の実施の形態に係る半導体装置1を完成させることができる。
このように構成される第2の実施の形態に係る半導体装置1においては、前述の第1の実施の形態に係る半導体装置1により得られる効果と同様の効果を得ることができる。
(第3の実施の形態)
本発明の第3の実施の形態は、前述の第1の実施の形態に係る半導体装置1の第1の製造方法の変形例を説明するものである。
本発明の第3の実施の形態は、前述の第1の実施の形態に係る半導体装置1の第1の製造方法の変形例を説明するものである。
[半導体装置の第3の製造方法]
第3の実施の形態に係る半導体装置1の第3の製造方法を図14乃至図19を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の全面に犠牲膜21を形成する。犠牲膜21は、CVD法により成膜され、素子間分離領域10を構築する第2の絶縁体102に対してエッチング選択比を確保することができる、例えば窒化シリコン膜により形成する(図14参照。)。
第3の実施の形態に係る半導体装置1の第3の製造方法を図14乃至図19を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の全面に犠牲膜21を形成する。犠牲膜21は、CVD法により成膜され、素子間分離領域10を構築する第2の絶縁体102に対してエッチング選択比を確保することができる、例えば窒化シリコン膜により形成する(図14参照。)。
図14に示すように、素子間分離領域10の形成領域において、犠牲膜21をパターンニングするとともに、引き続き基板2の表面部分を除去し、素子間分離用トレンチ10Aを形成する。犠牲膜21のパターンニング及び素子間分離用トレンチ10Aの形成にはRIE等の異方性エッチングが使用される。
図15に示すように、パターンニングされた犠牲膜21をエッチングマスクとして用い、湿式処理により素子間分離用トレンチ10Aの側壁及び底面の一部をエッチングする。このエッチングにより、素子間分離用トレンチ10Aの開口寸法が、犠牲膜21端面からその内側に向かって広がり(サイドエッチングされ)、素子間分離用トレンチ10Aの開口端から犠牲膜21がオーバーハング形状に突出する。同時に、素子間分離用トレンチ10Aの側面と底面との角部に曲面が生成される。
次に、素子間分離用トレンチ10Aの内部が埋設されるように、基板2の全面に第2の絶縁体102を成膜する。この第2の絶縁体102には酸化シリコンの誘電率kに比べて高い誘電率kを有する例えばHfO2 が使用される。引き続き、CMP法を用いて平坦化研磨を行い、図16に示すように、基板2の表面上の余分な第2の絶縁体102を除去するとともに、素子間分離用トレンチ10Aの内部に第2の絶縁体102を埋設し、第2の絶縁体102により底面部分10D及び中央部分10Bを形成する。
図17に示すように、犠牲膜21を選択的に除去する。犠牲膜21の除去には湿式処理が使用される。犠牲膜21の除去により、犠牲膜21の膜厚に相当する段差が第2の絶縁体102に生成される。
図18に示すように、素子間分離領域10の形成領域において、RIE等の異方性エッチングにより第2の絶縁体102の膜厚を均等に後退させる。前述のように、第2の絶縁体102には犠牲膜21の膜厚に相当する段差が生成されているので、中央部分10Bの表面の位置が半導体活性領域3の表面の位置まで後退すると、素子間分離用トレンチ10Aの側壁と中央部分10Bとの間にトレンチ10Eを生成することができる。
図19に示すように、トレンチ10Eの内部に低い誘電率kを有する第1の絶縁体101を埋設し、この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成する。第1の絶縁体101は、例えばCVD法により成膜した後、CMP法により基板2の表面上及び素子間分離領域10の中央部分10Bの表面上の余分な第1の絶縁体101を除去することにより、トレンチ10Eの内部に埋設することができる。側面部分10Cが形成されることにより、素子間分離領域10を完成させることができる。
引き続き、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、第3の実施の形態に係る半導体装置1を完成させることができる。
このように構成される第3の実施の形態に係る半導体装置1においては、前述の第1の実施の形態に係る半導体装置1により得られる効果と同様の効果を得ることができる。
(第4の実施の形態)
本発明の第4の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。
本発明の第4の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。
[半導体装置の構造]
第4の実施の形態に係る半導体装置1は、図20に示すように、素子間分離領域10の側面部分10Cが隙間103により構成されている。つまり、隙間103には、酸化シリコンの誘電率kに比べて更に誘電率kが低い空気、不活性ガス等の気体が存在する。
第4の実施の形態に係る半導体装置1は、図20に示すように、素子間分離領域10の側面部分10Cが隙間103により構成されている。つまり、隙間103には、酸化シリコンの誘電率kに比べて更に誘電率kが低い空気、不活性ガス等の気体が存在する。
このように構成される第4の実施の形態に係る半導体装置1においては、素子間分離領域10の側面部分10Cの誘電率kを更に低くすることができるので、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域5との間の容量結合を更に弱めることができ、IGFET4の短チャネル効果の影響をより一層減少することができる。
[半導体装置の第4の製造方法]
第4の実施の形態に係る半導体装置1の第4の製造方法は、前述の第1の製造方法の図10に示すチャネル形成領域5を形成する工程の後に、第1の製造方法と同様に、ゲート絶縁膜6、ゲート電極7のそれぞれを順次形成する(図1及び図3参照。)。
第4の実施の形態に係る半導体装置1の第4の製造方法は、前述の第1の製造方法の図10に示すチャネル形成領域5を形成する工程の後に、第1の製造方法と同様に、ゲート絶縁膜6、ゲート電極7のそれぞれを順次形成する(図1及び図3参照。)。
次に、素子間分離領域10の側面部分10Cである第1の絶縁体101を選択に除去し、図20に示すように、素子間分離領域10に隙間103を形成する。第1の絶縁体101の除去には例えば湿式処理を実用的に使用することができる。隙間103を形成することにより、第4の実施の形態に係る素子間分離領域10を完成させることができる。
前述の第1の製造方法と同様に、前述の図1(B)及び図3に示すように、半導体活性領域3の主面部にソース領域S及びドレイン領域Dとして使用される一対の主電極8を形成する。主電極8を形成することにより、IGFET4を完成させることができる。
そして、層間絶縁膜、配線等のそれぞれを順次形成することにより、第4の実施の形態に係る半導体装置1を完成させることができる。
このように構成される第4の実施の形態に係る半導体装置1においては、前述の第1の実施の形態に係る半導体装置1により得られる効果と同様の効果を得ることができる。
(第5の実施の形態)
本発明の第5の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。
本発明の第5の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。
[半導体装置の構造]
図21に示すように、第5の実施の形態に係る半導体装置1の素子間分離領域10は、誘電率kが低い第1の絶縁体101からなる側面部分10Cを、半導体活性領域3の表面と一致する位置から素子間分離用トレンチ10Aの底面と一致する位置までの間の全域に配設している。すなわち、側面部分10Cは、素子間分離用トレンチ10Aの側壁の全域に配設されている。
図21に示すように、第5の実施の形態に係る半導体装置1の素子間分離領域10は、誘電率kが低い第1の絶縁体101からなる側面部分10Cを、半導体活性領域3の表面と一致する位置から素子間分離用トレンチ10Aの底面と一致する位置までの間の全域に配設している。すなわち、側面部分10Cは、素子間分離用トレンチ10Aの側壁の全域に配設されている。
このように構成される第5の実施の形態に係る半導体装置1においては、素子間分離領域10の素子間分離用トレンチ10Aの側壁の全域に渡って低い誘電率kを有する側面部分10Cを配設することができるので、素子間分離領域10を貫く電気力線による主電極8とチャネル形成領域5との間の容量結合を更に弱めることができ、IGFET4の短チャネル効果の影響をより一層減少することができる。
[半導体装置の第5の製造方法]
第5の実施の形態に係る半導体装置1の第5の製造方法を図22乃至図24を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の表面上に犠牲膜20を形成する(図22参照。)。
第5の実施の形態に係る半導体装置1の第5の製造方法を図22乃至図24を用いて説明する。まず最初に基板2を準備し、前述の第1の製造方法と同様に、基板2の表面上に犠牲膜20を形成する(図22参照。)。
図22に示すように、素子間分離領域10の形成領域において、犠牲膜20、基板2の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ10Aを形成する。
図23に示すように、犠牲膜20の表面上、素子間分離用トレンチ10Aの側壁上、素子間分離用トレンチ10Aの底面上を含む基板2の全面に第1の絶縁体101を形成する。第1の絶縁体101にはCVD法により成膜された酸化シリコン膜が使用される。引き続き、RIE法等の異方性エッチングを用い、第1の絶縁体101の全面をエッチングする。エッチングは第1の絶縁体101の成膜膜厚分に相当する分行われ、素子間分離用トレンチ10Aの側壁にのみその全域に渡って第1の絶縁体101を残存させることができる(図24参照。)。この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成することができる。
図24に示すように、素子間分離用トレンチ10Aの内部において、この素子間分離用トレンチ10Aの側壁に既に形成された第1の絶縁体101を介して、第2の絶縁体102を充填材として充填し、素子間分離領域10の底面部分10D及び中央部分10Bを形成する。第2の絶縁体102には酸化シリコンの誘電率kに比べて誘電率kが高い例えばHfO2が使用される。引き続き、CMP法により第2の絶縁体102及び犠牲膜20を平坦化研磨して余分な第2の絶縁体102及び犠牲膜20を除去する。この結果、素子間分離用トレンチ10A、底面部分10D(第2の絶縁体102)、側面部分10C(第1の絶縁体101)及び中央部分10B(第2の絶縁体102)により構築される素子間分離領域10を完成させることができる。
次に、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、IGFET4を完成させることができ、更に半導体装置1を完成させることができる。
このように構成される第5の実施の形態に係る半導体装置1においては、前述の第1の実施の形態に係る半導体装置1により得られる効果と同様の効果を得ることができる。更に、第5の製造方法においては、素子間分離用トレンチ10Aの側壁の全域に渡って側面部分10Cの第1の絶縁体101を形成し、底面部分10D及び中央部分10Bの第2の絶縁体102を1回の充填工程において形成することができるので、製造工程数を削減することができる。
(第6の実施の形態)
本発明の第6の実施の形態は、前述の第4の実施の形態に係る半導体装置1の素子間分離領域10の構造と第5の実施の形態に係る半導体装置1の素子間分離領域10の構造とを組み合わせた例を説明するものである。
本発明の第6の実施の形態は、前述の第4の実施の形態に係る半導体装置1の素子間分離領域10の構造と第5の実施の形態に係る半導体装置1の素子間分離領域10の構造とを組み合わせた例を説明するものである。
[半導体装置の構造]
第6の実施の形態に係る半導体装置1は、図25に示すように、素子間分離領域10の側面部分10Cを素子間分離用トレンチ10Aの側壁の全域に渡って配設し、更に側面部分10Cを隙間103により構成している。
第6の実施の形態に係る半導体装置1は、図25に示すように、素子間分離領域10の側面部分10Cを素子間分離用トレンチ10Aの側壁の全域に渡って配設し、更に側面部分10Cを隙間103により構成している。
このように構成される第6の実施の形態に係る半導体装置1においては、前述の第4の実施の形態に係る半導体装置1により得られる効果と第5の実施の形態に係る半導体装置1により得られる効果とを組み合わせた効果を得ることができる。
[半導体装置の第6の製造方法]
第6の実施の形態に係る半導体装置1の第6の製造方法は、前述の第5の製造方法の図24に示す工程後に、前述の第1の製造工程の図10に示すチャネル形成領域5を形成し、この後、第1の製造方法と同様に、ゲート絶縁膜6、ゲート電極7のそれぞれを順次形成する(図1及び図3参照。)。
第6の実施の形態に係る半導体装置1の第6の製造方法は、前述の第5の製造方法の図24に示す工程後に、前述の第1の製造工程の図10に示すチャネル形成領域5を形成し、この後、第1の製造方法と同様に、ゲート絶縁膜6、ゲート電極7のそれぞれを順次形成する(図1及び図3参照。)。
次に、素子間分離領域10の側面部分10Cである第1の絶縁体101を選択に除去し、図25に示すように、素子間分離領域10に隙間103を形成する。第1の絶縁体101の除去には例えば湿式処理を実用的に使用することができる。隙間103を形成することにより、第6の実施の形態に係る素子間分離領域10を完成させることができる。
前述の第1の製造方法と同様に、前述の図1(B)及び図3に示すように、半導体活性領域3の主面部にソース領域S及びドレイン領域Dとして使用される一対の主電極8を形成する。主電極8を形成することにより、IGFET4を完成させることができる。
そして、層間絶縁膜、配線等のそれぞれを順次形成することにより、第6の実施の形態に係る半導体装置1を完成させることができる。
(第7の実施の形態)
本発明の第7の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の構造を変えて製造プロセスを簡略化した例を説明するものである。
本発明の第7の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の構造を変えて製造プロセスを簡略化した例を説明するものである。
[半導体装置の構造]
第7の実施の形態に係る半導体装置1は、図26に示すように、素子間分離領域10の側面部分10Cの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第1の実施の形態に係る半導体装置1の構造と同様である。
第7の実施の形態に係る半導体装置1は、図26に示すように、素子間分離領域10の側面部分10Cの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第1の実施の形態に係る半導体装置1の構造と同様である。
[半導体装置の第7の製造方法]
第7の実施の形態に係る半導体装置1の第7の製造方法を図27乃至図32を用いて説明する。まず最初に基板2を準備し(図27参照。)し、図27に示すように、素子間分離領域10の形成領域において、基板2の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ10Aを形成する。第7の製造方法においては、前述の第1の製造方法とは異なり、犠牲膜20を形成していない。
第7の実施の形態に係る半導体装置1の第7の製造方法を図27乃至図32を用いて説明する。まず最初に基板2を準備し(図27参照。)し、図27に示すように、素子間分離領域10の形成領域において、基板2の表面の一部を順次エッチングにより除去し、素子間分離用トレンチ10Aを形成する。第7の製造方法においては、前述の第1の製造方法とは異なり、犠牲膜20を形成していない。
図28に示すように、素子間分離用トレンチ10A内部において、第2の絶縁体102を充填材として充填し、素子間分離領域10の底面部分10を形成する。第2の絶縁体102には酸化シリコンの誘電率kに比べて誘電率kが高い例えばHfO2が使用される。
図29に示すように、基板2の表面上、素子間分離用トレンチ10Aの側壁上、素子間分離用トレンチ10Aの内部に充填された底面部分10Dの表面上を含む基板2の全面に第1の絶縁体101を形成する。第1の絶縁体101にはCVD法により成膜された酸化シリコン膜が使用される。引き続き、RIE法等の異方性エッチングを用い、第1の絶縁体101の全面をエッチングする。エッチングは第1の絶縁体101の成膜膜厚分に相当する分行われ、図30に示すように、素子間分離用トレンチ10Aの側壁にのみ第1の絶縁体101を残存させることができる。基本的には、サイドウォールスペーサの形成方法と同様である。この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成することができる。
次に、基板2の表面上、素子間分離領域10の内部の底面部分10Dの表面上及び素子間分離領域10の内部の側面部分10Cの表面上を含む基板2の全面に第2の絶縁体102を形成する。第2の絶縁体102は、底面部分10Dを形成した第2の絶縁体102と同様の例えばHfO2を使用し、CVD法により成膜される。図31に示すように、基板2の全面をCMP法により平坦化研磨し、余分な第2の絶縁体102を除去することにより、第2の絶縁体102により素子間分離領域10の中央部分10Bを形成することができる。この中央部分10Bを形成した結果、素子間分離用トレンチ10A、底面部分10D(第2の絶縁体102)、側面部分10C(第1の絶縁体101)及び中央部分10B(第2の絶縁体102)により構築される素子間分離領域10を完成させることができる。
次に、基板2の表面部において、素子間分離領域10により周囲を囲まれた領域内に半導体活性領域(p型ウエル領域)3を形成する(図32参照。)。そして、図32に示すように、半導体活性領域3の表面部分において、IGFET4の閾値電圧を調節するために、チャネル形成領域5を形成する。
この後、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、前述の図26に示すIGFET4並びに半導体装置1を完成させることができる。
第7の製造方法においては、素子間分離領域10の側面部分10Cを形成する際に犠牲膜20を形成しないので、この工程に相当する分、製造工程数を削減することができる。
(第8の実施の形態)
本発明の第8の実施の形態は、前述の第5の実施の形態に係る半導体装置1の構造と第7の実施の形態に係る半導体装置1の構造とを組み合わせた例を説明するものである。
本発明の第8の実施の形態は、前述の第5の実施の形態に係る半導体装置1の構造と第7の実施の形態に係る半導体装置1の構造とを組み合わせた例を説明するものである。
[半導体装置の構造]
第8の実施の形態に係る半導体装置1は、図33に示すように、素子間分離領域10の側面部分10Cを素子間分離用トレンチ10Aの側壁の全域に渡って配設しつつ、素子間分離領域10の側面部分10Cの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第1の実施の形態に係る半導体装置1の構造と同様である。
第8の実施の形態に係る半導体装置1は、図33に示すように、素子間分離領域10の側面部分10Cを素子間分離用トレンチ10Aの側壁の全域に渡って配設しつつ、素子間分離領域10の側面部分10Cの断面形状を表面側において曲面化している。その他の構成は、基本的には前述の第1の実施の形態に係る半導体装置1の構造と同様である。
[半導体装置の第8の製造方法]
第8の実施の形態に係る半導体装置1の第8の製造方法を図34乃至図37を用いて説明する。まず最初に基板2を準備し、図34に示すように、素子間分離領域10の形成領域において、基板2の表面の一部をエッチングにより除去し、素子間分離用トレンチ10Aを形成する。
第8の実施の形態に係る半導体装置1の第8の製造方法を図34乃至図37を用いて説明する。まず最初に基板2を準備し、図34に示すように、素子間分離領域10の形成領域において、基板2の表面の一部をエッチングにより除去し、素子間分離用トレンチ10Aを形成する。
図35に示すように、基板2の表面上、素子間分離用トレンチ10Aの側壁上、素子間分離用トレンチ10Aの底面上を含む基板2の全面に第1の絶縁体101を形成する。第1の絶縁体101にはCVD法により成膜された酸化シリコン膜が使用される。引き続き、RIE法等の異方性エッチングを用い、第1の絶縁体101の全面をエッチングする。エッチングは第1の絶縁体101の成膜膜厚分に相当する分行われ、図36に示すように、素子間分離用トレンチ10Aの側壁にのみその全域に渡って第1の絶縁体101を残存させることができる。この第1の絶縁体101により素子間分離領域10の側面部分10Cを形成することができる。
図37に示すように、素子間分離用トレンチ10Aの内部において、この素子間分離用トレンチ10Aの側壁に既に形成された第1の絶縁体101を介して、第2の絶縁体102を充填材として充填し、素子間分離領域10の底面部分10D及び中央部分10Bを形成する。第2の絶縁体102には酸化シリコンの誘電率kに比べて誘電率kが高い例えばHfO2が使用される。引き続き、CMP法により第2の絶縁体102を平坦化研磨して余分な第2の絶縁体102を除去する。この結果、素子間分離用トレンチ10A、底面部分10D(第2の絶縁体102)、側面部分10C(第1の絶縁体101)及び中央部分10B(第2の絶縁体102)により構築される素子間分離領域10を完成させることができる。
次に、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、IGFET4を完成させることができ、更に半導体装置1を完成させることができる。
このように構成される第8の実施の形態に係る半導体装置1においては、前述の第5の実施の形態に係る半導体装置1により得られる効果と第7の実施の形態に係る半導体装置1により得られる効果とを組み合わせた効果を得ることができる。
(第9の実施の形態)
本発明の第9の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。特に、第9の実施の形態に係る半導体装置1においては、素子間分離領域10の素子間分離用トレンチ10Aよりも外側、つまり半導体活性領域3に側面部分10Cが配設されている。
本発明の第9の実施の形態は、前述の第1の実施の形態に係る半導体装置1の素子間分離領域10の変形例を説明するものである。特に、第9の実施の形態に係る半導体装置1においては、素子間分離領域10の素子間分離用トレンチ10Aよりも外側、つまり半導体活性領域3に側面部分10Cが配設されている。
[半導体装置の第9の製造方法]
第9の実施の形態に係る半導体装置1の第9の製造方法を図38乃至図40を用いて説明する。まず最初に基板2を準備し、素子間分離領域10の形成領域において、基板2の表面の一部をエッチングにより除去し、素子間分離用トレンチ10Aを形成する(図38参照。)。
第9の実施の形態に係る半導体装置1の第9の製造方法を図38乃至図40を用いて説明する。まず最初に基板2を準備し、素子間分離領域10の形成領域において、基板2の表面の一部をエッチングにより除去し、素子間分離用トレンチ10Aを形成する(図38参照。)。
図38に示すように、素子間分離用トレンチ10A内部に第2の絶縁体102を埋設し、この第2の絶縁体102により素子間分離領域10の底面部分10D及び中央部分10Bを形成する。
図39に示すように、熱酸化法により、基板2の表面を選択的に酸化し、酸化膜23を生成する。酸化膜23は基板2の表面上に形成されるが、同時に素子間分離用トレンチ10Aの側壁に沿った第2の絶縁体102と基板2との間の界面において酸化が進行し、素子間分離領域10の側面部分10Cとなる第1の絶縁体104を形成することができる。この第1の絶縁体104は、基板2側のSi(珪素)と酸素との結合により成長し、いわゆるバーヅピークのように形成される。つまり、素子間分離領域10の側面部分10Cが基板2(半導体活性領域3)のSiを利用して形成されている。
図40に示すように、CMP法により余分な酸化膜23を除去する。この酸化膜23の除去により、素子間分離領域10を完成させることができる。この後、前述の第1の製造方法の図10に示す工程以降の工程を行うことにより、IGFET4を完成させることができ、更に半導体装置1を完成させることができる。
このように構成される第9の実施の形態に係る半導体装置1においては、前述の第1の実施の形態に係る半導体装置1により得られる効果と同様の効果を得ることができる。更に、第9の製造方法においては、素子間分離領域10の側面部分10Cを熱酸化法により簡易に形成することができるので、製造工程数を大幅に削減することができる。
(その他の実施の形態)
本発明は、前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更することができる。
本発明は、前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更することができる。
1 半導体装置
2 基板
3 半導体活性領域(ウエル領域)
4 IGFET
5 チャネル形成領域
6 ゲート絶縁膜
7 ゲート電極
10 素子間分離領域
10A 素子間分離用トレンチ
10B 側面部分(第1の絶縁体)
10C 中央部分(第2の絶縁体)
10D 底面部分
10E トレンチ
2 基板
3 半導体活性領域(ウエル領域)
4 IGFET
5 チャネル形成領域
6 ゲート絶縁膜
7 ゲート電極
10 素子間分離領域
10A 素子間分離用トレンチ
10B 側面部分(第1の絶縁体)
10C 中央部分(第2の絶縁体)
10D 底面部分
10E トレンチ
Claims (13)
- 半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲み、前記絶縁ゲート型電界効果トランジスタのチャネル形成領域に接する側面部分の誘電率が、中央部分及び底面部分の誘電率に比べて低い素子間分離領域と、
を備えたことを特徴とする半導体装置。 - 半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲む素子間分離用トレンチと、
前記素子間分離用トレンチの側壁の一部に底面を除いて配設され、低い誘電率を有する第1の絶縁体、及び前記素子間分離用トレンチ内部に前記第1の絶縁体を介在して埋設され、高い誘電率を有する第2の絶縁体を備えた素子間分離領域と、
を備えたことを特徴とする半導体装置。 - 前記素子間分離領域の前記側面部分又は前記第1の絶縁体は、前記半導体活性領域表面から前記絶縁ゲート型電界効果トランジスタの主電極領域の底面よりも深い位置まで配設されたことを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記素子間分離領域の前記側面部分又は前記第1の絶縁体は、前記半導体活性領域の側面周囲に沿った全域に配設されたことを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- 前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第2の絶縁体の誘電率は、酸化シリコンの誘電率に比べて高いことを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
- 前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第2の絶縁体には、酸化シリコンの誘電率に比べて誘電率を高める元素が含まれることを特徴とする請求項5に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜の誘電率は、酸化シリコンの誘電率に比べて高いことを特徴とする請求項1乃至請求項6のいずれかに記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜には、酸化シリコンの誘電率に比べて誘電率を高める元素が含まれることを特徴とする請求項7に記載の半導体装置。
- 前記素子間分離領域の前記中央部分及び前記底面部分、又は前記第2の絶縁体に含まれる元素は、Hf、Zr、Ti、Sc、Y、Ta、Al、又はLa、Ce、Prのいずれかのランタノイド元素の1つ若しくは複数であることを特徴とする請求項6に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜に含まれる元素は、Hf、Zr、Ti、Sc、Y、Ta、Al、又はLa、Ce、Prのいずれかのランタノイド元素の1つ若しくは複数であることを特徴とする請求項8に記載の半導体装置。
- 前記素子間分離領域の前記側面部分は空洞であることを特徴とする請求項1に記載の半導体装置。
- 前記素子間分離領域の前記側面部分又は前記第1の絶縁体の誘電率は、前記絶縁ゲート型電界効果トランジスタのゲート絶縁膜の前記半導体活性領域表面近傍の誘電率に比べて低いことを特徴とする請求項1又は請求項2に記載の半導体装置。
- 基板表面部分に配設された半導体活性領域と、
前記半導体活性領域に配設された絶縁ゲート型電界効果トランジスタと、
前記半導体活性領域の側面周囲を取り囲み、前記半導体活性領域の誘電率から側面の誘電率を差し引いた値が、前記基板の誘電率から底面の誘電率を差し引いた値に比べて大きい素子間分離領域と、
を備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005145704A JP2006324423A (ja) | 2005-05-18 | 2005-05-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005145704A JP2006324423A (ja) | 2005-05-18 | 2005-05-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006324423A true JP2006324423A (ja) | 2006-11-30 |
Family
ID=37543881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005145704A Abandoned JP2006324423A (ja) | 2005-05-18 | 2005-05-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006324423A (ja) |
-
2005
- 2005-05-18 JP JP2005145704A patent/JP2006324423A/ja not_active Abandoned
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