DE112012000310T5

DE112012000310T5 - Silicium-Nanoröhren-Mosfet

Info

Publication number: DE112012000310T5
Application number: DE112012000310T
Authority: DE
Inventors: Jeffrey W. Sleight; Daniel G. Tekleab; Tran H. Hung; Dureseti Chidambarrao
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2011-02-28
Filing date: 2012-01-10
Publication date: 2013-09-26
Anticipated expiration: 2032-01-11
Also published as: CN103392234A; US20140061583A1; JP6075565B2; DE112012000310B4; US8866266B2; US20120217468A1; GB201313198D0; US8871576B2; WO2012118568A2; WO2012118568A3; GB2500556B; GB2500556A; CN103392234B; JP2014510402A

Abstract

Eine nanoröhrenförmige MOSFET-Einheit und ein Verfahren zur Herstellung derselben werden verwendet, um den Leitplan für die Skalierung von Einheiten zu erweitern, während gute Kurzkanaleffekte aufrechterhalten werden und ein konkurrenzfähiger Treiberstrom bereitgestellt wird. Die nanoröhrenförmige MOSFET-Einheit beinhaltet ein konzentrisches röhrenförmiges inneres (61) und äußeres Gate (50), die durch eine röhrenförmig gestaltete, epitaxial aufgewachsene Siliciumschicht voneinander getrennt sind, sowie eine Source (35) beziehungsweise einen Drain (31), die durch Abstandshalter (511, 41) getrennt sind, welche das ringförmige innere und das ringförmige äußere Gate umgeben. Das Verfahren zum Bilden der nanoröhrenförmigen MOSFET-Einheit beinhaltet: Bilden einer zylindrisch geformten Si-Schicht (30) auf einem Substrat; Bilden eines äußeren Gates, das die zylindrische Si-Schicht (30) umgibt und zwischen einem unteren Abstandshalter (41) und einem oberen Abstandshalter (51) angeordnet ist; Aufwachsen einer epitaxialen Siliciumschicht auf dem oberen Abstandshalter angrenzend an einen Teil der zylindrisch geformten Si-Schicht; Ätzen eines inneren Teils des zylindrisch geformten Si, wobei ein hohler Zylinder gebildet wird; Bilden eines inneren Abstandshalters an dem Boden des inneren Zylinders; Bilden eines inneren Gates mittels Füllen eines Teils des hohlen Zylinders; Bilden eines Seitenwandabstandshalters angrenzend an das innere Gate; und Ätzen eines tiefen Grabens für ein Zugreifen auf das äußere Gate und den Drain sowie ein Kontaktieren derselben.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf röhrenförmige Metall-Oxid-Halbleiter-Feldeffekttransistor(MOSFET, metal-Oxide-semiconductor field effect transistor)-Strukturen und spezieller auf eine Si-Nanoröhren-MOSFET-Einheit sowie Verfahren zur Herstellung derselben.
HINTERGRUND
Eine kontinuierliche Skalierung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) auf Silicium-Basis hat zu unaufhaltsamen Fortschritten in der Halbleitertechnologie beigetragen. Nähert sich die Größenordnung der Einheit Nanometer-Bereichen, steht eine weitere Skalierung von Halbleitereinheiten vor verschiedenen Herausforderungen. Einige Herausforderungen ergeben sich aus der quantenmechanischen Natur von Materialeigenschaften bei atomaren Abmessungen, wie dem Gate-Tunnelstrom. Einige weitere Herausforderungen ergeben sich aus der stochastischen Natur von Materialeigenschaften, wie Fluktuationen in der Dotierstoffkonzentration auf einer mikroskopischen Skala und einer daraus resultierenden Schwankungsbreite der Schwellenspannung und des Leckstroms an Halbleiterübergängen. Diese und weitere Herausforderungen in der Halbleitertechnologie haben das Interesse an Halbleitereinheiten mit einer unüblichen Geometrie aufgefrischt.
Eine technologische Lösung, die zur Steigerung der Leistungsfähigkeit von Komplementär-Metall-Oxid-Halbleiter(CMOS, complementary metal Oxide semiconductor)-Einheiten entwickelt und in umfangreicher Weise in hochentwickelten Halbleitereinheiten verwendet wurde, ist die Halbleiter-auf-Isolator(SOI, semicdonductor an insulator)-Technologie. Obwohl ein SOI-MOSFET durch Bereitstellen eines höheren Ein-Stroms und einer geringeren parasitären Kapazität zwischen dem Body und anderen MOSFET-Komponenten typischerweise Vorteile gegenüber einem MOSFET mit vergleichbaren Abmessungen bietet, der auf einem Volumensubstrat aufgebaut ist, tendiert der SOI-MOSFET dazu, aufgrund eines ”History-Effekts” oder eines ”Floating-Body-Effekts”, bei denen das Potential des Bodys und darauffolgend die zeitliche Steuerung des Einschalt- und des Ein-Stroms des SOI-MOSFET von der bisherigen Geschichte des SOI-MOSFET abhängig sind, eine geringere Beständigkeit im Betrieb der Einheit aufzuweisen. Des Weiteren ist außerdem die Höhe des Leckstroms von der Spannung des floatenden Bodys abhängig, was beim Entwurf von SOI-MOSFETs für geringe Leistungen eine Herausforderung darstellt.
Der Body eines SOI-MOSFET speichert Ladung, was von der Geschichte der Einheit abhängig ist, und wird folglich ein ”floatender” Body. Von daher zeigen MOSFETs Schwellenspannungen, die schwierig vorherzusehen und zu steuern sind und die hinsichtlich der Zeit variieren. Die Body-Ladungsspeichereffekte resultieren in einem dynamischen Leckstrom unterhalb der Schwellenspannung (sub-VT) und einer Fehlanpassung der Schwellenspannung (Vt) zwischen geometrisch identischen benachbarten Einheiten.
Die ”Floating-Body”-Effekte in SOI-MOSFETs sind insbesondere ein Anliegen bei Anwendungen wie statischen Speicherzellen mit wahlfreiem Zugriff (SRAM-Zellen, static random access memory cells), bei denen ein Abgleich der Schwellenspannung (Vt) äußerst wichtig ist, da Betriebsspannungen weiterhin herunterskaliert werden. Der floatende Body stellt außerdem ein Verlust-Problem für Durchlass-Gate-Einheiten dar. Eine weitere exemplarische Halbleitereinheit, bei der die Floating-Body-Effekte ein Anliegen sind, ist eine attackierte SOI-MOSFET-Struktur, wie sie in Logik-Gattern verwendet wird, bei welcher der leitfähige Zustand der SOI-MOSFET-Einheiten höher oben im Stapel stark von gespeicherter Body-Ladung beeinflusst ist, was zu einer verringerten Gate-zu-Source-Spannungsübersteuerung führt, die für diese Einheiten zur Verfügung steht. Noch weitere exemplarische Halbleitereinheiten, bei denen eine Steuerung des floatenden Bodys kritisch ist, sind Leseverstärker für SRAM-Schaltkreise und Stromsteuerungen in einem Stromspiegelschaltkreis.
Ein weiteres Problem, das mit SOI-MOSFETs verknüpft ist, bezieht sich auf eine Selbsterwärmung, die von einem hohen Stromfluss aufgrund des I²R-Gesetzes verursacht wird. Da die BOX eine geringere Wärmeleitfähigkeit aufweist, baut sich die Wärme in dem SOI weiter auf, was zu einer Ladungsträger-Streuung führt, was wiederum zu einer Treiberstromdegradation führt.
Im Hinblick auf das Vorstehende besteht ein Bedarf an Halbleitereinheiten, die in der Lage sind, den Floating-Body-Effekt, den Selbsterwärmungseffekt zu minimieren, um eine beständige Leistungsfähigkeit bereitzustellen. Des Weiteren besteht ein Bedarf an einer Halbleiterstruktur, die den Floating-Body-Effekt vorteilhaft einsetzt, um eine nutzbare Funktion durchzuführen, und an neuartigen Verfahren zur Herstellung derselben. Außerdem besteht in der Industrie ein Bedarf an einer Halbleitereinheit, die in der Lage ist, die Leistungsfähigkeit zum Beispiel mittels Erhöhen des Ein-Stroms pro Einheitsfläche der Einheit gegenüber existierenden Halbleitereinheiten zu verbessern.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die folgende detaillierte Beschreibung, die beispielhaft angegeben und nicht dazu gedacht ist, die Erfindung lediglich darauf zu beschränken, wird am besten in Verbindung mit den begleitenden Zeichnungen verstanden, wobei gleiche Bezugszeichen gleiche Elemente und Teile bezeichnen, in denen:
1 einen Querschnitt einer Seitenansicht eines ersten Herstellungsprozessschritts der nanoröhrenförmigen FET-Einheit zeigt, der ein SOI-Substrat zeigt;
2 ein Querschnitt einer Seitenansicht einer bedeckenden Hartmaskenschicht ist, die auf der Oberseite des SOI-Substrats abgeschieden wird;
3 einen Teil der oberen Schicht darstellt, die vertikal heruntergeätzt wird, wobei eine Mesa-Struktur verbleibt, welche die Gestalt einer Struktur aufweist, die durch die zweidimensionale Gestalt der Deckschicht darüber festgelegt ist;
4 eine Opfer-Siliciumoxidschicht zeigt, die mittels Abscheiden des Oxids und Zurückätzen erzeugt wurde;
5 das Bilden der Außenseite der Röhre darstellt;
6 ein äußeres Gate-Oxid-Dielektrikum zeigt, das auf der Oberfläche der Halbleiterstruktur und auf der Oberseite der bedeckenden Mesa ausgebildet wird;
7 das Abscheiden einer äußeren Gate-Elektrode auf den dielektrischen Schichten darstellt;
8 die äußere Gate-Elektrode und die dielektrische Gate-Oxidschicht zeigt, die teilweise entfernt sind, gefolgt von einer dielektrischen Schicht, die zur Bildung eines Abstandshalters abgeschieden wurde;
9 eine Opferschicht darstellt, welche die obere dielektrische Schicht umgibt, gefolgt von einer Planarisierung;
10 ein teilweises Entfernen des oberen Dielektrikums darstellt, das die Bedeckung freilegt;
11 ein Entfernen der verbliebenen Opferschicht darstellt, gefolgt von einem Aufwachsen einer einkristallinen Siliciumschicht durch ein laterales Auswachsen;
12 eine TEOS-Schicht zeigt, die eingesetzt und planarisiert wird;
13 alle die Schichten zeigt, welche die Mesa freilegen;
14 einen Graben darstellt, der durch mehrere Schichten hindurch gegraben wird, um eine hohle Röhre zu bilden;
15 eine dielektrische Gate-Schicht darstellt, die auf der vertikalen Wand des Grabens abgeschieden wird, wobei eine dielektrische Schicht auf der horizontalen Bodenfläche des Grabens gebildet wird;
16 das innere Gate darstellt, das mittels Auffüllen des Grabens mit einem leitfähigen Material gebildet wird;
17 eine dielektrische Schicht zeigt, die bei der Herstellung zur Kontaktbildung eingesetzt wird, wobei ein Seitenwandabstandshalter gebildet wird, der das innere Gate umgibt;
18 und 19 Seitenansichten der endgültigen Si-Nanoröhren-Einheit zeigen, bei der Kontakte gebildet wurden und die eine dielektrische Schicht beinhaltet, welche die Zwischenräume zwischen den Kontakten füllt, wobei 18 eine Seitenansicht entlang eines Schnitts mit der Bezeichnung A-A' und 19 entlang eines Schnitts mit der Bezeichnung B-B' zeigt (siehe 20);
20 eine Ansicht von oben nach unten zeigt, die eine Ausführungsform der endgültigen Struktur der Erfindung darstellt und die Source, den Drain, das innere Gate und das äußere Gate sowie den Zwischenraum dazwischen zeigt, der mit einem Dielektrikum gefüllt ist;
21 eine dreidimensionale perspektivische Ansicht des fertiggestellten Nanoröhren-MOSFET ist, die das innere und das äußere Gate darstellt, wobei das letztere mittels Abstandshaltern getrennt von dem Drain beziehungsweise der Source des FET gezeigt ist; und
22 eine weitere dreidimensionale perspektivische Ansicht des Nanoröhren-MOSFET zeigt, bei dem das innere Gate von einem röhrenförmigen inneren Gate-Oxid umgeben ist, das wiederum von einer röhrenförmigen Si-Schicht umgeben ist. Zwecks Klarheit ist die Source-Schicht entfernt.
KURZDARSTELLUNG
In einem Aspekt einer Ausführungsform der vorliegenden Erfindung ist ein Metall-Halbleiter-Feldeffekttransistor (MOSFET) in einer röhrenförmigen Konfiguration mit einem inneren und einem äußeren Gate bereitgestellt. In einer Ausführungsform umfasst das Verfahren das Bilden von vertikalem röhrenförmigem Silicium-auf-Silicium mit einer Schicht aus hoch dotiertem Material. Der hoch dotierte Bereich wird vorteilhafterweise als der drain-seitige Erweiterungsbereich eines röhrenförmigen Transistors verwendet. Eine Hartmaske wird abgeschieden, um den inneren Bereich der Röhre zu definieren. Unter Verwendung von Abfolgen von reaktivem Ionenätzen (RIE) und selektivem Ätzen wird der äußere Gate-Stapel gebildet, der aus einem Gate-Dielektrikum (üblicherweise SiO₂ oder Hi-K) und einem Gate-Material (Polysilicium- oder Metall-Gate) besteht. Der innere Bereich der Röhre wird unter Verwendung von RIE gebildet. Dem folgt eine Ionenimplantation, um die Source- oder die Drain-Erweiterung zu bilden. In der inneren Röhre werden ein dielektrisches und ein Gate-Material abgeschieden, um einen inneren Gate-Stapel zu bilden. Durch Verwenden von Selbstjustierung wird Si epitaxial aufgewachsen, um den Source-Bereich zu bilden. Schließlich werden unter Verwendung von Selbstjustierung und Ätzen von tiefen Gräben das innere Gate, das äußere Gate, die Source und der Drain silicidiert, und es werden Kontakte gebildet.
In einem weiteren Aspekt einer Ausführungsform können die innere Gate-Elektrode und die äußere Gate-Elektrode mit der gleichen Spannungspolarität relative zu dem Body der röhrenförmigen Halbleiterstruktur arbeiten, um auf beiden Seiten der Röhre Inversionsschichten zu induzieren und den Floating-Body-Effekt zu verringern sowie eine engere Kanalsteuerung zu ermöglichen. Alternativ können die innere Gate-Elektrode und die äußere Gate-Elektrode mit einer entgegengesetzten Polarität relativ zu der Source der röhrenförmigen Halbleiterstruktur arbeiten, um auf einer Seite der röhrenförmigen Halbleiterstruktur eine Inversionsschicht und auf der anderen Seite eine Akkumulationsschicht derart zu induzieren, dass der Floating-Body-Effekt verstärkt wird und der Nanoröhren-Transistor elektrische Ladungen als ein Speicherbauelement speichern kann.
In einem weiteren Aspekt stellt eine Ausführungsform der vorliegenden Erfindung eine nanoröhrenförmige MOSFET-Einheit bereit, die beinhaltet: ein röhrenförmiges inneres Gate, das von einer röhrenförmigen Si-Schicht umgeben ist; ein röhrenförmiges äußeres Gate, das die Si-Schicht umgibt; und eine Source beziehungsweise einen Drain, die durch Abstandshalter getrennt sind, die das röhrenförmige innere und das röhrenförmige äußere Gate umgeben.
In einem weiteren Aspekt stellt eine Ausführungsform ein Verfahren zum Bilden einer nanoröhrenförmigen MOSFET-Einheit auf einem Substrat bereit, das umfasst: Bilden einer zylindrisch geformten Si-Schicht; Bilden eines äußeren Gates, das die zylindrische Si-Schicht umgibt und zwischen einem unteren Abstandshalter und einem oberen Abstandshalter angeordnet ist; Aufwachsen einer epitaxialen Siliciumschicht auf dem oberen Abstandshalter angrenzend an einen Teil der zylindrisch geformten Si-Schicht; Ätzen eines inneren Teils des zylindrisch geformten Si, wobei ein hohler Zylinder gebildet wird; Bilden eines inneren Abstandshalters am Boden des inneren Zylinders; Bilden eines inneren Gates mittels Füllen eines Teils des hohlen Zylinders; Bilden eines Seitenwandabstandshalters angrenzend an das innere Gate; und Ätzen eines tiefen Grabens, um auf das äußere Gate und den Drain zuzugreifen und diese zu kontaktieren.
DETAILLIERTE BESCHREIBUNG
Hierin sind detaillierte Ausführungsformen der vorliegenden Erfindung offenbart; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich illustrativ für die Erfindung sind, die in verschiedenen Formen ausgeführt werden kann. Außerdem ist beabsichtigt, dass jedes der Beispiele, die in Verbindung mit den verschiedenen Ausführungsformen der Erfindung angegeben sind, illustrativ und nicht einschränkend ist. Des Weiteren sind die Figuren nicht notwendigerweise maßstabsgetreu, einige Merkmale können übertrieben dargestellt sein, um Details spezieller Komponenten zu zeigen. Daher sind spezifische strukturelle und funktionelle Details, die hierin offenbart sind, nicht als beschränkend sondern lediglich als eine repräsentative Grundlage zu interpretieren, um einen Fachmann zu lehren, die vorliegende Erfindung auf verschiedene Weise einzusetzen.
Bezugnehmend auf 1 ist eine Seitenansicht dargestellt, die in einer Ausführungsform zeigt, wie ein Halbleiter-auf-Isolator(SOI)-Teil definiert, strukturiert und geätzt wird, um das SOI-Substrat der vorliegenden MOSFET-Einheit zu bilden.
Das SOI-Substrat beinhaltet vorzugsweise ein Handhabungssubstrat 10, eine Isolatorschicht 20, eine 'vergrabene' Halbleiterschicht 31 und eine 'Body'-Halbleiterschicht 30. Das Handhabungssubstrat 10 kann unter Verwendung von Halbleitermaterial, metallischem Material oder isolierendem Material gebildet werden. Die Isolatorschicht 20 besteht vorzugsweise aus einem Material wie einem dielektrischen Oxid und/oder einem dielektrischen Nitrid. Die vergrabene Schicht 31 ist ein hoch dotiertes (d. h. leitfähiges) einkristallines Halbleitermaterial, das als eine leitfähige elektrische Schicht wirkt. Die Schichten 30 und 31 sind kristallographisch kompatible Materialien, z. B. Silicium und Siliciumgermanium, Si und SiGe oder III-V-kompatible Materialien, wie GaAs-InGaAs. Es werden verschiedene kristallographische Orientierungen ins Auge gefasst. Die Schicht 31 kann bekannten Prozessen folgend salicidiert werden.
Die SOI-Schicht, die den SOI-Teil bereitstellt, kann jegliches halbleitende Material beinhalten, das Si, verspanntes Si, SiC, SiGe, SiGeC, Si-Legierungen, Ge, Ge-Legierungen, GaAs, InAs und InP oder jegliche Kombinationen derselben umfasst, jedoch nicht darauf beschränkt ist. Die SOI-Schicht kann mittels Planarisierung, Schleifen, Nassätzen, Trockenätzen oder irgendeiner Kombination derselben auf eine gewünschte Dicke dünner gemacht werden. Ein Verfahren zum dünner Machen der SOI-Schicht besteht darin, das Halbleitermaterial, wie Silicium, mittels eines thermischen Trocken- oder Nassoxidationsprozesses zu oxidieren und dann die Oxidschicht unter Verwendung eines Fluorwasserstoffsäuregemisches nass zu ätzen. Dieser Vorgang kann wiederholt werden, um die gewünschte Dicke zu erreichen.
In einer Ausführungsform weist die SOI-Schicht eine Dicke in einem Bereich von 1,0 nm bis 20,0 nm auf. In einer weiteren Ausführungsform weist die SOI-Schicht eine Dicke in einem Bereich von 2,0 nm bis 10,0 nm auf. In einer weiteren Ausführungsform weist die SOI-Schicht eine Dicke in einem Bereich von 3,0 nm bis 5,0 nm auf. Es ist zu erwähnen, dass die vorstehende Dicke für die SOI-Schicht lediglich für illustrative Zwecke bereitgestellt wird, da weitere Dicken für die SOI-Schicht ins Auge gefasst wurden und in dem vorliegenden Verfahren und der vorliegenden Struktur eingesetzt werden können.
Die zweite Halbleiterschicht 30 kann ein halbleitendes Material sein, das Si, verspanntes Si, SiC, SiGe, SiGeC, Si-Legierungen, Ge, Ge-Legierungen, GaAs, InAs, InP ebenso wie weitere III/V- und II/VI-Verbindungshalbleiter umfasst, jedoch nicht darauf beschränkt ist.
Die Halbleiterschicht 31, die unter der SOI-Schicht liegend und oben auf der dielektrischen Schicht 20 vorhanden sein kann, kann mittels Implantieren eines hochenergetischen Dotierstoffs in das SOI-Substrat und einer anschließenden Wärmebehandlung der Struktur zur Bildung eines hoch dotierten Bereichs gebildet werden. Der Dotierstoff wird mittels Ionenimplantation oder Gasphasendotierung durch die Halbleiterschicht 30 in das Halbleitermaterial eingebracht, wobei die thermische Wärmebehandlung verwendet wird, wie vorstehend beschrieben. In einer weiteren Ausführungsform kann die Halbleiterschicht 31 auf der Oberseite der Halbleiterschicht 30 abgeschieden oder auf dieser aufgewachsen werden. In noch einer weiteren Ausführungsform kann das SOI-Substrat 10 unter Verwendung von Waferbondtechniken gebildet werden, wobei ein gebondetes Waferpaar unter Verwendung eines Klebstoffs, eines adhäsiven Polymers oder durch direktes Bonden gebildet wird.
Der SOI-Teil kann unter Verwendung von Abscheidungs-, Photolithographie- und selektiven Ätzprozessen aus der SOI-Schicht gebildet werden. Speziell wird ein Muster erzeugt, indem ein Photoresist an der zu ätzenden Oberfläche angebracht wird, das Photoresist einem Strahlungsmuster ausgesetzt wird und dann das Muster unter Verwendung eines Resistentwicklers in das Photoresist hinein entwickelt wird. Das Muster weist die Geometrie der gewünschten endgültigen Struktur des selektiven Ätzprozesses auf. Nach Beendigung der Strukturierung des Photoresists sind die Teilbereiche geschützt, die von dem Photoresist bedeckt sind, während die freigelegten Bereiche unter Verwendung eines selektiven Ätzprozesses entfernt werden, der die ungeschützten Bereiche entfernt.
Bezugnehmend auf 2 wird eine Deckschicht 40 auf der Oberseite der Schicht 30 gebildet. Das bedeckende Material kann Nitrid, Siliciumnitrid, Siliciumoxynitrid und dergleichen sein. Die Schicht 40 wird lithographisch strukturiert und chemisch in einen Teil 40 bearbeitet, der eine zweidimensionale Form eines Kreises und eine vertikale Seitenwand aufweist. Andere zweidimensionale Formen, wie eine elliptische, quadratische, rechteckige und facettenreiche, sind möglich. Es wird angenommen, dass die Schicht 40 vorzugsweise eine kreisförmige Gestalt annimmt, auch als ein kreisförmiger/röhrenförmiger Fleck bezeichnet. Die Dicke der Schicht 40 beträgt vorzugsweise etwa 50 nm. Die Schicht 40 wirkt sowohl als eine Schutzschicht als auch als die verankerte Schicht, aus der die Einheit in einem selbstjustierten Herstellungsprozess definiert und bezüglich der diese justiert wird.
Bezugnehmend auf 3 wird im Anschluss an die Bildung der Schicht 40 ein Teil der Schicht 30 vertikal herunter geätzt, wobei eine Mesa-Struktur gebildet wird, welche die Schichten 30, 32 und 40 beinhaltet, wobei die Schichten 30 und 32 aus dem gleichen Material bestehen, vorzugsweise aus einkristallinem Silicium. Die Gestalt der Struktur ist durch die zweidimensionale Form von 40 vorgegeben. Verfahren zur Durchführung von vertikalem Ätzen umfassen RIE, kombiniertes Nassätzen und Trockenätzen ebenso wie weitere anisotrope Ätzprozesse. Es können zusätzliche Prozessschritte durchgeführt werden, z. B. eine Wasserstoff-Wärmebehandlung, um die vertikale Halbleiterwand anzugleichen und ihre Rauigkeit zu verringern.
Bezugnehmend auf 4 wird eine kreisförmige Opferseitenwand 21 um die Nitridfleckenschichten 40 und die Schicht 32 herum und diese bedeckend errichtet, die bevorzugt aus einkristallinem Silicium besteht und an die Schicht 30 angrenzt. Die Schicht 21 wird unter Verwendung eines dielektrischen Materials gebildet, wie Oxid oder Nitrid. Verfahren zum Errichten einer Seitenwand von hoher Qualität sind auf dem Fachgebiet allgemein bekannt, z. B. die Verwendung einer Kombination aus einer Oxidabscheidung, einer Planarisierung und einem Zurückätzprozess, der eine Kombination von Nass- und Trocken(RIE)-Ätzen verwendet. Die Dicke der Schicht 21 liegt vorzugsweise in der Größenordnung von etwa 5 bis 10 nm.
Bezugnehmend auf 5 wird die Außenseite der Röhre nach dem Bilden der Struktur 21 durch Ätzen entlang der Seiten der Schicht 30 und durch teilweises Wegätzen der Teile der Schicht 31, die nicht durch die Schicht 21 bedeckt sind, in einem Prozess ähnlich jenem gebildet, der in 3 beschrieben ist. Die Tiefe, in welche in die Schicht 31 hinein geätzt wird, ist ein kritischer Parameter für eine Optimierung der Leistungsfähigkeit der Einheit. Es ist von entscheidender Bedeutung, Abgleichprozesse durchzuführen, wie eine Wasserstoff-Wärmebehandlung, um eine glatte und gleichmäßig vertikale Wand sicherzustellen. Es ist darauf hinzuweisen, dass die Halbleiterschicht 31 ein Bereich mit einer hohen Dotierstoffkonzentration im Vergleich zu der Halbleiterschicht 30 ist.
Bezugnehmend auf 6 wird ein äußeres Gate-Oxid-Dielektrikum 22, 24 und 41 auf der Oberfläche der Halbleiterstruktur 30 und 31 und auf der Oberseite der Schichten 21 und 40 gebildet. Das Gate-Dielektrikum grenzt an die vertikale Wand der Struktur 30 und 31 an. Eine Gate-zu-Drain-Isolationsschicht 41 wird auf der horizontalen Oberfläche der Struktur 31 gebildet. Die Schicht 22 und 41 kann aus dem gleichen dielektrischen Material bestehen. Die Dicke der Schicht 22 beträgt etwa 1 bis 10 nm, vorzugsweise zwischen 1,0 und 3 nm. Die Dicke der Schicht 41 beträgt ungefähr 1 nm bis 30 nm, vorzugsweise 3 nm bis 10 nm. Die Schichten 22 und 41 können unter Verwendung eines thermischen Oxidations- und/oder eines thermischen Nitrierprozesses gleichzeitig gebildet werden. In ähnlicher Weise wird auch die Schicht 24 vorzugsweise gleichzeitig mit den Schichten 22 und 41 gebildet. Darüber hinaus kann die Dicke von 41 unter Verwendung von einer der anisotropen Abscheidungstechniken erhöht werden, die auf dem Fachgebiet bekannt sind, wie CVD, plasmaunterstützter Abscheidung mit hoher Dichte (HPD, high-density plasmaassisted deposition), atomarer Schichtabscheidung (ALD, atomic layer deposition), chemischer Abscheidung aus einem feinen Flüssigquellennebel (LSMCD, liquid source misted chemical deposition) und dergleichen.
Bezugnehmend auf 7 wird eine äußere Gate-Elektrode 50 oben auf den Schichten 21, 22, 41 und 24 abgeschieden. Das verwendete Material umfasst ein Halbleitermaterial, eine leitfähige Legierung oder ein Metall. Das bevorzugte verwendete Material ist Polysilicium, wenngleich weitere leitfähige Materialien ins Auge gefasst werden. Die Bildung der vorstehend erwähnten Schichten beinhaltet bekannte Techniken, wie LPCVD, ALD und dergleichen. Das Material bedeckt die Struktur vollständig, so dass im nächsten Schritt ein Planarisierungsprozess ohne Risiko angewendet werden kann.
Bezugnehmend auf 8 wird die Schicht 50 teilweise entfernt, erstens durch einen Planarisierungsprozess und zweitens unter Verwendung eines Trockenätzprozesses, wie RIE. Eine zusätzliche Wärmebehandlung kann durchgeführt werden, um die Dicke der verbliebenen Schicht 50 zu steuern, die als das äußere Gate der Einheit wirkt. Dann wird ein dielektrisches Material (Schicht 51) abgeschieden, wie Nitrid, Siliciumoxynitrid oder Siliciumoxid. Die Schicht 51 ist dafür gedacht, als ein Abstandshalter zu wirken.
Nunmehr bezugnehmend auf 9 wird eine Schicht 60 aus Opfermaterial abgeschieden, welche die Deckschicht 51 umgibt, gefolgt von einer Planarisierung, wobei als das bevorzugte Material eine Polysilicium-Germanium-Legierung verwendet wird, die eine andere Ätzrate im Vergleich zu der Schicht 51 aufweist, um die Schicht 51 selektiv zu ätzen.
Bezugnehmend auf 10 wird die Schicht 51 teilweise entfernt, bevorzugt zuerst mittels eines chemisch-mechanischen Polier(CMP)-Prozesses, der die Schicht 40 freilegt. Als Nächstes wird das dielektrische Material 51 unter Verwendung z. B. von Nassätzen oder RIE geätzt, wobei die Siliciumschichten 30 und 32 teilweise freigelegt werden. Dann wird eine Ionenimplantation an den freigelegten Schichten 30 und 32 durchgeführt. Der Zweck der Implantation besteht darin, den Source-Erweiterungsbereich zu bilden und eine gute Überlappung der Erweiterung und des Gates zu bilden.
Bezugnehmend auf 11 wird die verbliebene Schicht 60 durch einen selektiven RIE-Ätzprozess entfernt. Dann wird eine einkristalline Siliciumschicht 35 durch ein laterales Auswachsen aufgewachsen, bevorzugt durch einen in situ dotierten Prozess. Die Schicht ist hoch dotiert, um einen parasitären Widerstand zu verringern. Die Dotierstoffkonzentration variiert zwischen 1e19 und 1e21 cm^–3, bevorzugt zwischen 1e20 und 5e20 cm^–3.
Bezugnehmend auf 12 wird eine dielektrische Schicht 27, bevorzugt TEOS, abgeschieden und mittels CMP planarisiert und chemisch gereinigt. Die dielektrische Schicht kann eine andere Ätzrate im Vergleich zu den Schichten 40 und 32 aufweisen, um ein selektives Ätzen zu ermöglichen. Die Schicht 40 wird freigelegt, um im nächsten Schritt entfernt zu werden.
Bezugnehmend auf 13 wird die Schicht 40 unter Verwendung eines üblichen selektiven Ätzprozesses entfernt, gefolgt von einer Entfernung der Schicht 32.
Bezugnehmend auf 14 wird ein Graben durch die Schicht 30 und teilweise durch die Schicht 31 gegraben. In diesem Stadium ist eine spezifische Halbleitertopologie in der Gestalt eines hohlen Zylinders oder einer Röhre ausgebildet. Die Außenseite der Röhre ist von dem äußeren Gate-Oxid (Schicht 22) und äußeren Gate-Materialien (Schicht 50) umgeben.
Bezugnehmend auf 15 wird eine dielektrische Gate-Schicht 25 auf der vertikalen Wand der Schicht 30 innerhalb des Grabens abgeschieden. Eine dielektrische Schicht 26 wird auf der horizontalen (unteren) Oberfläche der Schicht 31 innerhalb des Grabens gebildet. Beide Schichten 25 und 26 können aus dem gleichen dielektrischen Material bestehen. Die Dicke der Schicht 25 liegt in einem Bereich von 1 nm bis 10 nm, vorzugsweise von 1,5 nm bis 3 nm, während die Dicke der Schicht 26 in einem Bereich zwischen 1 nm und 30 nm und vorzugsweise 10 nm und 20 nm liegt. Die Schichten 25 und 26 können unter Verwendung von thermischen Oxidations- und/oder thermischen Nitrierprozessen eingesetzt werden. Darüber hinaus kann die Dicke des Oxids 25 unter Verwendung von einer der anisotropen Abscheidungstechniken erhöht werden, die auf dem Fachgebiet bekannt sind, wie CVD, plasmaunterstützter Abscheidung mit hoher Dichte (HPD), atomarer Schichtabscheidung (ALD), chemischer Abscheidung aus einem feinen Flüssigquellennebel (LSMCD) und dergleichen.
Bezugnehmend auf 16 wird das innere Gate 61 mittels Füllen des Grabens mit einem leitfähigen Material gebildet, wie Polysilicium oder weiteren Metallen. Bei Bedarf kann vor dem Auffüllen des Grabens eine Gate-Deckschicht eingesetzt werden. Die Struktur wird vorteilhafterweise mittels CMP poliert, gefolgt von einem teilweisen Zurückätzen der Oxidschicht 25, um die gewünschte Topologie zu bilden. In diesem Stadium ist der angestrebte hohle, zylindrische Halbleiter ausgebildet, und er liegt sandwichartig zwischen inneren und äußeren Gate-Stapeln vor. Diese spezifische Topologie weist eine röhrenförmige Gestalt auf. Der so gebildete MOSFET, d. h. der MOSFET mit der angegebenen Gestalt, wird als Halbleiter-Nanoröhren-MOSFET bezeichnet. In dem speziellen Fall, in dem der Halbleiter Silicium ist, wird er als ein Si-Nanoröhren-MOSFET bezeichnet.
In 17 wird in Vorbereitung auf die Kontaktbildung eine dielektrische Schicht 28 formiert. Nach einem isotropen Ätzen des Seitenwandabstandshalters, der das innere Gate 61 umgibt. Bezugnehmend auf die 18 und 19 sind Kontakte dargestellt, die gemäß einem üblichen Selbstjustierprozess gebildet wurden.
20 ist eine Sicht von oben nach unten, welche die endgültige Struktur einer Ausführungsform der Erfindung darstellt, die Kontakte, die zu der Source 35, dem Drain 31, dem inneren Gate 61 und dem äußeren Gate 50 hergestellt wurden, sowie den Zwischenraum 70 zeigt, der mit einem Dielektrikum gefüllt ist.
21 ist eine dreidimensionale perspektivische Ansicht eines Teils des fertiggestellten Nanoröhren-MOSFET, die insbesondere die Schichten zeigt, die zwischen 30 und 35 angeordnet sind, d. h. 41, 50 und 51. 21 zeigt eine perspektivische Ansicht auf der Grundlage von 18, wobei die Kontakte zwecks Klarheit weggelassen sind.
22 basiert auf 21, wobei sie eine weitere dreidimensionale perspektivische Ansicht der Nanoröhren-MOSFET-Einheit zeigt, wobei die Schicht 35 weggelassen ist, um das innere Gate-Dielektrikum und an dasselbe anschließende Schichten zu zeigen.
Wenngleich die vorliegende Erfindung insbesondere in Verbindung mit einer einfachen illustrativen Ausführungsform beschrieben wurde, versteht es sich, dass ein Fachmann diese Erfindung in vielen klar ersichtlichen Weisen erweitern und anwenden kann. Weitere Ausführungsformen der Erfindung können daran angepasst werden. Es ist offensichtlich, dass für den Fachmann im Licht der vorliegenden Beschreibung viele Alternativen, Modifikationen und Variationen ersichtlich sind. Es ist daher beabsichtigt, dass die beigefügten Ansprüche jegliche derartigen Alternativen, Modifikationen und Variationen als in den tatsächlichen Umfang und Inhalt der vorliegenden Erfindung fallend einschließen.
INDUSTRIELLE ANWENDBARKEIT
Die vorliegende Erfindung findet industrielle Anwendbarkeit im Entwurf und der Herstellung von Silicium-Metall-Oxid-Halbleiter-Feldeffekttransistor(MOSFET)-Einheiten, die in integrierten Schaltkreischips eingebaut sind, die in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendung finden und insbesondere für Mobiltelefone gut geeignet sind.

Claims

Nanoröhrenförmige MOSFET-Einheit, die aufweist: ein röhrenförmiges inneres und ein röhrenförmiges äußeres Gate (61, 50), die durch eine Si-Schicht (30) voneinander getrennt sind; und eine Source (35) beziehungsweise einen Drain (31), die durch Abstandshalter (51, 41) getrennt sind, welche das röhrenförmige innere und das röhrenförmige äußere Gate umgeben.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, die des Weiteren ein Siliciumsubstrat integral mit dem inneren und dem äußeren Gate sowie der Source und dem Drain aufweist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 2, wobei das Substrat ein SOI-Substrat ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 2, wobei das Substrat aus Volumen-Silicium hergestellt ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, wobei die Si-Schicht eine röhrenförmige Gestalt aufweist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 3, wobei das SOI-Substrat eine Schicht mit einer Dicke im Bereich von 100 nm bis 500 nm aufweist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, wobei das äußere Gate eine hohle zylindrische oder röhrenförmige Gestalt aufweist und wobei die Außenseite der Röhre von einer Oxidschicht umgeben ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 7, wobei das äußere Gate-Dielektrikum aus Oxid, Oxynitrid oder Hafniumoxid hergestellt ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, die des Weiteren ein inneres Röhren-Gate aufweist, das einen Stapel bildet, der aus dielektrischem und Gate-Material hergestellt ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, wobei die Source aus selbstjustiert epitaxial aufgewachsenem Silicium hergestellt ist.
Nanoröhrenförmige MOSFET-Einheit nach Anspruch 1, wobei die Siliciumschicht das innere und das äußere Gate trennt, die eine röhrenförmige Gestalt aufweisen.
Verfahren zum Bilden einer nanoröhrenförmigen MOSFET-Einheit, das aufweist: Bilden einer zylindrisch geformten Si-Schicht (30) auf einem Substrat; Bilden eines die zylindrische Si-Schicht (30) umgebenden äußeren Gates (50), das zwischen einem unteren Abstandshalter (41) und einem oberen Abstandshalter (51) angeordnet ist; Aufwachsen einer epitaxialen Siliciumschicht auf dem oberen Abstandshalter (51) angrenzend an einen Teil der zylindrisch geformten Si-Schicht (30); Ätzen eines inneren Teils des zylindrisch geformten Si (30), wobei ein hohler Zylinder gebildet wird; Bilden eines inneren Abstandshalters (41) an einem Boden des inneren Zylinders; Bilden eines inneren Gates (61) mittels Füllen eines Teils des hohlen Zylinders; Bilden eines Seitenwandabstandshalters angrenzend an das innere Gate (61); und Ätzen eines tiefen Grabens für ein Zugreifen auf das äußere Gate (50) und den Drain (31) und ein Kontaktieren derselben.
Verfahren nach Anspruch 11, das des Weiteren das Bilden des inneren und des äußeren Gates in einer konzentrischen röhrenförmigen Konfiguration aufweist.
Verfahren nach Anspruch 11, wobei das Bilden der zylindrisch geformten Si-Schicht einen Teil derselben aufweist, der aus einem stark dotierten Material hergestellt ist.
Verfahren nach Anspruch 13, das des Weiteren das Bilden einer Source auf einem epitaxial aufgewachsenen Erweiterungsbereich aufweist.
Verfahren nach Anspruch 11, das des Weiteren das Verwenden einer Hartmaske aufweist, um die zylindrisch geformte Si-Schicht zu definieren.
Verfahren nach Anspruch 11, das des Weiteren das Verwenden von Abfolgen von reaktivem Ionenätzen (RIE) und selektivem Ätzen aufweist, wobei ein äußerer Gate-Stapel gebildet wird.
Verfahren nach Anspruch 16, wobei das Bilden des äußeren Gate-Stapels ein Gate-Dielektrikum und ein Gate-Material verwendet.
Verfahren nach Anspruch 17, wobei das Bilden des äußeren Gate-Stapels mit dem dielektrischen Gate-Material das Verwenden von SiO₂ oder HfO₂ oder Hi-K-Material beinhaltet und das Gate-Material aus Polysilicium oder Metall hergestellt ist.
Verfahren nach Anspruch 17, das des Weiteren das Bilden des hohlen Zylinders mittels Abscheiden eines dielektrischen Gate-Materials aufweist.
Verfahren nach Anspruch 11, wobei dem Bilden des Seitenwandabstandshalters angrenzend an das innere Gate ein Silicidieren des inneren Gates folgt.
Verfahren nach Anspruch 20, das des Weiteren ein Silicidieren der Source und der epitaxial aufgewachsenen Siliciumschicht aufweist.
Verfahren nach Anspruch 11, das des Weiteren ein Füllen von Zwischenräumen, die sich zwischen dem inneren Gate, der Source und dem äußeren Abstandshalter befinden, mit einem dielektrischen Material aufweist.
Verfahren nach Anspruch 11, das des Weiteren ein Bilden von Kontakten mittels tiefer Gräben aufweist, die auf das äußere Gate zugreifen.
Verfahren nach Anspruch 11, das des Weiteren ein Zugreifen auf das Si-Substrat aufweist, das des Weiteren ein Zugreifen auf den Drain beinhaltet.
Verfahren nach Anspruch 11, das des Weiteren ein Bilden des inneren Gates aufweist, das von dem inneren Gate-Oxid umgeben ist, das von der röhrenförmigen Siliciumschicht umgeben ist.