CN109216463A - 一种半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，形成了垂直式的半导体器件，该半导体器件包括由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，该垂直结构中沟道区的截面为梯形形貌，梯形形貌的侧壁为斜面，可以用于电极的引出，便于直接从垂直结构的沟道区侧壁上引出接触，简化了实现工艺，且能与现有的器件制造工艺集成，提高了工艺的可实现性，同时，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体器件及制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着集成电路集成度不断提高，器件的尺寸也不断减小，立体器件成为研究及应用中的热点，纳米线器件是立体器件中的一种，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的驱动能力，是面向5nm及以下技术节点CMOS器件最具有潜力的解决方案。
垂直式纳米线器件是沿垂直于衬底方向形成纳米线，使得纳米线器件的沟道和源漏区是沿着垂直于衬底方向分布，进而形成环绕纳米线的栅电极，这样可以进一步提高器件的集成度，然而，由于垂直式结构的限制，使得底部栅电极的接触工艺非常复杂且不易实现，增大了垂直式纳米线器件产业化的难度。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其形成方法，简化垂直式器件中沟道区的电极引出工艺，提高工艺可实现性。
为实现上述目的，本发明有如下技术方案：
一种半导体器件，包括：
半导体衬底；
所述半导体衬底上半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；
覆盖所述垂直结构的第一介电层；
形成在所述第一介电层中且位于所述沟道区侧壁之上的栅电极；
形成在所述第一介电层上的第二介电层；
形成在所述第二介电层中且位于所述栅电极之上的栅极接触。
可选地，所述垂直结构为一体结构。
可选地，所述垂直结构为叠层结构，所述叠层结构包括依次层叠的第一外延层、第二外延层和第三外延层，所述第一源漏区和所述第二源漏区分别形成在所述第一外延层和所述第三外延层中，第二外延层为沟道区。
可选地，还包括：与所述第一源漏区电连接的第一源漏接触；形成在所述第二介电层中且位于所述第二源漏区上底面上的第二源漏接触。
可选地，所述栅电极为圆环形或圆弧形。
一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；
在覆盖所述垂直结构，以形成第一介电层；
在所述第一介电层中、所述沟道区侧壁之上形成栅电极；
在所述第一介电层上形成第二介电层；
在所述第二介电层中、所述栅电极上形成栅极接触。
可选地，在所述半导体衬底上形成半导体材料的垂直结构，包括：
通过刻蚀所述衬底，形成垂直结构，所述垂直结构中的第一深度下以及第二深度上的区域中分别形成有第一源漏区和第二源漏区，所述第一深度与第二深度之间的衬底为沟道区。
可选地，在所述半导体衬底上形成半导体材料的垂直结构，包括：
在所述半导体衬底上形成依次层叠的第一外延层、第二外延层和第三外延层，所述第一外延层和所述第三外延层中分别形成有第一源漏区和第二源漏区；
对所述第一外延层、第二外延层和第三外延层进行刻蚀，以形成垂直结构。
可选地，还包括：
形成与所述第一源漏区电连接的第一源漏接触；以及，在所述第二介电层中、所述第二源漏区上底面上形成第二源漏接触。
可选地，所述栅电极为圆环形或圆弧形。
本发明实施例提供的半导体器件及其形成方法，形成了垂直式的半导体器件，该半导体器件包括由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，该垂直结构中沟道区的截面为梯形形貌，梯形的形貌的侧壁为斜面，可以用于电极的引出，便于直接从垂直结构的沟道区侧壁上引出接触，简化了实现工艺，且能与现有的器件制造工艺集成，提高了工艺的可实现性，同时，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的半导体器件的剖面结构示意图；
图2示出了根据本发明实施例的半导体器件中的圆环形栅极的俯视图；
图3示出了根据本发明实施例一提供的一种半导体器件形成方法流程图；
图4a-4i示出了根据本发明实施例一提供的方法形成半导体器件过程中的
一系列器件剖面结构示意图；
图5a-5b示出了根据本发明实施例二形成半导体器件垂直结构的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，立体式纳米器件的沟道和源漏区是沿着垂直于衬底的方向分布，垂直式结构提高了器件的集成度，但这种结构使得源漏区以及栅电极的接触工艺非常复杂，电极接触不易制备和引出。
为此，本申请提供了一种半导体器件及其形成方法。将半导体器件设置成截面为梯形形貌、由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，便于从垂直结构的侧壁上引出电极，且由下至上逐层减小的垂直式半导体器件，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。
参见图1所示，该半导体器件包括：
半导体衬底100；
半导体衬底上的垂直结构，由下至上依次为第一源漏区101、沟道区102和第二源漏区103。
覆盖所述垂直结构的第一介电层104；
在所述第一介电层104中且位于所述沟道区102侧壁之上的栅电极105；
在所述第一介电层104上的第二介电层107；
在第二介电层中且位于栅电极105之上的栅极接触109。
在本发明实施例中，沟道区102的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度，也就是说，沟道区的侧壁为斜面，而沟道区之上的第二源漏区设置在沟道区上底面所在的区域之内，使得第二源漏区在垂直于衬底的方向上不会对沟道区的侧壁造成遮挡。这样，从垂直结构的顶部垂直往下，可以直接将栅电极形成在沟道区的侧壁之上，进而通过栅极接触将栅电极引出，通过现有的器件制造工艺即可实现，工艺简单且易于实现。此外，沟道区梯形的形貌可以增大栅电极与有源区引出电极之间的距离，有源区即第一和第二源漏区，减小寄生电容，从而减小器件的电容效应，提高器件的性能。
需要说明的是，在本申请中，沟道区的截面基本为梯形形貌，是指在制造工艺误差允许的范围内形成的沟道区的截面形貌，由于工艺误差的存在，其斜面并非完全平整，可以是截面水平宽度由上至下增大的类梯形。
其中，第一源漏区101、沟道区102和第二源漏区103的垂直结构可以为一体的结构，也就是说，第一源漏区101、沟道区102和第二源漏区103一同形成在一层材料中，例如一同通过衬底来形成。
此外，垂直结构还可以为叠层结构，叠层结构包括依次层叠的第一外延层、第二外延层和第三外延层，第一源漏区101和第二源漏区103分别形成在第一外延层和第三外延层中，第二外延层为沟道区102。
第一源漏区101和第二源漏区103分别位于沟道区的下方和上方，本申请中对第一源漏区101和第二源漏区103的形貌并不做特别的限定，其可以是圆台形、柱形或梯形体或其他多面体等。可以根据需要，来设置第一源漏区101和第二源漏区103的接触，为了便于描述，将第一源漏区101和第二源漏区103的接触分别记做第一源漏接触和第二源漏接触，在具体的应用中，可以从衬底100的背面设置第一源漏区101的第一源漏接触，也可以从衬底的正面来设置第一源漏区101的第一源漏接触，在一个示例中，例如可以从衬底正面在衬底100之上设置第一源漏接触，在另一个示例中，例如当第一源漏区101的截面也为梯形形貌时，也可以将第一源漏区接触设置于第一源漏区101的侧壁上。
此外，第二源漏区位于垂直结构的上部，根据具体的需要，可以将第二源漏区的第二源漏接触设置在第二源漏区的侧壁上或者上底面上，更优地，第二源漏接触110可以形成在所述第二介电层107中且位于所述第二源漏区103上底面上。第二源漏接触110设置在第二源漏区103上底面更有利于半导体器件的集成，优化制备工艺。
在本申请实施例中，所述栅电极105可以为圆环形或圆弧形或其他形状，当栅电极105为圆环形时，参考图2所示，则形成了全包围的环栅器件，环栅器件具有更高的驱动电流。在具体应用中，可以根据具体的需要，例如对驱动电流的需求，具体选择栅电极105的形状。
在本申请实施例中，沟道区102的截面基本为梯形形貌，沟道区102例如可以为圆台形或梯形体等。在优选的实施例中，参考图1所示，第一源漏区101和第二源漏区103的截面都可以基本为梯形形貌，便于在刻蚀工艺的形成，具体的，沟道区102梯形截面的下底长度等于或小于第一源漏区101的梯形截面的上底长度，第二源漏区103的梯形截面的下底长度等于或小于沟道区102的梯形截面的上底长度。这样，第一源漏区101、沟道区102和第二源漏区103的梯形截面的底面依次相接，如图1所示，或者第一源漏区101、沟道区102和第二源漏区103的梯形截面依次缩小，他们的斜边倾斜角度可以基本相同或不同。
本发明通过将半导体器件设置成垂直器件，其中沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度，使得第二源漏区在垂直于衬底的方向上不会对沟道区的侧壁造成遮挡，这样，从垂直结构的顶部垂直往下，可以直接将栅电极形成在沟道区的侧壁之上，进而通过栅极接触将栅电极引出，通过现有的器件制造工艺即可实现，工艺简单且易于实现。同时，沟道区梯形的形貌可以增大栅电极与有源区引出电极之间的距离，减小寄生电容，从而减小器件的电容效应，提高器件的性能。
以上对本发明的半导体器件及实施例进行了详细的描述，为了更好的理解本发明，以下将结合流程图和结构示意图对该半导体器件的制造方法及实施例进行详细的描述。
实施例一
如图3所示为实施例一提供的一种半导体器件形成方法流程图，图4a-4i为实施例一形成半导体器件过程中的一系列器件剖面结构示意图。
S101：提供半导体衬底100，参考图4a所示。
所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOn Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，所述衬底100为硅衬底，如体硅衬底或SOI衬底等。
S102：在半导体衬底上100形成第一外延层，并在第一外延层中形成第一源漏区101，参见图4b。
第一外延层可以选择SiGe、Ge或三五族化合物等。在本实施例中，可以在硅衬底上外延生长SiGe的第一外延层。
在第一外延层上形成源漏区，可以通过离子注入或原位掺杂等方式，根据应用中的需要，向第一外延层掺杂p型或n型掺杂物或杂质，而后进行退火，以激活掺杂，从而形成第一源漏区101。
S103：在半导体衬底100上形成第二外延层，以第二外延层作为沟道区102，参见图4c。
第二外延层的半导体材料可以选择硅、硅锗、锗、三五族化合物、二四族化合物等。在本实施例中，第一源漏区101选择GeSi，第二外延层可以相应的选择Si。
S104：在半导体衬底100上形成第三外延层，在第三外延层中形成第二源漏区103，参见图4d。
第三外延层和第一外延层一样可以为多种半导体材料，在本实施例中，第三外延层相应的选择和第一外延层相同的GeSi。
在第三外延层上形成源漏区，可以采用离子注入或者原位掺杂等方式，向第三外延层掺杂p型或n型掺杂物或杂质，而后进行退火，以激活掺杂，从而形成第二源漏区103。
至此在衬底100上形成了由下至上依次为第一源漏区101、沟道区102和第二源漏区103的叠层结构。
S105：形成垂直结构，参见图4e。
对上述S104获得的叠层结构进行刻蚀，可以选择合适的硬掩模，如氮化硅、氧化硅等电介质层，而后，采用合适的光刻技术形成光刻图形，再对该硬掩模进行图案化处理。在硬掩模的掩蔽下对下面的叠层结构进行刻蚀，到衬底100刻蚀停止，在刻蚀过程中，通过设置刻蚀参数，干法刻蚀中例如可以通过刻蚀气体的流量及配比的设置，湿法刻蚀例如可以通过腐蚀溶液的浓度及配比的设置，通过一次或多次刻蚀获得垂直结构，并使得垂直结构中沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度。至此形成了截面为梯形的叠层结构，由下至上依次为第一源漏区101、沟道区102和第二源漏区103。
获得垂直结构之后，进一步地，还可以通过干法刻蚀或湿法腐蚀等方式对叠层结构进行形貌和表面的优化，例如可以对沟道层进行选择性刻蚀，或者对第一源漏区和第二源漏区进行选择性刻蚀，以优化这部分结构的形貌。
在本申请实施例中，沟道区的截面是左右对称的梯形且不会被第一源漏区遮挡，可以从沟道区的侧壁上引出电极，梯形截面的侧壁，电极接触更容易制备且可以减小由电极引出带来的电容效应。
S106：在第一源漏区101、沟道区102和第二源漏区103上覆盖第一介电层104，参见图4f。
可以通过沉积电介质材料，例如氧化硅(SiO2)、氮化硅(Si3N4)和掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)等低介电常数的材料，以覆盖在第一源漏区101、沟道区102和第二源漏区103，并进行CMP平坦化处理，以形成第一介电层104。
S107：在第一介电层104中、沟道区102侧壁之上形成栅电极105，参见图4g。
利用光刻等方法在栅电极区域形成沟槽，形成的栅电极的沟槽可以为全包围或局部包围沟道区。栅电极和沟道区接触面积越大，形成的器件驱动能力更强，能有效提高器件的性能，在本实施例中，形成的沟槽全包围沟道区。
首先，形成栅介质层106，具体的，在形成栅电极105之前，需要先淀积栅介质层，在沟槽的侧壁上形成栅介质层。栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。接着，形成栅电极，向沟槽中填充电极材料，例如，电极材料可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。
S108：在第一介电层104上形成第二介电层107，参见图4h。
可以通过在第一介电层104上淀积电介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等，并进行平坦化处理以作为第二介电层107。
S109：在第二介电层107中形成栅极接触109，参见图4i。
根据第一和第二源漏接触的设置情况，可以在一次或多次工艺中，形成栅极接触，形成与所述第一源漏区电连接的第一源漏接触，以及，与所述第二源漏区电连接的第二源漏接触。在该具体的示例中，参考图4i所示，第二源漏接触110设置于第二源漏区103的上底面上，可以同时与栅极接触一同形成，第一源漏接触可以根据需要设置于衬底正面的衬底上或第一源漏区的侧壁上，还可以设置于衬底的反面。
在一个具体的实施例中，如图4i所示，可以利用光刻的方式，在第一源漏区101的侧壁上形成贯穿第一介质层104和第二介质层107的第一接触孔，刻蚀在第一源漏区的侧壁上终止。需要说明的是，第一接触孔的形成可以在淀积第二介质层后同时刻蚀第一介质层104和第二介质层107，也可以为在淀积第一介质层104之后、淀积第二介质层107之前先形成第一源漏区101侧壁上贯穿第一介质层104的接触孔，淀积第二介质层103后再对第二介质层103进行刻蚀以形成第一源漏接触孔。
利用光刻的方式，在第二介质层中形成栅极接触孔和第二源漏接触孔109。
第二源漏接触孔可以位于第二源漏区103的侧壁之上，也可以位于第二源漏区103的上底面，在本实施例中，优选的，在第二源漏区103的上底面形成第二接触孔，第二接触孔设置于上底面更有利于器件的集成且可以减小电极引出时的电容效应。
接着，在接触孔中填充金属材料，例如W、Cu、TiAl、Al或其他合适的金属材料，并进行平坦化，从而在获得第一源漏接触108、栅极接触109和第二源漏接触110。
至此，就形成了本发明实施例的半导体器件，通过将半导体器件设置成由上至下依次为第一源漏区101、沟道区102和第二源漏区103，沟道区102的截面呈梯形形貌，便于器件中电极的引出且减小了电极引出过程中引起的电容效应，提高了器件的性能。
实施例二
在实施例二中，提供了一种半导体器件的实现方法，与实施例一相比，主要区别是垂直结构的形成方法不同，本实施例中通过刻蚀衬底形成了一体结构的垂直结构，以下主要对与实施例一中不同的部分进行描述，相同部分将不再赘述。
S201，提供半导体衬底100，参考图5a所示。
同实施例一中的步骤S101。
S202，通过刻蚀所述衬底100，形成垂直结构，所述垂直结构中的第一深度下以及第二深度上的区域中分别形成有第一源漏区101和第二源漏区103，所述第一深度与第二深度之间的区域为沟道区102，参考图5b所示。
在一些具体的应用中，可以通过以下步骤来实现。
具体的，S2021：在半导体衬底100上形成第一源漏区101、沟道区102和第二源漏区103，参见图5。
可以利用离子注入的方式在衬底的第一深度下以及第二深度上的衬底中注入p型或n型掺杂物或杂质，而后进行退火，以激活掺杂，从而形成源漏区。其中，第一深度大于第二深度，掺杂后的第一深度下衬底形成第一源漏区101，第二深度上的衬底形成第二源漏区103，位于第一深度和第二深度之间的为沟道区102，参见图5a。
至此，在半导体衬底中形成了第一源漏区101、沟道区102和第二源漏区103。
S2022：形成垂直结构。
对S2021中获得的半导体衬底进行处理，可以采用刻蚀的方式，选择合适的硬掩模，如氮化硅、氧化硅等电介质层，而后，采用合适的光刻技术形成光刻图形，再对该硬掩模进行图案化处理。在硬掩模的掩蔽下对半导体衬底进行刻蚀，刻蚀到合适的深度停止，通过一次或多次刻蚀获得垂直结构，并使得垂直结构中沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度，参见图5b。
还可以通过选择合适的刻蚀方式，对半导体材料的垂直结构进行形貌和表面优化。
在其他一些应用中，还可以先通过一次或多次的衬底刻蚀，来形成中部的截面基本为梯形形貌的垂直结构，而后，再通过离子注入的方式，对垂直结构中进行掺杂，在垂直结构中的第一深度下以及第二深度上的区域中分别形成第一源漏区和第二源漏区，其中，第一深度为垂直结构中部梯形形貌的下底面深度处，第二深度为垂直结构中部梯形形貌的上底面深度处，中部为沟道区域。在另外一些应用中，还可以在刻蚀过程中，分别对不同区域进行掺杂，从而，形成一体结构的垂直结构。
S202之后，同实施例二中S106～S109，此处不再赘述至此形成了实施例二提供的半导体器件。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
所述半导体衬底上半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；
覆盖所述垂直结构的第一介电层；
形成在所述第一介电层中且位于所述沟道区侧壁之上的栅电极；
形成在所述第一介电层上的第二介电层；
形成在所述第二介电层中且位于所述栅电极之上的栅极接触。
2.根据权利要求1所述的器件，其特征在于，所述垂直结构为一体结构。
3.根据权利要求1所述的器件，其特征在于，所述垂直结构为叠层结构，所述叠层结构包括依次层叠的第一外延层、第二外延层和第三外延层，所述第一源漏区和所述第二源漏区分别形成在所述第一外延层和所述第三外延层中，第二外延层为沟道区。
4.根据权利要求1所述的器件，其特征在于，还包括：与所述第一源漏区电连接的第一源漏接触；形成在所述第二介电层中且位于所述第二源漏区上底面上的第二源漏接触。
5.根据权利要求1-4中任一项所述的器件，其特征在于，所述栅电极为圆环形或圆弧形。
6.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；
在覆盖所述垂直结构，以形成第一介电层；
在所述第一介电层中、所述沟道区侧壁之上形成栅电极；
在所述第一介电层上形成第二介电层；
在所述第二介电层中、所述栅电极上形成栅极接触。
7.根据权利要求6所述的方法，其特征在于，在所述半导体衬底上形成半导体材料的垂直结构，包括：
通过刻蚀所述衬底，形成垂直结构，所述垂直结构中的第一深度下以及第二深度上的区域中分别形成有第一源漏区和第二源漏区，所述第一深度与第二深度之间的衬底为沟道区。
8.根据权利要求6所述的方法，其特征在于，在所述半导体衬底上形成半导体材料的垂直结构，包括：
在所述半导体衬底上形成依次层叠的第一外延层、第二外延层和第三外延层，所述第一外延层和所述第三外延层中分别形成有第一源漏区和第二源漏区；
对所述第一外延层、第二外延层和第三外延层进行刻蚀，以形成垂直结构。
9.根据权利要求6所述的方法，其特征在于，还包括：
形成与所述第一源漏区电连接的第一源漏接触；以及，在所述第二介电层中、所述第二源漏区上底面上形成第二源漏接触。
10.根据权利要求6-9中任一项所述的方法，其特征在于，所述栅电极为圆环形或圆弧形。
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