JP2001501372A - パワーｍｏｓ―デバイス - Google Patents

Abstract

(57)【要約】 ソース、ドレイン、ゲート及びゲートにより制御されるチャネルを有するパワーＭＯＳ−デバイスにおいて、チャネルは、柱状体（５）により形成され、該柱状体（５）の横断面の大きさは少なくとも１つの方向で次のような小さな値である、即ち、当該柱状体（５）が電荷キャリヤ濃度に関して、完全にデプレッション空乏化されるような小さな値である。柱状体５の完全なデプレッション空乏化により柱状体５エッジにて電界フィールド強度のピークが生ぜず、その結果ブレークオーバー電圧はたんに、サブストレート１におけるドーピング材料プロフィールにより定まる。更に、そのデバイスの作製方法が提示される。

Description

【発明の詳細な説明】 パワーＭＯＳ−デバイス 本発明は、ソース、ドレイン、ゲート及びゲートにより制御されるチャネルを 有するパワーＭＯＳ−デバイスに関する。更に、本発明は、そのようなデバイス の作製方法にも関する。 大電力のスイッチングに使用されるそのような半導体デバイスは、開放状態で 高い電圧に対して絶縁をし、閉成状態で小さな電圧降下のもとで可及的に大きな 電流密度を許容しなければならない。そのようなパワー半導体の実現のためには 、大きな電流密度と小さな直列抵抗が必要な場合、屡々バイポーラトランジスタ が使用される。 ＦＥＴトランジスタは、殊に、小さな制御電圧が必要な場合使用される。ＦＥ Ｔトランジスタは、一連の種々の実施形態で、パワー半導体として使用される。 而して、例えばＭＯＳパワー半導体の場合Ｖ字状の溝が（１１１）配向の結晶面 を以て、ＫＯＨでの異方性エッチングにより露出される。その上には、ゲート酸 化物が成長され、そして、制御ゲートが被着される。ＤＭＯＳのそれと異なって 、電流がソースから横方向に、次いで縦方向、垂直方向にドレイン−これはサブ ストレートにより形成されるーへガイドされる。要す るに、この場合制御ゲートは、ｎ形ドーピングされたウエーハの半導体表面上に 施される。ここでＮＭＯＳトランジスタの局所的Ｐ形ウエルはソース側の、深く ドライブインホウ素ドーピングにより形成される。 そのようなパワー半導体において常に生じる問題は、過度にわずかな絶縁耐量 であり、この過度にわずかな絶縁耐量は、デバイスにおける電界フィールド強度 のピークにより生じるものである。更に同時に、損失電力の相応の放出をさせて 高い電流密度を実現することにも問題がある。 本発明の課題とするところは、殊に電界フィールド強度のピークの回避により 高い絶縁耐量を有する冒頭に述べた形式のデバイスを提供することにある。さら に本発明の課題とするところは、そのようなデバイスの作製方法を提供すること にある。 前記課題の解決のため本発明によれば、チャネルは、柱状体を有し、該柱状体 の横断面の大きさは少なくとも１つの方向で次のような小さな値である、即ち、 当該柱状体（５）が電荷キャリヤ濃度に関して、完全にデプレッション空乏化さ れているのである。 完全なデプレッション空乏化により柱状体下縁にて電界フィールド強度のピー クが生ぜず、その結果絶縁耐量及びブレークオーバ電圧がたんにサブストレート におけるドーピングプロフィールにより定まるようになる。更に、柱状体のデプ レッション空乏化における より、ディケード（Ｄｅｋａｄｅ；ｄｅｃａｄｅ）ごと６０ｍＶの著しく大きな 下方限界値急峻度（ドレイン電流による制御電圧）により理想的な制御特性が達 成される。 柱状体及びデバイス全体は、有利にシリコン技術で作製され、ここで、柱状体 の横断面は、完全なデプレッション空乏化を達成するよう、１つの方向でほぼ０ ．２μｍである。 有利な実施形態では、柱状体は横断面がほぼ正方形である。亦、“壁厚”が完 全なデプレッション空乏化が達成される程の薄さである限り、壁状の構成も可能 である。柱状体の有利な正方形又は円形の横断面の場合柱状体は周期的に、１つ の面上に配置でき、その結果、対称的３次元の構造が可能になる。それにより、 セルフアラインされた、従って低オームのコンタクトが可能になる。柱状体は、 有利にほぼ１ｍｎの高さである。柱状体は有利に著しく接近して相並んで配置さ れ、その結果著しく大きな電流密度を達成できる。柱状体の間隔をプロセス技術 上可能な間隔に低減できる。通常は、これは、構造微細度Ｆである。柱状体の幅 も１Ｆであるが、付加的なスペーサ技術により更に小さくできる。有利な実施形 態では、ゲートは、柱状体間に配置されたポリシリコンから成り、それに低いゲ ート抵抗が達成される。ゲートのポリシリコンは、有利にｐ導形にドーピングさ れ、その結果ゲート電柱の 仕事関数は、完全にデプレッション空乏化された柱状体のばあいでも十分高い電 圧を保証する。 そのようなパワーＭＯＳデバイスの作製のため、本発明によれば、ドレインを 形成する濃厚にドーピングされた半導体サブストレート上に希薄にドーピングさ れた層を生成し、前記の希薄にドーピングされた層の上方領域のドーピングを反 転させ、層にて柱状体の作成のため等方性エッチングを実施し、柱状体及びエッ チングの領域にて生ぜしめられた構造をゲート酸化物の生成のため酸化し、エッ チングにより形成された構造をポリシリコンで充填し、等方性エッチングをし、 その結果当該の柱状体が上方領域にて露出され、前記の上方領域を窒化物スペー サで覆い、ポリシリコンを酸化し、又は平坦化作用をする酸化物を被着し、窒化 物を除去し柱状体の上方領域においてｎ形ドーピングされたソース領域を打ち込 みにより生ぜしめるのである。 次に本発明の１つの有利な実際値を略示図を用いて更に説明する。 各略示図は、次のことを示す。 図１〜図７は、本発明の作製方法の種々の作製段階を示す 図８は、シリコン柱状体を通しての対称軸に沿っての２次元ドーピング材料プ ロフィールを示す。 図９は、シリコン柱状体を通しての対称軸に沿って の２次元ドーピング材料プロフィール。 図１０は、１０Ｖドレイン電圧のもとでの電位分布の特性図である。 図１１は、図１０の電位分布の特性図であるセクションの拡大図である。 図１２は、５０Ｖドレイン電圧のもとでの電位分布の特性図である。 図１３は、阻止電流特性図である。 濃厚に、ないし、高濃度でｎ形ドーピングされた半導体ウエーハーこれは以下 サブストレート１と称される−上に、数μｍ厚の低濃度でｎ形ドーピングされた 層２がエピタキシアル成長される。エピタキシアル層は、事後に形成されるべき 縦形ＭＯＳ−トランジスタの領域にて打ち込みによりドーピングの反転、ないし 、変化がなされる。 代替選択的にエピタキシアル層を相応にドーピングできる。前記のプロセス状 態段階を図１に示してあり、ここで、矢印は、上方領域にて、チャネル打ち込み を示す。 エピタキシアル層２上にはＣＶＤ（化学蒸着法）手法により、ハードマスクの 形成のため窒化物が被着され、フォト光技術又はスペーサ技術により構造化され る。このために先ず、マスクが被着され、マスクの側の窒化物がＲＩＥ技術（Ｒ ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）で除去される。それに引き続いてマ スク材料が除去され、その結果たんに図２中４で示す窒化物マスクだけが残る。 窒化物４は、エピタキシアル層２内に柱状体を生成するために使用される。前記 窒化物の横方向寸法は、少なくとも１つの方向で次のような小さな寸法である、 即ちそれにより構造化されたシリコン柱状体５が完全にデプレッション空乏化さ れるような小さな寸法である。図３に示すように、前記の窒化物マスク４により 、露出されたエピタキシアル層は、等方性ＲＩＥエッチングによりほぼ１μｍの 広さだけエッチングされる。 シリコン柱状体５のカバー面を除いて構造全体上にゲート酸化物６が生ぜしめ られる。その上にポリシリコンがゲート７の形成のため堆積デポジットされ、そ の結果シリコン柱状体５間の中間空間が完全に充填される。ゲート酸化物６の厚 さをゲート７における最大制御電圧に適合させなければならない。ポリシリコン は、ＣＶＤで堆積デポジットされ、ホウ素でｐ導電形にドーピングされる。ポリ シリコンは、反応性イオンエッチング（ＲＩＥ）により次の程度等方性に再エッ チングされる、即ち、シリコン柱状体５の上方領域が露出される程度等方性に再 エッチングされる。このプロセス状態段階を図４に示す。 次のステップでシリコン柱状体５の露出している部分が窒化物スペーサ８によ りカバーされ、その窒化物スペーサは、次のようにして作成される、即ち真空に よる化学的堆積デポジットにより窒化物が堆積デポジットされ、反応性イオンエ ッチングにより窒化物スペーサ８を形成するのでる。この窒化物スペーサは、図 ５に示してある。 図６に示す次のステップにて、ゲート７を形成するポリシリコンは、次の程度 酸化される、即ち、ソース金属化部への十分なアイソレーションが確保される程 度酸化される。その酸化物は、９で示す、セルフアラインメントされるポリシリ コン酸化に対して代替選択的に平坦化酸化物（例えばＢＰＳＧ、即ち燐化硼素珪 酸ガラス；Ｂｏｒｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｇｌａｓ）が被着され、再 エッチングされ得る。 更に図７に示すようにシリコン柱状体５の先端が除去され、当該の領域は十分 高いエネルギ又は側方で斜めの角度をなして砒素がｎ導電形にドーピングされ得 る。シリコン柱状体５の先端は、ソース領域を形成する。次いで、電気的コンタ クト接続のため金属層が被着され、該金属層は、面全体に亘って施されており、 低オーム接続部及び良好な熱放出を保証する。サブストレート１は、ドレインを 形成し、ゲート７は、ポリシリコンにより形成され、これは、シリコン柱状体５ の周りに配置されており、チャネルを成し、そしてソース領域はシリコン柱状体 の先端及び金属層１０により形成される。 本発明のデバイスの動作をシミュレーショングラフ ィックを用いて示す。図８には３次元の柱状体−ＭＯＳ−トランジスタの１セク ションを示す。ここでＹ軸上には距離をμｍで示し、ここで０−点は上方の柱状 体先端に加えられ、高さ全体は、４μｍの距離に相応する。Ｘ軸は、同じ尺度で 距離をμｍで示す。 図９にはＸ軸上に０〜４μｍの間隔がプロットしてあり、ここで０点は、ソー ス領域におけるシリコン柱状体の先端のところに位置する。Ｙ軸上にはｃｍ³当 たりのドーピング濃度が対数的にプロットしてある。濃厚にｎ形ドーピングされ たサブストレート−これはドレインを形成する−と希薄にドーピングされたエピ タキシアル層の間にドーピング濃の４つのオーダが存在する。一方では打ち込み により、ドーピング材料濃度の反転、ないし、変化された柱状体先端は、もう１ 度、１つのオーダだけより小さいドーピング材料濃度を有する。小さな横方向寸 法により、前記の領域は、更に完仝にデプレッション空乏化されている。柱状体 先端への砒素打ち込みにより最も上方の柱状体領域内に高いドーピング濃度が存 在し、それにより、ソース領域が形成される。 図１０及び図１１には１０Ｖのサブストレート電圧のもとでの電位分布がプロ ットしてある。図１１は、図１０の上方領域増大を示す。１１で表された空乏ゾ ーンは、下方の柱状体領域内に存在する。上方領域では材料全体の仕事関数によ り側方の酸化物面にてほぼ 累積が生じる。ここで、Ｐ＋ドーピングされたゲートが、Ｐウエル／チャネル領 域に当たる。シリコン柱状体５内に、そして、ゲート下縁に、ほぼ１Ｖより小さ い電圧のみが現れる。それにより電界フィールド強度のピークは生ぜずそれによ り、他のパワ−ＭＯＳテクノロディにおいて問題が生じる。 図１２には、−図１０におけると同様に−電位分布が示してあり、ここで５０ Ｖのサブストレート電圧が生じる。 図１３には阻止特性内径が示してあり、ここでＸ軸上にサブストレート電流が μＡで対数でプロットしてある。このことから明らかなように、５０Ｖ迄問題の ない阻止を達成できる。高ドーピングされたサブストレート内までの電位ライン の拡がりは図１０及び１２から明らかである。勿論最大の阻止電位はｎ形ドーピ ングされたエピタキシアル層２の厚さに依存し、要求に適合されねばならない。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年９月１４日（１９９８．９．１４） 【補正内容】 そのようなパワー半導体において常に生じる問題は、過度にわずかな絶縁耐量 であり、この過度にわずかな絶縁耐量は、デバイスにおける電界フィールド強度 のピークにより生じるものである。更に同時に、損失電力の相応の放出をさせて 高い電流密度を実現することにも問題がある。 ＵＳ５，４３０，３１５には荷電キャリアーゲッタ領域を有するトレンチ−Ｍ ＯＳＦＥＴが記載されており、前記の荷電キャリアーゲッタ領域は次のようにド ーピングされている、即ち、外部電圧の印加なしで柱状ベース領域のデプレッシ ョン空乏化が達成されるようにドーピングされている。垂直のゲート領域及び柱 状のベース領域が逆導電形でドーピングされている。 ＥＰ０３３９９３６Ａ２には同期−整流器に対するＦＥＴが記載されており、 前記同期−整流器は、唯一つの導電形を有する半導体材料からなり、それのゲー ト電極は溝状にドリフトゾーン内に作り込まれている。ＦＥＴの阻止特性は、ド リフトゾーンにおけるデプレッション空乏化により達成され、このため、ゲート とドリフトゾーンとの間に電圧が加えられる。 ＵＳ５３２３０４０にはシリコンカーバイドＦＥＴが記載されており、このシ リコンカーバイドＦＥＴは単に１つの導電形の半導体材料からなり、それの対向 電極は、溝状にドリフトゾーン内に作り込まれており、垂直のチャネルゾーンを 有するドリフトゾーン内の 小数キャリアに関するデプレッション空乏化は、負又はゼロ制御電圧の印加によ っり達成される。 Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ,２９ Ｎｕｍｂｅｒ １ ８，ｐｐ１６６４〜１６６６では減少されたチャネル抵抗を有するＩＧＢＴが開 示されている。ここでゲートが垂直方向にチャネルゾーンに沿って形成されてい る。ここでトレンチゲートは、相互に極めて近づいた間隔を以て配置され、チャ ネルゾーンは投入状態にて伝導度変調される。 本発明の課題とするところは、殊に電界フィールド強度のピークの回避により 高い絶縁耐量を有する冒頭に述べた形式のデバイスを提供することにある。さら に本発明の課題とするところは、そのようなデバイスの作製方法を提供すること にある。 前記課題の解決のため本発明によれば、チャネルは、柱状体を有し、該柱状体 の横断面の大きさは少なくとも１つの方向で次のような小さな値である、即ち、 当該柱状体（５）が電荷キャリヤ濃度に関して、完全にデプレッション空乏化さ れているのである。 完全なデプレッション空乏化により柱状体下縁にて電界フィールド強度のピー クが生ぜず、その結果絶縁耐量及びブレークオーバ電圧がたんにサブストレート におけるドーピングプロフィールにより定まるようになる。更に、柱状体のデプ レッション空乏化におけるより、ディケード（Ｄｅｋａｄｅ；ｄｅｃａｄｅ）ご と６０ｍＶの著しく大きな下方限界値急峻度（ドレイン電流による制御電圧）に より理想的な制御特性が達成される。 柱状体及びデバイス全体は、有利にシリコン技術で作製され、ここで、柱状体 の横断面は、完全なデプレッション空乏化を達成するよう、１つの方向でほぼ０ ．２μｍである。 請求の範囲 １． ソース、ドレイン、ゲート及びゲートにより制御されるチャネルを有す るパワーＭＯＳ−デバイスにおいて、 ドレインは、第１導電形の半導体サブストレートからなるパワーＭＯＳデバイ スの第１の側にて形成されており、ドレイン上に、同じ第１の導電形の低濃度ド ーピングされた層が被着されており、前記低濃度ドーピングされた層のドレイン とは離隔したほうの領域が第２の逆の導電形にドーピングが反転、ないし、変化 されており、そしてチャネルとして用いられ、前記チャネルは、柱状体の形態で 形成されており、前記の柱状体の横断面の大きさは少なくとも１つの方向で次の ような小さな値であり、即ち、当該柱状体（５）が電荷キャリヤ濃度に関して、 完仝にデプレッション空乏化されているような小さな値であり、ここで、ゲート は柱状体間に配置されたポリシリコンを有し、チャネルと同じ導電形を有し、こ こで柱状体の上方領域にて、第１導電形のソース領域が設けられており、前記ソ ース領域はパワーＭＯＳデバイスの第２の側に延び及んでいることを特徴とする パワーＭＯＳデバイス。 ２． 柱状体は、シリコン−柱状体であり、シリコン−柱状体の横断面は、１ つの方向で０．２μｍより小であることを特徴とする請求の範囲１記載のデバイ ス。 ３． 柱状体（５）は横断面がほぼ正方形であることを特徴とする請求の範囲 １又は２記載のデバイス。 ４． 柱状体（５）は、周期的に１つの面上に配置されていることを特徴とす る請求の範囲１から３までのうち１項記載のデバイス。 ５． 柱状体（５）はほぼ１μｍの高さであることを特徴とする請求の範囲１ から４までのうち１項記載のデバイス。 ６． 柱状体（５）は次のように相互に直ぐ近寄って相並んでいる即ち、柱状 体（５）間の間隔が少なくとも１つの柱状体幅より大であるように相互に直ぐ近 寄って相並んでいることを特徴とする請求の範囲１から５までのうち１項記載の デバイス。 ７． ゲート（７）は、ｐ導電形にドーピングされていることを特徴とする請 求の範囲１から６までのうち１項記載のデバイス。 ８． 請求の範囲１項から７項までのうち何れか１項記載のパワーＭＯＳデバ イスを作製する方法において、 ドレインを形成する濃厚にｎ形ドーピングされた半導体サブストレート（１） 上に希薄にｎ形ドーピングされた層（２）を生成し、前記の希薄にドーピングさ れた層（２）の上方領域のドーピングを反転、ないし、変化させ、層（２）上に 、ハードマスクを被着し、 構造化し、層（２）にて柱状体（５）の作成のため等方性エッチングを実施し、 柱状体及びエッチングの領域にて生ぜしめられた構造をゲート酸化物（６）の生 成のため酸化し、エッチングにより形成された構造をポリシリコンで充填し、等 方性で再エッチングをし、その結果当該の柱状体が上方領域にて露出され、前記 の上方領域を窒化物スペーサ（８）で覆い、ポリシリコンを酸化し、又は平坦化 作用をする酸化物を被着し、窒化物を除去し柱状体の上方領域においてｎ形ドー ピングされたソース領域を打ち込みにより生ぜしめることを特徴とするパワーＭ ＯＳデバイスの作成方法。

Claims (1)

1. 【特許請求の範囲】 １． ソース、ドレイン、ゲート及びゲートにより制御されるチャネルを有す るパワーＭＯＳ−デバイスにおいて、 チャネルは、柱状体（５）を有し、該柱状体（５）の横断面の大きさは少なく とも１つの方向で次のような小さな値である、即ち、当該柱状体（５）が電荷キ ャリヤ濃度に関して、完全にデプレッション空乏化されていることを特徴とする パワーＭＯＳ−デバイス。 ２． 柱状体は、シリコン−柱状体であり、シリコン−柱状体の横断面は、１ つの方向で０．２μｍより小であることを特徴とする請求の範囲１記載のデバイ ス。 ３． 柱状体（５）は横断面がほぼ正方形であることを特徴とする請求の範囲 １又は２記載のデバイス。 ４． 柱状体（５）は、周期的に１つの面上に配置されていることを特徴とす る請求の範囲１から３までのうち１項記載のデバイス。 ５． 柱状体（５）はほぼ１μｍの高さであることを特徴とする請求の範囲１ から４までのうち１項記載のデバイス。 ６． 柱状体（５）は次のように相互に直ぐ近くに相並んでいる、即ち、柱状 体（５）間の間隔が１つの柱状体幅より単に幾らか大であるように相互に直ぐ近 くに相並んでいることを特徴とする請求の範囲１から５までのうち１項記載のデ バイス。 ７． ゲート（７）は、柱状体（５）間に配置されたシリコンを有することを 特徴とする請求の範囲１から６までのうち１項記載のデバイス。 ８． ゲート（７）は、ｐ導電形にドーピングされていることを特徴とする請 求の範囲１から７までのうち１項記載のデバイス。 ９． 請求の範囲１項から８項までのうち何れか１項記載のパワーＭＯＳデバ イスを作製する方法において、 ドレインを形成する濃厚にｎ形ドーピングされた半導体サブストレート（１） 上に希薄にｎ形ドーピングされた層（２）を生成し、前記の希薄にドーピングさ れた層（２）の上方領域のドーピングを反転、ないし、変化させ、層（２）上に 、ハードマスクを被着し、構造化し、層（２）にて柱状体（５）の作成のため等 方性エッチングを実施し、柱状体及びエッチングの領域にて生ぜしめられた構造 をゲート酸化物（６）の生成のため酸化し、エッチングにより形成された構造を ポリシリコンで充填し、等方性で再エッチングをし、その結果当該の柱状体が上 方領域にて露出され、前記の上方領域を窒化物スペーサ（８）で覆い、ポリシリ コンを酸化し、又は平坦化作用をする酸化物を被着し、窒化物を除去し柱状体の 上方領域においてｎ形ドー ピングされたソース領域を打ち込みにより生ぜしめることを特徴とするパワーＭ ＯＳデバイスの作成方法。