DE19640308A1

DE19640308A1 - Leistungs-MOS-Bauelement

Info

Publication number: DE19640308A1
Application number: DE19640308A
Authority: DE
Inventors: Martin Kerber
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 1998-04-02
Also published as: EP0931354A1; WO1998015011A1; KR20000048749A; JP2001501372A

Description

Die Erfindung betrifft ein Leistungs-MOS-Bauelement mit Sour ce, Drain, Gate und einem durch das Gate gesteuerten Kanal. Weiterhin betrifft die Erfindung ein Verfahren zur Herstel lung eines solchen Bauelements.

Solche Halbleiterbauelemente, die zum Schalten großer elek trischer Leistungen eingesetzt werden, müssen im offenen Zu stand hohe Spannungen isolieren und im geschlossenen Zustand eine möglichst große Stromdichte bei kleinem Spannungsabfall zulassen. Weiterhin sollte die Steuerungsleistung möglichst klein sein.

Zur Realisierung solcher Leistungshalbleiter werden vielfach Bipolartransistoren verwendet, wenn eine große Stromdichte und ein kleiner Serienwiderstand erforderlich sind.

Feldeffekttransistoren werden insbesondere dann eingesetzt, wenn eine kleine Steuerungsleistung erforderlich ist. Feldef fekttransistoren sind in einer Reihe verschiedener Ausfüh rungsformen als Leistungshalbleiter im Einsatz. So werden beispielsweise bei VMOS Leistungshalbleitern V-förmige Gräben mit (111) orientierten Kristallflächen durch eine anisotrope Ätzung mit KOH freigelegt. Auf diesen wird ein Gateoxid ge wachsen und ein Steuergate aufgebracht. Im Unterschied dazu wird bei DMOS Transistoren ein Strom vom Source lateral unter einem Steuergate und dann vertikal zum Drain, welches vom Substrat gebildet wird, geführt. Das Steuergate ist in diesem Fall also auf der Halbleiteroberfläche einer n-dotierten Scheibe ausgeführt. Die lokale p-Wanne des NMOS Transistors wird dabei durch eine sourceseitige, tief eingetriebene Bor dotierung gebildet.

Ein Problem, das bei solchen Leistungshalbleitern immer wie der auftritt, ist eine zu geringe Isolationsfestigkeit, die durch Feldspitzen im Bauelement auftritt. Weiterhin ist es problematisch, gleichzeitig eine hohe Stromdichte mit einer entsprechenden Abfuhr der Verlustleistung zu realisieren.

Der Erfindung liegt die Aufgabe zugrunde, ein Bauele ment der eingangs genannten Art zu schaffen, welches insbe sondere durch die Vermeidung von Feldspitzen eine hohe Isola tionsfestigkeit aufweist. Weiterhin liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung eines solchen Bauelements zu schaffen.

Zur Lösung dieser Aufgabe weist der Kanal des Bauelements Säulen auf, deren Querschnitt mindestens in einer Richtung so klein ist, daß die Säulen bezüglich ihrer Ladungsträgerkon zentration vollständig verarmt sind.

Durch die vollständige Verarmung treten keine Feldspitzen an der Säulenunterkante auf, so daß die Isolationsfestigkeit und die Durchbruchspannung lediglich durch das Dotierstoffprofil im Substrat bestimmt werden. Durch die vollständige Verarmung der Säulen erreicht man außerdem ein ideales Steuerverhalten durch eine sehr große Unterschwellensteilheit (Steuerspannung durch Drainstrom) von 60 mV pro Dekade.

Die Säulen und das gesamte Bauelement werden bevorzugt in Si liziumtechnik gefertigt, wobei der Querschnitt der Säulen in einer Richtung ungefähr 0,2 µm groß ist, um die vollständige Verarmung zu erreichen.

Die Säulen sind in einer bevorzugten Ausführungsform im Quer schnitt im wesentlichen quadratisch ausgebildet. Möglich ist auch eine wandförmige Ausbildung, solange die "Wandstärke" so dünn ist, daß die vollständige Verarmung erreicht wird. Bei dem bevorzugten quadratischen oder auch runden Querschnitt der Säulen können die Säulen periodisch auf einer Fläche an geordnet werden, so daß eine echte symmetrische dreidimensio nale Struktur ermöglicht wird. Dadurch wird auch ein ganzflä chiger, selbstjustierter und daher niederohmiger Sourcekon takt möglich.

Die Säulen sind bevorzugt etwa einen µm hoch. Die Säulen sind dabei günstigerweise sehr dicht nebeneinander angeordnet, so daß eine sehr große Stromdichte erreicht werden kann. Der Ab stand der Säulen kann bis auf den verfahrenstechnisch er reichbaren Abstand reduziert werden. Üblicherweise ist dies die Strukturfeinheit F. Auch die Breite der Säulen beträgt etwa 1 F, kann jedoch durch zusätzliche Spacertechniken noch etwas weiter verkleinert werden. In einer bevorzugten Ausfüh rungsform besteht das Gate aus zwischen den Säulen angeordne tem Polysilizium, wodurch ein niedriger Gatewiderstand er reicht wird. Das Polysilizium des Gates wird vorzugsweise p-lei tend dotiert, so daß die Austrittsarbeit der Gateelektrode auch bei vollständig verarmten Säulen eine ausreichend hohe Einsatzspannung gewährleistet.

Zur Herstellung eines solchen Leistungs-MOS-Bauelements wird erfindungsgemäß auf einem stark n-dotierten Halbleiter substrat, welches ein Drain bildet, eine p-dotierte Schicht erzeugt, auf die p-dotierte Schicht eine Hartmaske aufge bracht und strukturiert, eine isotrope Atzung zur Herstellung von Säulen in der p-dotierten Schicht durchgeführt, die Säu len und eine im Bereich der Atzung erzeugte Struktur zur Er zeugung eines Gateoxids oxidiert, die durch die Ätzung ent standene Struktur mit Polysilizium aufgefüllt und isotrop rückgeätzt, so daß die Säulen in einem oberen Bereich freige legt werden, dieser obere Bereich durch einen Nitridspacer abgedeckt, das Polysilizium aufoxidiert oder ein planarisie rendes Oxid aufgebracht, das Nitrid entfernt und im oberen Bereich der Säulen ein n-dotierter Sourcebereich durch Im plantation erzeugt.

Nachfolgend wird ein bevorzugtes Ausführungsbeispiel der Er findung anhand einer schematischen Zeichnung weiter erläu tert.

Im einzelnen zeigen die schematischen Darstellungen in

Fig. 1 bis 7 verschiedene Stadien des erfindungsgemäßen Herstellungsverfahrens;

Fig. 8 eine zweidimensionale Dotierstoffverteilung entlang der Symmetrieachse durch die Siliziumsäule;

Fig. 9 ein Dotierstoffprofil entlang der Symmetrieachse durch die Siliziumsäule;

Fig. 10 eine Potentialverteilung bei einer 10 V Drainspan nung;

Fig. 11 einen vergrößerten Abschnitt aus Fig. 10;

Fig. 12 eine Potentialverteilung bei 50 V Drainspannung und

Fig. 13 eine Sperrstromkennlinie.

Auf einer stark n-dotierten Halbleiterscheibe, die im folgen den als Substrat 1 bezeichnet wird, wird eine niedrig n-do tierte Schicht 2 von einigen µm Dicke epitaktisch aufgewach sen. Die epitaktische Schicht wird dann im Bereich der später zu bildenden vertikalen MOS-Transistoren durch Implantierung umdotiert.

Alternativ kann auch die epitaktische Schicht entsprechend dotiert sein. Dieser Verfahrensstand ist in Fig. 1 darge stellt, wobei die Pfeile 3 im oberen Bereich die Kanalimplan tation andeuten.

Auf die epitaktische Schicht 2 wird mit einem CVD (Chemical Vapour Deposition)-Verfahren Nitrid zur Bildung einer Hart maske aufgebracht und mit einer Phototechnik oder Spacertech nik strukturiert. Dazu wird zunächst eine Maske aufgebracht und das Nitrid außerhalb der Maske mit einer RIE-Technik (Reactive Ion Etching) entfernt. Anschließend wird das Mas kenmaterial entfernt, so daß lediglich die in Fig. 2 mit 4 bezeichnete Nitridmaske zurückbleibt. Die Nitridmaske 4 dient zur Erzeugung von Säulen in der epitaktischen Schicht 2. Die lateralen Abmessungen dieser Nitridmaske 4 sind mindestens in einer Richtung so klein, daß die damit strukturierten Si liziumsäulen 5 vollständig verarmt sind. Wie in Fig. 3 dar gestellt, wird mit dieser Nitridmaske 4 die freiliegende epi taktische Schicht durch eine isotrope RIE-Ätzung etwa einen µm weit eingeätzt.

Auf der gesamten Struktur, mit Ausnahme der Deckflächen der Siliziumsäulen 5, wird nun ein Gateoxid 6 erzeugt. Darauf wird Polysilizium zur Bildung eines Gates 7 abgeschieden, so daß die Zwischenräume zwischen den Siliziumsäulen 5 vollstän dig aufgefüllt sind. Die Dicke des Gateoxids 6 muß auf die maximale Steuerspannung am Gate 7 abgestimmt sein. Das Poly silizium wird mit einer CVD-Technik abgeschieden und mit Bor p-leitend dotiert. Das Polysilizium wird durch reaktives Io nenätzen (RIE) so weit isotrop zurückgeätzt, daß der obere Bereich der Siliziumsäule 5 freigelegt wird. Dieser Verfah rensstand ist in Fig. 4 dargestellt.

Im nächsten Schritt werden die frei stehenden Teile der Sili ziumsäulen 5 durch einen Nitridspacer 8 abgedeckt, der herge stellt wird, indem durch chemische Abscheidung aus dem Vakuum (Chemical Vapour Deposition) Nitrid abgeschieden wird und durch reaktives Ionenätzen die Nitridspacer 8 erzeugt werden. Diese Nitridspacer 8 sind in Fig. 5 dargestellt.

In den nächsten, in Fig. 6 dargestellten Schritten wird das Polysilizium, welches das Gate 7 bildet, so weit aufoxidiert, daß eine ausreichende Isolation zur Source-Metallisierung si chergestellt ist. Diese Oxidschicht ist mit 9 bezeichnet. Al ternativ zur selbstjustierten Polysiliziumaufoxidation kann einplanarisierendes Oxid (z. B. BPSG, d. h. Borphosphorsilicat glas) aufgebracht und rückgeätzt werden.

Abschließend und in Fig. 7 dargestellt, wird das Nitrid auf den Spitzen der Siliziumsäulen 5 entfernt und diese Bereiche entweder mit ausreichend hoher Energie oder seitlich unter schrägem Winkel mit Arsen n-leitend dotiert. Die Spitzen der Siliziumsäulen 5 bilden so einen Sourcebereich. Zur elektri schen Kontaktierung wird dann eine Metallschicht 10 aufge bracht, die ganzflächig ausgeführt ist und so einen nieder ohmigen Anschluß und eine gute Wärmeabfuhr gewährleistet. Das Substrat 1 bildet das Drain, das Gate 7 wird vom Polysilizium gebildet, welches rings um die Siliziumsäulen 5 angeordnet ist, die den Kanal darstellen, und die Sourcebereiche werden von den Spitzen der Siliziumsäule und der Metallschicht 10 gebildet.

Die Funktionsweise des erfindungsgemäßen Bauelements wird im folgenden anhand exemplarischer Simulationsgraphiken weiter veranschaulicht. In Fig. 8 ist ein Ausschnitt des dreidimen sionalen Säulen-MOS Transistors dargestellt. Dabei ist auf der y-Achse eine Distanz in µm angegeben, wobei der 0-Punkt an die obere Säulenspitze gelegt wird und die gesamte Höhe einer Distanz von 4 µm entspricht. Die x-Achse gibt ebenfalls eine Distanz in µm im gleichen Maßstab wieder.

In Fig. 9 ist auf der x-Achse der Abstand von 0 bis 4 µm aufgetragen, wobei der 0-Punkt an der Spitze der Siliziumsäu len im Sourcebereich liegt. Auf der y-Achse ist die Dotier stoffkonzentration pro cm³ logarithmisch aufgetragen. Zwi schen dem stark n-dotierten Substrat, welches das Drain bil det, und der schwach dotierten Epitaxieschicht liegen vier Größenordnungen in der Dotierstoffkonzentration. Die Säulen spitze, die zum einen durch Implantation umdotiert worden ist, weist noch mal eine um eine Größenordnung kleinere Do tierstoffkonzentration auf. Durch die kleinen lateralen Ab messungen ist dieser Bereich zudem noch vollständig verarmt. Aufgrund der Arsenimplantation in die Säulenspitze ist im obersten Säulenbereich eine hohe Dotierstoffkonzentration vorhanden, wodurch der Sourcebereich gebildet wird.

In den Fig. 10 und 11 sind Potentialverteilungen bei einer Substratspannung von 10 V aufgetragen. Fig. 11 zeigt dabei eine Vergrößerung des oberen Bereichs der Fig. 10. Die mit 11 gekennzeichnete Verarmungszone befindet sich dabei im un teren Säulenbereich. Im oberen Bereich liegt durch die Aus trittsarbeit des Gatematerials an der seitlichen Oxidfläche nahezu Akkumulation vor. Hier trifft das p+ dotierte Gate auf die p-Wanne/Kanalgebiet. Innerhalb der Siliziumsäule 5 und an der Gateunterkante treten nur Spannungen auf, die kleiner als etwa 1 V sind. Dadurch treten auch keine Feldspitzen auf, wo durch in anderen Leistungs-MOS-Technologien Probleme entste hen.

In Fig. 12 ist - ähnlich wie in Fig. 10 - eine Potential verteilung aufgetragen, wobei jedoch eine Substratspannung von 50 V vorliegt.

In Fig. 13 ist eine Sperrkennlinie dargestellt, wobei auf der x-Achse die Substratspannung in Volt aufgetragen ist und auf der y-Achse der Substratstrom in µA logarithmisch aufge tragen ist. Daraus ergibt sich, daß bis 50 V ein problemloses Sperrverhalten erreicht werden kann. Die Ausdehnung der Po tentiallinien bis in das hochdotierte Substrat ist aus den Fig. 10 und 12 ersichtlich. Natürlich ist die maximale Sperrspannung von der Dicke der n- dotierten epitaktischen Schicht 2 abhängig und muß den Anforderungen angepaßt werden.

Bezugszeichenliste

1 Substrat
2 Schicht
3 Pfeile
4 Nitridmaske
5 Siliziumsäulen
6 Gateoxid
7 Gate
8 Nitridspacer
9 Oxidschicht
10 Metallschicht
11 Verarmungszone

Claims

1. Leistungs-MOS-Bauelement mit Source, Drain, Gate und einem durch das Gate gesteuerten Kanal dadurch gekennzeichnet, daß der Kanal Säulen (5) aufweist, deren Querschnitt min destens in einer Richtung so klein ist, daß die Säulen (5) bezüglich ihrer Ladungsträgerkonzentration vollständig ver armt sind.

2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Säulen Siliziumsäulen (5) sind und daß der Quer schnitt der Siliziumsäulen in einer Richtung kleiner ist als 0,2 µm.

3. Bauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Säulen (5) im Querschnitt im wesentlichen quadratisch sind.

4. Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Säulen (5) periodisch auf einer Fläche angeordnet sind.

5. Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Säulen (5) etwa 1 µm hoch sind.

6. Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Säulen (5) so dicht beieinander stehen, daß der Abstand zwischen ihnen nur etwas mehr als eine Säulenbreite beträgt.

7. Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Gate (7) zwischen den Säulen (5) angeordnetes Polysi lizium aufweist.

8. Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Gate (7) p-leitend dotiert ist.

9. Verfahren zur Herstellung eines Leistungs-MOS-Bauelements nach einem der vorhergehenden Ansprüche, bei dem auf einem stark n-dotierten Halbleitersubstrat (1), welches ein Drain bildet, eine leicht n-dotierte Schicht (2) erzeugt wird,
deren oberer Bereich umdotiert wird,
auf die Schicht (2) eine Hartmaske aufgebracht und struktu riert wird,
eine isotrope Atzung zur Herstellung von Säulen (5) in der Schicht (2) durchgeführt wird,
die Säulen und eine im Bereich der Ätzung erzeugte Struktur zur Erzeugung eines Gateoxids (6) oxidiert werden,
die durch die Ätzung entstandene Struktur mit Polysilizium aufgefüllt und isotrop rückgeätzt wird, so daß die Säulen in einem oberen Bereich freigelegt werden, dieser obere Bereich durch einen Nitridspacer (8) abgedeckt wird, das Polysilizium aufoxidiert oder ein planarisierendes Oxid aufgebracht wird, das Nitrid entfernt und im oberen Bereich der Säulen ein n-do tierter Sourcebereich durch Implantation erzeugt wird.