AT2173U1 - Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium - Google Patents

Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium Download PDF

Info

Publication number
AT2173U1
AT2173U1 AT0037897U AT37897U AT2173U1 AT 2173 U1 AT2173 U1 AT 2173U1 AT 0037897 U AT0037897 U AT 0037897U AT 37897 U AT37897 U AT 37897U AT 2173 U1 AT2173 U1 AT 2173U1
Authority
AT
Austria
Prior art keywords
trenches
filled
diffusion
doped
doping
Prior art date
Application number
AT0037897U
Other languages
English (en)
Original Assignee
Austria Mikrosysteme Int
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austria Mikrosysteme Int filed Critical Austria Mikrosysteme Int
Priority to AT0037897U priority Critical patent/AT2173U1/de
Publication of AT2173U1 publication Critical patent/AT2173U1/de
Priority to US09/100,146 priority patent/US6255190B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

In einem Verfahren zur Herstellung von begrenzten, dotierten Teilgebieten in einem Substratmaterial aus monokristallinem Silizium werden wenigstens zwei benachbarte Gräben (1, 2) mit einem im wesentlichen rechteckigen Querschnittprofil geätzt, deren längere Achse im wesentlichen normal auf die Oberflächenebene des Substrats orientiert ist. Anschließend werden wenigstens auf die sich normal zur Oberflächenebene erstreckenden Seitenwände der Gräben (1, 2) Dotierstoffe aufgebracht und die Dotierstoffe durch Hochtemperaturdiffusion bei Temperaturen von über 1000o C in das den Seitenwänden benachbarte Substratmaterial verteilt, wobei sich die Diffusion über die Breite des zwischen benachbarten Gräben vorhandenen Substratmaterials erstreckt und wenigstens ein Graben mit isolierendem Material, insbesondere Si-Oxid gefüllt wird.

Description

AT 002 173 Ul
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von begrenzten, dotierten Teilgebieten in einem Substratmaterial aus monokristallinem Silizium.
Es ist bekannt, in Substraten aus monokristallinem Silizium, welche üblicherweise als Silizium-Wafer bezeichnet werden, örtlich strukturierte, besonders dotierte Teilgebiete zu erzeugen. Gemäß dem Stand der Technik wird hiebei ausgehend von Teilgebieten der Oberfläche des Silizium-Substrats, welche vorher mit Dotierstoff belegt wurde, eine Diffusion vorgenommen, wobei allerdings eine laterale Diffusion, also eine Diffusion parallel zur Oberfläche, zumeist genauso weit voranschreitet wie eine Diffusion normal zur Oberfläche. Die Herstellung von vertikalen Dotierschichten in Silizium-Wafern, bei welchen die vertikalen Ausmaße der dotierten Teilgebiete größer sein sollen als die horizontalen, gelingt mit dem bekannten Verfahren nicht. Bei dieser Terminologie wird als vertikal die Richtung normal zur polierten Wafer-Oberfläche bezeichnet.
Das Dotieren von Silizium zur Erzielung n-leitender Bereiche erfolgt mit fünfwertigen Elementen und im besonderen mit Phospor, Arsen oder Antimon, welche als Donatoren fungieren und eine Überschußleitung zur Folge haben. Eine Dotation mit dreiwertigen Elementen, wie beispielsweise Bor, Aluminium, Galium oder Indium, führt dazu, daß diese elektronenaufnehmenden Atome bzw. Akzeptoren Elektronen aus dem Valenzband entziehen, wodurch sogenannte "Löcher" entstehen. In diesem Fall wird ein p-leitender Bereich gebildet, wobei in der Grenzzone zwischen zwei verschiedenen Leitungstypen ein pn-Übergang ausgebildet wird. Zur Erzielung einer entsprechenden Spannungsfestigkeit müssen hochsperrende Transistoren und Dioden in integrierten Schaltkreisen entsprechend isoliert werden. Das höchstmögliche elektrische Feld im Silizium beträgt etwa 3 x 105 V/cm, wohingegen das höchstmögliche elektrische Feld in Siliziumoxid etwa 8 x 10^ V/cm beträgt. Daraus resultiert, daß mit vertikalen Strukturen bei platzsparender Integration prinzipiell höhere Sperrspannungen erzielt werden könnten, wobei die Anordnung einer großen Anzahl vertikaler Strukturen aufgrund der benötigten Isolation in lateraler Richtung bei den bekannten Verfahren 2 AT 002 173 Ul einen sehr hohen Flächenanteil für die Isolation bzw. die Randzonen erfordert. Mit den bekannten Technologien wird somit für die Isolation und für die Randzonen flächenmäßig ein großer Teil des Wafers benötigt, wodurch nur beschränkte Packungsdichten erzielt werden können.
Die Anordnung von hochsperrenden Transistoren gemeinsam mit Niedervolt-Logikelementen auf einem Wafer war daher bisher auf die Anordnung einer geringen Anzahl von Transistoren beschränkt, um die entsprechende Isolation sicherzustellen.
Die Erfindung zielt nun darauf ab, ein Verfahren der eingangs genannten Art zu schaffen, mit welchem es gelingt, hochsperrende Transistoren und Dioden in integrierten Schaltkreisen möglichst platzsparend zu integrieren und insbesondere vertikale Dotierschichten in Silizium-Wafer einzubringen und somit Strukturen zu schaffen, deren vertikale Ausmaße wesentlich über die horizontalen Ausmaße hinausgehen. Erfindungsgemäß sollen somit mittels eines oberflächlichen in der Folge hergestellten pn-Überganges elektrische Felder senkrecht zur Oberfläche angelegt werden können, welche auch hohe Sperrspannungen und insbesondere Sperrspannungen von mehr als 100 Volt ermöglichen. Zur Lösung dieser Aufgabe besteht das erfindungsgemäße Verfahren im wesentlichen darin, daß wenigstens zwei benachbarte Gräben mit einem im wesentlichen rechteckigen Querschnittprofil geätzt werden, deren längere Achse im wesentlichen normal auf die Oberflächenebene des Substrats orientiert ist, daß anschließend wenigstens auf die sich normal zur Oberflächenebene erstreckenden Seitenwände der Gräben Dotierstoffe aufgebracht werden, daß die Dotierstoffe durch Hochtemperaturdiffusion bei Temperaturen von über 1000° C in das den Seitenwänden benachbarte Stabstratmaterial verteilt werden, wobei sich die Diffusion über die Breite des zwischen benachbarten Gräben vorhandenen Substratmaterials erstreckt und daß wenigstens ein Graben mit isolierendem Material, insbesondere Si-Oxid gefüllt wird. Dadurch, daß in das Substrat zunächst Gräben in einem im wesentlichen rechteckigen Querschnittsprofil geätzt werden, deren vertikale Ausmaße wesentlich größer sind als die horizontalen Ausmaße, kann auf die sich im wesentlichen normal auf die Ober- 3 AT 002 173 Ul flächenebene erstreckenden Seitenwände der Gräben die erforderliche Menge an Dotierstoffen aufgebracht werden, worauf die Hochtemperaturdiffusion zu einer lateralen Dotierung des Gebietes zwischen den Gräben führt, wodurch kleinere Strukturen und höhere Packungsdichten erreicht werden können. Die Hochtemperaturdiffusion wird hiebei bei Temperaturen von über 1000° C durchgeführt, sodaß es gelingt, die Diffusion über die Breite des zwischen benachbarten Gräben vorhandenen Substratmateriales auszudehnen, wobei gleichzeitig die Voraussetzungen geschaffen werden, eine Kontaktierung in entsprechender Tiefe vorzunehmen und eine entsprechend lange Driftstrecke auszubilden. Die Sperrfähigkeit der auf diese Weise ausgebildeten Transistoren ist in erster Linie von der Länge der Driftstrecke bestimmt, wobei die Länge der Driftstrecke im vorliegenden Fall durch die Tiefe der Gräben bzw. Trenches vorgegeben werden kann. Eine Grabentiefe von etwa 1 |im läßt Sperrspannungen von etwa 10 Volt erwarten und mit der erfindungsgemäßen Verfahrensweise lassen sich Gräben mit einer Tiefe von 10 bis 25 μιη ohne weiteres realisieren. Der seitliche Abstand der Gräben kann hiebei beispielsweise zwischen 1 und 10 μια gewählt werden, wobei die jeweils zueinander parallelen Gräben eine Breite von etwa 1 μιη aufweisen können. Um eine hinreichend rasche vollständige Diffusion zu gewährleisten wird mit Vorteil so vorgegangen, daß die Hochtemperaturdif fusion bei Temperaturen von über 1100° C vorgenommen wird.
In besonders einfacher Weise kann erfindungsgemäß so vorgegangen werden, daß das in den Gräben angeordnete isolierende Material vor der Diffusion der Dotierung der Seitenwände eingebracht wird. Bei Verwendung einer Phosphordotierung erfolgt die Diffusion ausschließlich in den Wandbereich zwischen benachbarten Gräben, welcher aus p-dotiertem Silizium bestehen kann. Eine Diffusion in das isolierende Material, welches aus Siliziumoxid besteht, erfolgt hiebei nicht in nennenswertem Ausmaße.
Um die entsprechende Driftstrecke sicherzustellen, wird mit Vorteil so vorgegangen, daß wenigstens ein Graben mit leitendem Material zur Kontaktierung einer unterhalb des Grabens befindlichen dotierten Schicht verfüllt wird. Auf diese Weise steht als Driftstrecke die gesamte vertikale Strecke bis zum Grund der 4 AT 002 173 Ul
Gräben zur Verfügung, wodurch überaus platzsparende vertikale Strukturen geschaffen werden.
Mit Vorteil wird das erfindungsgemäße Vefahren so durchgeführt, daß zwischen benachbarten, mit isolierendem Material verfüllten Gräben an der Oberfläche der nach der Diffusion dotierten Bereiche eine entgegengesetzt dotierte Schicht, welche sich über einen Teil der Breite zwischen den Gräben erstreckt und eine weitere höher dotierte Schicht als Source sowie eine Gateoxid- und eine Gate-Schicht abgeschieden wird und daß der Drainanschluß außerhalb der benachbarten mit isolierendem Material verfüllten Gräben, insbesondere über einen breiteren, mit leitendem Material verfüllten Graben angeordnet ist, wobei auf diese Weise unmittelbar ein vertikaler MOS-FET ausgebildet werden kann. Gegenüber der bekannten Integration von Transistoren mit vertikaler Driftstrecke, realisiert mit Buried Layer, Epitaxie und beidseitiger Diffusion zur lateralen Isolation mittels pn-Übergängen, wird somit wesentlich weniger Platz benötigt, da bei der bekannten Technologie die laterale Isolierung auf das selektiv kleine kritische Feld im Silizium und die laterale Diffusion angewiesen ist. Bei anderen Technologien liegt die Driftstrecke in aller Regel horizontal, wodurch sich sehr große aktive Flächen der Transistoren ergeben.
Eine höhere Dotierung, wie sie beispielsweise für Drain-Schichten, Kollektoren von Bipolartransistoren oder Kathoden mit vertikaler Driftstrecke vorteilhaft ist, kann in besonders einfacher Weise dadurch erzielt werden, daß eine höher dotierte Schicht durch vertikale Dotierung über den Grund eines oder mehrerer Gräben und anschließende Diffusion gebildet wird.
Prinzipiell kann die Dotierung der vertikalen Wände durch oxidative Abscheidung eines phosphor- oder borhaltigen Gases erfolgen. Bevorzugt wird jedoch erfindungsgemäß so vorgegangen, daß die Dotierung der Seitenwände und ggf. die höhere Dotierung für die Drainschicht durch Ionenimplantation unter spitzem Winkel von < 10°, vorzugsweise < 5°, zur Seitenwand aufgebracht wird. Um sicherzustellen, daß eine derartige Dotierung unter Verwendung eines Ionenimplantationsverfahrens auch tatsächlich die tieferen Bereiche der Seitenwände der Gräben erreicht, 5 AT 002 173 Ul müssen die angegebenen spitzen Winkel eingehalten werden, wobei eine derartige Ionenimplantation gleichzeitig den gewünschten Nebeneffekt mit sich bringen kann, daß am Grund der Gräben eine entsprechend höhere Dotierung für die nachfolgende Hochtemperaturdiffusion zur Verfügung gestellt wird.
Eine gleichmäßige Dotierung gelingt, wie es einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens entspricht, dadurch, daß die Dotierung der Seitenwände mittels thermischer Oxidation in phosphor- oder borhaltiger Atmosphäre vorgenommen wird.
Die Herstellung der Gräben gelingt in einfacher Weise dadurch, daß die Gräben durch anisotrope Ätzung hergestellt werden, wobei vorzugsweise die Gräben mittels reaktivem anisotropen Ionenätzen unter Verwendung einer Ätzgasatmosphäre, bestehend aus Chlor und Wasserstoffbromid, hergestellt werden. Um eine entsprechend exakte Begrenzung der Gräben sicherzustellen wird erfindungsgemäß mit Vorteil so vorgegangen, daß die Gräben nach Aufbringen einer Hartmaske, welche aus einer Schichtfolge von thermischem Siliziumoxid, aus der Gasphase abgeschiedenem Siliziumnitrid, und wieder aus der Gasphase abgeschiedenem Siliziumoxid besteht, die mittels reaktivem Ionenätzen strukturiert wird, hergestellt werden, wobei mit Vorteil die Dicke des thermischen Silizumoxids 2 bis 100 nm, die Dicke des abgeschiedenen Siliziumnitrids 50 bis 300 nm, und die Dicke des abgeschiedenen Siliziumoxids 500 bis 1500 nm gewählt wird.
In besonders einfacher Weise kann eine auf die geätzten Grabenwände abgeschiedene, dotierte Polysiliziumschicht als Dotierstoffquelle dienen.
Zur Erzielung einer Isolation der Gräben kann mit Vorteil so vorgegangen werden, daß das Füllmaterial der Gräben aus einem aus den Gasen Dichlorsilan und Lachgas abgeschiedenem Siliziumoxid besteht, wobei zur Erzielung in entsprechender Tiefe die Füllung der Gräben mit dotiertem oder undotiertem Polysilizium geschieht.
Eine Isolation und damit eine Herstellung eines Dielektrikums in den Gräben kann in einfacher Weise auch durch vollständige, thermische Aufoxidation der Füllung hergestellt werden. 6 AT 002 173 Ul
Das erfindungsgemäße Verfahren erlaubt eine selektive Dotierung in vertikaler Richtung und damit die Anordnung verschiedener vertikaler Strukturen mit geringem lateralen Platzbedarf, wobei mit Vorteil so vorgegangen wird, daß zur Erzielung einer unterschiedlichen Dotierung Gräben mit unterschiedlicher Breite parallel zur Oberfläche des Substrates gemessen hergestellt werden, worauf schmälere Gräben ganz gefüllt und breitere Gräben teilweise gefüllt werden, daß anschließend die schmäleren Gräben mit einer Photolithographie, vorzugsweise mit Negativlack, abgedeckt werden und in den nicht abgedeckten Gebieten die genannte Schicht wieder abgeätzt wird, worauf der Photolack, vorzugsweise Negativlack, wieder entfernt wird und anschließend eine selektive Dotierstoffbelegung in allen abgeätzten Teilgebieten vorgenommen wird.
Um relativ breite isolierende Bereiche, insbesondere in den Randbereichen zwischen hochsperrenden Transistoren und Niedervolt-Logik zu gewährleisten, kann mit Vorteil so vorgegangen werden, daß die Modifikation des zwischen den Gräben liegenden Siliziums in einer vollständigen Aufoxidation besteht, worauf die gegebenenfalls noch verbleibenden Spalten in den ursprünglichen Gräben mit einem aus der Gasphase bei hoher Temperatur abgeschiedenem Siliziumoxid gefüllt werden, wobei auf diese Weise lateral isolierende Bereiche mit entsprechend definierter Tiefe ausgebildet werden.
Ein besonders hohes Maß an Integration kann dadurch gewährleistet werden, daß die längere Achse des rechteckigen Querschnittes der Gräben wenigstens dem fünffachen, vorzugsweise wenigstens dem achtfachen der kürzeren Achse bzw. Breite der Gräben, parallel zur Oberfläche des Substrates gemessen, gewählt wird.
Als Dotierung kann sowohl eine lokale Verstärkung der Substratdotierung als auch eine Gegendotierung zur Dotierung des angelieferten Substratmaterials zum Einsatz gelangen. Üblicherweise werden p-dotierte Silizium-Wafer unter Implantation von Phosphor in entsprechende n-Bereiche umgewandelt. Im Falle eines ursprünglich n-dotierten Wafers muß naturgemäß eine Dotierung 7 AT 002 173 Ul mit Bor oder anderen dreiwertigen Elementen vorgenommen werden, um eine p-leitende Zone auszubilden.
Die Erfindung wird nachfolgend anhand von in der Zeichnung schematisch dargestellten Ausführungsbeispielen näher erläutert. In dieser zeigen Fig. 1 eine schematische Darstellung zweier benachbarter Gräben vor der thermischen Diffusion, Fig. 2 die Ausbildung, wie sie in Fig. 1 dargestellt ist, nach erfolgter Diffusion und Entfernen der Hartmaske, Fig. 3 eine Anwendung, wie sie beispielsweise für Hall-Sonden Verwendung finden kann, Fig. 4 einen NMOS-Transistor mit vertikaler Driftstrecke, wie er mit dem erfindungsgemäßen Verfahren herstellbar ist, Fig. 5 eine vereinfachte Ausbildung eines MOS-Transistors mit vertikaler Driftstrecke mit entsprechend höherem Widerstand, Fig. 6 einen erfindungsgemäß herstellbaren Bipolartransistor, Fig. 7 eine erfindungsgemäß herstellbare Diode, wie sie beispielsweise in Treiber IC’s für Feldspitzenkathoden· oder Plasma-Flat-Panel-Displays benötigt wird, Fig. 8 und 9 eine schematische Darstellung der Durchführung des Verfahrens für eine unterschiedlich starke Dotierstoffbelegung und Fig. 10 die Herstellung einer strukturierten Siliziumoxidschicht mit entsprechend vertikaler und horizontaler Ausdehnung, wie sie durch herkömmliche strukturierende Oxidationsverfahren aufgrund des benötigten Zeitaufwandes nicht herstellbar ist.
In Fig. 1 ist ersichtlich, daß benachbarte Gräben 1 und 2 in den p-dotierten Silizium-Wafer 3 geätzt werden. Die Gräben 1 und 2 sind hiebei etwa 5 bis 25 μιη tief und weisen eine Breite von etwa 1 |im auf. Der laterale Abstand benachbarter Gräben kann beispielsweise zwischen 1 und 10 Jim betragen. Zur Ätzung der Gräben mittels reaktivem Ionenätzen wird der Wafer über eine Hartmaske 4, welche vor der Gräbenätzung mittels Photolithographie und reaktivem Ionenätzen entsprechend strukturiert wurde, abgedeckt, wobei die Hartmaske 4 nach der Fertigstellung der vertikalen Dotierstoffbelegungen, wie sie in Fig. 1 schematisch mit 5 angedeutet sind, wieder entfernt wird, wie dies in Fig. 2 dargestellt ist. Die Dotierstoffbelegung 5 kann durch oxidative Abscheidung eines phosphor- oder borhaltigen Gases erfolgen. Bevorzugt erfolgt die Dotierung mittels Ionenimplanta- 8 AT 002 173 Ul tion, worauf die Diffusion des Dotierstoffes bei Temperaturen über 1000° C und vorzugsweise über 1100° C vorgenommen wird, um die entsprechende Ausbildung der gewünschten Bereiche zu erzielen. Nach der Diffusion wird somit, wie in Fig. 2 dargestellt, in dem p-leitenden Grundmaterial des Wafers ein entsprechender n-leitender Bereich 6 ausgebildet, welcher sich zwischen den benachbarten Gräben 1 und 2 erstreckt und auch seitlich in entsprechendem Ausmaß in den ursprünglichen p-Bereich diffundiert. Die Gesamtbreite des auf diese Weise gebildeten n-Bereiches wird hiebei mit a und die Tiefe mit b erzielt. Der gebildete n-dotierte Bereich 6 wird hiebei von dem ursprünglichen p-dotier-ten Bereich 3 umschlossen. Bei Verwendung eines ursprünglich p-dotierten Substrates 3 erfolgt die Dotierung 5 in einfacher Weise mit Phosphor, sodaß sich n-leitende Bereiche 6 ausbilden.
Nach Ausbildung einer derartigen Struktur können mittels oberflächlicher später hergestellter pn-Übergänge elektrische Felder E in Richtung des Pfeiles 7 senkrecht zur Oberfläche des Wafers angelegt werden, wobei Sperrspannungen von mehr als 100 Volt ohne weiteres erzielbar sind.
In Fig. 3 ist eine einfache Anwendung, wie sie beispielsweise für die Herstellung Hall-Sonden vorteilhaft ist, näher erläutert. Es wird wiederum ein Bereich aus schwach n-dotiertem Silizium 6 in einer Umgebung aus p-dotiertem Grundmaterial 3 ausgebildet, wobei parallele Gräben 1 und 2, welche mit dielektrisch isolierendem Material, wie beispielsweise Siliziumoxid verfüllt werden, eingesetzt werden. Ein Magnetfeld B in Richtung des Pfeiles 8, welches somit parallel zur Oberfläche des Wafers wirksam wird, führt aufgrund der geometrischen Ausbildung zu einem ausgeprägterem Maximum des detektierten Signales, wobei die Möglichkeit besteht, einen höher dotierten n-Bereich 9 am Grund eines breiteren Grabens über eine entsprechend dotierte Graben füllung 10 zu kontaktieren.
In Fig. 4 ist ein NMOS-Transistor mit einer vertikalen Driftstrecke 11 dargestellt, welche mit der erfindungsgemäßen lateralen Grabendotierung realisiert wird. Die Sperrfähigkeit hängt wie bei allen Hochvoltransistoren in erster Linie von der Länge der Driftstrecke ab, wobei diese Driftstrecke im vorlie- 9 AT 002 173 Ul genden Fall durch die Tiefe der Gräben bzw. Trenches bestimmt ist. Im Anschluß an die Diffusion des n-dotierten Bereiches 6 in das p-dotierte Grundmaterial 3 gelingt die Isolation der einzelnen Drain- bzw. Kollektoranschlüsse voneinander durch entsprechendes Isolationsmaterial in den Gräben. Bei den bekannten Ausbildungen ist der Drain- bzw. Kollektoranschluß als stark n-dotierter Buried Layer ausgebildet und es müssen daher die Anschlüsse zur Oberfläche des Wafers mit einer beidseitigen Diffusion hergestellt werden. Bei dieser Verfahrensweise wäre es unvermeidlich, daß der oberflächliche Platzbedarf für die Isolation zwischen Driftstrecke und Drain- bzw. Kollektoranschluß ein Vielfaches der Länge der Driftstrecke beträgt. Durch die erfindungsgemäße Ausbildung hat nun die besagte Isolation des Transistors einen Platzbedarf, der kleiner ist als die Länge der Driftstrecke, wobei im Anschluß an die Diffusion des n-Bereiches 6 der NMOS-Transistor durch Eindiffundieren des p-Bereiches 12 und Aufbringen eines n+-Bereiches 13 als Source sowie eines Gates 14 fertiggestellt wird. Der Drainanschluß erfolgt über ein in einem benachbarten Graben 15 eingebrachtes leitfähiges Material 16, welches ein höher dotiertes Drainmaterial 17 am Grund des Grabens 15 kontaktiert. Der Drainanschluß ist hiebei mit 18 bezeichnet, wobei aufgrund der Isolation im Graben 2 die volle vertikale Driftstrecke 11 für die Sperrfähigkeit zur Verfügung steht.
Bei der Ausbildung nach Fig. 5 wird auf den Drainkontakt am Grund eines weiteren Grabens verzichtet. Es wird wiederum ein MOS-Transistor mit vertikaler Driftstrecke 11 geschaffen, welcher dielektrisch isoliert und durch laterale Grabendotierung hergestellt wurde, wobei der tiefliegende Kontakt entfällt. Aus diesem Umstand resultiert ein höherer Widerstand des Transistors, da nun noch der Widerstrand des Materials zwischen dem obenliegenden Drainkontakt 18 und dem Material unterhalb des mit Dielektrikum verfüllten Grabens 2 hinzukommt.
Bei der Ausbildung nach Fig. 6 ist ein Bipolartransistor dargestellt. Auf die nach Diffusion gebildete n-dotierte Schicht zwischen den Gräben 1 und 2 wird ein p-Bereich für den Basisanschluß 19 ausgebildet, auf welchem ein n+-Bereich 20 als 10 AT 002 173 Ul
Emitteranschluß angeordnet wird. Der Kollektoranschluß 21 erfolgt wiederum analog wie der Drainanschluß bei der Ausbildung nach Fig. 4 über eine Tiefenkontaktierung, wodurch sich die hohe Spannungsfestigkeit ergibt.
In Fig. 7 ist eine Diode, wie sie für Treiber IC' s für Feldspitzenkathoden oder Plasma-Flat-Panel-Displays benötigt wird, dargestellt. Wenn eine hohe Anzahl voneinander isolierter Punkte 22 auf dem IC auf mehr als 100 Volt unabhängig voneinander mit einer Induktivität 23 aufgeladen werden sollen, bieten sich Dioden mit besonders kleinen Strömen an, welche allerdings die entsprechende Spannungsfestigkeit aufweisen müssen. Bei der hohen Anzahl hiefür benötigter Diodenstrukturen kommen die Vorteile der stark verkleinerten Randstruktur bei entsprechender Isolation zum Tragen. Wenn die Konzentration der n-Dotierung 24, die durch den Tiefenkontakt an der Unterseite der Diode eingebracht wird, nicht ausreicht, um einen parasitären Bipolartransistor bestehend aus einer Anode 25 und einer Kathode 26 sowie dem Substrat 3 zu verhindern, besteht die Möglichkeit unterhalb der Gräben bzw. Trenches einen stark dotierten Buried Layer 27 anzuordnen, in dem dann die Diffusionslänge der Löcher geringer ist als die Schichtdicke des Buried Layers 27.
Die Möglichkeiten einer unterschiedlichen Dotierung werden in Fig. 8 und 9 näher erläutert. Die Wände 28 benachbarter Gräben 29 und 30 mit unterschiedlicher Breite der Gräben werden nach ihrer Ätzung dergestalt gefüllt, daß die schmäleren Gräben vollständig und die breiteren Gräben unvollständig gefüllt werden. Die Füllung ist mit 31 bezeichnet und kann durch thermische Aufoxidation oder durch Abscheidung aus der Gasphase hergestellt werden. Bedingt durch die räumliche Ausdehnung bei einer thermischen Oxidation werden schmälere Gräben rascher geschlossen, sodaß in den breiteren Gräben eine unvollständige Füllung entsteht.
Anschließend wird eine Photolackmaske 32 aufgebracht, mit welcher die schmäleren Gräben 29 abgedeckt werden. Die breiteren Gräben werden photolithographisch geöffnet. Als Photolackmaske eignet sich bevorzugt ein UV-vernetzender Negativlack für diesen Prozeßschritt, sodaß nicht bis in den Boden des Grabens hinein 11 AT 002 173 Ul durchbelichtet werden muß. Nach Abätzen der Füllschicht in den breiteren Gräben kann eine selektive Dotierstoffbelegung, wie in Fig. 9 dargestellt und mit 33 bezeichnet vorgenommen werden, die nur dort wirksam wird, wo die Füllschicht abgeätzt wurde.
Bei der Darstellung in Fig. 10 wird eine Möglichkeit erläutert eine strukturierte Siliziumdioxidschicht 34 herzustellen, deren Schichtdicke größer ist als die Tiefe der Gräben. Eine derartige Siliziumoxidschicht mit einer Tiefe von etwa 25 pm kann durch herkömmliche strukturierende Oxidationsverfahren aufgrund der übermäßig hohen Oxidationszeiten nicht hergestellt werden. Die Abstände zwischen den Gräben werden hiebei etwa gleich groß oder geringfügig kleiner als die Grabenbreite gewählt, sodaß die vollständige thermische Aufoxidation des zwischen den Gräben liegenden Siliziums gelingt. Gegebenenfalls in der Folge noch verbleibende Spalte 35 in den ursprünglichen Gräben können durch Oxidabscheidung aus der Gasphase gefüllt werden, wobei die Oxidabscheidung schematisch mit 36 angedeutet ist. 12

Claims (19)

  1. AT 002 173 Ul Ansprüche : 1. Verfahren zur Herstellung von begrenzten, dotierten Teilgebieten in einem Substratmaterial aus monokristallinem Silizium, dadurch gekennzeichnet, daß wenigstens zwei benachbarte Gräben mit einem im wesentlichen rechteckigen Querschnittprofil geätzt werden, deren längere Achse im wesentlichen normal auf die Oberflächenebene des Substrats orientiert ist, daß anschließend wenigstens auf die sich normal zur Oberflächenebene erstreckenden Seitenwände der Gräben Dotierstoffe aufgebracht werden, daß die Dotierstoffe durch Hochtemperaturdiffusion bei Temperaturen von über 1000° C in das den Seitenwänden benachbarte Substratmaterial verteilt werden, wobei sich die Diffusion über die Breite des zwischen benachbarten Gräben vorhandenen Substratmaterials erstreckt und daß wenigstens ein Graben mit isolierendem Material, insbesondere Si-Oxid gefüllt wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Hochtemperaturdiffusion bei Temperaturen von über 1100° C vorgenommen wird.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das in den Gräben angeordnete isolierende Material vor der Diffusion der Dotierung der Seitenwände eingebracht wird.
  4. 4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß wenigstens ein Graben mit leitendem Material zur Kontaktierung einer unterhalb des Grabens befindlichen dotierten Schicht verfüllt wird.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen benachbarten, mit isolierendem Material verfüllten Gräben an der Oberfläche der nach der Diffusion dotierten Bereiche eine entgegengesetzt dotierte Schicht, welche sich über einen Teil der Breite zwischen den Gräben erstreckt und eine weitere höher dotierte Schicht als Source sowie eine Gateoxid- und eine Gate-Schicht abgeschieden wird und daß der Drainanschluß außerhalb der benachbarten mit isolierendem Material verfüllten Gräben, insbesondere über einen breiteren, mit leitendem Material verfüllten Graben angeordnet ist. 13 AT 002 173 Ul
  6. 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine höher dotierte Schicht durch vertikale Dotierung über den Grund eines oder mehrerer Gräben und anschließende Diffusion gebildet wird.
  7. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Dotierung der Seitenwände und ggf. die höhere Dotierung für die Drainschicht durch Ionenimplantation unter spitzem Winkel von < 10°, vorzugsweise < 5°, zur Seitenwand aufgebracht wird.
  8. 8. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Dotierung der Seitenwände mittels thermischer Oxidation in phosphor- oder borhaltiger Atmosphäre vorgenommen wird.
  9. 9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Gräben durch anisotrope Ätzung hergestellt werden.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Gräben mittels reaktivem anisotropen Ionenätzen unter Verwendung einer Ätzgasatmosphäre, bestehend aus Chlor und Wasserstoffbromid, hergestellt werden.
  11. 11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Gräben nach Aufbringen einer Hartmaske, welche aus einer Schichtfolge von thermischem Siliziumoxid, aus der Gasphase abgeschiedenem Siliziumnitrid, und wieder aus der Gasphase abgeschiedenem Siliziumoxid besteht, die mittels reaktivem Ionenätzen strukturiert wird, hergestellt werden.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Dicke des thermischen Silizumoxids 2 bis 100 nm, die Dicke des abgeschiedenen Siliziumnitrids 50 bis 300 nm, und die Dicke des abgeschiedenen Siliziumoxids 500 bis 1500 nm gewählt wird.
  13. 13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß eine auf die geätzten Grabenwände abgeschiedene, dotierte Polysiliziumschicht als Dotierstoffquelle dient.
  14. 14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß das Füllmaterial der Gräben aus einem aus den Gasen Dichlorsilan und Lachgas abgeschiedenem Siliziumoxid besteht. 14 AT 002 173 Ul
  15. 15. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Füllung der Gräben mit dotiertem oder undotiertem Polysilizium geschieht.
  16. 16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß ein Dielektrikum in den Gräben durch vollständige, thermische Aufoxidation der Füllung hergestellt wird.
  17. 17. Verfahren nach einem' der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß zur Erzielung einer unterschiedlichen Dotierung Gräben mit unterschiedlicher Breite parallel zur Oberfläche des Substrates gemessen hergestellt werden, worauf schmälere Gräben ganz gefüllt und breitere Gräben teilweise gefüllt werden, daß anschließend die schmäleren Gräben mit einer Photolithographie, vorzugsweise mit Negativlack, abgedeckt werden und in den nicht abgedeckten Gebieten die genannte Schicht wieder abgeätzt wird, worauf der Photolack, vorzugsweise Negativlack, wieder entfernt wird und anschließend eine selektive Dotierstof fbelegung in allen abgeätzten Teilgebieten vorgenommen wird.
  18. 18. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß die Modifikation des zwischen den Gräben liegenden Siliziums in einer vollständigen Aufoxidation besteht, worauf die ggf. noch verbleibenden Spalten in den ursprünglichen Gräben mit einem aus der Gasphase bei hoher Temperatur abgeschiedenem Siliziumoxid gefüllt werden.
  19. 19. Verfahren nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß die längere Achse des rechteckigen Querschnittes der Gräben wenigstens dem fünffachen, vorzugsweise wenigstens dem achtfachen der kürzeren Achse bzw. Breite der Gräben, parallel zur Oberfläche des Substrates gemessen, gewählt wird. 15
AT0037897U 1997-06-19 1997-06-19 Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium AT2173U1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
AT0037897U AT2173U1 (de) 1997-06-19 1997-06-19 Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium
US09/100,146 US6255190B1 (en) 1997-06-19 1998-06-18 Method for dielectrically isolated deep pn-junctions in silicon substrates using deep trench sidewall predeposition technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
AT0037897U AT2173U1 (de) 1997-06-19 1997-06-19 Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium

Publications (1)

Publication Number Publication Date
AT2173U1 true AT2173U1 (de) 1998-05-25

Family

ID=3489010

Family Applications (1)

Application Number Title Priority Date Filing Date
AT0037897U AT2173U1 (de) 1997-06-19 1997-06-19 Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium

Country Status (2)

Country Link
US (1) US6255190B1 (de)
AT (1) AT2173U1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149195A1 (de) * 2001-10-05 2003-04-24 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltung mit einer auf einem Dielektrikum angeordneten leitfähigen Struktur
US7230311B2 (en) 2001-12-13 2007-06-12 Austriamicrosystems Ag Silicon substrate having an insulating layer
US8426936B2 (en) 2009-03-24 2013-04-23 Austriamicrosystems Ag Vertical Hall sensor and method of producing a vertical Hall sensor

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0973203A3 (de) * 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
FR2803101B1 (fr) * 1999-12-24 2002-04-12 St Microelectronics Sa Procede de fabrication de composants de puissance verticaux
DE10144268B4 (de) * 2001-09-08 2015-03-05 Robert Bosch Gmbh Vorrichtung zur Messung der Stärke einer Vektorkomponente eines Magnetfeldes
DE102004063991B4 (de) 2004-10-29 2009-06-18 Infineon Technologies Ag Verfahren zur Herstellung von dotierten Halbleitergebieten in einem Halbleiterkörper eines lateralen Trenchtransistors
US7264982B2 (en) * 2004-11-01 2007-09-04 International Business Machines Corporation Trench photodetector
US20060160198A1 (en) * 2004-12-22 2006-07-20 Xu Li Method for the production of glycolic acid from ammonium glycolate by direct deammoniation
US7553740B2 (en) * 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
KR100685620B1 (ko) * 2006-02-16 2007-02-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
EP1868239B1 (de) * 2006-06-12 2020-04-22 ams AG Verfahren zur Herstellung von Isolationsgräben in einer Halbleiterscheibe
DE102007034803B4 (de) * 2007-03-26 2015-03-12 X-Fab Dresden Gmbh & Co. Kg Halbleiterbauelement mit integriertem Hall-Effekt-Sensor
KR101776955B1 (ko) * 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
DE102009038938B4 (de) 2009-08-26 2013-10-10 Austriamicrosystems Ag Verfahren zur Herstellung eines vertikalen Hall-Sensors
CN113066854B (zh) * 2021-03-18 2023-02-03 电子科技大学 一种高压jfet器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0288739A2 (de) * 1987-04-30 1988-11-02 International Business Machines Corporation Selbstausrichtendes Verfahren einer Isolierungsgrubenstruktur zu einem implantierten Bereich
GB2206446A (en) * 1987-07-02 1989-01-05 Mitsubishi Electric Corp Method for isolating adjacent semiconductor regions
EP0256315B1 (de) * 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0221394B1 (de) * 1985-10-31 1992-07-22 International Business Machines Corporation Verfahren zur Herstellung einer integrierten Schaltung
US5250461A (en) * 1991-05-17 1993-10-05 Delco Electronics Corporation Method for dielectrically isolating integrated circuits using doped oxide sidewalls
US5291049A (en) * 1991-11-29 1994-03-01 Kabushiki Kaisha Toshiba Mosfet with buried element isolation regions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4755486A (en) * 1986-12-11 1988-07-05 Siemens Aktiengesellschaft Method of producing a defined arsenic doping in silicon semiconductor substrates
US5354710A (en) * 1988-01-14 1994-10-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices using an adsorption enhancement layer
KR0167271B1 (ko) * 1995-11-30 1998-12-15 문정환 비균등 도우프 채널 구조를 갖는 반도체소자의 제조방법
TW304293B (en) * 1996-11-18 1997-05-01 United Microelectronics Corp Manufacturing method for shallow trench isolation
US5851900A (en) * 1997-04-28 1998-12-22 Mosel Vitelic Inc. Method of manufacturing a shallow trench isolation for a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0221394B1 (de) * 1985-10-31 1992-07-22 International Business Machines Corporation Verfahren zur Herstellung einer integrierten Schaltung
EP0256315B1 (de) * 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0288739A2 (de) * 1987-04-30 1988-11-02 International Business Machines Corporation Selbstausrichtendes Verfahren einer Isolierungsgrubenstruktur zu einem implantierten Bereich
GB2206446A (en) * 1987-07-02 1989-01-05 Mitsubishi Electric Corp Method for isolating adjacent semiconductor regions
US5250461A (en) * 1991-05-17 1993-10-05 Delco Electronics Corporation Method for dielectrically isolating integrated circuits using doped oxide sidewalls
US5291049A (en) * 1991-11-29 1994-03-01 Kabushiki Kaisha Toshiba Mosfet with buried element isolation regions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149195A1 (de) * 2001-10-05 2003-04-24 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltung mit einer auf einem Dielektrikum angeordneten leitfähigen Struktur
US7230311B2 (en) 2001-12-13 2007-06-12 Austriamicrosystems Ag Silicon substrate having an insulating layer
US8426936B2 (en) 2009-03-24 2013-04-23 Austriamicrosystems Ag Vertical Hall sensor and method of producing a vertical Hall sensor

Also Published As

Publication number Publication date
US6255190B1 (en) 2001-07-03

Similar Documents

Publication Publication Date Title
DE112019001738B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE4300806C1 (de) Verfahren zur Herstellung von vertikalen MOS-Transistoren
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE69309565T2 (de) Feldeffekttransistor mit Graben mit niedrig dotiertem epitaktischen Gebiet an dessen Oberflächenbereich
DE19736981C2 (de) Halbleitereinrichtung mit hoher Durchbruchsspannung
EP1160871B1 (de) Ladungskompensationshalbleiteranordnung und Verfahren zu deren Herstellung
DE102010060229B4 (de) Halbleitervorrichtung mit Halbleiterzonen, Herstellungsverfahren hierfür und Integrierte Schaltung
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
AT2173U1 (de) Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102013110180A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE19701189A1 (de) Halbleiterbauteil
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
EP0029900B1 (de) Als bipolarer Transistor in einem Halbleitersubstrat ausgebildetes selbstjustiertes Schaltungs- oder Bauelement und Verfahren zur Herstellung
DE3242736A1 (de) Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE102018102949B4 (de) Verfahren zur herstellung einer leistungs-halbleitervorrichtung
DE2718449A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung
DE102011010112A1 (de) Struktur und Verfahren zur Formgebung eines Grabenbodens in Silizium nach der Oxidation
DE19750221A1 (de) Halbleiterbauteil mit MOS-Gatesteuerung sowie Verfahren zu seiner Herstellung
DE102017118957B4 (de) Herstellen eines superjunction-transistorbauelements

Legal Events

Date Code Title Description
MN9K Cancelled due to lapse of time