DE10229146A1 - Laterales Superjunction-Halbleiterbauteil - Google Patents

Laterales Superjunction-Halbleiterbauteil

Info

Publication number
DE10229146A1
DE10229146A1 DE10229146A DE10229146A DE10229146A1 DE 10229146 A1 DE10229146 A1 DE 10229146A1 DE 10229146 A DE10229146 A DE 10229146A DE 10229146 A DE10229146 A DE 10229146A DE 10229146 A1 DE10229146 A1 DE 10229146A1
Authority
DE
Germany
Prior art keywords
trenches
substrate
diffusion
region
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10229146A
Other languages
English (en)
Inventor
Daniel M Kinzer
Srikant Sridevan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE10229146A1 publication Critical patent/DE10229146A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Ein lateral leitendes Superjunction-Halbleiterbauteil weist eine Vielzahl von mit Abstand voneinander angeordneten vertikalen Gräben (20-23) in einer Grenzschichten aufnehmenden Schicht aus P·-·-Silizium auf. Eine N·-·-Diffusion kleidet die Wände des Grabens aus und die Konzentration und Dichte der N·-·-Diffusion und der P·-·-Strukturen sind so ausgebildet, daß sie bei Sperrspannungsbetrieb vollständig verarmen. Eine MOS-Gatestruktur ist an einem Ende der Gräben angeschlossen und ein Drainbereich ist an deren anderem Ende angeschlossen. Eine weitere N·-·-Schicht oder eine Isolieroxidschicht kann zwischen einem P·-·-Substrat und der die P·-·-Grenzschicht aufnehmenden Schicht eingefügt sein.

Description

    Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf Halbleiterbauteile und bezieht sich insbesondere auf ein neuartiges mit lateraler Leitung arbeitendes Superjunction-MOSFET-Bauteil.
    • Hintergrund der Erfindung
  • MOSFET-Superjunction-Bauteile sind gut bekannt und sind in den US-Patenten 4754310 und 5216275 sowie in einer Veröffentlichung mit dem Titel "Simulated Superior Performance of Semiconductor Superjunction Devices" von Fujihara und Miyaska in the Proceedings of 1998 International Symposium on Semiconductor Devices & ICs, Seiten 423 bis 426 beschrieben. Derartige Superjunction-Bauteile erfordern tiefe Gräben oder aufeinanderfolgend abgeschiedene und diffundierte P- und N-Epitaxial-Siliziumschichten. Weiterhin sind die Betriebseigenschaften von bekannten Superjunction-Bauteilen nicht optimiert.
  • Der Erfindung liegt die Aufgabe zugrunde, ein lateral leitendes Superjunction- Halbleiterbauteil der eingangs genannten Art zu schaffen, das optimiert ist und flachere Gräben erfordert.
  • Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den Unteransprüchen.
  • Gemäß einem ersten Merkmal der Erfindung wird ein leicht leitendes P---Substrat bereitgestellt, und eine N--Epitaxialschicht und nachfolgend eine P--Epitaxialschicht werden auf dem P---Substrat aufgewachsen. In lateraler Richtung langgestreckte und mit Abstand voneinander angeordnete Gräben werden von der Oberseite des P--Epitaxialbereiches aus ausgebildet und erstrecken sich nach unten und geringfügig in das N--Substrat. Die Gräben definieren P--Mesastrukturen zwischen sich. Eine N--Diffusionsauskleidung wird dann in die Wände und den Boden der Gräben eindiffundiert. Die Gräben werden dann mit Siliziumdioxid-Isoliermaterial gefüllt. Die N--Diffusionsauskleidung weist eine Resurf-Konzentration von 1E12 Ionen pro cm2 über den vollen freiliegenden N--Grabenbereich auf. Die P--Säulen weisen eine Konzentration von 2E12 Ionen/cm2 auf.
  • Bei weiteren Ausführungsformen der Erfindung kann die P--Epitaxialschicht auf einem SOI- (Silizium auf Isolator-) Substrat gebildet werden.
  • Die neuartige Struktur der Erfindung ergibt eine Anzahl von Vorteilen gegenüber bekannten Bauteilen:
    • 1. Es ist ein flacherer Graben erforderlich, um das Bauteil herzustellen. So kann ein Graben mit einer Tiefe von 15 Mikrometern anstelle eines bekannten Grabens mit einer Tiefe von 35 Mikrometern für ein 600-Volt-Bauteil verwendet werden.
    • 2. Es kann eine dichtere Struktur hergestellt werden, wobei eine Teilung von einem Mikrometer verwendet wird. Weil die Teilung proportional zum Einschaltwiderstand RDSON ist, ist die Verringerung der Teilung sehr wünschenswert.
    • 3. Weil das Bauteil ein Bauteil mit lateraler Leitung ist, hat es eine verringerte Gate-Ladung Qg, was für viele Anwendungen wesentlich ist.
    • 4. Die neuartige Struktur der Erfindung eignet sich als solche für die Integration von mehrfachen Bauteilen in einem gemeinsamen Halbleiterplättchen, und es kann beispielsweise eine Brückenschaltung in ein einziges Halbleiterplättchen integriert werden.
    • 5. Das Bauteil kann als spannungsseitiger Schalter wirken, wenn die N---Schicht so ausgelegt ist, daß sie die Speisespannung zwischen Source und Substrat verträgt. Hochspannungsseitige Bauteile, niederspannungsseitige Bauteile und Steuerschaltungen können dann in das gleiche Silizium integriert werden.
    Kurze Beschreibung der Zeichnungen
  • Fig. 1 ist ein Querschnitt durch einen kleinen Abschnitt des aktiven Bereiches einer Halbleiterscheibe nach dem Ätzen der Gräben in der Halbleiterscheibe in einem Verfahren zur Herstellung eines Bauteils gemäß der Erfindung.
  • Fig. 2 ist ein Querschnitt des Bereiches nach Fig. 1 nach der Bildung einer N--Implantation in den Grabenwänden und dem Boden.
  • Fig. 3 ist ein Querschnitt nach Fig. 2, nachdem die Nuten mit Oxid gefüllt wurden.
  • Fig. 4 ist ein Querschnitt ähnlich dem nach Fig. 3 nach der Abscheidung von Oxid über der gesamten oberen Oberfläche des aktiven Bereiches sowie ein Querschnitt nach Fig. 5 entlang der Schnittlinie 4-4 in Fig. 5.
  • Fig. 5 ist ein Querschnitt der Fig. 4 entlang der Schnittlinie 5-5 in Fig. 4.
  • Fig. 6 ist eine Draufsicht auf die Halbleiterscheibe nach den Fig. 4 und 5, wobei die Hauptelektrode für eine Vielzahl von Bauteilen gezeigt ist, die in ein gemeinsames Halbleiterplättchen integriert sind.
  • Fig. 7 und Fig. 8 sind ähnlich zu den Fig. 4 bzw. 5.
  • Fig. 9 und 10 zeigen eine zweite Ausführungsform der Erfindung, die die Zwischen-Epitaxialschicht vom N--Typ nach den Fig. 7 und 8 beseitigt.
  • Fig. 11 und 12 zeigen eine zweite Ausführungsform der Erfindung, bei der eine Oxid-Isolierschicht anstelle der Epitaxialschicht vom N--Typ nach den Fig. 7 und 8 verwendet wird.
    • Ausführliche Beschreibung der Zeichnungen
  • Zunächst wird auf die Fig. 1 Bezug genommen, in der ein kleiner Abschnitt des aktiven Bereiches einer Halbleiterscheibe 10 aus Silizium gezeigt ist, die gemäß der Erfindung zu verarbeiten ist. Die Halbleiterscheibe 10 kann einen sehr leicht dotierten P---Hauptkörper 11 aus einem Schmelzzonen-Material haben. Eine sehr leicht dotierte Epitaxialschicht aus N---Silizium 12 wird auf die Schicht 11 aufgewachsen. Ein P--Bereich 13 wird als nächstes epitaxial über dem N---Bereich 12 aufgewachsen.
  • Bei einer Ausführungsform der Erfindung und für ein 600-Volt-Bauteil kann der P--Bereich 11 eine Konzentration von ungefähr 2E14 von Fremdatomen irgendeines gewünschten P-Typs haben. Der N---Bereich 12 kann eine Konzentration haben, die einer Dosis von 1E12 einer geeigneten Fremdatom-Spezies entspricht, wodurch eine Resurf-Dosis gebildet wird. Der P--Bereich 13 weist eine Konzentration entsprechend einer doppelten Resurf-Dosis von 2E12 aus Fremdatomen eines geeigneten P-Typs auf.
  • Wie dies weiterhin in Fig. 1 gezeigt ist, wird eine Vielzahl von parallelen, in Lateralrichtung langgestreckten Gräben 20-23 durch den P--Bereich 13 und in die Oberseite des N-Bereiches 12 hinein gebildet. Die Gräben können irgendeine Länge in Abhängigkeit von der gewünschten Durchbruchspannung des Bauteils haben, und für ein 600-Volt-Bauteil können sie ungefähr 40 Mikrometer lang sein. Die Mesa-Breite, d. h. der Abstand zwischen Gräben, kann ungefähr 1,0 Mikrometer betragen, und die Gräben können ungefähr 5 Mikrometer tief und ungefähr 0,5 Mikrometer breit sein. Die Gräben erstrecken sich vorzugsweise in den N--Bereich 12 über ungefähr 0,15 Mikrometer. Um die erwünschte Resurf-Dosis für die die vorstehend genannten Abmessungen aufweisende Mesa-Struktur zu erzielen, sollte eine P--Konzentration von 2E16 Ionen/cm3 verwendet werden.
  • Nach der Ausbildung der Gräben 20-23 empfangen gemäß Fig. 2 die Wände der Gräben eine N--Diffusion 30, die eine Resurf-Diffusion mit einer äquivalenten Dosis von 1E12/cm2 entlang der Böden der Gräben hervorruft. Damit die Struktur einwandfrei arbeitet, sollte die Tiefe der P--Diffusion 30 und die Tiefe des Grabens nahe beieinanderliegen, und unterhalb des Grabens sollte die P-Konzentration auf ein Ausmaß abfallen, das erforderlich ist, um 600 Volt (die BV-Spannung) in dem Hauptkörper zu unterstützen, was ungefähr 2E14 Ionen/cm3 ist. Eine Möglichkeit, dies zu erzielen, besteht darin, die Konzentration der P-Abscheidung in den Mesa- Bereichen durch Diffusion von den Seitenwänden aus zu kontrollieren. Die Dotierung könnte auch durch Diffusion von einem dotierten Film oder durch Bombardieren mit einem dotierten Plasma erzielt werden.
  • Wie dies als nächsten in Fig. 3 gezeigt ist, füllt ein geeignetes Dielektrikum, beispielsweise Siliziumdioxid 35, die Gräben durch thermisches Aufwachsen oder durch Abscheidung.
  • Wie dies als nächstes in den Fig. 4 und 5 gezeigt ist, wird eine MOS- Gatestruktur gebildet (in irgendeiner gewünschten Folge), und die Source- und Drain-Elektroden werden ebenfalls gebildet. Im einzelnen kann die MOS- Gatestruktur einen üblichen P--Bereich 40 einschließen, der eine N+-Source 41 enthält. Weiterhin kann eine P+-Diffusion unter dem Sourcebereich liegen. Der Mittelbereich der Source-Basis-Struktur erhält eine flache Ätzung, die später von der Source-Elektrode 43 gefüllt wird. Ein übliches Gateoxid 44 bedeckt den lateralen invertierbaren Kanal zwischen der Source 41 und dem leicht dotierten Teil der Basisbereiche 40, und eine leitende Polysilizium-Gate-Elektrode 50 liegt über dem Gateoxid. Eine Isolierschicht 51, beispielsweise aus Niedrigtemperaturoxid, isoliert die Gate-Elektrode 50 von dem Source-Metall 43.
  • Wie die als nächstes in Fig. 5 gezeigt ist, erstreckt sich ein N+-Senkenbereich 60 von der Oberseite des P--Bereichs 13 zu der N--Diffusion 30 und dem N--Bereich 12. Die Oberseite von Bereichen von Mesa-Strukturen 13 nimmt ein Feldoxid 61 (Fig. 4 und 5) auf, das eine durchgehende Öffnung zur Aufnahme eines Drainkontaktes 62 aufweist, der mit dem N+-Senkenbereich 60 in Kontakt steht.
  • Fig. 6 zeigt eine Topologie, die für die Struktur nach den Fig. 4 und 5 verwendet werden kann, wobei eine Vielzahl von getrennten, sich jedoch wiederholenden Elementen gebildet werden, wobei jeweils benachbarte Source- und Drainbereiche S1 bis S4 und D1, D2 die gleichen Strukturen aufweisen, wie sie in Fig. 4 und 5 gezeigt sind. Die Sourcebereiche S1 bis S4 können für getrennte integrierte Bauteile bestimmt sein, oder sie können alternativ miteinander verbunden sein, und in ähnlicher Weise können die Drainbereiche D1, D2 getrennt voneinander sein oder miteinander verbunden sein. Die Gate-Elektroden G1 bis G4 können ebenfalls benachbart zu den jeweiligen Sourcebereichen S1 bis S4 angeordnet, und sie sind mit ihren jeweiligen Gate-Elektroden, wie z. B. der Gate-Elektrode 50 verbunden.
  • Die Betriebsweise des Bauteils nach den Fig. 4 und 5 ist wie folgt: in der Sperrbetriebsweise und wenn die Source 43 und das Gate 50 gegenüber dem Substrat 12 geerdet sind und eine hohe relative Vorspannung an die Drain- Elektrode 62 angelegt ist, wird die Spannung in der lateralen Richtung vollständig in der Grabenstruktur abgefangen, und die P--Bereiche 13 und die N--Diffusionen 30 werden vollständig verarmt, was eine nahezu gleichförmige elektrische Feldverteilung entlang der Grabenlänge ermöglicht. Der Verarmungsbereich erstreckt sich nach unten in den N---Bereich 12.
  • In dem Leitungsbetriebszustand und bei Anlegen einer Vorspannung an die Gate- Elektrode 50 und Erden der Source 43 gegenüber dem Substrat wird ein Kanal vom N-Typ zwischen den Sourcebereichen 41 und der Basis 40 gebildet. Das Anlegen einer Vorspannung an den Drainbereich 60 bewirkt das Fließen eines Stromes in dem Bauteil durch die nicht verarmten P-- und N--Bereiche 13 und 30.
  • Als nächstes wird auf die Fig. 7-11 Bezug genommen. Die neuartige Struktur nach den Fig. 4 und 5 ist in den Fig. 7 und 8 wiederholt, so daß sie leicht mit den beiden zusätzlichen Ausführungsformen nach den Fig. 9, 10 bzw. Fig. 11 und 12 verglichen werden kann. Die gleichen Bezugsziffern werden zur Identifikation gleicher Bauteile verwendet.
  • In den Fig. 9 und 10 ist eine verglichen mit der nach den Fig. 4, 5, 7 und 8 vereinfachte Anordnung gezeigt, bei der der N---Bereich 12 nach den Fig. 7 und 8 fortgelassen ist. Somit sind die Source 41 und das Substrat 11 kurzgeschlossen, so daß das Bauteil keine Spannungsfestigkeit aufweist (was dessen Verwendung als spannungsseitiger Schalter verhindert). Das Bauteil nach den Fig. 9 und 10 widersteht jedoch einer Spannung zwischen dem Drainbereich 60 und der Source- Elektrode aufgrund des Resurf-Prinzips.
  • Als nächstes wird auf die Fig. 11 und 12 Bezug genommen. Hier wird eine Oxid- Isolierschicht 70 anstelle des N---Bereiches 12 verwendet, und der aktive Bereich ist auf der Oberfläche der Schicht 70 gebildet. Somit kann das Bauteil im Gegensatz zu den Fig. 7 und 8 als spannungsseitiger Schalter verwendet werden.
  • Obwohl die vorliegende Erfindung bezüglich spezieller Ausführungsformen beschrieben wurde, sind viele andere Abänderungen und Modifikationen und andere Anwendungen für den Fachmann ersichtlich. Es wird daher bevorzugt, daß die Erfindung nicht durch die spezielle vorliegende Offenbarung sondern lediglich durch die beigefügten Ansprüche begrenzt ist.

Claims (7)

1. Lateral leitendes Superjunction-Halbleiterbauteil mit:
einer monokristallinen Halbleiterscheibe, die ein Substrat (11) von einem Leitungstyp aufweist;
einer epitaxial abgeschiedenen, Gräben (20-23) aufnehmenden Schicht (13) des einen Leitungstyps, die oberhalb des Substrates angeordnet ist und eine obere Oberfläche aufweist;
einer Vielzahl von mit Abstand voneinander angeordneten, sich lateral erstreckenden Gräben (20-23), die in der die Gräben aufnehmenden Schicht gebildet ist;
einer Diffusion des anderen der Leitungstypen, die sich in die Wände der Gräben erstreckt und eine vorgegebene Tiefe und eine vorgegebene Konzentration aufweist;
wobei die Gräben zwischen sich Mesa-Strukturen mit einer vorgegebenen Breite und einer vorgegebenen Konzentration bilden;
einem Drainbereich (60) des anderen Leitungstyps, der sich in die die Gräben aufnehmende Schicht erstreckt und an einem Ende der Mesa-Strukturen angeordnet ist;
einer MOS-Gatestruktur, die einen Sourcebereich (41), einen Basisbereich (40) und eine Gate-Elektrode (50) einschließt, die am anderen Ende der Mesa- Strukturen angeordnet sind;
wobei die Dicke und Konzentration der Mesa-Strukturen und der Diffusionen so ausgewählt ist, daß eine vollständige Verarmung unter Sperrspannungsbedingungen hervorgerufen wird.
2. Bauteil nach Anspruch 1, das weiterhin Source-, Drain- und Gatekontakte einschließt, die auf der oberen Oberfläche angeordnet und mit dem Sourcebereich, der Gate-Elektrode bzw. den Drainbereichen verbunden ist.
3. Bauteil nach Anspruch 1, das einen weiteren Bereich des anderen Leitungstyps einschließt, der zwischen dem Substrat und der die Gräben aufnehmenden Schicht eingefügt ist, wobei der weitere Bereich leichter dotiert ist, als die Diffusion, und wobei sich die Diffusion in den weiteren Bereich entlang der Böden der Gräben erstreckt.
4. Bauteil nach Anspruch 1, bei dem sich die Diffusion in das Substrat an den Böden der Gräben erstreckt.
5. Bauteil nach Anspruch 1, das weiterhin eine Isolierschicht (70) einschließt, die zwischen dem Substrat (11) und der die Gräben aufnehmenden Schicht eingefügt ist, wobei die obere Oberfläche der Isolierschicht koplanar mit den Böden der Gräben ist.
6. Bauteil nach Anspruch 1-5, das weiterhin ein dielektrisches Füllmaterial in jedem der Gräben einschließt.
7. Bauteil nach Anspruch 6, bei dem das Substrat ein Material aus einem leicht dotierten P-Typ ist, und bei dem die Diffusion und die Mesa-Strukturen Resurf- Konzentrationen haben.
DE10229146A 2001-06-26 2002-06-28 Laterales Superjunction-Halbleiterbauteil Withdrawn DE10229146A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/891,727 US6787872B2 (en) 2001-06-26 2001-06-26 Lateral conduction superjunction semiconductor device

Publications (1)

Publication Number Publication Date
DE10229146A1 true DE10229146A1 (de) 2003-01-09

Family

ID=25398718

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10229146A Withdrawn DE10229146A1 (de) 2001-06-26 2002-06-28 Laterales Superjunction-Halbleiterbauteil

Country Status (3)

Country Link
US (1) US6787872B2 (de)
JP (1) JP4669191B2 (de)
DE (1) DE10229146A1 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US7005703B2 (en) * 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability
JP4999464B2 (ja) * 2003-12-19 2012-08-15 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 広いメサを備えた超接合ディバイスの製造方法
US7268395B2 (en) * 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
JP2006054248A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
DE102005012217B4 (de) * 2005-03-15 2007-02-22 Infineon Technologies Austria Ag Lateraler MISFET und Verfahren zur Herstellung desselben
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7238577B1 (en) 2005-05-18 2007-07-03 National Semiconductor Corporation Method of manufacturing self-aligned n and p type stripes for a superjunction device
JP4744958B2 (ja) * 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
KR20080104047A (ko) * 2006-03-02 2008-11-28 아이스모스 테크날러지 코포레이션 광검출기 어레이에 대한 전면 전기적 콘택 및 이의 제조 방법
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US7729147B1 (en) 2007-09-13 2010-06-01 Henry Wong Integrated circuit device using substrate-on-insulator for driving a load and method for fabricating the same
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7846821B2 (en) 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
CN102738207B (zh) * 2011-04-07 2014-12-10 上海华虹宏力半导体制造有限公司 超级结器件的终端保护结构及制造方法
TWI478336B (zh) * 2011-05-06 2015-03-21 Episil Technologies Inc 減少表面電場的結構及橫向雙擴散金氧半導體元件
CN103367438B (zh) * 2012-04-01 2017-09-12 朱江 一种金属半导体电荷补偿的半导体装置及其制备方法
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US10861938B2 (en) * 2013-07-19 2020-12-08 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing the same
TWI570888B (zh) * 2014-02-14 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製作方法
US9406742B2 (en) 2014-04-09 2016-08-02 Vanguard International Semiconductor Corporation Semiconductor device having super-junction structures
CN110518056B (zh) * 2019-08-02 2021-06-01 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4605948A (en) * 1984-08-02 1986-08-12 Rca Corporation Semiconductor structure for electric field distribution
JP2565999B2 (ja) * 1989-01-12 1996-12-18 日産自動車株式会社 横型絶縁ゲートバイポーラトランジスタ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
US5436173A (en) * 1993-01-04 1995-07-25 Texas Instruments Incorporated Method for forming a semiconductor on insulator device
JPH06268054A (ja) * 1993-03-10 1994-09-22 Nippondenso Co Ltd 半導体装置
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
JPH07326743A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd プレーナ型半導体素子
JPH07335837A (ja) * 1994-06-03 1995-12-22 Hitachi Ltd 半導体装置および論理回路
JPH0897411A (ja) * 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP3395473B2 (ja) * 1994-10-25 2003-04-14 富士電機株式会社 横型トレンチｍｉｓｆｅｔおよびその製造方法
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5861657A (en) * 1996-01-18 1999-01-19 International Rectifier Corporation Graded concentration epitaxial substrate for semiconductor device having resurf diffusion
US5874767A (en) * 1996-05-14 1999-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a lateral power device
JP2850852B2 (ja) * 1996-05-30 1999-01-27 日本電気株式会社 半導体装置
US5710455A (en) * 1996-07-29 1998-01-20 Motorola Lateral MOSFET with modified field plates and damage areas
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
DE19811604B4 (de) * 1997-03-18 2007-07-12 Kabushiki Kaisha Toshiba, Kawasaki Halbleitervorrichtung
EP0880183A3 (de) * 1997-05-23 1999-07-28 Texas Instruments Incorporated LDMOS-Leistungsanordnung
JP3447533B2 (ja) * 1997-09-25 2003-09-16 株式会社東芝 半導体装置とその製造方法
KR100363530B1 (ko) * 1998-07-23 2002-12-05 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
GB0104342D0 (en) * 2001-02-22 2001-04-11 Koninkl Philips Electronics Nv Semiconductor devices
JP4972842B2 (ja) * 2001-05-11 2012-07-11 富士電機株式会社 半導体装置
JP2003037267A (ja) * 2001-05-18 2003-02-07 Fuji Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US6787872B2 (en) 2004-09-07
JP4669191B2 (ja) 2011-04-13
US20020195627A1 (en) 2002-12-26
JP2003115588A (ja) 2003-04-18

Similar Documents

Publication Publication Date Title
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE102013224134B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE19701189B4 (de) Halbleiterbauteil
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE10112463B4 (de) SJ-Halbleiterbauelement
DE10220810B4 (de) Halbleiterbauteil
DE10120030B4 (de) Lateralhalbleiterbauelement
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102004007197B4 (de) Hochsperrendes Halbleiterbauelement mit niedriger Durchlassspannung
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE10297349T5 (de) Halbleiterstruktur mit verbesserten geringeren Durchlassspannungsverlusten und höherer Sperrfähigkeit
WO2000033385A1 (de) Mos-feldeffekttransistor mit hilfselektrode
WO1999035695A1 (de) Soi-hochspannungsschalter
DE102010042929A1 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE69629017T2 (de) Laterale dünnfilm-soi-anordnungen mit einem gradierten feldoxid und linearem dopierungsprofil
DE102007023885A1 (de) Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE4405682A1 (de) Struktur einer Halbleiteranordnung
DE102015107331A1 (de) Halbleitervorrichtung und rückwärts leitender Bipolartransistor mit isoliertem Gate mit isolierten Sourcezonen
DE19922187C2 (de) Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
WO1999056321A1 (de) Lateraler hochvolt-seitenwandtransistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee