JP3447533B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に二重拡散型絶縁ゲート電界効果トランジスタの
構造およびその製造方法に関するものである。
し、特に二重拡散型絶縁ゲート電界効果トランジスタの
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】図５（ａ）〜図６（ｇ）は、パワーデバ
イスとして用いられる従来のｎチャネル二重拡散型ＭＯ
ＳＦＥＴ（以下、Ｄ−ＭＯＳＦＥＴと記す。）セルの一
般的な製造方法を示す工程図である。以下、これらの図
を参考に、従来のＤ−ＭＯＳＦＥＴの製造方法について
説明する。
イスとして用いられる従来のｎチャネル二重拡散型ＭＯ
ＳＦＥＴ（以下、Ｄ−ＭＯＳＦＥＴと記す。）セルの一
般的な製造方法を示す工程図である。以下、これらの図
を参考に、従来のＤ−ＭＯＳＦＥＴの製造方法について
説明する。
【０００３】図５（ａ）に示すように、ｎ型不純物であ
るリン（Ｐ）がドープされた単結晶のｎ+型シリコン基
板５１０上に気相成長法を用いて、やはりｎ型不純物で
あるリンを低濃度にドーピングしたｎ-型エピタキシャ
ル層５２０を形成する。
るリン（Ｐ）がドープされた単結晶のｎ+型シリコン基
板５１０上に気相成長法を用いて、やはりｎ型不純物で
あるリンを低濃度にドーピングしたｎ-型エピタキシャ
ル層５２０を形成する。
【０００４】次に、図５（ｂ）に示すように、ｎ-型エ
ピタキシャル層５２０表面にレジスト膜６１０をコーテ
ィングし、通常のフォトリソグラフィ工程を用いて、レ
ジストパターンを形成する。このレジストパターンを注
入マスクとし、イオン注入法を用いて、ボロン（Ｂ）イ
オンを基板面に注入し、各セルの中央に相当する領域に
図中破線で示す注入層５３０ａを形成する。
ピタキシャル層５２０表面にレジスト膜６１０をコーテ
ィングし、通常のフォトリソグラフィ工程を用いて、レ
ジストパターンを形成する。このレジストパターンを注
入マスクとし、イオン注入法を用いて、ボロン（Ｂ）イ
オンを基板面に注入し、各セルの中央に相当する領域に
図中破線で示す注入層５３０ａを形成する。
【０００５】図５（ｃ）に示すように、注入後、レジス
ト膜６１０を除去し、基板温度１１００〜１２００℃で
基板をアニールする。注入されたイオンが活性化される
とともに、より深く拡散し、各セルの中央に深さ約４〜
５μｍ程度の深いｐ型拡散領域５３０が形成される。こ
の後、基板成長表面を熱酸化し、表面に膜厚約５０〜１
００ｎｍ程度のゲート酸化膜５４０を形成する。さら
に、ゲート酸化膜５４０上に、減圧ＣＶＤ（chemical
vapor deposition）法を用いて膜厚約５００ｎｍの多
結晶シリコン（Ｓｉ）膜５５０ａを形成する。
ト膜６１０を除去し、基板温度１１００〜１２００℃で
基板をアニールする。注入されたイオンが活性化される
とともに、より深く拡散し、各セルの中央に深さ約４〜
５μｍ程度の深いｐ型拡散領域５３０が形成される。こ
の後、基板成長表面を熱酸化し、表面に膜厚約５０〜１
００ｎｍ程度のゲート酸化膜５４０を形成する。さら
に、ゲート酸化膜５４０上に、減圧ＣＶＤ（chemical
vapor deposition）法を用いて膜厚約５００ｎｍの多
結晶シリコン（Ｓｉ）膜５５０ａを形成する。
【０００６】図５（ｄ）に示すように、通常のフォトリ
ソグラフィ工程を用いて、多結晶Ｓｉ５５０ａを選択的
にエッチングし、ゲート電極パターン５５０を形成す
る。このゲート電極パターン５５０を注入マスクとし、
イオン注入法を用いて、再度Ｂイオンを基板成長表面に
注入し、イオン注入層５６０ａを形成する。
ソグラフィ工程を用いて、多結晶Ｓｉ５５０ａを選択的
にエッチングし、ゲート電極パターン５５０を形成す
る。このゲート電極パターン５５０を注入マスクとし、
イオン注入法を用いて、再度Ｂイオンを基板成長表面に
注入し、イオン注入層５６０ａを形成する。
【０００７】注入後アニールを行い、イオン注入層５６
０ａを活性化させる。図６（ｅ）に示すように、各セル
の中央に形成した深いｐ型拡散層５３０周囲に、深さ約
１〜２μｍのｐ型拡散層５７０が形成される。即ち、こ
のｐ型拡散層５７０と上記深いｐ型拡散層５３０とがｐ
型ベース領域を形成する。なお、酸化膜層５８０は、ア
ニール時に基板成長表面が酸化されてできた層である。
０ａを活性化させる。図６（ｅ）に示すように、各セル
の中央に形成した深いｐ型拡散層５３０周囲に、深さ約
１〜２μｍのｐ型拡散層５７０が形成される。即ち、こ
のｐ型拡散層５７０と上記深いｐ型拡散層５３０とがｐ
型ベース領域を形成する。なお、酸化膜層５８０は、ア
ニール時に基板成長表面が酸化されてできた層である。
【０００８】図６（ｆ）に示すように、基板成長表面に
レジスト膜をコーティングし、フォトリソグラフィ工程
を経て、各セルの中央にレジストパターン６２０を形成
する。このレジストパターン６２０を注入マスクとし、
イオン注入法を用いて砒素（Ａｓ）イオンを基板成長表
面に浅く注入し、ｎ型イオン注入層５９０ａを形成す
る。
レジスト膜をコーティングし、フォトリソグラフィ工程
を経て、各セルの中央にレジストパターン６２０を形成
する。このレジストパターン６２０を注入マスクとし、
イオン注入法を用いて砒素（Ａｓ）イオンを基板成長表
面に浅く注入し、ｎ型イオン注入層５９０ａを形成す
る。
【０００９】図６（ｇ）に示すように、注入後アニール
を行い、イオン注入層５９０を活性化し、深さ約０．５
μｍのｎ+型ソース領域５９０を形成する。以上の一連
の工程を経ることで、ｎチャネルＤ−ＭＯＳＦＥＴのセ
ルの基本構造が形成される。
を行い、イオン注入層５９０を活性化し、深さ約０．５
μｍのｎ+型ソース領域５９０を形成する。以上の一連
の工程を経ることで、ｎチャネルＤ−ＭＯＳＦＥＴのセ
ルの基本構造が形成される。
【００１０】
【発明が解決しようとする課題】一般的なＤ−ＭＯＳＦ
ＥＴでは、図６（ｇ）に示すように、各セルのｐ型ベー
ス領域の中央に深いｐ型拡散領域５３０が形成されるこ
とが多い。この深いｐ型拡散領域５３０の存在は、装置
動作時において、ｎ-型エピタキシャル層２０内に発生
する空乏層の境界を安定して深く形成させることができ
るため、装置の高耐圧化を図る上で効果がある。
ＥＴでは、図６（ｇ）に示すように、各セルのｐ型ベー
ス領域の中央に深いｐ型拡散領域５３０が形成されるこ
とが多い。この深いｐ型拡散領域５３０の存在は、装置
動作時において、ｎ-型エピタキシャル層２０内に発生
する空乏層の境界を安定して深く形成させることができ
るため、装置の高耐圧化を図る上で効果がある。
【００１１】しかし、深いｐ型拡散領域５３０を形成す
るためには、図５（ｂ）、図５（ｃ）に示すように、図
５（ｄ）に示すｐ型ベース領域の形成工程とは別個に、
異なる条件でのイオン注入工程、およびこれに伴うアニ
ール工程を必要とする。また、深いｐ型拡散領域５３０
を形成する際に必要なイオン注入工程においては、ｐ型
ベース領域を形成する場合のように、ゲートパターンを
マスクに用いる自己整合的な方法を用いることができな
いため、別途、予め注入マスクをレジストパターンで形
成する必要もある。
るためには、図５（ｂ）、図５（ｃ）に示すように、図
５（ｄ）に示すｐ型ベース領域の形成工程とは別個に、
異なる条件でのイオン注入工程、およびこれに伴うアニ
ール工程を必要とする。また、深いｐ型拡散領域５３０
を形成する際に必要なイオン注入工程においては、ｐ型
ベース領域を形成する場合のように、ゲートパターンを
マスクに用いる自己整合的な方法を用いることができな
いため、別途、予め注入マスクをレジストパターンで形
成する必要もある。
【００１２】このように、ベース領域中央に深い拡散領
域を有する従来のＤ−ＭＯＳＦＥＴは、高耐圧特性を得
ることができるものの、イオン注入工程と拡散工程等の
新たな工程の負担を伴っていた。
域を有する従来のＤ−ＭＯＳＦＥＴは、高耐圧特性を得
ることができるものの、イオン注入工程と拡散工程等の
新たな工程の負担を伴っていた。
【００１３】本発明の目的は、従来とほぼ同様な耐圧特
性を有し、工程負担が少ない新規な構造の半導体装置と
その製造方法を提供することである。
性を有し、工程負担が少ない新規な構造の半導体装置と
その製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、第１導電型もしくは第２導電型の半導体基
板と、前記半導体基板の裏面に形成されたドレイン電極
と、前記半導体基板の主表面に形成された第１導電型の
半導体層と、前記半導体層の主表面に形成された第１溝
と、前記第１溝の側面および底面を含む周囲に形成され
た第２導電型の第１不純物拡散領域と、前記第１溝の側
面周囲に、前記溝より浅く形成された第１導電型の第２
不純物拡散領域と、前記第２不純物拡散領域の露出表面
と前記半導体層の露出表面とに挟まれた前記第１不純物
拡散領域の露出表面を少なくとも覆うように形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記第１不純物拡散領域、前記第２不純物拡
散領域、ゲート絶縁膜およびゲート電極とを有する半導
体セルが複数形成されたセル領域と、前記セル領域の外
周囲を囲むように形成された、１または複数の溝であっ
て、前記第１溝と同じ深さを有する第２溝と、前記第２
溝の側面および底面を含む周囲に形成された第２導電型
の第３不純物拡散領域とを有することである。
１の特徴は、第１導電型もしくは第２導電型の半導体基
板と、前記半導体基板の裏面に形成されたドレイン電極
と、前記半導体基板の主表面に形成された第１導電型の
半導体層と、前記半導体層の主表面に形成された第１溝
と、前記第１溝の側面および底面を含む周囲に形成され
た第２導電型の第１不純物拡散領域と、前記第１溝の側
面周囲に、前記溝より浅く形成された第１導電型の第２
不純物拡散領域と、前記第２不純物拡散領域の露出表面
と前記半導体層の露出表面とに挟まれた前記第１不純物
拡散領域の露出表面を少なくとも覆うように形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記第１不純物拡散領域、前記第２不純物拡
散領域、ゲート絶縁膜およびゲート電極とを有する半導
体セルが複数形成されたセル領域と、前記セル領域の外
周囲を囲むように形成された、１または複数の溝であっ
て、前記第１溝と同じ深さを有する第２溝と、前記第２
溝の側面および底面を含む周囲に形成された第２導電型
の第３不純物拡散領域とを有することである。
【００１５】上記本発明の半導体装置の第１の特徴によ
れば、第１溝の側面および底面を含む周囲に形成された
第２導電型の第１不純物拡散領域は、予め半導体層表面
に第１溝を形成し、その後この第１溝を含む表面にイオ
ン注入および拡散をそれぞれ１回行うことで、前記第１
溝の形状に沿って、中央底面が実質的に深い第１不純物
拡散領域を形成できる。このように第１不純物拡散領域
中央に第１溝を有する構成とすることで、簡易な工程
で、従来とほぼ同様な高耐圧特性を有する半導体装置を
得ることができる。また、セル領域外周囲に形成される
第３不純物拡散領域は、予めセル領域外周囲の半導体層
表面に第２溝を形成し、その後この第２溝を含む表面に
イオン注入および拡散を行うことで、形成可能である。
前記第３不純物拡散領域は、前記第２溝の形状に沿っ
た形状であるため、底面が実質的に深い拡散領域とな
り、装置の耐圧特性を上げる。さらに、第１溝と第２溝
の深さが同じであるため、同一の工程で双方の溝を同時
に形成することができる。また、各溝の周囲に同一のイ
オン注入工程およびアニール工程を用いて各拡散領域を
形成すれば、前記第１不純物拡散領域と第３不純物拡散
領域の深さを揃えることができる。
れば、第１溝の側面および底面を含む周囲に形成された
第２導電型の第１不純物拡散領域は、予め半導体層表面
に第１溝を形成し、その後この第１溝を含む表面にイオ
ン注入および拡散をそれぞれ１回行うことで、前記第１
溝の形状に沿って、中央底面が実質的に深い第１不純物
拡散領域を形成できる。このように第１不純物拡散領域
中央に第１溝を有する構成とすることで、簡易な工程
で、従来とほぼ同様な高耐圧特性を有する半導体装置を
得ることができる。また、セル領域外周囲に形成される
第３不純物拡散領域は、予めセル領域外周囲の半導体層
表面に第２溝を形成し、その後この第２溝を含む表面に
イオン注入および拡散を行うことで、形成可能である。
前記第３不純物拡散領域は、前記第２溝の形状に沿っ
た形状であるため、底面が実質的に深い拡散領域とな
り、装置の耐圧特性を上げる。さらに、第１溝と第２溝
の深さが同じであるため、同一の工程で双方の溝を同時
に形成することができる。また、各溝の周囲に同一のイ
オン注入工程およびアニール工程を用いて各拡散領域を
形成すれば、前記第１不純物拡散領域と第３不純物拡散
領域の深さを揃えることができる。
【００１６】尚、前記半導体基板として第１導電型の基
板を選択すれば、ＭＯＳＦＥＴ構造を有する半導体装置
を提供できる。又、前記半導体基板として第２導電型の
基板を選択すれば、ＩＧＢＴ構造を有する半導体装置を
提供できる。
板を選択すれば、ＭＯＳＦＥＴ構造を有する半導体装置
を提供できる。又、前記半導体基板として第２導電型の
基板を選択すれば、ＩＧＢＴ構造を有する半導体装置を
提供できる。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】本発明の半導体装置の製造方法の第１の特
徴は、第１導電型もしくは第２導電型を有する半導体基
板上に、第２導電型を有するエピタキシャル半導体層を
形成する工程と、前記エピタキシャル半導体層表面の各
セルの中央に相当する領域に第１溝を形成する工程と、
前記エピタキシャル半導体層表面上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に第１導電膜を形成
する工程と、前記第１導電膜を選択的にエッチングし、
ゲート電極を形成する工程と、前記ゲート電極を注入マ
スクとし、前記第１溝の内表面およびその周囲の前記エ
ピタキシャル半導体層表面に第２導電型に寄与する不純
物イオンを注入し、その後半導体基板をアニールし、第
１不純物拡散領域を形成する工程と、前記第１溝内のみ
を埋めるレジストパターンを形成する工程と、前記第１
溝内のみを埋めるレジストパターンと前記ゲート電極と
を注入マスクとし、前記第１溝の内表面およびその周囲
の前記エピタキシャル半導体層に第１導電型に寄与する
不純物イオンを注入し、その後注入領域をアニールし、
第２不純物拡散領域を形成する工程とを有することであ
る。
徴は、第１導電型もしくは第２導電型を有する半導体基
板上に、第２導電型を有するエピタキシャル半導体層を
形成する工程と、前記エピタキシャル半導体層表面の各
セルの中央に相当する領域に第１溝を形成する工程と、
前記エピタキシャル半導体層表面上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に第１導電膜を形成
する工程と、前記第１導電膜を選択的にエッチングし、
ゲート電極を形成する工程と、前記ゲート電極を注入マ
スクとし、前記第１溝の内表面およびその周囲の前記エ
ピタキシャル半導体層表面に第２導電型に寄与する不純
物イオンを注入し、その後半導体基板をアニールし、第
１不純物拡散領域を形成する工程と、前記第１溝内のみ
を埋めるレジストパターンを形成する工程と、前記第１
溝内のみを埋めるレジストパターンと前記ゲート電極と
を注入マスクとし、前記第１溝の内表面およびその周囲
の前記エピタキシャル半導体層に第１導電型に寄与する
不純物イオンを注入し、その後注入領域をアニールし、
第２不純物拡散領域を形成する工程とを有することであ
る。
【００２３】上記半導体装置の製造方法の第１の特徴に
よれば、予め半導体層表面に第１溝を形成し、その後こ
の第１溝を含む表面領域にイオン注入を行うため、第１
溝に沿った形状の第１不純物拡散領域を形成できる。即
ち、１回のイオン注入工程により、中央が実質的に深
く、チャネルが形成される第２不純物拡散領域中央周囲
が浅い第１不純物拡散領域を形成できる。
よれば、予め半導体層表面に第１溝を形成し、その後こ
の第１溝を含む表面領域にイオン注入を行うため、第１
溝に沿った形状の第１不純物拡散領域を形成できる。即
ち、１回のイオン注入工程により、中央が実質的に深
く、チャネルが形成される第２不純物拡散領域中央周囲
が浅い第１不純物拡散領域を形成できる。
【００２４】本発明の半導体装置の製造方法の第２の特
徴は、上記第１の特徴を有する半導体装置の製造方法に
おいて、前記第１溝を形成する工程が、同時に、前記各
セルが形成されるセル領域の外周囲の前記半導体層表面
に、平面上前記セル領域の外周囲を囲む１または複数の
第２溝を形成する工程を有し、前記第１不純物拡散領域
を形成する工程が、さらに、前記第１溝の内表面および
その周囲の前記エピタキシャル半導体層表面に第２導電
型に寄与する不純物イオンを注入する際に、同時に前記
第２溝の内表面およびその周囲に第２導電型に寄与する
不純物イオンを注入することである。
徴は、上記第１の特徴を有する半導体装置の製造方法に
おいて、前記第１溝を形成する工程が、同時に、前記各
セルが形成されるセル領域の外周囲の前記半導体層表面
に、平面上前記セル領域の外周囲を囲む１または複数の
第２溝を形成する工程を有し、前記第１不純物拡散領域
を形成する工程が、さらに、前記第１溝の内表面および
その周囲の前記エピタキシャル半導体層表面に第２導電
型に寄与する不純物イオンを注入する際に、同時に前記
第２溝の内表面およびその周囲に第２導電型に寄与する
不純物イオンを注入することである。
【００２５】上記半導体装置の製造方法の第２の特徴に
よれば、セル領域に第１溝を形成する工程において、同
時にセル領域外周囲の半導体層表面にも第２溝を形成
し、前記第１溝の周囲の前記エピタキシャル半導体層に
第２導電型に寄与する不純物イオンを注入する際に、同
時に第２溝とその周囲にイオン注入を行うため、セル領
域外周囲にも、第１不純物拡散領域とほぼ同じ深さを有
する第３不純物拡散領域を形成できる。
よれば、セル領域に第１溝を形成する工程において、同
時にセル領域外周囲の半導体層表面にも第２溝を形成
し、前記第１溝の周囲の前記エピタキシャル半導体層に
第２導電型に寄与する不純物イオンを注入する際に、同
時に第２溝とその周囲にイオン注入を行うため、セル領
域外周囲にも、第１不純物拡散領域とほぼ同じ深さを有
する第３不純物拡散領域を形成できる。
【００２６】
【発明の実施の形態】本発明の実施の形態における二重
拡散型絶縁ゲート電界効果トランジスタの構造について
ｎチャネルＤ−ＭＯＳＦＥＴを例にとり、図面を参照し
て説明する。
拡散型絶縁ゲート電界効果トランジスタの構造について
ｎチャネルＤ−ＭＯＳＦＥＴを例にとり、図面を参照し
て説明する。
【００２７】図１は、本実施の形態におけるｎチャネル
Ｄ−ＭＯＳＦＥＴの構造を示す装置の部分断面図であ
る。以下、図１を参照して、本実施の形態におけるＤ−
ＭＯＳＦＥＴの構造について説明する。なお、平面構造
については、従来の構造とほぼ同様である。その詳細は
後述する。
Ｄ−ＭＯＳＦＥＴの構造を示す装置の部分断面図であ
る。以下、図１を参照して、本実施の形態におけるＤ−
ＭＯＳＦＥＴの構造について説明する。なお、平面構造
については、従来の構造とほぼ同様である。その詳細は
後述する。
【００２８】図１に示すように、従来のＤ−ＭＯＳＦＥ
Ｔと同様に、基板としては例えばリン（Ｐ）等のｎ型不
純物がドープされたｎ+型Ｓｉ単結晶基板１０を用い
る。基板１０の裏面にはドレイン電極１５０が形成され
ている。基板１０の主表面上にはリン等のｎ型不純物を
低濃度にドープしたＳｉのｎー型エピタキシャル層２０
が形成されている。
Ｔと同様に、基板としては例えばリン（Ｐ）等のｎ型不
純物がドープされたｎ+型Ｓｉ単結晶基板１０を用い
る。基板１０の裏面にはドレイン電極１５０が形成され
ている。基板１０の主表面上にはリン等のｎ型不純物を
低濃度にドープしたＳｉのｎー型エピタキシャル層２０
が形成されている。
【００２９】図１中左側がペレット中央部のセル領域Ａ
に相当する。このセル領域Ａには複数のＭＯＳＦＥＴセ
ルが形成されている。各セルには、ｎ-型エピタキシャ
ル層２０表面領域にボロン（Ｂ）等のｐ型不純物をドー
プしたｐ型ベース領域３０を有し、さらにこのｐ型ベー
ス領域３０内には砒素（Ａｓ）等のｎ型不純物がドープ
された浅いｎ+型ソース領域６０を有している。
に相当する。このセル領域Ａには複数のＭＯＳＦＥＴセ
ルが形成されている。各セルには、ｎ-型エピタキシャ
ル層２０表面領域にボロン（Ｂ）等のｐ型不純物をドー
プしたｐ型ベース領域３０を有し、さらにこのｐ型ベー
ス領域３０内には砒素（Ａｓ）等のｎ型不純物がドープ
された浅いｎ+型ソース領域６０を有している。
【００３０】本実施の形態におけるＤ−ＭＯＳＦＥＴの
特徴は、ｎ-型ソース領域６０の内側表面に、溝（以
下、トレンチと記す。）２２０が形成されており、ｐ型
ベース領域３０が基板表面およびトレンチ２２０内表面
から一定幅の領域に形成されていることである。
特徴は、ｎ-型ソース領域６０の内側表面に、溝（以
下、トレンチと記す。）２２０が形成されており、ｐ型
ベース領域３０が基板表面およびトレンチ２２０内表面
から一定幅の領域に形成されていることである。
【００３１】よって、ｐ型ベース領域３０の底部形状に
関しては、実質的に従来のＤ−ＭＯＳＦＥＴの場合と同
様な形状となっており、ｐ型ベース領域３０の中央底部
の実質的な位置は、図６（ｇ）に示した従来のＭＯＳＦ
ＥＴのｐ型拡散領域５３０とほぼ同程度に深い。
関しては、実質的に従来のＤ−ＭＯＳＦＥＴの場合と同
様な形状となっており、ｐ型ベース領域３０の中央底部
の実質的な位置は、図６（ｇ）に示した従来のＭＯＳＦ
ＥＴのｐ型拡散領域５３０とほぼ同程度に深い。
【００３２】ｎ-型エピタキシャル層２０表面上には、
隣接しあう各セルのｎ+型ソース領域を跨ぐように、ゲ
ート酸化膜８０を介してゲート電極９０が形成されてい
る。基板成長表面上には層間絶縁膜１００が形成され、
必要に応じてコンタクトホールが開けられている。
隣接しあう各セルのｎ+型ソース領域を跨ぐように、ゲ
ート酸化膜８０を介してゲート電極９０が形成されてい
る。基板成長表面上には層間絶縁膜１００が形成され、
必要に応じてコンタクトホールが開けられている。
【００３３】各セルの中央に開けられたコンタクトホー
ルでは、ｎ+型ソース領域６０とソース電極１１０との
電気的な接続がなされている。又、同図中最も右、即ち
最も外側に配置されたゲート電極９０上の層間絶縁膜１
００にもコンタクトホールが形成され、ゲート電極９０
とゲート引き出し電極１２０との電気的な接続が行われ
る。
ルでは、ｎ+型ソース領域６０とソース電極１１０との
電気的な接続がなされている。又、同図中最も右、即ち
最も外側に配置されたゲート電極９０上の層間絶縁膜１
００にもコンタクトホールが形成され、ゲート電極９０
とゲート引き出し電極１２０との電気的な接続が行われ
る。
【００３４】セル領域Ａの外周囲のｎー型エピタキシャ
ル層２０の表面領域には、ｐ型ベース領域３０と同様
に、ボロン（Ｂ）を拡散して形成したｐ型拡散層４０お
よびｐ型ガードリング５０が形成されている。各領域の
中央に相当するｎ-型エピタキシャル層２０の表面にも
トレンチが形成されている。ｐ型拡散層４０およびｐ型
ガードリング５０は、このトレンチに沿って形成されて
おり、その底部は実質的に深くなっている。
ル層２０の表面領域には、ｐ型ベース領域３０と同様
に、ボロン（Ｂ）を拡散して形成したｐ型拡散層４０お
よびｐ型ガードリング５０が形成されている。各領域の
中央に相当するｎ-型エピタキシャル層２０の表面にも
トレンチが形成されている。ｐ型拡散層４０およびｐ型
ガードリング５０は、このトレンチに沿って形成されて
おり、その底部は実質的に深くなっている。
【００３５】ｐ型ガードリング５０上の層間絶縁膜には
コンタクトホールが形成され、コンタクトホールを介し
てガードリング電極１３０が形成される。
コンタクトホールが形成され、コンタクトホールを介し
てガードリング電極１３０が形成される。
【００３６】基板の外縁に沿ったｎ-型エピタキシャル
層２０の表面領域には、浅いｎ型拡散層によるチャネル
ストッパ領域７０が形成されており、この上部にはチャ
ネルストッパ電極１４０が形成されている。
層２０の表面領域には、浅いｎ型拡散層によるチャネル
ストッパ領域７０が形成されており、この上部にはチャ
ネルストッパ電極１４０が形成されている。
【００３７】このようにｐ型ベース領域３０、ｐ型拡散
層４０およびｐ型ガードリング５０は、それぞれがほぼ
同じ深さの実質的に深い領域を有しているため、装置動
作時において、ｎ-型エピタキシャル層２０中に発生す
る空乏層の境界を深く形成させることができ、装置の耐
圧特性を向上させる効果を有する。
層４０およびｐ型ガードリング５０は、それぞれがほぼ
同じ深さの実質的に深い領域を有しているため、装置動
作時において、ｎ-型エピタキシャル層２０中に発生す
る空乏層の境界を深く形成させることができ、装置の耐
圧特性を向上させる効果を有する。
【００３８】図２（ａ）は、本実施の形態におけるｎチ
ャネルＤ−ＭＯＳＦＥＴの概略的な平面構造を示す装置
の一部平面図である。図１に示した装置断面図は、図２
（ａ）中の破断線ＡＡ’における一部断面図に相当す
る。
ャネルＤ−ＭＯＳＦＥＴの概略的な平面構造を示す装置
の一部平面図である。図１に示した装置断面図は、図２
（ａ）中の破断線ＡＡ’における一部断面図に相当す
る。
【００３９】本実施の形態におけるＤ−ＭＯＳＦＥＴ
は、図２（ａ）に示すように、従来のものとほぼ同様な
平面構成を有する。正四辺形もしくは矩形の平面形状を
有するペレットの表面中央は、複数のセルが形成される
セル領域であり、このセル領域上には、各セルのｎ+型
ソース領域に電気的に接続されているソース電極１１０
が形成されている。同図中に、破線で示す四辺形の小枠
が各セルに対応する。
は、図２（ａ）に示すように、従来のものとほぼ同様な
平面構成を有する。正四辺形もしくは矩形の平面形状を
有するペレットの表面中央は、複数のセルが形成される
セル領域であり、このセル領域上には、各セルのｎ+型
ソース領域に電気的に接続されているソース電極１１０
が形成されている。同図中に、破線で示す四辺形の小枠
が各セルに対応する。
【００４０】ペレット表面には、最終的にパッシベーシ
ョン膜が形成されるが、ペレット外部との電気的なコン
タクトを採る為、ソース電極１１０の一部には、電極パ
ッド１１０Ｅとして露出部が設けられる。
ョン膜が形成されるが、ペレット外部との電気的なコン
タクトを採る為、ソース電極１１０の一部には、電極パ
ッド１１０Ｅとして露出部が設けられる。
【００４１】又、セル領域に隣接する一定領域には、ゲ
ート電極パッド（ゲート引き出し電極）１２０が形成さ
れている。ゲート電極パッド１２０は、各セルのゲート
電極と電気的に接続されており、ペレット外部との電気
的な接続を行うため、電極面が露出されている。各パッ
ドとペレット外部との接続は、ボンディング等により行
われる。
ート電極パッド（ゲート引き出し電極）１２０が形成さ
れている。ゲート電極パッド１２０は、各セルのゲート
電極と電気的に接続されており、ペレット外部との電気
的な接続を行うため、電極面が露出されている。各パッ
ドとペレット外部との接続は、ボンディング等により行
われる。
【００４２】セル領域およびゲート電極パッド１２０の
周囲には、枠状のガードリング電極１３０が形成されて
いる。また、その外側には、枠状のチャネルストッパ電
極１４０が形成されている。なお、ここでは１本のガー
ドリングしか示していないが、その本数は装置特性によ
って適宜選択される。
周囲には、枠状のガードリング電極１３０が形成されて
いる。また、その外側には、枠状のチャネルストッパ電
極１４０が形成されている。なお、ここでは１本のガー
ドリングしか示していないが、その本数は装置特性によ
って適宜選択される。
【００４３】図２（ｂ）は、図２（ａ）中の破線ａで囲
んだセル領域の一部拡大平面図である。同図に示すよう
に、各セルは、四辺形の平面形状を有するｐ型ベース領
域３０とその内側に枠状の平面形状を有するｎ型ソース
領域６０を有する。
んだセル領域の一部拡大平面図である。同図に示すよう
に、各セルは、四辺形の平面形状を有するｐ型ベース領
域３０とその内側に枠状の平面形状を有するｎ型ソース
領域６０を有する。
【００４４】なお、このｎ型ソース領域６０の内側破線
に囲まれたセル中央にはトレンチが形成されている。
に囲まれたセル中央にはトレンチが形成されている。
【００４５】以下、図３（ａ）〜図４（ｈ）を参照し、
本実施の形態におけるＤ−ＭＯＳＦＥＴの製造方法につ
いて説明する。ここでは、従来例との比較のため特にセ
ル領域のみを取り出し、図示している。
本実施の形態におけるＤ−ＭＯＳＦＥＴの製造方法につ
いて説明する。ここでは、従来例との比較のため特にセ
ル領域のみを取り出し、図示している。
【００４６】図３（ａ）に示すように、リン（Ｐ）がド
ープされた単結晶のｎ+型シリコン基板１０上に気相成
長法を用いて、ｎ-型エピタキシャル層２０を形成す
る。気相成長の条件としては、例えば減圧下で基板温度
を１２００℃程度とし、反応ガスとしてモノシラン（Ｓ
ｉＨ4）ガス、ドーピングガスとしてホスフィン（Ｐ
Ｈ3）を用いる。
ープされた単結晶のｎ+型シリコン基板１０上に気相成
長法を用いて、ｎ-型エピタキシャル層２０を形成す
る。気相成長の条件としては、例えば減圧下で基板温度
を１２００℃程度とし、反応ガスとしてモノシラン（Ｓ
ｉＨ4）ガス、ドーピングガスとしてホスフィン（Ｐ
Ｈ3）を用いる。
【００４７】図３（ｂ）に示すように、ｎ-型エピタキ
シャル層２０上にレジスト膜をコーティングし、通常の
フォトリソグラフィ工程を用いて、各セル中央に開口部
を有するレジストパターン２１０を形成する。
シャル層２０上にレジスト膜をコーティングし、通常の
フォトリソグラフィ工程を用いて、各セル中央に開口部
を有するレジストパターン２１０を形成する。
【００４８】レジストパターン２１０をエッチングマス
クとして、反応性イオンエッチング（ＲＩＥ）法を用い
て、ｎ-型エピタキシャル層２０をエッチングし、ｎ-型
エピタキシャル層２０表面に、平面サイズ約３μｍ×３
μｍ、深さ約２〜５μｍ好ましくは３μｍのトレンチ２
２０を形成する。このトレンチのサイズは、従来ｐ型ベ
ース領域中央に形成していた深いｐ型拡散層より全体的
にやや小さいサイズ、例えば、深さや幅を約１μｍ程度
小さくすればよい。この後不要なったレジストパターン
２１０は除去する。
クとして、反応性イオンエッチング（ＲＩＥ）法を用い
て、ｎ-型エピタキシャル層２０をエッチングし、ｎ-型
エピタキシャル層２０表面に、平面サイズ約３μｍ×３
μｍ、深さ約２〜５μｍ好ましくは３μｍのトレンチ２
２０を形成する。このトレンチのサイズは、従来ｐ型ベ
ース領域中央に形成していた深いｐ型拡散層より全体的
にやや小さいサイズ、例えば、深さや幅を約１μｍ程度
小さくすればよい。この後不要なったレジストパターン
２１０は除去する。
【００４９】なお、同時にセル領域外周囲のｐ型拡散層
形成領域、およびガードリング形成領域にも幅約３μ
ｍ、深さ約２〜５μｍ好ましくは３μｍのトレンチをセ
ル領域を囲むように枠状に形成することが望ましい。
形成領域、およびガードリング形成領域にも幅約３μ
ｍ、深さ約２〜５μｍ好ましくは３μｍのトレンチをセ
ル領域を囲むように枠状に形成することが望ましい。
【００５０】図３（ｃ）に示すように、熱酸化法を用い
て、基板成長表面上に膜厚約１００ｎｍのゲート酸化膜
８０を形成する。さらに、ゲート酸化膜８０表面上に、
減圧ＣＶＤ法を用いて膜厚約５００ｎｍの多結晶Ｓｉ膜
９０ａを形成する。
て、基板成長表面上に膜厚約１００ｎｍのゲート酸化膜
８０を形成する。さらに、ゲート酸化膜８０表面上に、
減圧ＣＶＤ法を用いて膜厚約５００ｎｍの多結晶Ｓｉ膜
９０ａを形成する。
【００５１】図３（ｄ）に示すように、通常のフォトリ
ソグラフィ工程を用いて、多結晶Ｓｉ膜９０ａ上にレジ
ストパターン２３０を形成する。
ソグラフィ工程を用いて、多結晶Ｓｉ膜９０ａ上にレジ
ストパターン２３０を形成する。
【００５２】図４（ｅ）に示すように、これをエッチン
グマスクとして、ＲＩＥ法により、多結晶Ｓｉ膜９０ａ
を選択的にエッチングし、ゲート電極９０を形成する。
グマスクとして、ＲＩＥ法により、多結晶Ｓｉ膜９０ａ
を選択的にエッチングし、ゲート電極９０を形成する。
【００５３】さらに、このゲート電極９０をマスクとし
て、イオン注入法を用いてｐ型不純物であるボロン
（Ｂ）イオンを基板表面に注入する。注入条件は、例え
ばイオン注入エネルギを４０〜５０ｋｅＶ、ドーズ量を
１０13〜１０14／ｃｍ2とする。同図中に破線で示すよ
うに、イオンは、イオン注入表面からほぼ一定の深さま
で打ち込まれるため、基板表面の形状に沿って、即ちト
レンチの形状に沿ってセル中央に深い領域を有するイオ
ン注入層３０ａが形成される。
て、イオン注入法を用いてｐ型不純物であるボロン
（Ｂ）イオンを基板表面に注入する。注入条件は、例え
ばイオン注入エネルギを４０〜５０ｋｅＶ、ドーズ量を
１０13〜１０14／ｃｍ2とする。同図中に破線で示すよ
うに、イオンは、イオン注入表面からほぼ一定の深さま
で打ち込まれるため、基板表面の形状に沿って、即ちト
レンチの形状に沿ってセル中央に深い領域を有するイオ
ン注入層３０ａが形成される。
【００５４】この後、基板温度約１１００〜１２００℃
で、イオン注入層のアニールを行う。図４（ｆ）に示す
ように、注入イオンがより深く拡散するとともに、各イ
オン注入層が再結晶化され、注入イオンが活性化する。
こうして形成されたｐ型ベース領域３０は、中央のトレ
ンチ２２０下部においては、トレンチ２２０形成前のｎ
-型エピタキシャル層２０表面からの深さが約５〜６μ
ｍ、その外周囲のｐ型ベース領域３０の深さが約２〜３
μｍ程度となる。
で、イオン注入層のアニールを行う。図４（ｆ）に示す
ように、注入イオンがより深く拡散するとともに、各イ
オン注入層が再結晶化され、注入イオンが活性化する。
こうして形成されたｐ型ベース領域３０は、中央のトレ
ンチ２２０下部においては、トレンチ２２０形成前のｎ
-型エピタキシャル層２０表面からの深さが約５〜６μ
ｍ、その外周囲のｐ型ベース領域３０の深さが約２〜３
μｍ程度となる。
【００５５】このように、予めｎ-型エピタキシャル層
２０表面にトレンチ２２０を形成していれば、１回のイ
オン注入工程により、中央に深い領域を有するｐ型ベー
ス領域３０を形成することができる。
２０表面にトレンチ２２０を形成していれば、１回のイ
オン注入工程により、中央に深い領域を有するｐ型ベー
ス領域３０を形成することができる。
【００５６】なお、セル領域外部のｐ型拡散層形成領域
およびｐ型ガードリング形成領域にも同時に同条件でイ
オン注入およびアニールを行えば、各領域に予め形成し
たトレンチ形状に応じ、実質的に深いｐ型拡散層および
ｐ型ガードリングを形成できる。
およびｐ型ガードリング形成領域にも同時に同条件でイ
オン注入およびアニールを行えば、各領域に予め形成し
たトレンチ形状に応じ、実質的に深いｐ型拡散層および
ｐ型ガードリングを形成できる。
【００５７】また、図４（ｆ）に示すように、基板のア
ニール処理に伴い、ゲート電極９０を含む基板表面上に
は、薄い酸化膜層２４０が形成される。
ニール処理に伴い、ゲート電極９０を含む基板表面上に
は、薄い酸化膜層２４０が形成される。
【００５８】酸化膜層２４０をエッチング除去した後、
図４（ｇ）に示すように、基板成長表面全面にレジスト
膜を形成し、その後このレジスト膜をエッチバックし
て、トレンチ２２０内にのみにレジスト膜を残したレジ
ストパターン２５０を形成する。 さらに、ゲート電極
９０およびセル中央のトレンチ２２０内に残った酸化膜
およびレジストパターン２５０を注入マスクとし、イオ
ン注入法を用いて、ｎ型不純物である砒素（Ａｓ）イオ
ンを基板表面に注入する。この時のイオン注入条件は、
例えばイオン注入エネルギを約５０ｋｅＶ、ドーズ量を
約１０15／ｃｍ2とする。トレンチ２２０周囲のｐ型ベ
ース領域３０の表面層に浅いイオン注入層６０ａが形成
される。
図４（ｇ）に示すように、基板成長表面全面にレジスト
膜を形成し、その後このレジスト膜をエッチバックし
て、トレンチ２２０内にのみにレジスト膜を残したレジ
ストパターン２５０を形成する。 さらに、ゲート電極
９０およびセル中央のトレンチ２２０内に残った酸化膜
およびレジストパターン２５０を注入マスクとし、イオ
ン注入法を用いて、ｎ型不純物である砒素（Ａｓ）イオ
ンを基板表面に注入する。この時のイオン注入条件は、
例えばイオン注入エネルギを約５０ｋｅＶ、ドーズ量を
約１０15／ｃｍ2とする。トレンチ２２０周囲のｐ型ベ
ース領域３０の表面層に浅いイオン注入層６０ａが形成
される。
【００５９】なお、同時に多結晶Ｓｉで形成されている
各ゲート電極９０内部にも、Ａｓイオンが注入される。
注入工程後、トレンチ２２０内に残ったレジストパター
ン２５０は除去する。
各ゲート電極９０内部にも、Ａｓイオンが注入される。
注入工程後、トレンチ２２０内に残ったレジストパター
ン２５０は除去する。
【００６０】図４（ｈ）に示すように、基板温度約９０
０〜１０００℃で、約１０〜２０分間、基板のアニール
を行う。イオン注入層６０ａが再結晶化され、注入イオ
ンが活性化される。こうしてトレンチ２２０の周囲に、
深さ約０．５μｍの浅いｎ+型ソース領域６０が形成さ
れる。
０〜１０００℃で、約１０〜２０分間、基板のアニール
を行う。イオン注入層６０ａが再結晶化され、注入イオ
ンが活性化される。こうしてトレンチ２２０の周囲に、
深さ約０．５μｍの浅いｎ+型ソース領域６０が形成さ
れる。
【００６１】また、アニール工程に伴い、基板表面には
薄い酸化膜層２６０が形成される。なお同工程で各ゲー
ト電極９０に注入、拡散されたＡｓイオンは、ゲート電
極の９０電気的特性を改善する効果を有する。
薄い酸化膜層２６０が形成される。なお同工程で各ゲー
ト電極９０に注入、拡散されたＡｓイオンは、ゲート電
極の９０電気的特性を改善する効果を有する。
【００６２】この後に続く工程は、図１を参照して説明
する。
する。
【００６３】ＣＶＤ法を用いて、基板表面上に膜厚約１
μｍの層間絶縁膜１００を形成する。層間絶縁膜１００
としてはノンドープのＳｉＯ2膜と平坦性の高いフォス
フォシリケートガラス（ＢＰＳＧ）膜等の複数層による
積層膜とするのが好ましい。
μｍの層間絶縁膜１００を形成する。層間絶縁膜１００
としてはノンドープのＳｉＯ2膜と平坦性の高いフォス
フォシリケートガラス（ＢＰＳＧ）膜等の複数層による
積層膜とするのが好ましい。
【００６４】通常のフォトリソグラフィ工程を用いてレ
ジストパターンを形成した後、ＲＩＥ法を用いて層間絶
縁膜１００を選択的にエッチングし、ＭＯＳＦＥＴを構
成するｎ+型ソース領域６０、ｐ型不純物拡散層４０、
ｐ型ガードリング５０およびチャネルストッパ領域７０
上にそれぞれコンタクトホールを形成する。
ジストパターンを形成した後、ＲＩＥ法を用いて層間絶
縁膜１００を選択的にエッチングし、ＭＯＳＦＥＴを構
成するｎ+型ソース領域６０、ｐ型不純物拡散層４０、
ｐ型ガードリング５０およびチャネルストッパ領域７０
上にそれぞれコンタクトホールを形成する。
【００６５】スパッタリング法を用い、基板表面上に膜
厚約３〜４μｍのＡｌとＳｉの合金膜を形成する。通常
のフォトリソグラフィ工程を用いてこのＡｌ／Ｓｉ合金
膜をエッチングし、ソース電極１１０、ゲート引き出し
電極１２０、ガードリング電極１３０およびチャネルス
トッパ電極１４０を形成する。
厚約３〜４μｍのＡｌとＳｉの合金膜を形成する。通常
のフォトリソグラフィ工程を用いてこのＡｌ／Ｓｉ合金
膜をエッチングし、ソース電極１１０、ゲート引き出し
電極１２０、ガードリング電極１３０およびチャネルス
トッパ電極１４０を形成する。
【００６６】スパッタリング法を用いて、ｎ+型単結晶
基板１０裏面全面に、膜厚約５０ｎｍの金（Ａｕ）を蒸
着し、これをドレイン電極１５０とする。
基板１０裏面全面に、膜厚約５０ｎｍの金（Ａｕ）を蒸
着し、これをドレイン電極１５０とする。
【００６７】この後、基板表面にＣＶＤ法を用いてパッ
シベーション膜を形成し、基板であるウエハをチップご
とにスクライビングすれば、本実施の形態におけるＭＯ
ＳＦＥＴ構造を有する半導体装置が完成する。
シベーション膜を形成し、基板であるウエハをチップご
とにスクライビングすれば、本実施の形態におけるＭＯ
ＳＦＥＴ構造を有する半導体装置が完成する。
【００６８】従来、場所により深さの異なるｐ型ベース
領域を形成するためには、同一導電型でありながら、複
数回のイオン注入工程およびこれに付随する工程を繰り
返す必要があったが、上述する本実施の形態の方法によ
れば、予めｎ-型エピタキシャル層２０にトレンチを形
成することにより、一度のイオン注入およびアニール工
程により当該トレンチ形状に応じ、中央が実質的に深
く、その周囲が実質的に浅いｐ型ベース領域を形成でき
る。
領域を形成するためには、同一導電型でありながら、複
数回のイオン注入工程およびこれに付随する工程を繰り
返す必要があったが、上述する本実施の形態の方法によ
れば、予めｎ-型エピタキシャル層２０にトレンチを形
成することにより、一度のイオン注入およびアニール工
程により当該トレンチ形状に応じ、中央が実質的に深
く、その周囲が実質的に浅いｐ型ベース領域を形成でき
る。
【００６９】即ち、この方法によれば、従来必要であっ
た注入マスクのパターニング、イオン注入およびアニー
ル等からなる一連の付加工程を、エッチングマスクのパ
ターニングとエッチング工程等に置き換えることが可能
となる。後者の工程は、イオン注入工程等に較べより簡
易な工程であるため、工程全体としてのランニングコス
トを安価にすることができる。
た注入マスクのパターニング、イオン注入およびアニー
ル等からなる一連の付加工程を、エッチングマスクのパ
ターニングとエッチング工程等に置き換えることが可能
となる。後者の工程は、イオン注入工程等に較べより簡
易な工程であるため、工程全体としてのランニングコス
トを安価にすることができる。
【００７０】以上、実施の形態に沿って本発明を説明し
たが、本発明は、これらに制限されるものではない。例
えば、セルの構造として、同様な二重拡散型絶縁ゲート
構造を有するＩＧＢＴ（Insulated Gate Bipolar Tr
ansistor）とすることもできる。ｎチャネルのＩＧＢＴ
を形成する場合には、半導体基板１０をｐ型とすればよ
い。
たが、本発明は、これらに制限されるものではない。例
えば、セルの構造として、同様な二重拡散型絶縁ゲート
構造を有するＩＧＢＴ（Insulated Gate Bipolar Tr
ansistor）とすることもできる。ｎチャネルのＩＧＢＴ
を形成する場合には、半導体基板１０をｐ型とすればよ
い。
【００７１】また、上述した実施の態様においては、基
板としてＳｉを用いているが、それ以外のガリウム砒素
（ＧａＡｓ）等の半導体基板を用いることも可能であ
る。他の電極材料、絶縁膜材料についても同様に種々の
材料を用いることができる。また、上述した実施の形態
においては、ｎチャネルの場合を説明しているが、装置
の各領域が有する導電型を全て反転させてｐチャネルと
してもよい。
板としてＳｉを用いているが、それ以外のガリウム砒素
（ＧａＡｓ）等の半導体基板を用いることも可能であ
る。他の電極材料、絶縁膜材料についても同様に種々の
材料を用いることができる。また、上述した実施の形態
においては、ｎチャネルの場合を説明しているが、装置
の各領域が有する導電型を全て反転させてｐチャネルと
してもよい。
【００７２】
【発明の効果】上述するように、本発明の半導体装置で
は、予め半導体層表面に溝を形成し、その後この溝を含
む表面領域にイオン注入およびアニールを行うため、溝
に沿った形状の拡散領域を形成できる。
は、予め半導体層表面に溝を形成し、その後この溝を含
む表面領域にイオン注入およびアニールを行うため、溝
に沿った形状の拡散領域を形成できる。
【００７３】ＭＯＳＦＥＴにおけるｐ型ベース領域のよ
うに、中央に深い拡散領域を有する第１不純物拡散領域
を形成するためには、従来は同一導電型でありながら、
複数回のイオン注入工程およびこれに付随する工程を繰
り返す必要があった。しかし、本発明の半導体装置の構
成によれば、半導体層表面に第１溝を有するため、これ
を予め形成した後、その内表面及び周囲にイオン注入を
行い、さらにアニール工程を行えば、当該溝形状に応
じ、中央が実質的に深く、その周囲が実質的に浅いｐ型
ベース領域を形成できる。
うに、中央に深い拡散領域を有する第１不純物拡散領域
を形成するためには、従来は同一導電型でありながら、
複数回のイオン注入工程およびこれに付随する工程を繰
り返す必要があった。しかし、本発明の半導体装置の構
成によれば、半導体層表面に第１溝を有するため、これ
を予め形成した後、その内表面及び周囲にイオン注入を
行い、さらにアニール工程を行えば、当該溝形状に応
じ、中央が実質的に深く、その周囲が実質的に浅いｐ型
ベース領域を形成できる。
【００７４】即ち、本半導体装置および半導体装置の製
造方法によれば、従来必要であった注入マスクのパター
ニング、イオン注入およびアニール等からなる一連の付
加工程を、より簡易な工程であるレジストのパターニン
グとエッチング工程等に置き換えることが可能となるた
め、半導体装置の製造に要する工程をより簡易化し、工
程全体としてのローコスト化を図ることができる。
造方法によれば、従来必要であった注入マスクのパター
ニング、イオン注入およびアニール等からなる一連の付
加工程を、より簡易な工程であるレジストのパターニン
グとエッチング工程等に置き換えることが可能となるた
め、半導体装置の製造に要する工程をより簡易化し、工
程全体としてのローコスト化を図ることができる。
【図１】本発明の実施の形態におけるＤ−ＭＯＳＦＥＴ
の一部断面図である。
の一部断面図である。
【図２】本発明の実施の形態におけるＤ−ＭＯＳＦＥＴ
の概略平面図である。
の概略平面図である。
【図３】本発明の実施の形態におけるＤ−ＭＯＳＦＥＴ
の製造工程を説明するための各工程における装置の部分
断面図である。
の製造工程を説明するための各工程における装置の部分
断面図である。
【図４】本発明の実施の形態におけるＤ−ＭＯＳＦＥＴ
の製造工程を説明するための各工程における装置の部分
断面図である。
の製造工程を説明するための各工程における装置の部分
断面図である。
【図５】従来のＤ−ＭＯＳＦＥＴの製造工程を説明する
為の各工程における装置の部分断面図である。
為の各工程における装置の部分断面図である。
【図６】従来のＤ−ＭＯＳＦＥＴの製造工程を説明する
為の各工程における装置の部分断面図である。
為の各工程における装置の部分断面図である。
１０・・・ｎ+型単結晶Ｓｉ基板
２０・・・ｎ-型エピタキシャル層
３０・・・ｐ型ベース領域
４０・・・ｐ型不純物拡散層
５０・・・ｐ型ガードリング
６０・・・ｎ型ソース領域
７０・・・チャネルストッパ領域
８０・・・ゲート酸化膜
９０・・・ゲート電極
１００・・・層間絶縁膜
１１０・・・ソース電極
１２０・・・ゲート引き出し電極
１３０・・・ガードリング電極
１４０・・・チャネルストッパ電極
１５０・・・ドレイン電極
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (4)
- 【請求項１】 第１導電型もしくは第２導電型の半導体
基板と、 前記半導体基板の裏面に形成されたドレイン電極と、 前記半導体基板の主表面に形成された第１導電型の半導
体層と、 前記半導体層の主表面に形成された第１溝と、 前記第１溝の側面および底面を含む周囲に形成された第
２導電型の第１不純物拡散領域と、 前記第１溝の側面周囲に、前記溝より浅く形成された第
１導電型の第２不純物拡散領域と、 前記第２不純物拡散領域の露出表面と前記半導体層の露
出表面とに挟まれた前記第１不純物拡散領域の露出表面
を少なくとも覆うように形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と前記第１不純物拡散領域、前記第２不純物拡散領域、ゲ
ート絶縁膜およびゲート電極とを有する半導体セルが複
数形成されたセル領域と、 前記半導体層表面に、前記セル領域の外周囲を囲むよう
に形成された溝であって、前記第１溝と同じ深さを有す
る第２溝と、 前記第２溝の側面および底面を含む周囲に形成された第
２導電型の第３不純物拡散領域とを有する半導体装置。 - 【請求項２】 前記第１溝および前記第２溝が、２μｍ
〜５μｍの溝深さを有することを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 第１導電型もしくは第２導電型を有する
半導体基板上に、第１導電型を有するエピタキシャル半
導体層を形成する工程と、 前記エピタキシャル半導体層表面の各セルの中央に相当
する領域に第１溝を形成する工程と、 前記エピタキシャル半導体層表面上にゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜上に第１導電膜を形成する工程と、 前記第１導電膜を選択的にエッチングし、ゲート電極を
形成する工程と、 前記ゲート電極を注入マスクとして、前記第１溝の内表
面およびその周囲の前記エピタキシャル半導体層表面に
第２導電型に寄与する不純物イオンを注入し、その後注
入領域をアニールし、第１不純物拡散領域を形成する工
程と、 前記第１溝内のみを埋めるレジストパターンを形成する
工程と、 前記第１溝内のみを埋めるレジストパターンと前記ゲー
ト電極とを注入マスクとして用い、前記第１溝の周囲の
前記エピタキシャル半導体層表面に第１導電型に寄与す
る不純物イオンを注入し、その後注入領域をアニール
し、第２不純物拡散領域を形成する工程とを有する半導
体装置の製造方法。 - 【請求項４】 前記第１溝を形成する工程が、 同時に、セル領域の外周囲の前記半導体層表面に、平面
上前記セル領域の外周囲を囲む、１または複数の第２溝
を形成する工程を有し、 前記第１不純物拡散領域を形成する工程が、 さらに、前記第１溝の内表面およびその周囲の前記エピ
タキシャル半導体層表面に第２導電型に寄与する不純物
イオンを注入する際に、同時に前記第２溝の内表面及び
その周囲に第２導電型に寄与する不純物イオンを注入す
ることを特徴とする請求項３に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26032897A JP3447533B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26032897A JP3447533B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102917A JPH11102917A (ja) | 1999-04-13 |
| JP3447533B2 true JP3447533B2 (ja) | 2003-09-16 |
Family
ID=17346480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26032897A Expired - Fee Related JP3447533B2 (ja) | 1997-09-25 | 1997-09-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447533B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4843843B2 (ja) * | 2000-10-20 | 2011-12-21 | 富士電機株式会社 | 超接合半導体素子 |
| US6787872B2 (en) * | 2001-06-26 | 2004-09-07 | International Rectifier Corporation | Lateral conduction superjunction semiconductor device |
| JP2004158844A (ja) * | 2002-10-15 | 2004-06-03 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2008227116A (ja) | 2007-03-13 | 2008-09-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR101963218B1 (ko) * | 2012-08-16 | 2019-03-28 | 엘지이노텍 주식회사 | 전력 반도체 소자 |
| JP6809218B2 (ja) * | 2016-12-28 | 2021-01-06 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN108155243A (zh) * | 2017-12-19 | 2018-06-12 | 南京方旭智芯微电子科技有限公司 | 场效应晶体管、集成电路及场效应晶体管的制备方法 |
-
1997
- 1997-09-25 JP JP26032897A patent/JP3447533B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11102917A (ja) | 1999-04-13 |
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