JP2008227116A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の耐湿性向上を図ることができる技術を提供する。
【解決手段】半絶縁性基板であるＧａＡｓ基板４０において、素子形成領域にＨＢＴ３０を形成し、絶縁領域に素子分離領域４７を形成する。絶縁領域に形成される素子分離領域４７は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層にヘリウムを導入することにより形成されている。外周領域において、保護膜５２、５５から露出するように導電層４９を形成し、この導電層４９を裏面電極と接続する。裏面電極にはＧＮＤ電位が供給されるので、導電層４９はＧＮＤ電位に固定される。この導電層４９は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層により形成される。
【選択図】図８

Description

本発明は、半導体装置およびその製造技術に関し、特に、化合物半導体基板上にトランジスタを形成する半導体装置およびその製造技術に適用して有効な技術に関するものである。

特開２００３−２７３３５５号公報（特許文献１）には、半導体チップの周縁部に空乏化を止めるフィールドストッパ層（ｎ^＋型チャネルストッパ層）を形成し、このフィールドストッパ層上に電極を形成する技術が記載されている。

特開平１１−１０２９１７号公報（特許文献２）には、基板の外縁に沿ったｎ⁻型エピタキシャル層の表面領域に、浅いｎ型拡散層によるチャネルストッパ領域を形成し、このチャネルストップ領域の上部にチャネルストッパ電極を形成する技術が記載されている。

特開２００３−１０１０３９号公報（特許文献３）には、半導体チップの周縁部にｎ^＋型高不純物濃度層からなるチャネルストッパ領域が形成されている技術が記載されている。このチャネルストッパ領域上には、第３電極が設けられ、半導体チップの裏面に形成された第２電極と電気的に接続されている。このチャネルストッパ領域によって、素子の外側にチャネルが広がるのを防ぐことができるとしている。チャネルストッパ領域は第３電極と電気的に接続され、半導体基板の表面電位を固定するために設けているが、空乏層が到達する場合に、耐圧劣化を防ぐ効果があると記載されている。ここで、チャネルストッパ領域の不純物ｎ^＋はｐ^＋であっても良いとしている。

特開２００４−１５８６０３号公報（特許文献４）には、半導体チップの素子周辺部にｐ^＋型チャネルストッパ領域を備え、このｐ^＋型チャネルストッパ領域に電極を形成する技術が記載されている。

特開平０９−２８３７５４号公報（特許文献５）には、接合終端領域の外端部で且つｎ型ベース層の表面内に、トレンチを包囲するように低抵抗のｎ型端部層を形成する技術が記載されている。そして、ｎ型端部層にコンタクトするようにリング状端部電極が配設される。カソード電極とリング状端部電極との間の接合終端領域の表面は、厚い絶縁膜により被覆されるとしている。

特開２００５−２０３５４８号公報（特許文献６）には、ガードリング部として半導体チップの周縁部に拡散層を形成する技術が開示されている。

特開平０７−２０１８５５号公報（特許文献７）には、半導体チップの周縁部と配線パッドの間の領域に、例えば耐湿性向上のために使用されるガードリング等の細長い導体膜を有する半導体装置に関する技術が記載されている。そして、半導体チップのモールド封止の際に、ガードリングにクラックを生ずる外部応力を低減して、クラックによる特性不良を改善し、耐湿性の向上を行うことができる技術が記載されている。具体的には、半導体チップの周縁部と配線パッド間の領域に設けられた導電膜からなるガードリングが、蛇行状に屈曲、或いは湾曲したパターンからなるとしている。
特開２００３−２７３３５５号公報 特開平１１−１０２９１７号公報 特開２００３−１０１０３９号公報 特開２００４−１５８６０３号公報 特開平０９−２８３７５４号公報 特開２００５−２０３５４８号公報 特開平０７−２０１８５５号公報

例えば、ガリウム砒素（ＧａＡｓ）などのIII−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。

ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴ（Heterojunction Bipolar Transistor）という）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。

このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。

ＨＢＴは、上記したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される電力増幅器（ＲＦ（Radio Frequency）モジュール）に使用されている。ＲＦモジュールでは、ＨＢＴを形成した半導体チップが配線基板に実装されている。

図２７は、ＨＢＴを形成した半導体チップを示す断面図である。図２７に示すように、素子形成領域においては、半絶縁性基板であるＧａＡｓ基板１００上にサブコレクタ用半導体層１０１が形成され、このサブコレクタ用半導体層１０１上にコレクタ用半導体層１０２が形成されている。サブコレクタ用半導体層１０１は、ｎ^＋型ＧａＡｓ層から形成され、コレクタ用半導体層１０２は、ｎ⁻型ＧａＡｓ層から形成されている。そして、コレクタ用半導体層１０２には開口部が設けられ、開口部から露出するサブコレクタ用半導体層１０１上にコレクタ電極１０３が形成されている。このコレクタ電極１０３は、コレクタ配線１０４と電気的に接続されている。

コレクタ用半導体層１０２上には、ベース用半導体層１０５が形成されており、このベース用半導体層１０５に接続するようにベース電極１０６が形成されている。ベース用半導体層１０５は、ｐ^＋型ＧａＡｓ層から形成されている。ベース用半導体層１０５上には、エミッタ用半導体層１０７が形成され、エミッタ用半導体層１０７上にＧａＡｓ層１０８が形成されている。そして、ＧａＡｓ層１０８上にエミッタ電極１０９が形成され、このエミッタ電極１０９上にエミッタ配線１１０が電気的に接続されている。エミッタ用半導体層１０７は、ｎ⁻型ＩｎＧａＰ層から形成されている。このようにして、素子形成領域にＨＢＴが形成されている。

次に、素子形成領域に隣接する絶縁領域から半導体チップの外周領域まで素子分離領域１１１が形成されている。この素子分離領域１１１は、素子形成領域に形成されているサブコレクタ用半導体層１０１とコレクタ用半導体層１０２が絶縁領域まで延在している層を利用しており、この延在しているサブコレクタ用半導体層１０１とコレクタ用半導体層１０２に非金属元素であるヘリウムを導入して素子分離領域１１１を形成している。この素子分離領域１１１は半導体チップの外周領域まで形成されている。素子形成領域にはＨＢＴが形成され、絶縁領域および外周領域には素子分離領域１１１が形成されているが、ＨＢＴ上および素子分離領域１１１上には、保護膜１１２および保護膜１１３が形成されている。この保護膜１１２、１１３は、外周領域の端部までは形成されておらず、外周領域の端部近傍では、保護膜１１２、１１３の下層に形成されている素子分離領域１１１が露出している。このように保護膜１１２、１１３が外周領域の端部まで形成されていないのは、外周領域の端部近傍はダイシングする領域であり、ダイシングしやすくするために保護膜１１２、１１３を形成していない。

このように構成された半導体チップは、例えば、携帯電話機の電力増幅器に搭載されるため、信頼性が要求される。要求される信頼性の１つとして耐湿性というものがある。この耐湿性は、半導体チップの内部に水分や不純物が浸入して半導体チップの内部に形成されているＨＢＴなどの動作不良を引き起こさない耐性を示すものである。この耐湿性を担保するために、半導体チップに対して耐湿性試験が行なわれる。耐湿性試験としては、温度と湿度をある一定条件にした状態で所定時間経過させた後、半導体チップの内部に不純物が侵入しないことを確認するものがある。例えば、温度を１３０℃、湿度を８５％にした状態で所定時間経過させる方法が一例としてある。このとき、半導体チップの内部に形成されているＨＢＴを動作させない場合には、図２７に示す外周領域にある素子分離領域１１１と保護膜１１２の間から不純物が浸入することはない。ところが、半導体チップの内部に形成されているＨＢＴを動作させると、外周領域にある素子分離領域１１１が変質して素子分離領域１１１と保護膜１１２の間に隙間ができ、この隙間から不純物が半導体チップの内部に浸入する問題点が発生することを本発明者らは新たに見出した。つまり、半導体チップの内部に形成されているＨＢＴなどに電圧を印加した状態で耐湿性試験を行なうと、外周領域にある素子分離領域１１１が変質する。そして、外周領域において、変質した素子分離領域１１１と保護膜１１２との密着性が低下し隙間が形成される。すると、この隙間から半導体チップの内部に不純物が浸入することが判明した。

本発明の目的は、半導体装置の耐湿性向上を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体チップを有し、前記半導体チップは、（ａ）半絶縁性基板と、（ｂ）前記半絶縁性基板に形成された複数のトランジスタと、（ｃ）前記複数のトランジスタ間を分離する絶縁領域であって半導体層に非金属元素を注入することにより形成された前記素子分離領域とを有する。そして、（ｄ）前記半導体チップの外周部に形成された導電層と、（ｅ）前記複数のトランジスタを覆う保護膜とを備える。ここで、前記保護膜の端部が前記導電層上に位置して前記導電層の一部が露出しており、前記導電層の電位が基準電位にされていることを特徴とするものである。

また、本発明による半導体装置の製造方法は、（ａ）半絶縁性基板を半導体ウェハの状態で用意する工程と、（ｂ）前記半絶縁性基板の主面上にサブコレクタ用半導体層を形成する工程と、（ｃ）前記サブコレクタ用半導体層上にコレクタ用半導体層を形成する工程と、（ｄ）前記コレクタ用半導体層上にベース用半導体層を形成する工程とを備える。そして、（ｅ）前記ベース用半導体層上にエミッタ用半導体層を形成する工程と、（ｆ）前記エミッタ用半導体層を加工し、トランジスタ形成領域の前記エミッタ用半導体層上にエミッタ電極を形成する工程と、（ｇ）前記トランジスタ形成領域を分離する素子分離形成領域に形成されている前記ベース用半導体層、前記コレクタ用半導体層および前記サブコレクタ用半導体層に非金属元素を導入して素子分離領域を形成する工程とを備える。さらに、（ｈ）前記素子分離領域に形成されている前記ベース用半導体層を除去するとともに、前記トランジスタ形成領域に形成されている前記ベース用半導体層を加工し、加工した前記ベース用半導体層上にベース電極を形成する工程を備える。続いて、（ｉ）前記トランジスタ形成領域に形成されている前記コレクタ用半導体層に第１開口部を設けるとともに、前記トランジスタ形成領域に形成されている前記コレクタ用半導体層とは前記素子分離領域によって分離され、チップ領域の外周部に形成されている前記コレクタ用半導体層に第２開口部を設ける工程を備える。次に、（ｊ）前記トランジスタ形成領域に形成されている前記第１開口部にコレクタ電極を形成して前記コレクタ電極と前記トランジスタ形成領域に形成されている前記サブコレクタ用半導体層を接続し、前記チップ領域の外周部に形成されている前記第２開口部にオーミック接触部を形成して前記オーミック接触部と前記チップ領域の外周部に形成されている前記サブコレクタ用半導体層を接続する工程を備える。さらに、（ｋ）前記コレクタ電極に接続するようにコレクタ配線を形成するとともに、前記オーミック接触部に接続して前記素子分離領域の一部上に達する配線を形成する工程とを有する。その後、（ｌ）前記半絶縁性基板上に保護膜を形成する一方、前記チップ領域の外周部の一部で前記保護膜を除去することにより、前記保護膜の端部が前記チップ領域の外周部に形成されている前記コレクタ用半導体層上に位置して前記チップ領域の外周部に形成されている前記コレクタ用半導体層の一部を露出する工程を備える。続いて、（ｍ）前記保護膜を加工して前記トランジスタ形成領域のエミッタ電極に接続するエミッタ配線を形成する工程と、（ｎ）前記半絶縁性基板の主面とは反対側の面から前記半絶縁性基板および前記素子分離領域を貫通して前記配線に達する孔を形成する工程とを有する。続いて、（ｏ）前記孔内を含む前記半絶縁性基板の主面とは反対側の面に裏面電極を形成する工程とを備える。ここで、前記配線および前記オーミック接触部を介して前記裏面電極と接続しており、かつ、前記チップ領域の外周部に形成されている前記コレクタ用半導体層と前記サブコレクタ用半導体層からなる導電層の電位を基準電位にすることを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップを構成する半絶縁性基板の外周部に保護膜から露出した半導体層を形成し、この半導体層の電位を基準電位（ＧＮＤ電位）にするように構成したので、外周部に形成されている半導体層の変質を防止することができ、半導体層と保護膜との間から不純物が半導体チップの内部に浸入することを防止できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、例えばデジタル携帯電話機における信号送受信部のブロック図を示したものである。図１において、携帯電話機における信号送受信部は、デジタル信号処理部１、ＩＦ（Intermediate Frequency）部２、変調信号源３、ミキサ４、ＲＦモジュール５、アンテナスイッチ６、アンテナ７、低雑音増幅器８を有している。

デジタル信号処理部１は、音声信号などのアナログ信号をデジタル処理してベースバンド信号を生成できるようになっており、ＩＦ部２は、デジタル信号処理部１で生成されたベースバンド信号を中間周波数の信号に変換することができるようになっている。

変調信号源３は、周波数が安定な水晶発振器などの基準発振器を使用して変調信号を得るようにした回路であり、ミキサ４は、周波数を変換する周波数変換器である。

ＲＦモジュール５は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。

アンテナスイッチ６は、デジタル携帯電話機に入力される入力信号とデジタル携帯電話機から出力される出力信号とを分離するためのものである。

アンテナ７は、電波を送受信するためのものであり、低雑音増幅器８は、アンテナ７で受信した信号を増幅するためのものである。

デジタル携帯電話機は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。デジタル信号処理部１で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＩＦ部２において、中間周波数の信号に変換される。続いて、この中間周波数の信号は、変調信号源３およびミキサ４によって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換される。無線周波数に変換された信号は、ＲＦモジュール５に入力される。ＲＦモジュール５に入力した無線周波数の信号は、ＲＦモジュール５で増幅された後、アンテナスイッチ６を介してアンテナ７より送信される。

次に、信号を受信する場合について説明する。アンテナ７により受信された無線周波数の信号は、低雑音増幅器８で増幅される。続いて、低雑音増幅器８で増幅された信号は、変調信号源３およびミキサ４によって、中間周波数の信号に変換された後、ＩＦ部２に入力される。ＩＦ部２では、中間周波数の信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、デジタル信号処理部１で処理され、音声信号が出力される。

上述したように、デジタル携帯電話機から信号を送信する際、ＲＦモジュール５によって信号は増幅される。次に、このＲＦモジュール５の構成について説明する。

図２は、本実施の形態１のＲＦモジュールにおける高周波増幅回路の回路ブロックを示したものである。図２を参照しながら、高周波増幅回路の回路ブロックについて説明する。図２において、高周波増幅回路は、制御回路１０、増幅部１１ａ〜１１ｃおよび増幅部１２ａ〜１２ｃを有している。この高周波増幅回路は、２種類の周波数帯域の信号を増幅できるようになっている。すなわち、一方は、第１の周波数を利用したＧＳＭ（Global System for Mobile Communication）方式であり、周波数帯域として８８０ＭＨｚ〜９１５ＭＨｚを使用している信号を増幅できるようになっている。また、他方は、第２の周波数を利用したＤＣＳ（Digital Communication System 1800）方式であり、周波数帯域として１７１０ＭＨｚ〜１７８５ＭＨｚを使用している信号を増幅できるようになっている。

上記した高周波増幅回路の中にある制御回路１０は、制御信号を入力し、入力した制御信号に基づいて、増幅部１１ａ〜１１ｃおよび増幅部１２ａ〜１２ｃの各増幅部を制御するように構成されている。この制御回路１０は、増幅部１１ａ〜１１ｃを制御する制御信号（Ｖcontrol（ＧＳＭ））と増幅部１２ａ〜１２ｃを制御する制御信号（Ｖcontrol（ＤＣＳ））とをそれぞれ別に入力することができるようになっており、増幅部１１ａ〜１１ｃを使用する場合は、Ｖcontrol（ＧＳＭ）に基づいて制御し、増幅部１２ａ〜１２ｃを使用する場合は、Ｖcontrol（ＤＣＳ）に基づいて制御するようになっている。このようにして、本実施の形態１の高周波増幅回路は、２種類の周波数帯域における信号の増幅を制御している。制御回路１０は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などから構成されている。

増幅部１１ａ〜１１ｃ（第１回路）は、ＧＳＭ方式の入力電力（入力信号）Ｐin（ＧＳＭ）を入力し、この入力電力Ｐin（ＧＳＭ）を３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＧＳＭ）をまず増幅部１１ａで増幅した後、増幅部１１ａで増幅した電力を増幅部１１ｂで増幅する。そして、増幅部１１ｂで増幅した電力は、終段の増幅部１１ｃで増幅された後、高周波増幅回路から出力信号として出力される。このように、増幅部１１ａ〜１１ｃでは、ＧＳＭ方式による電力を増幅することができるようになっている。

同様に、増幅部１２ａ〜１２ｃ（第２回路）は、ＤＣＳ方式の入力電力（入力信号）Ｐin（ＤＣＳ）を入力して、３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＤＣＳ）を増幅部１２ａで増幅した後、さらに増幅部１２ｂで増幅する。続いて、増幅部１２ｂで増幅された電力は、増幅部１２ｃでさらに増幅された後、高周波増幅回路から出力信号として出力される。このように増幅部１２ａ〜１２ｃでは、ＤＣＳ方式による電力を増幅することができるようになっている。

ここで、上述した増幅部１１ａ〜１１ｃと同様に増幅部１２ａ〜１２ｃも、例えば電流増幅率の大きなＨＢＴから構成される。

このように構成された高周波増幅回路は１つの半導体チップに形成されているのではなく、２つの半導体チップに分けて形成されている。すなわち、相対的に発熱量の多い増幅部１１ａ〜１１ｃおよび増幅部１２ａ〜１２ｃは化合物半導体を主成分とする第１半導体チップに形成され、相対的に発熱量の少ない制御回路１０はシリコンを主成分とする第２半導体チップに形成されている。

次に、制御回路による増幅部の制御を３段増幅部の最終段である増幅部を制御する例で説明する。

図３は、増幅部と制御回路との回路構成を示す回路図である。図３において、最終段の増幅部は、中段の増幅部からの信号を入力する入力端子１３を有し、この入力端子１３は、整合回路１４を介して信号を増幅する機能を有するＨＢＴ１５のベース電極に接続されている。ＨＢＴ１５のエミッタ電極は接地されており、ＨＢＴ１５のコレクタ電極は、整合回路１６を介して出力端子１７に接続されている。このように構成された最終段の増幅部では、入力信号に対応してＨＢＴ１５のベース電極とエミッタ電極間にベース電流が流れ、このベース電流に対応して、コレクタ電極からエミッタ電極に増幅された電流が流れる。これにより、出力端子から増幅された出力信号が出力される。ここで、入力信号は、高周波信号であるため、入力信号の波形と相似な出力信号を得るためには、ＨＢＴ１５の動作点を所定の位置にする必要がある。すなわち、入力信号がない状態でもＨＢＴ１５をアイドリング動作させて、一定のコレクタ電流を流しておく必要がある。ＨＢＴ１５の動作点はアイドリング電流すなわち無信号時のコレクタ電流によって決まる。このため、ＨＢＴ１５の動作点を設定するには、アイドリング電流と一義的な関係にあるベース電流を所定の値に設定すればよい。このことから、増幅部を制御する制御回路が必要となり、制御回路によってＨＢＴ１５に無信号時であっても所定のベース電流（バイアス電流）を流すようにしている。

例えば、制御回路は、図３に示すように、ＨＢＴ１５のベース電流を電流源１８から供給する構成となっている。つまり、制御回路においては、ＨＢＴ１５のベース電極にバイアス抵抗１９および高周波閉塞用インダクタ２０を介して電流源１８が接続されている。この電流源１８には、出力制御端子２１、電源電圧検出回路２２および電源電圧端子２３が接続されており、電源電圧検出回路２２には、電源電圧端子２３が接続されている。

制御回路はこのように構成されており、電流源１８によってＨＢＴ１５のベース電極にバイアス電流を供給することでＨＢＴ１５の動作点を所定の位置に設定している。このバイアス電流の大きさは、電流源１８に印加される出力制御電圧によって制御されている。そして、出力制御端子２１に印加される出力制御電圧が所定値を超えると、電源電圧検出回路２２が作動し、電流源１８に印加される出力制御電圧を制限してバイアス電流を一定に保つようになっている。このバイアス電流の値は電源電圧に応じて設定されており、電源電圧が高いほど小さくなる。

ＨＢＴ１５は、電源電位（電源電圧）および基準電位を各端子に印加することにより動作させている。具体的には、ＨＢＴ１５のコレクタ電極に電源電位が印加され、ＨＢＴ１５のエミッタ電極に基準電位が印加される。ベース電極にはアイドリング電流を流すとともに入力信号が入力される。ここで、基準電位とは、電源電位よりも電位の絶対値が小さい電位をいい、例えば、ＧＮＤ電位が該当する。ＧＮＤ電位はほぼ０Ｖの電位であり、接地電位とも呼ばれる。以下の記載では、基準電位を一例であるＧＮＤ電位として記載する。なお、ＨＢＴ１５においては、主にコレクタ電極に正電圧の電源電位が印加されるが、電源電位が印加される端子とＨＢＴ１５のコレクタ電極の間にＬｏｗＤｒｏｐＯｕｔ（ＬＤＯ）レギュレータが挿入される場合もある。このＬＤＯレギュレータによりＨＢＴ１５を制御する場合、コレクタ電極に印加される電位は電源電位よりも低くなる。さらに、ＨＢＴ１５では、基準電位が印加される端子とＨＢＴ１５のエミッタ電極の間に抵抗が挿入される場合もある。このような場合であっても、ＨＢＴ１５の外部から供給する電位に電源電位および基準電位を用いることには変わりがない。なお、ＨＢＴ１５の場合、電源電位には正電位だけが使用され、ＨＥＭＴ（High Electron Mobility Transistor）の場合も電源電位として正電位が使用されることが一般的である。ただし、ＨＥＭＴの場合、ゲート電極を制御する電圧として正電位の他に負電位も使用することがある。すなわち、ＨＥＭＴの場合、電源電位として正電位だけを使用する場合と、正電位と負電位の両方を使用する場合がある。しかし、負電位を使用する場合であっても、電圧値の絶対値が小さい電位を基準電位ということには変わりがないため、基準電位の一例としては、約０Ｖに固定されているＧＮＤ電位が該当することになる。

次に、本実施の形態１におけるＲＦモジュールの実装構成について説明する。図４は、本実施の形態１におけるＲＦモジュールの実装基板を示した平面図である。図４に示すように、本実施の形態１におけるＲＦモジュール２５は、配線基板２６上に半導体チップ（第２半導体チップ）２７、半導体チップ（第１半導体チップ）２８および受動部品２９が搭載されている。配線基板２６は、例えばプリント配線基板から構成されており、複数の誘電体層（絶縁層）を貼り合せた構造をしている。この配線基板２６には、表面（主面）や裏面および内部に所定の配線が形成されているとともに、配線基板２６の表面に形成された一部の配線と配線基板２６の裏面に形成された一部の配線とは、配線基板２６の厚さ方向に形成されたビアを介して電気的に接続されている。

半導体チップ２７は、シリコンを主成分とするものであり、増幅回路を制御する制御回路が形成されている。制御回路は主にＭＯＳＦＥＴから形成されている。この半導体チップ２７は四角形状をしており、外周部に沿って複数のボンディングパッドが形成されている。これらのボンディングパッドと配線基板２６上に形成されている端子がワイヤなどで接続されている。

半導体チップ２８は、ガリウム砒素（ＧａＡｓ）やインジウムリン（ＩｎＰ）などの化合物半導体を主成分とするものであり、増幅部を構成するＨＢＴが形成されている。この半導体チップ２８も四角形状をしており、外周部に沿って複数のボンディングパッドが形成されている。これらのボンディングパッドも配線基板２６上に形成されている端子とワイヤなどで接続されている。

配線基板２６上に形成されている受動部品２９は、例えばチップ部品から構成され、抵抗、インダクタンス素子、コンデンサなどが含まれる。これらの受動部品２９は、配線基板の表面に形成された配線と電気的に接続されている。受動部品２９は、例えば図３に示す整合回路１４、１６などを構成している。

続いて、ＲＦモジュール２５に搭載される半導体チップ２８の構成について説明する。ＲＦモジュール２５に搭載される半導体チップ２８は、高周波増幅回路の増幅部を構成するＨＢＴなどから形成されている。図５は、半導体チップ２８のレイアウトを示す図である。図５に示すように、半導体チップ２８は矩形形状をしており、内部に複数のＨＢＴ３０が形成されている。そして、半導体チップ２８の辺に沿ってボンディングパッド３１が形成されており、さらに、半導体チップ２８には、裏面に達するビア３２が形成されている。このビア３２は半導体チップ２８の裏面に形成されている裏面電極に接続されており、ＧＮＤ電位に接続される裏面電極とＨＢＴ３０のエミッタ電極とを接続する機能を有している。つまり、本実施の形態１における半導体チップ２８では、ＨＢＴ３０のエミッタ電極に印加するＧＮＤ電位を裏面電極からビア３２を介して取るように構成されている。

また、半導体チップ２８の外周部には、外周部の周囲を囲むように導電層４９が形成されている。この導電層４９はビア３２と電気的に接続されている。したがって、外周部の周囲を囲むように形成されている導電層４９はＧＮＤ電位（基準電位）になっている。本実施の形態１では、この導電層４９を半導体層から形成している。このように本実施の形態１における半導体チップ２８では、外周部の周囲を囲むように導電層４９が形成されており、この導電層４９の電位がＧＮＤ電位になっている点に特徴の１つがある。この特徴点については後述する。

次に、半導体チップ２８に形成されているＨＢＴ３０の構造について説明する。図６は半導体チップ２８に形成されているＨＢＴ３０の構造を示す断面図である。図６に示すように、半絶縁性基板の１つであるＧａＡｓ基板（化合物半導体基板）４０の裏面には、例えば、金／ニッケル膜（Ａｕ／Ｎｉ膜）６０からなる裏面電極が形成されている。一方、ＧａＡｓ基板４０の主面（素子形成面）側にはＨＢＴ３０が形成されている。ＨＢＴ３０は、ＧａＡｓ基板４０上に形成されているサブコレクタ用半導体層４１とサブコレクタ用半導体層４１上に形成されているコレクタ用半導体層４２を有している。サブコレクタ用半導体層４１は、例えば、ｎ^＋型ＧａＡｓ層から形成され、コレクタ用半導体層４２はｎ⁻型ＧａＡｓ層から形成されている。

サブコレクタ用半導体層４１とコレクタ用半導体層４２の両側には素子分離領域４７が形成されている。この素子分離領域４７は、サブコレクタ用半導体層４１、コレクタ用半導体層４２およびＧａＡｓ基板４０に非金属元素の一例であるヘリウムを導入することにより形成されている。素子分離領域４７によってサブコレクタ用半導体層４１とコレクタ用半導体層４２よりなる積層膜が分離され、個々の素子形成領域（能動領域）が形成されている。なお、本実施の形態１では、素子分離領域４７を形成するため、サブコレクタ用半導体層４１、コレクタ用半導体層４２およびＧａＡｓ基板４０にヘリウムを導入しているが、導入する元素はヘリウムに限らない。すなわち、素子分離領域４７は、半導体層に非金属元素を導入することにより形成できるので、半導体層に導入する元素としては、非金属元素であればよい。特に、素子分離領域４７を形成するために半導体層に深く元素を導入することが望ましいので、非金属元素としては、水素（Ｈ）、ヘリウム（Ｈｅ）やホウ素（Ｂ）などを使用することができる。このような軽い元素のうち、素子の信頼性に影響を与えにくいという観点から、ヘリウムを使用することが望ましい。

素子形成領域においては、コレクタ用半導体層４２に一対の溝が設けられており、この一対の溝にコレクタ電極５０が形成されている。コレクタ電極５０は、例えば、Ａｕ／Ｎｉ／ＡｕＧｅ膜から形成されている。

一対のコレクタ電極５０の間にはコレクタ用半導体層４２が形成され、このコレクタ用半導体層４２上にベース用半導体層４３が形成されている。ベース用半導体層４３は、例えば、ｐ^＋型ＧａＡｓ層から形成され、このベース用半導体層４３上にベース電極４８が形成されている。ベース電極４８は、例えば、Ｍｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜から形成されている。

ベース用半導体層４３上にはエミッタ用半導体層４４が形成され、エミッタ用半導体層４４として、例えば、ｎ⁻型ＩｎＧａＰ層が使用されている。エミッタ用半導体層４４上には、ＧａＡｓ層４５を介してエミッタ電極４６が形成されている。エミッタ電極４６は、例えば、ＷＳｉＮ膜から形成されている。

このように構成されたＧａＡｓ基板４０上には、例えば、窒化シリコン膜（ＳｉＮ）よりなる保護膜５２が形成されており、保護膜５２に開口部が形成されている。この開口部はコレクタ電極５０上に形成されている。コレクタ電極５０上には開口部を埋め込むようにコレクタ配線５３が形成されている。なお、図６に示す断面図では現れないが、ベース電極４８上にはベース配線が電気的に接続されている。続いて、コレクタ配線５３上を含む保護膜５２上には、さらに、窒化シリコン膜よりなる保護膜５５が形成されている。この保護膜５５および保護膜５２を貫通してエミッタ電極４６に達するように開口部が形成され、この開口部を埋め込むようにエミッタ配線５６が形成されている。

このように構成されたＨＢＴ３０によれば、ヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴ３０の電流増幅率は極めて大きくなる特徴がある。このため、ＲＦモジュールに搭載される半導体チップ２８にＨＢＴ３０が使用されている。なお、図６に示すＨＢＴ３０が複数個並列に接続されて、例えば図２に示す増幅部１１ａ〜１１ｃ、１２ａ〜１２ｃが形成される。

次に、本実施の形態１における半導体チップ２８の特徴的な構成について説明する。図７は半導体チップ２８を上面から見た模式的な図である。すなわち、半導体チップ２８の上面図は図５に示すようなレイアウトをしているが、図７では図５に示すレイアウトのうち特徴的な構成だけを示している。図７において、半導体チップ２８の外周部には導電層４９が形成されている。半導体チップ２８の表面は保護膜５５で覆われているが、保護膜５５は半導体チップ２８の外周部全体を覆うように形成されておらず、保護膜５５によって覆われていない半導体チップ２８の外周部から導電層４９の一部が露出している。すなわち、導電層４９の一部は保護膜５５から露出しており、導電層４９の残りは保護膜５５に覆われている。つまり、保護膜５５の端部は導電層４９上に位置しており、導電層４９の一部が露出している。このように保護膜５５から導電層４９が露出しているのは、ダイシング領域上に保護膜５５が形成されているとダイシングしにくくなることから、ダイシング領域上には保護膜５５を形成しないようにしているためである。

半導体チップ２８の外周部の周囲を囲むように形成されている導電層４９はパッド５７に接続されている。パッド５７の電位はＧＮＤ電位にされているため、パッド５７に接続される導電層４９の電位もＧＮＤ電位に固定されていることになる。このように本実施の形態１では、半導体チップ２８の外周部に導電層４９を形成し、形成した導電層４９の電位をＧＮＤ電位（基準電位）にすることに特徴がある。

さらに、この特徴的構成を図７のＡ−Ａ線で切断した断面図を使用して説明する。図８は、図７のＡ−Ａ線で切断した断面図である。図８に示すように、素子形成領域には、上述したＨＢＴ３０が形成されている。そして、素子形成領域の外側には絶縁領域が形成され絶縁領域の外側に外周領域が形成されている。絶縁領域においては、ＧａＡｓ基板４０上に素子分離領域４７が形成されている。この素子分離領域は、素子形成領域においてサブコレクタ用半導体層４１およびコレクタ用半導体層４２となっている積層膜にヘリウムイオンをイオン注入することによって形成されている領域である。つまり、本実施の形態１における素子分離領域は、サブコレクタ用半導体層４１およびコレクタ用半導体層４２と同層からなる半導体層にヘリウムイオンを導入して形成されているものである。

次に、絶縁領域の外側にある外周領域においては、ＧａＡｓ基板４０上に半導体層が形成されている。この半導体層はサブコレクタ用半導体層４１とコレクタ用半導体層４２で形成されている。つまり、外周領域に形成されている半導体層は、素子形成領域に形成されているサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の層から形成されている。以上のことから、素子形成領域においてはＧａＡｓ基板４０上に形成されているサブコレクタ用半導体層４１とコレクタ用半導体層４２となっている層が絶縁領域では素子分離領域となっており、さらに、外周領域では導電層４９を構成していることになる。この導電層４９は外周領域の端部にまで形成されている。したがって、半導体チップ２８の側面にまで導電層４９が達しており、半導体チップ２８の側面でも導電層４９が露出している。

外周領域において、コレクタ用半導体層４２に溝が形成されており、この溝にオーミック電極５１が形成されている。そして、外周領域において、溝を含むコレクタ用半導体層４２上に保護膜５２が形成されており、この保護膜５２に開口部が設けられている。すなわち、保護膜５２は外周領域の端部にまでは達していないとともに、溝内に設けられているオーミック電極５１を露出するようにパターニングされている。これにより、外周領域の端部において導電層４９を構成するコレクタ用半導体層４２が露出するとともに、オーミック電極５１に直接接触する配線５４を形成することができる。配線５４は、コレクタ配線５３と同時に形成され、例えば、Ｐｔ／Ａｕ／Ｔｉ膜から形成される。このように配線５４は金属配線から形成されるので、直接、半導体層である導電層４９に接触させるとオーミック接触させることができない。そこで、本実施の形態１では、配線５４と導電層４９との接触をオーミック接触とするため、導電層４９と配線５４の間にオーミック電極５１を設けている。つまり、オーミック電極５１は、導電層４９と配線５４との接触をオーミック接触とする機能を有するものであり、例えば、コレクタ電極５０と同様に、Ａｕ／Ｎｉ／ＡｕＧｅ膜から形成される。

配線５４は外周領域から絶縁領域に延在するように形成されており、絶縁領域において、配線５４はＧａＡｓ基板４０および素子分離領域４７を貫通するビアホールに接続されている。ビアホール内を含むＧａＡｓ基板４０の裏面にはＡｕ／Ｎｉ膜６０からなる裏面電極が形成されている。したがって、Ａｕ／Ｎｉ膜６０をビアホールに埋め込んで形成されたビアを介して裏面電極と配線５４が電気的に接続されている。そして、配線５４と導電層４９とはオーミック電極５１を介して電気的に接続されている。したがって、導電層４９と裏面電極とは電気的に接続されていることになる。裏面電極にはＧＮＤ電位（接地電位）が供給されるので、裏面電極と電気的に接続されている導電層４９の電位はＧＮＤ電位となる。特に、導電層４９と配線５４との間にオーミック電極５１を形成することにより、確実に導電層４９の電位をＧＮＤ電位にすることができる。このようにして、半導体チップ２８の外周部を囲むように導電層４９を形成し、この導電層４９の電位をＧＮＤ電位にするという本実施の形態１の特徴的構成を実現することができる。

さらに、配線５４上を含む保護膜５２上には、窒化シリコン膜５５よりなる保護膜５５が形成されている。この保護膜５５も保護膜５２と同様に外周領域の端部にまでは達していない。したがって、外周領域の端部は、保護膜５２および保護膜５５に覆われておらず、半導体層である導電層４９が露出している。このため、半導体ウェハをダイシングして半導体チップ２８を取得する際、容易にダイシングすることができる。また、配線５４上に形成されている保護膜５５には開口部が設けられ、この開口部にパッド５７が形成されている。

本実施の形態１における半導体チップ２８の特徴は、半導体チップ２８の外周部を囲むように導電層４９を形成し、この導電層４９の電位をＧＮＤ電位にする点にあるが、次に、このように構成する利点について本発明者らが検討した技術と対比しながら説明する。

図９（ａ）は、図２７に示す半導体チップを配線基板に搭載したＲＦモジュールを模式化して示したものである。すなわち、図９（ａ）において、半絶縁性基板であるＧａＡｓ基板１００の素子形成領域にＨＢＴが形成されている。図９（ａ）では、ＨＢＴのうちサブコレクタ用半導体層１０１およびコレクタ用半導体層１０２が模式的に図示されている。そして、絶縁領域から外周領域にわたって素子分離領域１１１が形成されている。素子分離領域１１１はサブコレクタ用半導体層１０１とコレクタ用半導体層１０２と同層の半導体層にヘリウムイオンをイオン注入することにより形成されている領域である。素子分離領域１１１、サブコレクタ用半導体層１０１およびコレクタ用半導体層１０２上には保護膜１１２、１１３が図示されている。この保護膜１１２、１１３は素子形成領域から絶縁領域まで達しているが、外周領域までは達していない。つまり、外周領域においては、素子分離領域１１１が露出している。

次に、ＧａＡｓ基板１００の裏面にはＡｕ／Ｎｉ膜６０よりなる裏面電極が形成されており、この裏面電極と配線基板に形成された配線６５ａが導電性の銀ペースト６６を介して電気的に接続されている。配線基板に形成された配線６５ａにはＧＮＤ電位が供給されるため、配線６５ａと電気的に接続されている銀ペースト６６および裏面電極はＧＮＤ電位になっている。このように構成されたＲＦモジュールに対して耐湿性試験を行なう。耐湿性試験は、温度と湿度を所定条件に設定した後、ＨＢＴを動作させた状態で行なわれる。すなわち、ＨＢＴのサブコレクタ用半導体層１０１およびコレクタ用半導体層１０２には、電源電位が印加された状態で耐湿性試験が行なわれる。このようにＨＢＴを動作させた状態で耐湿性試験を行なうと、外周領域に形成されている素子分離領域１１１が変質し、変質した素子分離領域１１１と保護膜１１２、１１３の密着性が低下して隙間が形成される。そして、この隙間から水分などの不純物が内部に浸入し、ＨＢＴなどの素子や配線が不良となる問題が発生することを新たに見出した。

この問題点の発生原因について検討した結果、以下の現象が生じていることを見出した。図９（ｂ）は、半導体チップの所定位置とその位置における電位との関係を示すグラフである。図９（ａ）および図９（ｂ）に示すように、位置Ｐ１では、銀ペースト６６に接触しているため、ＧＮＤ電位となっている。一方、位置Ｐ２では、電源電圧が印加されたサブコレクタ用半導体層１０１およびコレクタ用半導体層１０２に接触しているので、電源電位となっている。ここで、位置Ｐ３および位置Ｐ３´は絶縁性領域である素子分離領域１１１に位置しているため、本来、電源電圧が印加されているサブコレクタ用半導体層１０１およびコレクタ用半導体層１０２からの影響は受けないものと考えられる。しかし、実際には、サブコレクタ用半導体層１０１およびコレクタ用半導体層１０２に接触している素子分離領域１１１は完全な絶縁領域ではなく高抵抗領域と考えることができる。つまり、素子分離領域１１１は半導体層にヘリウムイオンを注入して形成されているので完全な絶縁領域ではなく高抵抗領域となっていると推測される。このため、素子分離領域１１１に位置する位置Ｐ３、Ｐ３´においても電源電位に近い電位が印加されている状態になっていることが判明した。すなわち、素子分離領域１１１と保護膜１１２、１１３の境界に位置する位置Ｐ３においても電源電位に近い電位が印加されている。

ここで、耐湿性試験では、所定条件の温度、湿度および不純物の存在さらには電位の存在が重なると素子分離領域１１１の変質が起こることを本発明者らは見出した。これは、例えば、銀ペースト６６に含まれる物質などに起因した不純物が外周領域に露出している素子分離領域１１１に付着すると、露出している素子分離領域１１１には電位が印加されているので、素子分離領域１１１の変質が生じやすくなると推測される。外周領域に露出している素子分離領域１１１が変質すると、素子分離領域１１１と保護膜１１２、１１３との密着性が低下することにより隙間が生じる。すると、この隙間から不純物が浸入し腐食反応（電気化学反応）が進むと考えられる。このように、露出する素子分離領域１１１を外周領域に形成する構造では、素子分離領域１１１の変質に起因した不純物の浸入という問題点が顕在化することがわかる。

そこで、本実施の形態１では、半導体チップの外周部を囲むように導電層を形成し、この導電層の電位をＧＮＤ電位にする構造を採用している。図１０（ａ）は、図８に示す半導体チップを配線基板に搭載したＲＦモジュールを模式化して示したものである。すなわち、図１０（ａ）において、半絶縁性基板であるＧａＡｓ基板４０の素子形成領域にＨＢＴが形成されている。図１０（ａ）では、ＨＢＴのうちサブコレクタ用半導体層４１およびコレクタ用半導体層４２が模式的に図示されている。そして、絶縁領域に素子分離領域４７が形成されている。素子分離領域４７はサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層にヘリウムイオンをイオン注入することにより形成されている領域である。絶縁領域に形成されている素子分離領域４７の外側に導電層４９が形成されている。すなわち、絶縁領域より外側の外周領域に導電層４９が形成されている。この導電層４９を設けた点が本実施の形態１の特徴の１つであり、導電層４９はサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層から形成されている。

素子形成領域上および絶縁領域上には保護膜５２、５５が形成されており、この保護膜５２、５５は外周領域にまで延在している。しかし、保護膜５２、５５は、外周領域全体を覆うように形成されておらず、外周領域において導電層４９の一部が露出している。つまり、本実施の形態１では、保護膜５２、５５から露出している領域に素子分離領域４７ではなく導電層４９が形成されている。

次に、ＧａＡｓ基板４０の裏面にはＡｕ／Ｎｉ膜６０よりなる裏面電極が形成されており、この裏面電極と配線基板に形成された配線６５ａが導電性の銀ペースト６６を介して電気的に接続されている。配線基板に形成された配線６５ａにはＧＮＤ電位が供給されるため、配線６５ａと電気的に接続されている銀ペースト６６および裏面電極はＧＮＤ電位になっている。さらに、裏面電極はＧａＡｓ基板４０に形成されたビアを介して導電層４９と電気的に接続されている。したがって、導電層４９の電位はＧＮＤ電位となっており、この点も本実施の形態１の特徴点である。このように構成されたＲＦモジュールに対して耐湿性試験を行なう。耐湿性試験は、温度と湿度を所定条件に設定した後、ＨＢＴを動作させた状態で行なわれる。すなわち、ＨＢＴのサブコレクタ用半導体層１０１およびコレクタ用半導体層１０２には、電源電位が印加された状態で耐湿性試験が行なわれる。このようにＨＢＴを動作させた状態で耐湿性試験を行なっても、本実施の形態１では、導電層４９の変質が起こらないという顕著な効果を奏する。このため、導電層４９と保護膜５２、５５との密着性は確保され、導電層４９と保護膜５２、５５との間から不純物が浸入することを防止できる。

この効果が得られる理由について説明する。図１０（ｂ）は、半導体チップの所定位置とその位置における電位との関係を示すグラフである。図１０（ａ）および図１０（ｂ）に示すように、位置Ｐ１では、銀ペースト６６に接触しているため、ＧＮＤ電位となっている。一方、位置Ｐ２では、電源電圧が印加されたサブコレクタ用半導体層４１およびコレクタ用半導体層４２に接触しているので、電源電位となっている。このとき、サブコレクタ用半導体層４１およびコレクタ用半導体層４２に接触している素子分離領域４７は完全な絶縁領域ではなく高抵抗領域となると推測されるので、素子分離領域４７は電源電位に近い電位になっていると思われる。しかし、本実施の形態１では、素子分離領域４７の外側に導電層４９が形成されており、この導電層４９はＧＮＤ電位になっているため、導電層４９に位置する位置Ｐ３および位置Ｐ３´の電位はＧＮＤ電位になっている。つまり、本実施の形態１では、保護膜５２、５５の端部が導電層４９上に位置している。このため、露出している層はＧＮＤ電位が供給されている導電層４９である。したがって、耐湿性試験において、所定条件の温度、湿度および不純物の存在さらには電位の存在が露出している導電層４９で生じると導電層４９の変質が生じると考えられるが、本実施の形態１では、露出している導電層４９にはＧＮＤ電位が供給されているため、所定条件の温度、湿度および不純物の存在さらには電位の存在の４つの条件が揃わない。このことから、導電層４９の変質が生じない効果が得られるのである。すなわち、保護膜５２、５５から露出する層を半導体層である導電層４９から形成し、この導電層４９にＧＮＤ電位を供給することにより、導電層４９の変質を防止することができるのである。これにより、保護膜５２、５５と導電層４９の密着性が確保されるので、保護膜５２、５５と導電層４９の間から不純物が浸入することを防止できる。

本実施の形態１では、保護膜５２、５５の端部である位置Ｐ３において導電層４９の変質が生じなければ密着性を確保できるので、保護膜５２、５５から露出している領域にＧＮＤ電位を供給した導電層４９を形成すればよい。ただし、本実施の形態１では、図１０（ａ）に示すように、位置Ｐ３よりも距離ｃだけ内側にまで導電層４９を形成している。これは、保護膜５２、５５を形成する際の位置ずれを考慮したものであり、保護膜５２、５５の端部が内側にずれる場合であっても、保護膜５２、５５の端部下に導電層４９が形成されるようにしたものである。これにより、導電層４９の変質による不純物の浸入を確実に防止することができる。

このようにして、本実施の形態１では半導体チップの耐湿性を向上させることができるが、そもそも、耐湿性の低下の原因となっているのは外周領域に露出している素子分離領域が完全な絶縁領域でなく高抵抗領域となっている点にあると考えられる。すなわち、素子分離領域が完全な絶縁領域でなく高抵抗領域として機能する結果、ＨＢＴを動作させたとき、外周領域から露出する素子分離領域にも電源電位に近い電位が印加されることに起因すると考えられる。この場合の素子分離領域は半導体層にヘリウムイオンを注入することにより形成されるが、ＨＢＴを形成した半導体チップにおける素子分離領域は、これ以外の方法で形成されるものもある。例えば、図１１は、他の素子分離領域でＨＢＴ３０を分離する例を示す図である。図１１において、素子形成領域にＨＢＴ３０が形成されているが、このＨＢＴ３０の一部としてサブコレクタ用半導体層４１とコレクタ用半導体層４２がＧａＡｓ基板４０上に形成されている。本実施の形態１のように、半導体層にヘリウムイオンを注入する方法では、ＨＢＴ３０の一部として形成されているサブコレクタ用半導体層４１とコレクタ用半導体層４２を絶縁領域にも残しておき、この残した半導体層にヘリウムイオンを注入することにより、素子分離領域を形成している。

これに対し、図１１に示す例では、絶縁領域および外周領域に形成されるサブコレクタ用半導体層４１とコレクタ用半導体層４２を除去することにより、素子分離領域を形成している。したがって、絶縁領域には、半絶縁性基板であるＧａＡｓ基板４０上に直接保護膜５２、５５が形成されていることになる。保護膜５２、５５は窒化シリコン膜であり、完全な絶縁膜であることから、ＨＢＴを動作させてサブコレクタ用半導体層４１およびコレクタ用半導体層４２に電源電位を印加しても、外周部に露出している領域に電位が供給されることはない。したがって、この方法による素子分離領域では、本実施の形態１で説明している耐湿性が低下する問題は顕在化しないことになる。つまり、本実施の形態１のように耐湿性が問題となる構造は素子分離領域が半導体層にヘリウムイオンを注入する方法で形成する場合に顕在化することがわかる。言い換えれば、半導体チップの外周部を囲むように導電層を形成し、この導電層の電位をＧＮＤ電位にする構造は、素子分離領域が完全な絶縁領域ではなく高抵抗領域として機能する構造に特に有効であることがわかる。

ここで、上述したように、絶縁領域および外周領域に形成されるサブコレクタ用半導体層４１とコレクタ用半導体層４２を除去することにより素子分離領域を形成する素子分離構造（メサ型素子分離構造という）によれば、耐湿性が問題ならないことから、この方法で素子分離領域を形成すればよいと考えることができる。しかし、メサ型素子分離構造では、以下に示す不都合が生じる。すなわち、ＧａＡｓ基板やＩｎＰ基板などの化合物半導体基板におけるメサ型素子分離構造は、半導体層（サブコレクタ用半導体層４１、コレクタ用半導体層４２）をウェットエッチングして除去することにより形成している。このときのウェットエッチングでは、エッチングの異方性のため、エッチングの断面形状が結晶面方位により異なり、かつ、メサ型素子分離構造では段差が生じるため、メサ型素子分離構造上に形成される配線の断線を生じやすい問題点がある。この問題点をメサ型素子分離構造で回避するためには、メサ型素子分離構造による段差を平坦化することが考えられるが、製造工程に平坦化工程を追加することになり、製造工程が複雑化し、かつ、製品のコストアップの要因となる。

これに対し、絶縁領域において、半導体層（サブコレクタ用半導体層４１、コレクタ用半導体層４２）を残したまま、この半導体層にヘリウムイオンを導入する素子分離構造では、サブコレクタ用半導体層４１およびコレクタ用半導体層４２と同層で素子分離領域を形成することができる。このため、絶縁領域と素子形成領域で段差を生じることはなく、配線の断線も問題とならない利点がある。さらに、製造工程に平坦化工程を追加する必要がないので、製造工程を簡略化することができ、かつ、製品のコストアップを抑制することができる。このような観点から、ＨＢＴを形成する化合物半導体基板では、半導体層にヘリウムイオンを注入して形成される素子分離領域が主に使用される。

しかし、半導体層にヘリウムイオンを注入して形成される素子分離領域は、上述したように完全な絶縁領域ではなく高抵抗領域として機能することから耐湿性が問題となる。そこで、本実施の形態１に示すように、絶縁領域の外側の外周領域に導電層を形成し、この導電層の電位をＧＮＤ電位にする構造をとることにより、半導体層にヘリウムイオンを注入して形成される素子分離領域の利点を維持しつつ、半導体チップの耐湿性も向上することができる。これにより、ＨＢＴを形成する半導体チップの信頼性を向上することができ、さらには、この半導体チップを搭載するＲＦモジュールの信頼性を向上することができる。

次に、シリコン基板を用いてパワーＭＯＳＦＥＴを形成した半導体装置と半絶縁性基板（化合物半導体基板）を用いた半導体装置との相違点について説明する。まず、シリコン基板上に形成したプレーナ型パワーＭＯＳＦＥＴの構成について説明する。図１２は、シリコン基板上に形成したプレーナ型パワーＭＯＳＦＥＴの構成を示す断面図である。図１２において、ｎ型不純物を導入したシリコン基板１２０の裏面にはドレイン電極１２１が形成されている。一方、シリコン基板１２０の主面にはｎ⁻型不純物拡散領域１２２が形成されている。このｎ⁻型不純物拡散領域１２２はドレイン領域となるものであり、このｎ⁻型不純物拡散領域１２２にｐ型不純物拡散領域１２３が形成されている。さらに、ｐ型不純物拡散領域１２３内にはｎ^＋型不純物拡散領域１２４が形成されている。このｎ^＋型不純物拡散領域１２４はソース領域となる。

ｎ⁻型不純物拡散領域１２２上には、ゲート絶縁膜１２５を介してゲート電極１２６が形成されている。このゲート電極１２６は、ソース領域となるｎ^＋型不純物拡散領域１２４に整合して形成されている。ゲート電極１２６上には絶縁膜１２７が形成されており、この絶縁膜１２７上にソース電極１２８が形成されている。ソース電極１２８はｎ^＋型不純物拡散領域１２４と電気的に接続されている。

このように構成されたプレーナ型パワーＭＯＳＦＥＴの動作について説明する。ソース電極１２８とドレイン電極１２１との間に所定の電位差を発生させる。その後、ゲート電極１２６にしきい値電圧以上の電圧を印加する。すると、ｐ型不純物拡散領域１２３内にｎ型チャネルが形成され、このｎ型チャネルを介してソース電極１２８とドレイン電極１２１が電気的に接続される。これにより、ソース電極１２８とドレイン電極１２１との間にゲート電極１２６によって制御される電流が流れる。

シリコン基板１２０に形成されたプレーナ型パワーＭＯＳＦＥＴでは、ゲート絶縁膜１２５を介してゲート電極１２６がドレイン領域となるｎ⁻型不純物拡散領域１２２上を覆っている構造をしている。このため、隣接するセルにおいて、プレーナ型パワーＭＯＳＦＥＴ（セル）より延びる空乏層（図１２の破線で示している）は比較的低い電圧で結合し、電位面はシリコン基板１２０の表面に平行なプレーンジャンクションとなる。このため、プレーナ型パワーＭＯＳＦＥＴの耐圧は、個々のセルではなく多数のセルを囲む外周領域の接合構造により決まる。したがって、シリコン基板では図１３に示すように、多数のセルを囲む外周領域に半導体層１２９（ガードリング）を形成して高耐圧化を図っている。すなわち、シリコン基板に形成されたプレーナ型パワーＭＯＳＦＥＴでは、半導体チップの外周領域に半導体層を形成し、この半導体層により高耐圧化を図ることが一般的に行なわれている。

これに対し、ＧａＡｓ基板やＩｎＰ基板などの半絶縁性基板では、半導体チップの全面が比抵抗１０^７Ω・ｃｍ以上で空乏化した状態となっている。このため、半導体チップの外周部では充分な耐圧が確保されるため、外周領域の構造を高耐圧化のために特別な工夫をする必要がない。つまり、半絶縁性基板では、ＨＢＴの高耐圧化のために半導体チップの外周領域に半導体層を形成する必要はなく、特別な工夫をしないことが一般的である。このようにシリコン基板ではプレーナ型パワーＭＯＳＦＥＴの高耐圧化のために外周領域に半導体層を設けることは一般的であるが、半絶縁性基板では高耐圧化のための半導体層を設けないことが当業者にとって一般的となっている。

このような背景のもと、本実施の形態１では、ＨＢＴを形成した半絶縁性基板の外周領域に導電層を設け、さらに、この導電層をＧＮＤ電位にしている。この構成は、半絶縁性基板では新規な構成となっている。本実施の形態１の構成は、ＨＢＴの高耐圧化のために必要とされるものではなく、半導体チップの耐湿性の向上という別の目的でなされたものである。

ＨＢＴの高耐圧化のために半絶縁性基板の外周領域に導電層を設ける場合には、シリコン基板で一般的に使用されている技術に動機付けが存在すると考えられる。しかし、本実施の形態１では、半絶縁性基板の外周部に露出している高抵抗な素分離領域が存在すると、ＨＢＴを動作させる際、外周部に露出している素子分離領域に電位が印加されることを新たに見出し、このことが外周領域に露出している素子分離領域の変質の原因となっていることを突き止めた点を考慮する必要がある。このような問題点を突き止めた結果、半絶縁性基板の外周部を囲むように導電層を形成し、この導電層をＧＮＤ電位とすることにより露出している導電層の変質を防止することができることを見出したのである。すなわち、導電層は露出する素子分離領域の代わりに設けられたものであり、露出する層をＧＮＤ電位とするために導電層を形成しているものである。このことから、単に、シリコン基板で高耐圧化のために半導体層（ガードリング）を設ける構成があるからといって、本実施の形態１の特徴的構成を当業者が容易に想到できるとは考えられない。すなわち、シリコン基板で高耐圧化のために半導体層を設ける技術的思想には、本実施の形態１における特徴的構成を想到する動機付けとなる記載は存在しないといえる。

半絶縁性基板でガードリングが適用される例としては、ダイシングによるクラックが半絶縁性基板の内部に進行しないようにする目的で金属層を形成する構造（ジッパーゾーン）がある。しかし、本実施の形態１では半導体層を導電層と用いている点が相違する。さらに、ジッパーゾーンでは金属層をＧＮＤ電位にする必要がない一方、本実施の形態１では導電層をＧＮＤ電位にする必要がある点でも相違する。

また、水分の浸入を防止する目的でガードリングを形成する例もあるが、その構造は金属配線を積み重ねることにより防御壁を作るという技術的思想であり、電気的なメカニズムを考慮したものでないため、ＧＮＤ電位に固定されていない。この点で本実施の形態１の構造と相違する。すなわち、不純物の浸入を防止する観点からは同じものと言えるが、本実施の形態１は防御壁を作るという技術的思想というよりも、外周領域に形成する導電層の変質をＧＮＤ電位にすることにより防止し、変質した導電層と保護膜との密着力の低下による不純物の浸入を防止する技術的思想である。

このように本実施の形態１は、新規な課題を見つけ出して、その新規な課題を解決するというものであり、新規な構成を有するものである。

なお、シリコン基板で形成されるガードリング構造は、拡散層に防御壁となる多層金属配線を接続した構造をとることが多いが、この構造を半絶縁性基板に適用する場合もガードリング用の多層配線構造やガードリング用の拡散層を形成する領域が必要となり、半導体チップのサイズが大きくなるという不都合が生じる。これに対し、本実施の形態１では、半導体チップの外周領域に形成されていた素子分離領域の一部を導電層に変えたものであり、導電層を設けたからといって半導体チップのサイズが大きくなるという不都合も生じない利点がある。つまり、本実施の形態１では、半導体チップの外周領域に新たに導電層を設けるというよりも、外周領域に露出している素子分離領域に代えて導電層を形成した構成ということができるため、半導体チップのサイズを大きくすることなく、半導体チップの耐湿性を向上することができる。

次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。図１４に示すように、半絶縁性基板をウェハの状態で用意する。半絶縁性基板とは、禁制帯幅の大きい化合物半導体から構成された基板である。禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると禁制帯内に深い準位が形成され、電子および正孔がこの深い準位に固定されてキャリア密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。本実施の形態１では、半絶縁性基板に一例としてＧａＡｓ基板４０を使用するが、ＩｎＰ基板などを使用してもよい。ＧａＡｓ基板４０では、Ｃｒ、Ｉｎ、酸素などの添加あるいは過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。

次に、ＧａＡｓ基板４０上にサブコレクタ用半導体層４１を形成し、サブコレクタ用半導体層４１上にコレクタ用半導体層４２を形成する。サブコレクタ用半導体層４１は、例えば、ｎ^＋型ＧａＡｓ層から形成され、コレクタ用半導体層４２はｎ⁻型ＧａＡｓ層から形成されている。ｎ^＋型ＧａＡｓ層およびｎ⁻型ＧａＡｓ層は、ＧａＡｓ層にｎ型不純物であるシリコン（Ｓｉ）などを添加することにより形成することができ、例えば、エピタキシャル成長法で形成することができる。さらに、コレクタ用半導体層４２上にベース用半導体層４３を形成し、ベース用半導体層４３上にエミッタ用半導体層４４を形成する。ベース用半導体層４３は、ｐ^＋型ＧａＡｓ層から形成されている。ｐ^＋型ＧａＡｓ層は、ＧａＡｓ層にｐ型不純物である炭素（Ｃ）を添加することにより形成することができ、例えば、エピタキシャル成長法で形成することができる。エミッタ用半導体層４４は、ｎ⁻型ＩｎＧａＰ層から形成される。ｎ⁻型ＩｎＧａＰ層は、ＩｎＧａＰ層にｎ型不純物であるシリコン（Ｓｉ）を添加することにより形成され、例えば、エピタキシャル成長法で形成することができる。エミッタ用半導体層４４上にはＧａＡｓ層４５を、例えば、エピタキシャル成長法で形成する。

続いて、図１５に示すように、ＧａＡｓ層４５上にＷＳｉＮ膜を成膜した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＷＳｉＮ膜とＧａＡｓ層をパターニングする。これにより、ＷＳｉＮ膜よりなるエミッタ電極４６を形成することができる。

次に、図１６に示すように、絶縁領域に素子分離領域４７を形成する。素子分離領域４７は、絶縁領域に形成されているＧａＡｓ基板４０の表面、サブコレクタ用半導体層４１、コレクタ用半導体層４２、ベース用半導体層４３およびエミッタ用半導体層４４にヘリウムイオンを導入することにより形成する。具体的に、注入する深さを変えるため、注入エネルギーおよびドーズ量を変えて５回ほどヘリウムイオンを注入する。例えば、注入エネルギーを４２０ｋｅＶ、ドーズ量を２．８×１０^１３／ｃｍ^２で１回目のイオン注入を行い、注入エネルギーを３００ｋｅＶ、ドーズ量を１．４×１０^１３／ｃｍ^２で２回目のイオン注入を行なう。さらに、注入エネルギーを２００ｋｅＶ、ドーズ量を２．０×１０^１３／ｃｍ^２で３回目のイオン注入を行い、注入エネルギーを１００ｋｅＶ、ドーズ量を２．０×１０^１３／ｃｍ^２で４回目のイオン注入を行なう。最後に注入エネルギーを２０ｋｅＶ、ドーズ量を２．４×１０^１３／ｃｍ^２で５回目のイオン注入を行なう。この素子分離領域４７は絶縁領域に形成されるが、チップ領域の外周領域には形成されない。つまり、チップ領域の外周領域には、サブコレクタ用半導体層４１、コレクタ用半導体層４２、ベース用半導体層４３およびエミッタ用半導体層４４が形成されているままの状態になっている。

なお、本実施の形態１では、素子分離領域４７を形成するためにヘリウムを導入しているが、導入する元素はヘリウムに限らない。すなわち、素子分離領域４７は、半導体層に非金属元素を導入することにより形成できるので、半導体層に導入する元素としては、非金属元素であればよい。特に、素子分離領域４７を形成するために半導体層に深く元素を導入することが望ましいので、非金属元素としては、水素（Ｈ）、ヘリウム（Ｈｅ）やホウ素（Ｂ）などを使用することができる。このような軽い元素のうち、素子の信頼性に影響を与えにくいという観点から、ヘリウムを使用することが望ましい。

続いて、図１７に示すように、素子形成領域においてベース用半導体層４３に達する開口部を形成し、この開口部を埋め込むようにＭｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ｍｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜、エミッタ用半導体層４４およびベース用半導体層４３をパターニングする。これにより、ベース用半導体層４３上にＭｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜からなるベース電極を形成することができる。このとき、絶縁領域においては、素子分離領域４７の一部を構成し、ヘリウムを導入して絶縁性を有するエミッタ用半導体層４４とベース用半導体層４３も除去される。同様に、外周領域においても、エミッタ用半導体層４４とベース用半導体層４３が除去される。これにより、絶縁領域では、素子形成領域のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の素子分離領域４７が形成され、外周領域では、サブコレクタ用半導体層４１とコレクタ用半導体層４２からなる導電層４９が形成される。

本実施の形態１では、チップ領域の外周部に形成される導電層４９をサブコレクタ用半導体層４１とコレクタ用半導体層４２から形成しているので、導電層４９を形成する新たな工程を追加することなく導電層４９を形成することができる。このため、製造工程の複雑化を招くことなく導電層４９を形成することができる。つまり、従来は外周領域にもヘリウムをイオン注入して素子分離領域４７を形成していたが、本実施の形態１では外周領域に導電層４９を形成するため、外周領域に形成されているサブコレクタ用半導体層４１およびコレクタ用半導体層４２にヘリウムを導入していない。したがって、素子分離領域４７を形成する際、ヘリウムのイオン注入工程で使用するマスクを変えるだけでチップ領域の外周領域に導電層４９を形成することができる。

次に、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、素子形成領域のコレクタ用半導体層４２に溝（第１溝）を形成する。この工程で、外周領域のコレクタ用半導体層４２にも溝（第２溝）を形成する。その後、ＧａＡｓ基板４０上にＡｕ／Ｎｉ／ＡｕＧｅ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することによりＡｕ／Ｎｉ／ＡｕＧｅ膜をパターニングしてコレクタ電極５０およびオーミック電極５１を形成する。このように外周領域において導電層４９に接続するオーミック電極５１をコレクタ電極５０と同じ工程で形成することができるので、製造工程の簡略化を図ることができる。オーミック電極５１は導電層４９とその後の工程で形成する金属配線とのオーミック接触を確保するために形成される。

続いて、図１９に示すように、ＧａＡｓ基板４０上に保護膜５２を形成する。保護膜５２は、例えば、窒化シリコン膜から形成され、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、保護膜５２をパターニングする。パターニングは、コレクタ電極５０上、素子分離領域４７の一部上およびオーミック電極５１上を露出するように行なわれる。さらに、保護膜５２は、外周領域に形成されている導電層４９の一部を露出するように加工される。これは、半導体層から構成されている導電層４９およびＧａＡｓ基板４０を外周領域にあるダイシングラインで切断する際、容易にダイシングできるように保護膜５２を除去しているものである。つまり、ダイシングは、例えば、導電層４９およびＧａＡｓ基板４０をへき開することにより行なわれるが、この際、保護膜５２が形成されているとダイシングしにくくなることを考慮したものである。

次に、図２０に示すように、ＧａＡｓ基板４０上にＰｔ／Ａｕ／Ｔｉ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ｐｔ／Ａｕ／Ｔｉ膜をパターニングする。これにより、コレクタ電極５０に電気的に接続するコレクタ配線５３を形成することができる。さらに、この工程でオーミック電極５１に接続し、絶縁領域に延在する配線５４も形成される。この配線５４もコレクタ配線５３と同じ工程で形成することができるため、製造工程の複雑化を抑制することができる。なお、図２０には現れないが、ベース電極４８に接続するベース配線も形成する。

続いて、図２１に示すように、ＧａＡｓ基板４０上に保護膜５５を形成する。保護膜５５は、例えば、窒化シリコン膜から形成され、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、保護膜５５をパターニングする。パターニングは、エミッタ電極４６上および配線５４上を露出するように行なわれる。さらに、保護膜５５は、外周領域に形成されている導電層４９の一部を露出するように加工される。

次に、図２２に示すように、ＧａＡｓ基板４０上にＡｕ／Ｔｉ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ａｕ／Ｔｉ膜をパターニングする。これにより、エミッタ電極４６に電気的に接続するエミッタ配線５６を形成することができる。さらに、この工程で配線５４に電気的に接続するパッド５７も形成される。このパッド５７もエミッタ配線５６と同じ工程で形成することができるため、製造工程の複雑化を抑制することができる。

続いて、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＧａＡｓ基板４０の裏面にビアホール５８を形成する。このビアホール５８はＧａＡｓ基板４０および素子分離領域４７を貫通し配線５４に達するように形成される。そして、図２４に示すように、ビアホール５８内を含むＧａＡｓ基板４０に種電極５９を形成し、この種電極５９上にＡｕ／Ｎｉ膜６０を形成する。Ａｕ／Ｎｉ膜６０は、例えば、めっき法を使用して形成することができ、種電極５９とＡｕ／Ｎｉ膜６０により裏面電極が形成される。また、ビアホール５８内にも種電極５９とＡｕ／Ｎｉ膜６０が埋め込まれてビアが形成される。これにより、裏面電極と導電層４９が電気的に接続されることになる。この後、ＧａＡｓ基板４０よりなるウェハをチップ領域毎にダイシングして半導体チップを得ることができる。そして、半導体チップは配線基板に搭載してＲＦモジュールが製造される。このとき、半導体チップに形成されている裏面電極にはＧＮＤ電位が供給されるので、裏面電極と電気的に接続されている導電層４９の電位はＧＮＤ電位に固定される。これにより、耐湿性試験において、半導体チップの外周領域に露出している導電層４９が変質することが抑制され、半導体チップの内部に不純物が浸入することを防止できる。このようして、本実施の形態１における半導体装置を製造することができる。

（実施の形態２）
前記実施の形態１では、半導体チップの外周領域に形成された導電層を半導体チップの裏面に形成された裏面電極とビアを介して電気的に接続することによって導電層の電位をＧＮＤ電位にする例について説明した。本実施の形態２では、外周領域に形成された導電層をＧＮＤ電位にする他の構成例について説明する。

図２５は本実施の形態２における半導体チップ２８を示す上面図である。図２５においては、半導体チップ２８に形成されているレイアウトパターンは省略しており、外周領域を囲むように形成されている導電層４９が図示されている。すなわち、外周領域においては、保護膜５５から導電層４９の一部が露出している。この導電層４９はパッド５７に接続されている。ここまでの構成は前記実施の形態１と同様である。前記実施の形態１と異なる点は、パッド５７と配線基板に形成されている端子７１がワイヤ７０で接続されている点にある。配線基板に形成されている端子７１にはＧＮＤ電位が供給されるので、ワイヤ７０を介して接続されている導電層４９の電位もＧＮＤ電位となる。このように本実施の形態２では、前記実施の形態１のように半導体チップ２８の裏面電極と導電層４９を接続するように構成せずに、導電層４９に接続するパッド５７と配線基板の端子７１とをワイヤで接続することにより導電層４９の電位をＧＮＤ電位にしている。

図２６は、図２５のＡ−Ａ線で切断した断面図である。図２６に示すように、半導体チップ２８が配線基板６５に銀ペースト６６で接着されている。半導体チップ２８の外周部には導電層４９が形成されており、導電層４９はオーミック電極５１を介して配線５４と接続されている。この配線５４上にはパッド５７が形成されている。ここまでの構成は前記実施の形態１と同様である。前記実施の形態１と異なる点は、半導体チップ２８の裏面に裏面電極が形成されていない点である。その代わりに、パッド５７はワイヤ７０を介して配線基板６５上の端子７１に接続されている。端子７１はＧＮＤ電位に設定されているので、導電層４９はＧＮＤ電位に固定される。この構成は以下のようにして製造される。すなわちウェハ状態のＧａＡｓ基板を個々の半導体チップ２８に個片化した後、個片化された半導体チップ２８を配線基板（実装基板）に搭載する。その後、半導体チップ２８に形成されているパッド５７と配線基板に形成されている端子７１とをワイヤ７０で接続する。これにより、ワイヤを用いて導電層４９を端子７１に接続することができる。

このように、ワイヤ７０を介して配線基板６５の端子７１に導電層４９を接続することにより、導電層４９の電位をＧＮＤ電位にすることもできる。前記実施の形態１と本実施の形態２では、導電層４９の電位をＧＮＤ電位にする構成が異なっているが、導電層４９の電位をＧＮＤ電位にする点は変わりがないため、本実施の形態２も前記実施の形態１と同様に耐湿性の向上を図ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態１、２では、化合物半導体基板（半絶縁性基板）上にＨＢＴを形成する例について説明したが、化合物半導体基板上にＨＥＭＴ（High Electron Mobility Transistor）などの素子を形成する場合にも本発明を適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

デジタル携帯電話機における信号送受信部のブロック図を示す図である。 ＲＦモジュールにおける高周波増幅回路の回路ブロック図を示す図である。 制御回路の一部を示す回路図である。 ＲＦモジュールの実装構成を示す平面図である。 ＲＦモジュールに搭載する半導体チップのレイアウトを示す図である。 半導体チップに形成されているＨＢＴの構成を示す断面図である。 半導体チップにおける本発明の特徴を示す模式図である。 図７のＡ−Ａ線で切断した断面を示す断面図である。 （ａ）は本発明者らが検討した半導体チップの断面模式図であり、（ｂ）は半導体チップの所定位置における電位を示すグラフである。 （ａ）は実施の形態１における半導体チップの断面模式図であり、（ｂ）は半導体チップの所定位置における電位を示すグラフである。 本発明者らが検討した図であって、メサ型素子分離構造を示す断面図である。 本発明者らが検討した図であって、シリコン基板に形成されたプレーナ型パワーＭＯＳＦＥＴを示す断面図である。 本発明者らが検討した図であって、シリコン基板に形成されたガードリングを示す断面図である。 本発明の実施の形態１における半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 実施の形態２における本発明の特徴を示す模式図である。 図２５のＡ−Ａ線で切断した断面を示す断面図である。 本発明者らが検討した図であって、ＨＢＴの構成を示す断面図である。

符号の説明

１ デジタル信号処理部
２ ＩＦ部
３ 変調信号源
４ ミキサ
５ ＲＦモジュール
６ アンテナスイッチ
７ アンテナ
８ 低雑音増幅器
１０ 制御回路
１１ａ〜１１ｃ 増幅部
１２ａ〜１２ｃ 増幅部
１３ 入力端子
１４ 整合回路
１５ ＨＢＴ
１６ 整合回路
１７ 出力端子
１８ 電流源
１９ バイアス抵抗
２０ 高周波閉塞用インダクタ
２１ 出力制御端子
２２ 電源電圧検出回路
２３ 電源電圧端子
２５ ＲＦモジュール
２６ 配線基板
２７ 半導体チップ
２８ 半導体チップ
２９ 受動部品
３０ ＨＢＴ
３１ ボンディングパッド
３２ ビア
４０ ＧａＡｓ基板
４１ サブコレクタ用半導体層
４２ コレクタ用半導体層
４３ ベース用半導体層
４４ エミッタ用半導体層
４５ ＧａＡｓ層
４６ エミッタ電極
４７ 素子分離領域
４８ ベース電極
４９ 導電層
５０ コレクタ電極
５１ オーミック電極
５２ 保護膜
５３ コレクタ配線
５４ 配線
５５ 保護膜
５６ エミッタ配線
５７ パッド
５８ ビアホール
５９ 種電極
６０ Ａｕ／Ｎｉ膜
６５ 配線基板
６５ａ 配線
６６ 銀ペースト
７０ ワイヤ
７１ 端子
１００ ＧａＡｓ基板
１０１ サブコレクタ用半導体層
１０２ コレクタ用半導体層
１０３ コレクタ電極
１０４ コレクタ配線
１０５ ベース用半導体層
１０６ ベース電極
１０７ エミッタ用半導体層
１０８ ＧａＡｓ層
１０９ エミッタ電極
１１０ エミッタ配線
１１１ 素子分離領域
１１２ 保護膜
１１３ 保護膜
１２０ シリコン基板
１２１ ドレイン電極
１２２ ｎ⁻型不純物拡散領域
１２３ ｐ型不純物拡散領域
１２４ ｎ^＋型不純物拡散領域
１２５ ゲート絶縁膜
１２６ ゲート電極
１２７ 絶縁膜
１２８ ソース電極
１２９ ガードリング

Claims (25)

1. 半導体チップを有し、前記半導体チップは、
   （ａ）半絶縁性基板と、
   （ｂ）前記半絶縁性基板に形成された複数のトランジスタと、
   （ｃ）前記複数のトランジスタ間を分離する絶縁領域であって半導体層に非金属元素を注入することにより形成された素子分離領域と、
   （ｄ）前記半導体チップの外周部に形成された導電層と、
   （ｅ）前記複数のトランジスタを覆う保護膜とを備え、
   前記保護膜の端部が前記導電層上に位置して前記導電層の一部が露出しており、
   前記導電層の電位が基準電位にされていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記半絶縁性基板は、ＧａＡｓ基板またはＩｎＰ基板であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記複数のトランジスタは、バイポーラトランジスタであることを特徴とする半導体装置。
4. 請求項３記載の半導体装置であって、
   前記複数のトランジスタは、ヘテロ接合バイポーラトランジスタであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置であって、
   前記導電層は、前記半導体チップの側面から露出していることを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記導電層は半導体層から形成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置であって、
   前記導電層と前記素子分離領域とは同層で形成されていることを特徴とする半導体装置。
8. 請求項３記載の半導体装置であって、
   前記半絶縁性基板上に形成された前記半導体層を備え、
   前記半導体層は、前記複数のトランジスタの形成領域においてはコレクタ領域となり、前記半導体チップの外周部においては前記導電層となり、前記コレクタ領域と前記導電層とは前記素子分離領域で分離されていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置であって、
   前記半導体層にはｎ型不純物が導入されていることを特徴とする半導体装置。
10. 請求項６記載の半導体装置であって、
    前記半導体層は、エピタキシャル成長法によって形成されていることを特徴とする半導体装置。
11. 請求項１記載の半導体装置であって、
    前記素子分離領域に導入される前記非金属元素はヘリウムであることを特徴とする半導体装置。
12. 請求項１記載の半導体装置であって、
    前記導電層が形成されている前記半絶縁性基板の主面とは反対側の面に裏面電極が形成され、前記導電層は前記裏面電極と電気的に接続されていることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置であって、
    前記導電層と前記裏面電極とは、前記半絶縁性基板を貫通するビアを介して電気的に接続されていることを特徴とする半導体装置。
14. 請求項１２記載の半導体装置であって、
    前記導電層は半導体層から形成され、前記裏面電極は金属層から形成され、
    前記導電層と前記裏面電極との電気的接続がオーミック接触となるように前記導電層と前記裏面電極との間にオーミック接触部が形成されていることを特徴とする半導体装置。
15. 請求項１２記載の半導体装置であって、
    前記導電層と前記裏面電極とはＧＮＤ電位になっていることを特徴とする半導体装置。
16. 請求項１記載の半導体装置であって、
    前記導電層が形成されている前記半絶縁性基板の主面にはボンディングパッドが形成され、前記導電層と前記ボンディングパッドとは電気的に接続されていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置であって、
    前記半導体チップを搭載する実装基板を備え、
    前記半導体チップに形成されている前記ボンディングパッドは、ワイヤを介して前記実装基板の端子と接続され、前記ボンディングパッドはＧＮＤ電位に接続されていることを特徴とする半導体装置。
18. 半導体チップを有し、前記半導体チップは、
    （ａ）化合物半導体基板と、
    （ｂ）前記化合物半導体基板に形成された複数のトランジスタと、
    （ｃ）前記複数のトランジスタ間を分離する絶縁領域であって半導体層に非金属元素を注入することにより形成された素子分離領域と、
    （ｄ）前記半導体チップの外周部に形成された導電層と、
    （ｅ）前記複数のトランジスタを覆う保護膜とを備え、
    前記保護膜の端部が前記導電層上に位置して前記導電層の一部が露出しており、
    前記導電層の電位が基準電位にされていることを特徴とする半導体装置。
19. （ａ）半絶縁性基板をウェハの状態で用意する工程と、
    （ｂ）前記半絶縁性基板の主面上にサブコレクタ用半導体層を形成する工程と、
    （ｃ）前記サブコレクタ用半導体層上にコレクタ用半導体層を形成する工程と、
    （ｄ）前記コレクタ用半導体層上にベース用半導体層を形成する工程と、
    （ｅ）前記ベース用半導体層上にエミッタ用半導体層を形成する工程と、
    （ｆ）前記エミッタ用半導体層を加工し、トランジスタ形成領域の前記エミッタ用半導体層上にエミッタ電極を形成する工程と、
    （ｇ）前記トランジスタ形成領域を分離する素子分離形成領域に形成されている前記ベース用半導体層、前記コレクタ用半導体層および前記サブコレクタ用半導体層に非金属元素を導入して素子分離領域を形成する工程と、
    （ｈ）前記素子分離領域に形成されている前記ベース用半導体層を除去するとともに、前記トランジスタ形成領域に形成されている前記ベース用半導体層を加工し、加工した前記ベース用半導体層上にベース電極を形成する工程と、
    （ｉ）前記トランジスタ形成領域に形成されている前記コレクタ用半導体層に第１溝を設けるとともに、前記トランジスタ形成領域に形成されている前記コレクタ用半導体層とは前記素子分離領域によって分離され、チップ領域の外周部に形成されている前記コレクタ用半導体層に第２溝を設ける工程と、
    （ｊ）前記トランジスタ形成領域に形成されている前記第１溝にコレクタ電極を形成して前記コレクタ電極と前記トランジスタ形成領域に形成されている前記サブコレクタ用半導体層を接続し、前記チップ領域の外周部に形成されている前記第２溝にオーミック接触部を形成して前記オーミック接触部と前記チップ領域の外周部に形成されている前記サブコレクタ用半導体層を接続する工程と、
    （ｋ）前記コレクタ電極に接続するようにコレクタ配線を形成するとともに、前記オーミック接触部に接続して前記素子分離領域の一部上に達する配線を形成する工程と、
    （ｌ）前記半絶縁性基板上に保護膜を形成する一方、前記チップ領域の外周部の一部で前記保護膜を除去することにより、前記保護膜の端部が前記チップ領域の外周部に形成されている前記コレクタ用半導体層上に位置して前記チップ領域の外周部に形成されている前記コレクタ用半導体層の一部を露出する工程と、
    （ｍ）前記保護膜を加工して前記トランジスタ形成領域のエミッタ電極に接続するエミッタ配線を形成する工程と、
    （ｎ）前記半絶縁性基板の主面とは反対側の面から前記半絶縁性基板および前記素子分離領域を貫通して前記配線に達する孔を形成する工程と、
    （ｏ）前記孔内を含む前記半絶縁性基板の主面とは反対側の面に裏面電極を形成する工程とを備え、
    前記配線および前記オーミック接触部を介して前記裏面電極と接続しており、かつ、前記チップ領域の外周部に形成されている前記コレクタ用半導体層と前記サブコレクタ用半導体層からなる導電層の電位を基準電位にすることを特徴とする半導体装置の製造方法。
20. 前記半絶縁性基板は、ＧａＡｓ基板あるいはＩｎＰ基板であることを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法であって、
    前記サブコレクタ用半導体層および前記コレクタ用半導体層はｎ型ＧａＡｓ層から形成し、前記ベース用半導体層はｐ型ＧａＡｓ層から形成し、前記エミッタ用半導体層はｎ型ＩｎＧａＰ層から形成することを特徴とする半導体装置の製造方法。
22. 請求項１９記載の半導体装置の製造方法であって、
    前記サブコレクタ用半導体層、前記コレクタ用半導体層、前記ベース用半導体層および前記エミッタ用半導体層はエピタキシャル成長法により形成することを特徴とする半導体装置の製造方法。
23. 請求項１９記載の半導体装置の製造方法であって、
    前記素子分離領域に導入される前記非金属元素はヘリウムであることを特徴とする半導体装置の製造方法。
24. （ａ）半絶縁性基板をウェハの状態で用意する工程と、
    （ｂ）前記半絶縁性基板の主面上にサブコレクタ用半導体層を形成する工程と、
    （ｃ）前記サブコレクタ用半導体層上にコレクタ用半導体層を形成する工程と、
    （ｄ）前記コレクタ用半導体層上にベース用半導体層を形成する工程と、
    （ｅ）前記ベース用半導体層上にエミッタ用半導体層を形成する工程と、
    （ｆ）前記エミッタ用半導体層を加工し、トランジスタ形成領域の前記エミッタ用半導体層上にエミッタ電極を形成する工程と、
    （ｇ）前記トランジスタ形成領域を分離する素子分離形成領域に形成されている前記ベース用半導体層、前記コレクタ用半導体層および前記サブコレクタ用半導体層に非金属元素を導入して素子分離領域を形成する工程と、
    （ｈ）前記素子分離領域に形成されている前記ベース用半導体層を除去するとともに、前記トランジスタ形成領域に形成されている前記ベース用半導体層を加工し、加工した前記ベース用半導体層上にベース電極を形成する工程と、
    （ｉ）前記トランジスタ形成領域に形成されている前記コレクタ用半導体層に第１溝を設けるとともに、前記トランジスタ形成領域に形成されている前記コレクタ用半導体層とは前記素子分離領域によって分離され、チップ領域の外周部に形成されている前記コレクタ用半導体層に第２溝を設ける工程と、
    （ｊ）前記トランジスタ形成領域に形成されている前記第１溝にコレクタ電極を形成して前記コレクタ電極と前記トランジスタ形成領域に形成されている前記サブコレクタ用半導体層を接続し、前記チップ領域の外周部に形成されている前記第２溝にオーミック接触部を形成して前記オーミック接触部と前記チップ領域の外周部に形成されている前記サブコレクタ用半導体層を接続する工程と、
    （ｋ）前記コレクタ電極に接続するようにコレクタ配線を形成するとともに、前記オーミック接触部に接続して前記素子分離領域の一部上に達する配線を形成する工程と、
    （ｌ）前記半絶縁性基板上に保護膜を形成する一方、前記チップ領域の外周部の一部で前記保護膜を除去することにより、前記保護膜の端部が前記チップ領域の外周部に形成されている前記コレクタ用半導体層上に位置して前記チップ領域の外周部に形成されている前記コレクタ用半導体層の一部を露出する工程と、
    （ｍ）前記保護膜を加工して前記トランジスタ形成領域のエミッタ電極に接続するエミッタ配線を形成し、かつ、前記配線に接続するボンディングパッドを形成する工程とを備え、
    前記ボンディングパッドと接続しており、かつ、前記チップ領域の外周部に形成されている前記コレクタ用半導体層と前記サブコレクタ用半導体層からなる導電層の電位を基準電位にすることを特徴とする半導体装置の製造方法。
25. 請求項２４記載の半導体装置の製造方法であって、さらに、
    前記ウェハを個々の半導体チップに個片化する工程と、
    個片化された前記半導体チップを実装基板に搭載する工程と、
    前記半導体チップに形成されている前記ボンディングパッドと前記実装基板に形成されているＧＮＤ端子とをワイヤで接続する工程を備え、
    前記導電層の電位をＧＮＤ電位にすることを特徴とする半導体装置の製造方法。

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