JP2006165020A - スイッチ集積回路装置およびその製造方法 - Google Patents

スイッチ集積回路装置およびその製造方法 Download PDF

Info

Publication number
JP2006165020A
JP2006165020A JP2004349675A JP2004349675A JP2006165020A JP 2006165020 A JP2006165020 A JP 2006165020A JP 2004349675 A JP2004349675 A JP 2004349675A JP 2004349675 A JP2004349675 A JP 2004349675A JP 2006165020 A JP2006165020 A JP 2006165020A
Authority
JP
Japan
Prior art keywords
layer
gate electrode
doped
electrode
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004349675A
Other languages
English (en)
Inventor
Tetsuo Asano
哲郎 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004349675A priority Critical patent/JP2006165020A/ja
Publication of JP2006165020A publication Critical patent/JP2006165020A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】高周波スイッチＭＭＩＣにおいてディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に形成する場合、エンハンスメント型ＨＥＭＴのゲート電極を形成する動作領域の半導体層を所定の深さエッチングし、異なるピンチオフ電圧を実現している。しかし、動作領域のエッチングは数ｎｍの精度を必要とするため、歩留りが悪い問題があった。
【解決手段】ディプレッション型ＨＥＭＴの第１ゲート電極を第２ノンドープ層上に設け、エンハンスメント型ＨＥＭＴの第２ゲート電極を第１ノンドープ層上に設ける。第２ノンドープ層は、第１ノンドープ層との選択エッチングにより再現よくエッチングできる。第１および第２ゲート電極はＰｔ埋め込みゲート構造とし、Ｐｔの蒸着厚みと第１および第２ノンドープ層の厚みを最適化しそれぞれのＨＥＭＴのピンチオフ電圧値を得る。
【選択図】 図４

Description

本発明は、スイッチ集積回路装置およびその製造方法に関わり、特に同一基板にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを集積化するスイッチ集積回路装置及びその製造方法に関する。
ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
ＨＥＭＴはＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下本明細書ではＤ型と称する）と、エンハンスメント型（以下本明細書ではＥ型と称する）があり、これらを１チップに集積化したものも知られている。
図１８を参照し、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した従来のスイッチ集積回路装置の構造について説明する。
図の如くＨＥＭＴ基板は、半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２を積層し、バッファ層２３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層２３５、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３等の半導体層を順次積層したものである。電子供給層２３３とチャネル層２３５間には、スペーサ層２３４が配置される。
バッファ層２３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上層の電子供給層２３３上には、障壁層２３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層２３７を最上層に積層している。
キャップ層２３７を一部除去して所望の形状にパターンニングし、ソース領域２３７ｓおよびドレイン領域２３７ｄを設ける。ソース領域２３７ｓおよびドレイン領域２３７ｄにはそれぞれ第１ソース電極３１５、第１ドレイン電極３１６が接続し、その上層には第２ソース電極３３５、第２ドレイン電極３３６が形成される。
ＨＥＭＴの動作領域３００は、バッファ層に達する絶縁化層（ここでは不図示）を設けて分離することにより形成される。ここで、動作領域３００とは、絶縁化層で分離され、ＨＥＭＴのソース電極３１５、３３５、ドレイン電極３１６、３３６およびゲート電極３２７が配置される領域の半導体層をいう。
第１ゲート電極３２７および第２ゲート電極３２８は、それぞれソース領域２３７ｓおよびドレイン領域２３７ｄ間の動作領域３００に配置される。第１ゲート電極３２７は、ソース領域２３７ｓ、ドレイン領域２３７ｄ間に露出した障壁層２３６の表面とショットキー接合を形成する。一方、第２ゲート電極３２８は、ソース領域２３７ｓ、ドレイン領域２３７ｄ間に露出した障壁層２３６を１１０Å程度エッチングし、その表面とショットキー接合を形成する。すなわち、第１ゲート電極３２７と、第２ゲート電極３２８がショットキー接合を形成する障壁層２３６の表面は、異なる平面上となる。
これにより、第１ゲート電極３２７とその両側の第１、第２ソース電極３１５、３３５および第１、第２ドレイン電極３１６、３３６によりＤ型ＨＥＭＴ５５０が構成される。また、第２ゲート電極３２８とその両側の第１、第２ソース電極３１５、３３５および第１、第２ドレイン電極３１６、３３６によりＥ型ＨＥＭＴ５６０が構成される（例えば特許文献１参照。）。
図１９から図２４の断面図を参照し、上記のＨＥＭＴの製造方法の一例を説明する。
半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。
絶縁化層を形成するため、全面にスルーイオン注入用の第１窒化膜２５１１を形成する。レジストのマスクにより所望のパターンにボロン（Ｂ＋）をイオン注入し、レジスト除去、アニールを行うことにより絶縁化層２６０を形成する。バッファ層２３２に達する絶縁化層２６０を設けることにより、ＨＥＭＴを構成する動作領域３００としての不純物領域が分離される（図１９）。
次に、オーミック金属層による電極を形成するため、レジストＰＲのマスクを設け、スルーイオン用の第１窒化膜２５１１の所望の領域をエッチングにより除去する（図２０（Ａ））。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を蒸着し（図２０（Ｂ））、リフトオフ後、アロイする。これにより、キャップ層２３７にコンタクトする第１ソース電極３１５および第１ドレイン電極３１６が形成される。これら両電極とコンタクトするキャップ層２３７は後に分離されソース領域２３７ｓ、ドレイン領域２３７ｄとなる。（図２０（Ｃ））。
次に、第１ゲート電極形成のために新たなレジストＰＲを設ける。レジストＰＲのゲート電極の形成領域を開口し、露出した窒化膜２５１１を除去して開口部ＯＰを形成する（図２１（Ａ））。その後、リセスエッチングを行う。すなわち耐圧を確保するためキャップ層２３７を窒化膜２５１１の開口部ＯＰより大きく、所定の寸法になるまでサイドエッチングを続ける。エッチングによりキャップ層２３７は分離される。ゲート電極の形成領域には障壁層２３６が露出する。またキャップ層２３７のサイドエッチングにより第１窒化膜２５１１が張り出しひさし部Ｅとなる（図２１（Ｂ））。そして、ゲート電極を安定に形成するため、第１窒化膜２５１１のひさし部Ｅを除去する（図２１（Ｃ））。
次に、全面にゲート金属層３２０を蒸着する（図２２（Ａ））。その後、リフトオフし、障壁層２３６とショットキー接合を形成する第１ゲート電極３２７を形成する（図２２（Ｂ））。
その後、第２ゲート電極形成のために新たなレジストＰＲを設ける。第１ゲート電極３２７と同様に第１窒化膜２５１１に開口部ＯＰを形成し、リセスエッチングを行う。エッチングにより、キャップ層２３７が分離される。第２ゲート電極の形成領域には障壁層２３６が露出する（図２３（Ａ））。
さらに、キャップ層２３７のサイドエッチングによりひさし状に張り出した第１窒化膜２５１１のひさし部Ｅを除去した後、Ｅ型ＨＥＭＴとしてのピンチオフ電圧特性が得られるよう、所定の深さまで障壁層２３６をエッチングする（図２３（Ｂ））。
次に、全面にゲート金属層３２０を蒸着、リフトオフし、エッチングされ、表面が下方に下がった障壁層２３６とショットキー接合を形成する第２ゲート電極３２８を形成する（図２３（Ｃ））。
全面に保護膜となる第２窒化膜２５１２を形成し（図２４（Ａ））、第２窒化膜２５１２にコンタクトホールＣＨを形成する。新たなレジストにより所望の形状にパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する（図２４（Ｂ））。その後全面にジャケット膜となる第３窒化膜２５１３を形成して、図１８に示す最終構造を得る。
また、図２５の如く、ゲート電極ＧａｔｅがコンタクトするノンドープのＡｌＧａＡｓ層(障壁層)およびノンドープのＧａＡｓ層（安定層）を複数積層し、それらを選択的にエッチングすることにより、ピンチオフ電圧の異なるＥ型ＨＥＭＴとＤ型ＨＥＭＴを形成する構造も知られている（例えば非特許文献１参照。）。
特公平１−２３９５５号公報 田原和弘、他３名、「シングルコントロールＳＰＤＴスイッチＩＣの開発」、ＮＥＣ技報 Ｖｏｌ．５５ Ｎｏ．４／２００２
ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。具体的にはゲート電極底部の高さが約１０〜１５Åばらつくと、ＨＥＭＴのＶｐが０．１Ｖばらつくことになる。一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．２Ｖ程度である。従ってＶｐばらつきを最大で±０．２Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。
Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０を同一基板に形成する場合には、Ｄ型ＨＥＭＴ５５０の第１ゲート電極３２７を障壁層２３６表面に形成した後、図２３（Ｂ）の如く所定の深さまで障壁層（ＡｌＧａＡｓ層）２３６のエッチングを行い、Ｅ型ＨＥＭＴ５６０の第２ゲート電極３２８を形成している。このようにゲート電極底部の高さを変えることにより、空乏層の広がる領域を異ならせ、Ｄ型ＨＥＭＴ５５０およびＥ型ＨＥＭＴ５６０がそれぞれの所定のピンチオフ電圧を得るように制御している。
例えば、Ｅ型ＨＥＭＴ５６０では障壁層（ノンドープＡｌＧａＡｓ）２３６を１１０Å程度エッチングし、第２ゲート電極を形成している。つまりＤ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０のゲート電極の底部の高さは１１０Åの差がある。しかし一般にエッチングのばらつき（すなわちゲート電極底部の高さのばらつき）を最大で±２０〜３０Å程度に抑えるのは至難の技である。つまりＡｌＧａＡｓ層２３６のエッチングによりゲート電極底部の高さを決定する方法では、Ｖｐばらつきが大き過ぎて歩留が悪いことが最大の問題であった。
スイッチＭＭＩＣにおいてスイッチ回路を構成するＦＥＴとして使用するＤ型ＨＥＭＴのＶｐのばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響することは良く知られている。また、スイッチＭＭＩＣに内蔵されるロジック回路を構成するＥ型ＨＥＭＴのＶｐのばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。
すなわちＥ型ＨＥＭＴのＶｐが大きくなり過ぎるとＩＤＳＭＡＸ（ドレイン−ソース間電流の最大値）が小さく、オン抵抗Ｒｏｎが大きくなる。またＥ型ＨＥＭＴのＶｐが小さくなり過ぎると、Ｖｐがマイナス電位となり、Ｅ型ＨＥＭＴがエンハンスメントではなくややディプレッションタイプとなる。このようにロジック回路の特性が悪くなることによって、後に詳述するが、スイッチ回路のリニアリティ特性を悪化させてしまう。
また、図２５では、複数積層した半導体層を選択的にエッチングすることにより、同一基板に集積化したＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）およびＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）のそれぞれについて、所定のピンチオフ電圧を得ている。すなわち、要求されるピンチオフ電圧に応じて所定の半導体層を露出するようにエッチングしている。しかし、エンハンスメントとディプレッションのわずか２種類のピンチオフ電圧に対応するため、半導体層（エピタキシャル層）を数層にも渡って複数積層しなければならない。このため工数が多くなりウエハのコストが高くなる問題がある。
更に、図２６には、図２４のＤ型ＨＥＭＴ５５０（Ｅ型ＨＥＭＴも同様）の各電極部分の拡大断面図を示す。
従来構造においてはその製造プロセス上、オーミック金属層３１０で形成されたオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６の両端と第１窒化膜２５１１との間に隙間Ｇが形成される。これによりオーミック電極の端部に位置するキャップ層２３７（ソース領域２３７ｓ、ドレイン領域２３７ｄ）が、ガルバニック効果により図２６の如くエッチングされ、溝ＧＶが形成されてしまう問題がある。ガルバニック効果については後に詳述するが、ＨＥＭＴは、図２６の太実線で示すようにソース−ドレイン間の電流経路が形成されるため、溝ＧＶにより電流経路が狭められるとオン抵抗Ｒｏｎが増大する問題がある。
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、溝ＧＶ上では第２窒化膜２５１２の成膜密度が低くなる。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
これによりキャップ層２３７がよりエッチングされ、さらにソース−ドレイン間の電流経路が狭められ、一層オン抵抗Ｒｏｎが増加する恐れがある。
更に、上記の従来の製造方法において、図２１（Ｃ）、図２３（Ａ）の如く、ひさし部Ｅをエッチングにより除去している。しかし、このエッチングをプラズマエッチングで行う際、動作領域３００表面に露出しているのは障壁層２３６となるノンドープのＡｌＧａＡｓ層である。ＡｌＧａＡｓはＡｌが含まれており酸化しやすいため、プラズマによりダメージを受けやすい。具体的には、特性としてオン抵抗Ｒｏｎが著しく増加し大きな問題となっていた。
ひさし部Ｅを除去せず、それ以降の工程を行うと第１ゲート電極３２７、第２ゲート電極３２８形成の際レジストが均一に塗布できず、第１ゲート電極３２７、第２ゲート電極３２８が正常に形成できない。またゲート電極が形成できても、パッシベーション膜となる第２窒化膜２５１２が、ひさし部Ｅの下に形成されない。従ってゲート電極周囲に空洞が形成されるため信頼性上問題となる。
一方、ひさし部Ｅをウェットエッチングで除去すれば、障壁層２３６へのダメージが発生することは無い。しかし、ウェットエッチングはオーバーエッチになりやすく、第１窒化膜２５１１のオーバーエッチによりオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６が露出してしまう場合もある。オーミック電極が露出すると、ガルバニック効果によりオーミック電極の両端のキャップ層２３７が工程中にエッチングされ、結局オン抵抗Ｒｏｎが増大してしまう問題があった。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、前記基板上に積層されたバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層の上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層の上に当接して設けられ該第２ノンドープ層と格子整合するキャップ層となる半導体層と、前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、前記動作領域の前記第２ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第１ゲート電極と、前記動作領域の前記第１ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第２ゲート電極と、を具備することにより解決するものである。
また、前記第１ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とするものである。
また、前記２ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とするものである。
また、前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部を前記動作領域に埋め込むことを特徴とするものである。
また、前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、それぞれ異なる前記半導体層に達することを特徴とするものである。
また、前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、同一の前記半導体層に達することを特徴とするものである。
また、前記第１ゲート電極および第２ゲート電極の、Ｐｔ蒸着膜厚は６０Å以下とすることを特徴とするものである。
また、前記第１ゲート電極および第２ゲート電極を構成するゲート金属層は、Ｐｔ／Ｍｏであることを特徴とするものである。
また、前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋ＧａＡｓ層であることを特徴とするものである。
第２に、前記第１ゲート電極および第２ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、前記第１および第２ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることをにより解決するものである。
第３に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層に当接して設けられ該２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、前記動作領域の前記第２ノンドープ層の表面に第１ゲート電極を蒸着する工程と、前記動作領域の前記第１ノンドープ層の表面に第２ゲート電極を蒸着する工程と、前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
第４に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層上に当接して設けられ該第２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記第２ノンドープ層を露出する工程と、前記動作領域の前記第２ノンドープ層の表面に第１ゲート電極を蒸着する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層および前記第２ノンドープ層の一部を除去し前記第１ノンドープ層を露出する工程と、前記動作領域の前記第１ノンドープ層の表面に第２ゲート電極を蒸着する工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
また、前記第１ゲート電極および前記第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部は前記動作領域に埋め込まれることを特徴とするものである。
また、前記第１ゲート電極および前記第２ゲート電極の前記Ｐｔはそれぞれ６０Å以下の膜厚に蒸着することを特徴とするものである。
また、前記絶縁化層形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とするものである。
また、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去した後、該第1絶縁膜の開口寸法より大きく、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し、前記キャップ層から張り出した前記絶縁膜のひさし部をドライエッチングにより除去することを特徴とするものである。
また、前記第１ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とするものである。
また、前記２ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とするものである。
本発明の構造に依れば、ノンドープ層としてＩｎＧａＰ層とＡｌＧａＡｓ層を積層し、ゲート電極としてＰｔ埋め込みを採用する。また、ノンドープＩｎＧａＰ層上に第１ゲート電極を形成してＤ型ＨＥＭＴを形成し、ノンドープＡｌＧａＡｓ層上に第２ゲート電極を形成することによりＥ型ＨＥＭＴを形成する。ＩｎＧａＰ層およびＡｌＧａＡｓ層は、ピンチオフ電圧に応じて所定の膜厚に設けられる。そしてＥ型ＨＥＭＴのゲート電極形成の際のエッチングは、ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを行う。ＩｎＧａＰ層とＡｌＧａＡｓ層はエッチングの選択性がよく、再現性のよいエッチングが可能となり、Ｖｐばらつきを低減できる。
またゲート電極構造としてＰｔ埋め込みを採用し、ノンドープＡｌＧａＡｓ層とノンドープＩｎＧａＰ層の膜厚を、所望のＶｐが得られる厚みに設定することによりＤ型ＨＥＭＴおよびＥ型ＨＥＭＴ共にゲート電極のＰｔ蒸着膜厚を薄くすることができ、Ｖｐばらつきを低減できる。すなわちゲート電極の蒸着膜厚を４０Å〜６０Åとし、膜厚設定の幅を±１０Åとすることにより埋め込み部底部の位置を変動させ、Ｖｐの微調整が可能となる。
蒸着膜厚設定は最大でも６０Åで、そのときのＶｐばらつきは±０．０９６〜０．１４４Ｖでこの幅が最大のばらつき幅である。つまり最大のばらつき幅を、ＨＥＭＴに要求されるＶｐの許容ばらつき（最大で±０．２Ｖ）の範囲内に十分収めることができる。
例えば第１の実施形態ではＤ型ＨＥＭＴのＰｔ蒸着膜厚は４５Åで、Ｅ型ＨＥＭＴのＰｔ蒸着膜厚は５５Åで、それぞれ所定のＶｐが得られている。また第２の実施形態では、Ｄ型ＨＥＭＴのＰｔ蒸着膜厚は５０Åで、Ｅ型ＨＥＭＴのＰｔ蒸着膜厚は５５Åでそれぞれ所定のＶｐが得られている。Ｐｔ蒸着膜厚の生産ばらつきは常に最大で±１０％なので本実施形態において最も蒸着膜厚の厚いＥ型ＨＥＭＴのＰｔ蒸着膜厚（５５Å）においてもその蒸着膜厚のばらつきは最大で±５．５Åとなる。従って埋め込み部の深さのばらつきはその２．４倍となり、最大で±１３．２Åとなる。つまり、ゲート電極底部の高さのばらつきの要求規格である、最大で±２０〜３０Å程度内に十分収まり、生産においてＨＥＭＴのＶｐ不良をほぼ０にできる。
更にＤ型ＨＥＭＴにおいて、２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用する。これにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果第１の実施形態ではＶｐ＝−０．８Ｖにおいてゲート幅１ｍｍあたりのオン抵抗としてＶｇ＝０ＶでＲｏｎ＝１．４Ω／ｍｍを実現し、第２の実施形態ではＶｐ＝−１．１ＶにおいてＶｇ＝０ＶでＲｏｎ＝１．２５Ω／ｍｍを実現した。いずれもスイッチ用ＨＥＭＴとしては極めて低いオン抵抗である。
第２に、第１ソース電極および第１ドレイン電極と、キャップ層の段差を被覆する第１絶縁膜を設けることにより、従来、第１ソース電極および第１ドレイン電極の両端に形成されていた隙間Ｇを塞ぎ、ガルバニック効果の発生を防止できる。
これにより、第１ソース電極および第１ドレイン電極の端部のキャップ層のエッチングを防止し、電流経路の狭さく化を防ぐことができるので、オン抵抗Ｒｏｎの増大を抑制できる。
また、第１ソース電極および第１ドレイン電極の両端におけるパッシベーション用の第２絶縁膜の成膜密度を十分確保でき、ウェハ完成後においても外部から滲入する水分や薬剤などから基板表面を十分保護することができる。従って、ウェハ完成後におけるガルバニック効果の発生を防止し、オン抵抗Ｒｏｎの増大を抑制できる。
第３に、本発明の製造方法によれば、ノンドープのＩｎＧａＰ層とノンドープのＡｌＧａＡｓ層の選択エッチングにより、所定のピンチオフ電圧を有するＤ型ＨＥＭＴの第１ゲート電極およびＥ型ＨＥＭＴの第２ゲート電極を容易に形成できる。例えば図２５の如くＡｌＧａＡｓとＧａＡｓを繰り返して積層した基板に対してＡｌＧａＡｓ層とＧａＡｓ層を選択エッチングし、Ｅ型ＨＥＭＴおよびＤ型ＨＥＭＴのゲート電極を作り分ける製造方法も知られているが、この方法はエピタキシャル層が多い分工数が多くなり、ウエハのコストが高くなる。本発明においてはエンハンスメント型ＨＥＭＴとディプレッション型ＨＥＭＴを１チップに集積化するに当たり、エピタキシャル層を繰り返して積層することなく実施できる。
また、初期窒化膜を全面除去した後、オーミック金属層を堆積し、第１ソース電極および第１ドレイン電極を形成する。そしてその後、第１窒化膜で第１ソース電極および第１ドレイン電極上を覆うため、第１ソース電極と第１ドレイン電極、およびキャップ層の段差を第１窒化膜により完全に被複し、ガルバニック効果を防止することができる。
第４に、ゲートのリセスエッチングのマスクとなる窒化膜のひさし部を除去する際、動作領域の表面を安定なノンドープＩｎＧａＰ層で覆った状態でプラズマエッチングできる。これにより、動作領域表面をプラズマのダメージから保護することができる。
以下に図１から図１７を用いて、本発明の実施の形態を詳細に説明する。
図１から図３は、本実施形態のＨＥＭＴを説明する図である。本実施形態のＨＥＭＴは、ロジック回路を内蔵するスイッチ集積回路（ＭＭＩＣ）に採用される。
図１は、本実施形態のＨＥＭＴにより構成されるロジック回路を示す図であり、一例としてＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれるインバータ回路を示す。図１（Ａ）（Ｂ）は等価回路図、図１（Ｃ）は回路記号である。
図１（Ａ）のごとく負荷となるＤ型ＦＥＴ（ＨＥＭＴ）と、スイッチングを行うＥ型ＦＥＴ（ＨＥＭＴ）を直列に接続し、Ｅ型ＦＥＴのゲート電極が入力端子Ｉに接続し、Ｄ型ＦＥＴのゲート電極がＥ型ＦＥＴのドレイン電極（ソース電極）、Ｄ型ＦＥＴのドレイン電極（ソース電極）に接続して出力端子Ｏに接続する。尚、以下記載は省略するがソース電極及びドレイン電極は入れ替えても等価である。
Ｄ型ＦＥＴのソース電極は電源端子Ｖｄｄに接続し、Ｅ型ＦＥＴのソース電極は接地端子ＧＮＤに接続する。
また、インバータ回路は図１（Ｂ）の如く、負荷として抵抗を用いる場合も含む。つまり負荷となる抵抗と、スイッチングを行うＥ型ＨＥＭＴを直列に接続したものである。
何れも電源電圧を３Ｖとし、入力端子Ｉが３Ｖ（Ｈレベル）の場合出力端子Ｏは０Ｖ（Ｌレベル）となり、入力端子Ｉが０Ｖ（Ｌレベル）の場合出力端子Ｏは３Ｖ（Ｈレベル）となる。すなわち、図１（Ｃ）に示す如くＤ型ＦＥＴおよびＥ型ＦＥＴによりインバータ回路が構成される。以下本明細書において、この回路記号により示されるインバータはＥ／Ｄ型ＤＣＦＬである。
図２は、図１のロジック回路を内蔵するハイパワーＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣであり、図２（Ａ）は等価回路図、図２（Ｂ）は回路ブロックダイアグラムである。また、図３には、比較のためにロジック回路を内蔵しないハイパワーＳＰＤＴスイッチＭＭＩＣを示す。
スイッチ回路を構成する第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２には、それぞれ４つのＤ型ＦＥＴ（ＨＥＭＴ）が直列に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２の一端に接続されたＤ型ＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１ＦＥＴ群Ｆ１のＤ型ＦＥＴのゲート電極が抵抗Ｒ１１〜Ｒ１４を介してスイッチ回路の制御端子Ｃｔｌに接続し、同時にロジック回路（インバータ回路）の入力端子となるＥ型ＦＥＴ（ＨＥＭＴ）のゲート電極に接続する。一方第２ＦＥＴ群Ｆ２のＤ型ＦＥＴのゲート電極は抵抗Ｒ２１〜Ｒ２４を介してロジック回路（インバータ回路）の出力端子となるＤ型ＦＥＴのゲート電極、Ｅ型ＦＥＴのドレイン電極（ソース電極）およびＤ型ＦＥＴのドレイン電極（ソース電極）に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続される。また、インバータ回路の両端は、電源端子Ｖｄｄおよび接地端子ＧＮＤにそれぞれ接続する。
制御端子ＣｔｌにＨレベルの信号が印加されると第１ＦＥＴ群Ｆ１がオンし、共通入力端子ＩＮに印加された入力信号を第１出力端子ＯＵＴ１に伝達する。このとき第２ＦＥＴ群Ｆ２はオフとなる。制御端子ＣｔｌにＬレベルの信号が印可されると第１ＦＥＴ群Ｆ１がオフ、第２ＦＥＴ群Ｆ２がオンとなり、共通入力端子ＩＮに印加された入力信号を第２出力端子ＯＵＴ２に伝達する。抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４は、交流接地となる制御端子Ｃｔｌの直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
図３は、図２と同様のＳＰＤＴスイッチであるが、すべてＤ型ＦＥＴで構成されロジック回路を内蔵しない回路である。第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２のゲート電極は、それぞれ第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続され、２つの制御端子に相補信号を印加することにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間、または共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかの信号経路が形成される。
このように、ハイパワーＳＰＤＴスイッチでは、ロジック回路（Ｅ／Ｄ型ＤＣＦＬインバータ）を内蔵することにより１つの制御端子でＳＰＤＴスイッチＭＭＩＣを動作でき、制御端子数を２から１に減らすことができる。また図示は省略するが、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ ）スイッチＭＭＩＣの場合はロジック回路を内蔵することにより、ロジック回路を内蔵しない場合と比較して制御端子数を３から２に減らすことができる。
携帯電話方式で世界最大のシェアを持つＧＳＭ方式では近年Ｄｕａｌ−Ｂａｎｄ，Ｔｒｉ−ＢａｎｄからＱｕａｄ−Ｂａｎｄ（ＧＳＭ８５０／９００／１８００／１９００）へとマルチバンド化が進んで来ており使用するスイッチＭＭＩＣもＳＰＤＴからＳＰ３Ｔ、ＳＰ４Ｔ ・ ・ ・ ＳＰ７Ｔへとポート数のマルチ化が進んで来ている。しかし携帯電話に内蔵されるベースバンドＬＳＩがスイッチＭＭＩＣに供給できる制御信号数にも数に限りが有り、スイッチＭＭＩＣのポート数が増えるにつれロジック回路の内蔵が必須となって来ている。
ここで、スイッチＭＭＩＣにおいてスイッチ回路を構成するＤ型ＨＥＭＴのＶｐばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響することは良く知られている。一方で、ロジック回路を構成するＥ型ＨＥＭＴのＶｐばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。
すなわちＥ型ＨＥＭＴのＶｐが大きくなり過ぎるとＩＤＳＭＡＸ（ドレイン−ソース間電流の最大）が小さくオン抵抗Ｒｏｎが大きくなる。これによりロジック回路であるインバータの入力電圧がオン時（例えば３Ｖ時）に出力電圧が０Ｖ付近まで十分に下がらなくなる。つまりスイッチ回路のオフ側ＦＥＴが十分オフしないためリニアリティ特性が悪化する。
またＥ型ＨＥＭＴのＶｐが小さくなり過ぎると、Ｖｐがマイナス電位となりＥ型ＨＥＭＴがエンハンスメントではなくややディプレッションタイプとなる。その場合インバータの入力電圧がオフ時（０Ｖ時）もＥ型ＨＥＭＴには電流が流れオン抵抗Ｒｏｎが小さくなる。従ってインバータの出力電圧が十分上昇しきれず、スイッチ回路のオン側ＦＥＴが十分オンしないためやはりリニアリティ特性が悪くなってしまう。すなわちＥ型ＨＥＭＴのＶｐばらつきもＤ型ＨＥＭＴと同様に小さい方が望ましい。
図４から図６を参照し、上記のＭＭＩＣに採用されるＨＥＭＴの構造について説明する。
まず、図４は、第１の実施形態を示す。本実施形態のスイッチ集積回路装置は、半導体基板に複数の半導体層を積層し、Ｄ型ＨＥＭＴとＥ型ＨＥＭＴを１チップに集積化したものである。
すなわち、図２（Ａ）のごとく、Ｄ型ＨＥＭＴにより構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化することにより構成される。ロジック回路は、Ｅ型ＨＥＭＴおよびスイッチ回路のＤ型ＨＥＭＴと同じ構造のＤ型ＨＥＭＴを集積化した例えばインバータである。Ｄ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第１ゲート電極を有し、Ｅ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第２ゲート電極とを有する。
なお、図４（Ａ）は図１のＥ／Ｄ型ＤＣＦＬの平面パターン図であり、図４（Ｂ）は図４（Ａ）のａ−ａ線断面図である。尚、スイッチ回路は図４のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され（図２参照）、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。
Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第１ゲート電極１２７が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００内のソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第１ゲート電極１２７は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。
Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第２ゲート電極１２８が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。
図４（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層３６、第２ノンドープ層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
このようにチャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。
障壁層となる第１ノンドープ層３６は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。障壁層３６はノンドープのＡｌＧａＡｓ層であり膜厚は１５０Åである。
安定層である第２ノンドープ層３８は、第１ノンドープ層３６と当接してその上に設けられ、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層であり、膜厚は１００Å程度である。又、安定層３８はエッチストップ層としても機能する。
更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係するが本実施形態では２．６×１０１８ｃｍ−３とする。
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
また、結晶に歪みが発生することによるスリットなどの結晶欠陥を防止するため、ＩｎＧａＰ層（安定層）３８をＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６と格子整合させる。また、ノンドープＡｌＧａＡｓ層（障壁層）３６は電子供給層３３もＡｌＧａＡｓ層であるため格子整合している。
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。
第１ゲート電極１２７および第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
また、本実施形態の安定層３８は、Ｅ型ＨＥＭＴではその上層のキャップ層３７と同じパターンでエッチングされているがＤ型ＨＥＭＴではエッチングされていない。
図４（Ａ）のごとくＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離することにより設けられる。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の安定層３８表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能し、その底部は障壁層３６に達している。つまり、第１ゲート電極１２７および埋め込み部１２７ｂは安定層３８および障壁層３６とショットキー接合を形成する。
また、第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の障壁層３６表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能し、その底部は障壁層３６中にある。つまり、第２ゲート電極１２８および埋め込み部１２８ｂは障壁層３６のみとショットキー接合を形成する。
そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。同様に、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。
Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８を貫通し、障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８は例えばＰｔ／Ｍｏのゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが５５Å、Ｍｏが５０Åである。そして、埋め込埋め込み部１２８ｂの深さは１３２Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
またゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。後に詳述するがＰｔ厚みは４０〜６０Åが好ましいためＭｏも５０Å程度とする。
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が最適である。
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。
このように、本実施形態では、Ｐｔを含む多層金属（例えばＰｔ／Ｍｏ）よりなるゲート金属層１２０を蒸着し、第２ノンドープ層である安定層３８表面に第１ゲート電極１２７を蒸着し、第１ノンドープ層である障壁層３６表面に第２ゲート電極１２８を蒸着する。Ｐｔ層の膜厚設定によりＰｔの埋め込み深さをコントロールしＶｐの微調整を行っており、Ｐｔ層が４５Åの膜厚のゲート金属層１２０ａで第１ゲート電極１２７が蒸着され、Ｐｔ層が５５Åの膜厚のゲート金属層１２０ｂで第２ゲート電極１２８が蒸着される。
そして最下層金属のＰｔの一部は熱処理により動作領域１００表面に埋め込まれ、第１ゲート電極１２７の第１埋め込み部１２７ｂおよび、第２ゲート電極１２８の第２埋め込み部１２８ｂが形成される。第１埋め込み部１２７ｂ、１２８ｂの底部を障壁層３６内の異なる所定の深さに位置させることによりディプレッション、エンハンスメントのそれぞれ目標としてのＶｐを実現させている。
埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。
本実施形態では、ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造とすることにより、Ｄ型ＨＥＭＴ１５０の特性を向上させることができる。これは図の如く第１埋め込み部１２７ｂは底部の端が丸いためである。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
逆に所定の耐圧に設計する場合、埋め込みゲート構造では第１ゲート電極付近の電界強度が弱まる分、電子供給層３３の不純物濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることができる。つまり、本実施形態の電子供給層３３は、スイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう、設計されている。
また、本実施形態ではチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上に第１ノンドープ層３６および第２ノンドープ層３８が設けられる。
そして、所定の耐圧を確保するため第１ゲート電極１２７は、第２ノンドープ層である安定層３８表面に蒸着され、障壁層３６内に第１埋め込み部１２７ｂ底部が配置される。つまり、第１ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続する第１ノンドープ層３６および第２ノンドープ層３８に、第１ゲート電極１２７が設けられたこととなる。
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、Ｄ型ＨＥＭＴ１５０は所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用することにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおいてゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
一方、ロジック回路を構成するＥ型ＨＥＭＴも、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。第２ゲート電極１２８を設けるノンドープＡｌＧａＡｓ層はＡｌを含むため表面が酸化されやすくＤＸセンターと呼ばれるキャリアトラップ持つことが知られているが、埋め込みゲート構造とすることでその影響を大幅に減らすことができる。
また本実施形態では、後述するが、ノンドープＩｎＧａＰ層とノンドープＡｌＧａＡｓ層の選択エッチングを採用している。またＰｔの蒸着膜厚設定でＶｐの微調整を行う埋め込みゲート構造を採用する。これにより、従来エッチングの深さのみでＶｐをコントロールしていた構造と比較してはるかに再現性良く所定のＶｐを得ることができ、さらにＥ型ＨＥＭＴもＤ型ＨＥＭＴ同様従来より良好な特性を得ることができる。
上述の如く、本実施形態では電子供給層３３の設計はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。そこで同一基板に集積化されるＥ型ＨＥＭＴ１６０が所定のＶｐの値を得るには、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成する電子供給層３３の上のノンドープのＡｌＧａＡｓ層（障壁層）３６の膜厚と、ゲートのＰｔ蒸着厚みをコントロールする。本実施形態では障壁層３６は、１５０Åの厚みに設けられる。
このような構造を実現するためには、Ｖｐばらつきを考慮する必要がある。既述の如く、Ｄ型ＨＥＭＴ１５０のみならず、Ｅ型ＨＥＭＴ１６０のＶｐのばらつきはスイッチＭＭＩＣの特性を大きく左右する。一般的にＶｐばらつきの許容範囲は、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴ共に±０．２Ｖ程度である。
ＨＥＭＴのＶｐはゲート電極底部の高さ、すなわち本実施形態の場合埋め込まれたＰｔ（埋め込み部）の底部の位置によって決まる。埋め込み部の底部の位置が高い程Ｖｐが深くなりディプレッションタイプとなる。一方埋め込み部の位置が低いほどＶｐが浅くなりやがてはエンハンスメントタイプとなる。すなわち、Ｖｐのばらつきは、埋め込み部の底部の位置のばらつきに影響を受ける。
ところで、Ｖｐを決定する埋め込み部の底部の位置とＰｔの蒸着膜厚には、以下の関係がある。
図５は、Ｐｔ蒸着膜厚とＰｔ埋め込み深さ（埋め込み部の深さ）の相関を示す図であり、縦軸がＰｔ埋め込み部の深さ（Å）、横軸がＰｔ蒸着膜厚（Å）である。
この図のごとくＰｔ蒸着膜厚がある一定の膜厚以下であれば埋め込み部の深さは常に蒸着膜厚の２．４倍となり、リニアな特性を示す。一方、一定の蒸着膜厚以上になると埋め込み部の深さが飽和傾向を示す。この一定の蒸着膜厚とは、図に示す如く約１１０Åである。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみで一義的に埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。
前述の如く埋め込み部のＰｔは実質ゲート電極として作用する。そしてＰｔ蒸着膜厚が１１０Å以下の場合、埋め込み部は動作領域１００表面にゲート金属層１２０を蒸着した場合のショットキ接合と同様に片側階段接合を保っている。つまり、逆バイアスの印加時に半導体（ここでは障壁層３６）側にのみ空乏層が広がる。
しかし、Ｐｔ蒸着膜厚が約１１０Åを超えると、蒸着膜厚と埋め込み部の深さがリニアな特性にならないばかりか、基板との間に形成されるショットキ接合の電気的特性が変化する。すなわち、Ｐｔ蒸着膜厚が１１０Åを超えると両側傾斜接合に変化し、埋め込み部の金属（Ｐｔ）側にも空乏層が広がるようになる。
つまりＨＥＭＴにおいてゲート電極にＰｔ埋め込み構造を採用した場合、Ｐｔ蒸着膜厚が１１０Åを超えるとＨＥＭＴの相互コンダクタンスｇｍ（＝ΔＩＤ（ドレイン電流）／ΔＶＧ（ゲート電圧））が急激に下がってしまい大きな問題となる。
このようなことから、ゲート電極にＰｔ埋め込み構造を採用したＨＥＭＴを設計する際は、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１００Å以下とするとよい。そしてＶｐばらつきは蒸着膜厚ばらつきに比例するので、蒸着膜厚を薄くする程Ｖｐばらつきの低減に有利となる。
一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの薄過ぎる膜厚の蒸着は膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを一義的にかつ再現性良く制御することが可能となる。
次にＶｐのばらつきについて説明する。スイッチＭＭＩＣを構成するＤ型ＨＥＭＴのＶｐは−０．８Ｖ程度が一般的であり、Ｅ型ＨＥＭＴのＶｐは＋０．２Ｖ程度とすることが多い。
また、前述の如く、ＨＥＭＴのゲート電極底部の高さのばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。ここで、埋め込みゲート電極構造の場合、埋め込み部の底部がゲート電極底部に相当する。すなわち以下ゲート電極底部の高さのばらつきを、埋め込み部のばらつきＧＤと称する。ＧＤそして一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に最大で±０．２Ｖ程度である。従ってＶｐばらつき最大で±０．２Ｖを達成するためには、埋め込み部のばらつきＧＤを最大で±２０〜３０Å程度に抑える必要がある。
ところで蒸着膜厚の生産ばらつきは常に最大で±１０％である。蒸着膜厚が厚くなるとそのばらつきも大きくなる。
すなわちＰｔの蒸着膜厚が厚い程、膜厚のばらつきはその１０％であるため共に大きくなる。さらに埋め込み部は蒸着膜厚の２．４倍となるため、蒸着膜厚が厚いほど埋め込み部のばらつきＧＤが大きくなり、蒸着膜厚ばらつきに比例して結果としてＶｐのバラツキが大きくなる。
前述の如くスイッチＭＭＩＣを構成するＥ型ＨＥＭＴおよびＤ型ＨＥＭＴは、共にＶｐばらつきが小さい方が望ましい。従って第１ゲート電極１２７、第２ゲート電極１２８の蒸着膜厚はともに薄くする方がよい。
本実施形態のＰｔ蒸着膜厚は、４０Å〜１００Åの範囲内でなるべく上限の蒸着膜厚を薄くし、例えば蒸着膜厚を４０Å〜６０Åとする。
例えば、蒸着膜厚が６０Åの場合、最大で±１０％の生産ばらつきによって蒸着膜厚は±６Åばらつく。このとき、埋め込み深さのばらつき、すなわち埋め込み部のばらつきＧＤは、６［Å］×２．４＝１４．４［Å］となる。そして、既述の如く、埋め込み部のばらつきＧＤの約１０〜１５ÅがＶｐばらつき０．１Ｖに相当する。つまり、埋め込み部のばらつきＧＤが１５ÅでＶｐが０．１Ｖ変化する比率であれば、埋め込み部のばらつきＧＤが１４．４Åであれば（０．１［Ｖ］／１５［Å］）×１４．４［Å］）＝０．０９６となり、Ｖｐが±０．０９６Ｖばらつくことになる。
また、埋め込み部のばらつきＧＤが１０ÅでＶｐが０．１Ｖ変化する比率であれば（０．１［Ｖ］／１０［Å］）×（２．４×６［Å］）＝０．１４４となり、Ｖｐは±０．１４４Ｖばらつく。従って蒸着膜厚が上限の６０Åの場合であってもＶｐばらつきは±０．０９６〜０．１４４Ｖとなる。
つまり、本実施形態では蒸着膜厚を６０Å以下と薄くでき、４０Å〜６０Åの範囲すなわち±１０Åの幅で目標のＶｐを得ることができる。
例えば図４（Ｂ）に示す構造では、Ｄ型ＨＥＭＴ１５０のＰｔ蒸着膜厚は４５Åで、Ｅ型ＨＥＭＴのＰｔ蒸着膜厚は５５Åでそれぞれ所定のＶｐ（−０．８Ｖ、＋０．２Ｖ）が得られている。蒸着膜厚の生産ばらつきは常に最大で±１０％であり、蒸着膜厚の厚いＥ型ＥＭＴ１６０のＰｔ蒸着膜厚５５Åにおいてもその蒸着膜厚のばらつきは最大で±５．５Åである。従って埋め込み部のばらつきＧＤはその２．４倍の最大で±１３．２Åとなる。従って埋め込み部のばらつきＧＤの要求規格である最大で±２０〜３０Å程度内に十分入り、Ｖｐばらつきの要求規格である最大で±０．２Ｖを達成できる。
また、本実施形態では蒸着膜厚設定を±１０Åの範囲で変動させることによりＶｐを微調整することができる。ノンドープＡｌＧａＡｓ層３６とノンドープＩｎＧａＰ層３８は、Ｄ型ＨＥＭＴ１５０およびＥ型ＨＥＭＴ１６０のＶｐがそれぞれ所定の値（例えば−０．８Ｖ、＋０．２Ｖ）に設定できるような膜厚（エピタキシャル層の厚み）に設計されている。例えば第１の実施形態ではノンドープＩｎＧａＰ層３８の膜厚が１００Åであり、ノンドープＡｌＧａＡｓ層３６の膜厚が１５０Åである。
このとき、Ｐｔ蒸着膜厚がある値に固定されていると設計に制限が加わる。具体的にはＤ型ＨＥＭＴの第１ゲート電極１２７の底部（埋め込み部１２７ｂ）の位置が決まってしまう。
しかし、本実施形態ではゲート電極のＰｔ蒸着厚みを、４０Å〜６０Åの幅で微調整できる。つまり、２０Å程度の自由度があるため、Ｄ型ＨＥＭＴの第１埋め込み部１２７ｂの底部を、安定層３８中に位置させるか、障壁層３６中に位置させるか、またはそれぞれの層の中のどの位置に持っていくかまでをある程度自由に選択することができる。
換言すればノンドープＩｎＧａＰ層３８の膜厚を最適化することにより、Ｖｐの基本設計はエピタキシャル層の膜厚設定で行い、Ｐｔ蒸着厚み設定によってＶｐの微調整が可能である。更に蒸着膜厚が４０Å〜６０Åの範囲であれば、蒸着膜厚によりＶｐを微調整しても、Ｖｐばらつきは最大でも±０．０９６〜０．１４４Ｖとなる。つまりＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に要求されるＶｐばらつきの最大で±０．２Ｖ程度に十分収めることができる。
尚、既述の如く電子供給層３３の設計はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。従ってＥ型ＨＥＭＴ１６０が所定の値（Ｖｐの値）を得るには、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成する電子供給層３３の上のノンドープのＡｌＧａＡｓ層の厚みと、ゲートのＰｔ蒸着厚みをコントロールする。
Ｐｔの埋め込み深さは最低でも４０×２．４＝９６Å、すなわち最低約１００Åの深さが必要となる。埋め込みゲート構造の場合にはその分ゲート電極の底部がノンドープのＡｌＧａＡｓ層表面から下がる。従って、表面から下がる深さを考慮してノンドープのＡｌＧａＡｓ層の厚み（本実施形態では１５０Å）を設計する必要がある。
また、Ｄ型ＨＥＭＴ１５０はＥ型ＨＥＭＴ１６０よりＶｐが深いのでゲート電極を形成する位置を、Ｅ型ＨＥＭＴ１６０のゲート電極形成位置より上方に持っていく必要がある。つまり、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成するノンドープのＡｌＧａＡｓ層上に、ＡｌＧａＡｓとの選択エッチングが可能なノンドープのＩｎＧａＰ層３８を所定の厚みに積層し、ＩｎＧａＰ層３８表面にＤ型ＨＥＭＴ１５０の第１ゲート電極１２７を形成する。
そしてＤ型ＨＥＭＴ１５０のＶｐのコントロールはノンドープのＡｌＧａＡｓ層の厚みに整合させたノンドープのＩｎＧａＰ層３８の厚みとＰｔ蒸着厚みで行う。このような構造により、再現性良くＤ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０のＶｐが得られ、且つスイッチ回路として非常に特性のよいＤ型ＨＥＭＴを再現性良く形成できる。
尚、Ｄ型ＨＥＭＴ１５０の方がＥ型ＨＥＭＴ１６０より大きな耐圧を必要とする。従って、Ｄ型ＨＥＭＴの第１ゲート電極１２７はＡｌＧａＡｓよりバンドギャップの大きなＩｎＧａＰ層３８上に設け、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８はＡｌＧａＡｓ層３６上に設けるとよい。
以下、Ｄ型ＨＥＭＴ１５０の第１ゲート電極をＩｎＧａＰ層（安定層３８）上に設ける構造について、更に説明する。
ＧａＡｓとＡｌＧａＡｓは常に格子整合されているが、ＩｎＧａＰ（ここでは安定層３８）とＧａＡｓあるいはＡｌＧａＡｓ（ここではキャップ層３７あるいは障壁層３６）は、ＩｎＧａＰにおいてＩｎが４９％、Ｇａが５１％のモル比率の場合のみ格子整合する。本実施形態ではＩｎＧａＰの結晶成長の条件を上記の如く設定することにより、ＧａＡｓあるいはＡｌＧａＡｓと格子整合させる。これにより、結晶に歪みが生じることを抑制し、スリットなどの結晶欠陥が発生してしまう危険性も回避できる。
また、ＩｎＧａＰの結晶成長の最適温度はＧａＡｓやＡｌＧａＡｓの結晶成長の最適温度より約１００度低い温度である。エピタキシャル成長はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で各層を連続して行うが、途中で温度を変えると非常に時間がかかりコストアップとなる。従って温度を変えずにＩｎＧａＰをＧａＡｓやＡｌＧａＡｓと同じ温度で成長させる場合も多い。
その場合ＩｎＧａＰの結晶成長中にＩｎとＧａの比率に揺れが生じてＩｎＧａＰ結晶中にゴツゴツした構造物が結晶全体に渡って発生する。この構造物の大きさはＸＹ方向（面方向）で直径約５００Å程度、Ｚ方向（厚み方向）で１０〜２０Å程度である。
本実施形態では、第１ゲート電極１２７はこのＩｎＧａＰ層上に形成するので、その表面に１０〜２０Åの凹凸があることになる。前述の如くゲート電極の底部の位置が１０〜２０Å変化すると、それだけでＶｐが０．１Ｖ程度変化する。Ｖｐは±０．２Ｖの範囲にばらつきを押さえる必要があるので、そのうちの０．１ＶがＩｎＧａＰ層表面の凹凸によって発生してしまうのは非常に不都合である。
このような場合、ゲート電極に埋め込みゲート構造を採用すると、ゴツゴツした構造物によるＩｎＧａＰ表面の凹凸がそのままゲート電極底部の高さのばらつき（埋め込み部のばらつきＧＤ）とはならず、従ってＶｐのばらつきも緩和される。従って、埋め込みゲートで構造でないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べて有利となる。本実施形態ではＰｔは最低約１００Åの深さまで埋め込まれるため、Ｐｔの横方向への拡散も考慮するとゲート電極底部の高さのばらつき（ＧＤ）は、表面の１０〜２０Åの凹凸に比べかなり緩和される。従ってＶｐのばらつきとしては０．１Ｖに比べ大幅に緩和される。
ＩｎＧａＰ層の成長温度を下げるとこの凹凸は緩和されるが、前述の如く１００度下げるにはかなり時間がかかる。つまり埋め込みゲート構造でない場合は成長温度を数十度下げただけでは十分ではない。しかし、本実施形態では、ＩｎＧａＰがＧａＡｓやＡｌＧａＡｓと正確に格子整合する条件で、成長温度を下げる場合の下げ幅も５０度程度以下に留めることにより工数をそれほど増やさずエピタキシャル成長を行うことができる。更に、ゲート電極に埋め込みゲート構造を採用することにより、ＩｎＧａＰ層の表面に多少の凹凸が残ってもその影響がＶｐのばらつきに影響しないようにしている。
更に、ゲート電極をノンドープＩｎＧａＰ層上に形成することにより、ゲート電極をノンドープＡｌＧａＡｓ層上に形成する場合と比較してＨＥＭＴの特性を向上させることができる。
すなわち障壁層３６であるＡｌＧａＡｓ層が表面に露出しているとＡｌが含まれているため酸化されやすく、ＤＸセンターというキャリアトラップが発生しオン抵抗ＲｏｎなどのＨＥＭＴの特性が劣化する。さらにＩｎＧａＰはＡｌＧａＡｓに比べてバンドギャップが大きいためゲート電極をノンドープＡｌＧａＡｓ層上に形成するより、ノンドープＩｎＧａＰ層上に形成した方が耐圧を大きくすることができる。換言すれば、所定の耐圧に設計する場合、電子供給層３３の不純物濃度を上げることができ、その分オン抵抗Ｒｏｎを小さくすることができる。
さらに、Ｖｐのばらつきを低減させるため記述の如くＩｎＧａＰ層の成長温度をＧａＡｓ、ＡｌＧａＡｓ層の結晶成長温度より下げ、ＩｎＧａＰ層表面の凹凸を軽減した場合を考える。この場合、一旦温度を下げてＩｎＧａＰ層を成長した後、再びＧａＡｓ層を成長する場合の温度が問題になる。
本願の構造によれば、ＩｎＧａＰ層の上にはコンタクト層としてのｎ＋ＧａＡｓ層（キャップ層３７）を成長するのみであり、コンタクト層の役割は単にソース抵抗、ドレイン抵抗といった寄生抵抗を低減するだけである。つまり、ｎ＋ＧａＡｓ層３７の成長温度は特にＧａＡｓ層の成長に最適な温度まで上げる必要はなく、ＩｎＧａＰ層を成長したままの低い温度で成長しても特性としてはほとんど変化はない。
キャップ層３７であるｎ＋ＧａＡｓ層は例えばＨＥＭＴのチャネルのような、イントリンシックな部分ではなく寄生部分に過ぎない。例えばｎ＋ＧａＡｓ層の設計や成長後の結晶の状態によってＶｐの値が変わることはない。つまりｎ＋ＧａＡｓ層は、チャネル層３５や電子供給層３３に比べて結晶として求められる精度が低い。
これらを考慮すると、本実施形態の如く、ＩｎＧａＰ層３８の積層順はｎ＋ＧａＡｓ層３７の直前（つまりｎ＋ＧａＡｓ層の下層）が最適となる。例えば、本実施形態と積層順を逆にして、すなわち電子供給層の上にノンドープＩｎＧａＰ層、続いてノンドープＡｌＧａＡｓ層の順に積層し、且つＩｎＧａＰ層を低温で形成した場合には、コストアップとなる。ＨＥＭＴのＶｐの値を決定するノンドープのＡｌＧａＡｓ層の成長には高い精度が要求されるため、必ずＡｌＧａＡｓ層を成長するのに最適な温度まで再び上げる必要があるからである。
再び図４（Ｂ）を参照する。図の如く、第１ゲート電極１２７、第２ゲート電極１２８、第１ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。本実施形態の窒化膜５１は第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。具体的には、例えば第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１は第２窒化膜５１２＋第３窒化膜５１３から構成され、第２ソース電極１３５および第２ドレイン電極１３６上の窒化膜５１は第３窒化膜５１３のみから構成され、コンタクトホールＣＨの深さとなる窒化膜５１は第１窒化膜５１１＋第２窒化膜５１２から構成される。また第３の窒化膜５１３は存在する場合と存在しない場合がある。
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７（およびＥ型ＨＥＭＴの場合は安定層３８）の端部と一致している。
第２窒化膜５１２は、パッシベーション膜となり、第１ゲート電極１２７（第２ゲート電極１２８も同様）の側面および上面と第１ゲート電極１２７周囲に露出した安定層３８上、および第２ゲート１２８周囲に露出した障壁層３６上を覆う。更に安定層３８とキャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられる。コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトし、第２ドレイン電極１３６が第１ドレイン電極１１６とコンタクトする。
第３窒化膜５１３はジャケット膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５、第２ドレイン電極１３６を覆って全面に設けられ、図示は省くがボンディングパッド上のみ開口される。
このように本実施形態では、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５（ドレイン側も同様）の段差に完全に密着して被覆している。従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５（ドレイン側も同様）およびキャップ層３７をまんべんなく覆っている。すなわち窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。従って従来のように溝ＧＶが形成されると、溝ＧＶの底に近い部分は溝ＧＶの影になる。このため窒化膜の厚みが薄くなったり、密度が薄くなる傾向がある。しかし、本実施形態では溝ＧＶが形成されることはないので、側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
ガルバニック効果は、オーミック電極である第１ソース電極３１５および第１ドレイン電極３１６等の金属電極が半導体に接している場所で発生する。すなわち、製造プロセス中に水分または薬剤などによりオーミック電極の端部でオーミック電極と半導体の間に電流が発生し、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。
具体的には半導体層（キャップ層３７）の不純物濃度が２×１０１８ｃｍ−３以上、半導体層の厚みが５００Å以上になるとガルバニック効果が著しくなる。
例えば従来の製造方法においては、図２０に示す工程により、オーミック電極と、隣り合う第１窒化膜２５１１間には０．１μｍ〜１．０μｍ程度の隙間Ｇが形成される。そして、以降その上層に第２窒化膜２５１２が形成される（図２４（Ａ））までの製造工程において、オーミック電極の端部において、キャップ層２３７は露出したままである。
また、キャップ層２３７は、３×１０１８ｃｍ−３以上の高い不純物濃度を有し、その厚みは６００Å以上である。
従って、ガルバニック効果により、オーミック電極の端部に位置するキャップ層２３７（ソース領域２３７ｓ、ドレイン領域２３７ｄ）が、図２６の如くエッチングされて、溝ＧＶが形成されてしまう。溝ＧＶの深さは数１００Å以上と非常に深く、キャップ層３７の厚みが１０００Åの場合、溝ＧＶ深さが５００Å以上となるケースも稀ではない。
従って、図２６の太実線で示すソース−ドレイン間の電流経路が溝ＧＶにより狭められ、オン抵抗Ｒｏｎが増大する問題がある。
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、溝ＧＶ上では第２窒化膜２５１２の成膜密度が低くなる。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
そこで、本実施形態では、上記の如く、第１窒化膜５１１によりキャップ層３７と第１ソース電極１１５（ドレイン側も同様）の段差を完全に被覆し、ガルバニック効果を防止している。
ここで、この構造を実現するためには、第１ゲート電極１２７（第２ゲート電極１２８）上に設けられた窒化膜５１（第２窒化膜５１２＋第３窒化膜５１３）の膜厚Ｔ１、第２ソース電極１３５および第２ドレイン電極１３６上に設けられた窒化膜５１（第３窒化膜５１３）の膜厚Ｔ２、コンタクトホールＣＨの深さとなる窒化膜５１（第１窒化膜５１１＋第２窒化膜５１２）の膜厚Ｔ３は以下の関係を満たしている必要がある。
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわち、Ｔ３−（Ｔ１−Ｔ２）の値はコンタクトホールＣＨの周囲の第１窒化膜５１１の膜厚である。後に詳述するが、ガルバニック効果を防止するために第１窒化膜５１１でキャップ層３７と第１ソース電極１１５（ドレイン電極１１６）を被覆した結果、コンタクトホールＣＨの周囲の窒化膜５１には、第１窒化膜５１１が残ることになる。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
次に、図６を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態と第２ノンドープ層である安定層３８の厚みおよび埋め込み部１２７ｂの底部の位置が異なるものであり、第１の実施形態と重複する部分については詳細な説明を省略する。
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。そして、安定層３８は、ノンドープＩｎＧａＰ層である。
第２の実施形態も、チャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造であり、更に電子供給層３３の上にノンドープ層となる障壁層（ノンドープＡｌＧａＡｓ層）３６および安定層（ノンドープＩｎＧａＰ層）３８が設けられる。尚、安定層３８の膜厚は１５０Åであり、障壁層３６の膜厚は１５０Åである。
そして、所定の耐圧を確保するため第１ゲート電極１２７は安定層３８上に蒸着され、第２ゲート電極１２８は障壁層３６上に蒸着される。
またＩｎＧａＰ（安定層３８）とＧａＡｓおよびＡｌＧａＡｓ（キャップ層３７および障壁層３６）が格子整合し、障壁層３６と電子供給層３３が格子整合している。
第１の実施形態のＤ型ＨＥＭＴ１５０のＶｐは−０．８Ｖであり、スイッチＭＭＩＣのスイッチ回路を構成するＦＥＴとして一般的なＶｐの値である。しかし、スイッチ回路を構成するＦＥＴのオン抵抗Ｒｏｎの低減を図るため、Ｖｐ＝−１．１Ｖとする場合もある。このような場合は、第２の実施例の如く、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７の第１埋め込み部１２７ｂ底部をノンドープＩｎＧａＰ層３８中に設定すると良い。
Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７の蒸着金属は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが５０Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００に埋め込んだ構造である。第１埋め込み部１２７ｂの深さは１２０Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−１．１Ｖを実現している。
Ｅ型ＭＥＭＴ１６０の第２ゲート電極１２８の蒸着金属も同様にＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが５５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００に埋め込んだ構造である。第２埋め込み部１２８ｂの深さは１３２Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
つまり、実質的に、電子供給層３３に連続するノンドープ層（障壁層３６または、安定層３８および障壁層３６）に第１ゲート電極１２７および第２ゲート電極１２８が設けられている。
第２の実施形態のＤ型ＨＥＭＴにおいても、２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用する。これにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果第２の実施形態ではＶｐ＝−１．１Ｖにおいてゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合にオン抵抗Ｒｏｎ＝１．２５Ω／ｍｍを実現した。この値は第１の実施形態の１．４Ω／ｍｍより一段と低く、スイッチ用ＨＥＭＴとしては稀にみる低いオン抵抗である。
第２の実施形態の場合、Ｄ型ＨＥＭＴ１５０のＰｔ蒸着膜厚は５０Åで、Ｅ型ＨＥＭＴ１６０のＰｔ蒸着膜厚は５５Åである。それぞれ所定のＶｐが得られている蒸着膜厚の生産ばらつきは常に最大で±１０％であり、第２の実施形態の蒸着膜厚の厚いＥ型ＨＥＭＴのＰｔ蒸着膜厚においてもその蒸着膜厚ばらつきは最大で±５．５Åである。従って埋め込み部のばらつきＧＤはその２．４倍の最大で±１３．２Åとなり、要求規格のＭＡＸ±２０〜３０Å程度内に十分入る。
第２の実施形態においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
また、第１窒化膜５１１および第２窒化膜５１２は、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っているため、ウェハ完成後においても水分や薬剤などの滲入から完全に保護することができ、ガルバニック効果の発生を防止できる。
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図７〜図１７を参照して説明する。
まず第１の実施形態を示す。第１の実施形態のスイッチ集積回路装置の製造方法は、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層上に当接して設けられ該第２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記第２ノンドープ層を露出する工程と、前記動作領域の前記第２ノンドープ層の表面に第１ゲート電極を蒸着する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層および前記第２ノンドープ層の一部を除去し前記第１ノンドープ層を露出する工程と、前記動作領域の前記第１ノンドープ層の表面に第２ゲート電極を蒸着する工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、から構成される。
第１工程（図７）：基板上にバッファ層、チャネル層、チャネル層の上下に設けた２つの電子供給層、上層の電子供給層上に当接して設けられ電子供給層と格子整合する第１ノンドープ層、第１ノンドープ層上に当接して設けられ第１ノンドープ層と格子整合する第２ノンドープ層、第２ノンドープ層上に当接して設けられ第２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程。
半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層する。半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、障壁層３６と格子整合するノンドープＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。安定層３８はキャップ層３７とも格子整合する。
安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、１５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する。
ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。（図７（Ａ））
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図７（Ｂ））。
第２工程（図８）：動作領域のキャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。
第３工程（図９）：全面に第１絶縁膜を形成する工程。
全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来のスルーイオン用窒化膜２５１１（ゲート電極形成のマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に形成される隙間Ｇを防止できる。
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
また、第１窒化膜５１１は、最終構造（図４）において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する。
第４工程（図１０）：第１ソース電極および第１ドレイン電極間の第１絶縁膜の一部を除去し、第１絶縁膜をマスクとしてキャップ層の一部を除去し第２ノンドープ層を露出する工程。
Ｄ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１０（Ａ））。
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層（第２ノンドープ層）であるノンドープＩｎＧａＰ層３８が露出する。
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１０（Ｂ））。
キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、安定層３８、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する（図１０（Ｃ））。
ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。
第５工程（図１１）： 動作領域の第２ノンドープ層の表面に第１ゲート電極を蒸着する工程。
次に、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図１１（Ａ））。
その後、リフトオフし、動作領域の電子供給層に連続する安定層３８表面にＤ型ＨＥＭＴを構成する第１ゲート電極１２７を蒸着する（図１１（Ｂ））。
第６工程（図１２および図１３）：第１ソース電極および第１ドレイン電極間の第１絶縁膜の一部を除去し、第１絶縁膜をマスクとしてキャップ層および第２ノンドープ層の一部を除去し第１ノンドープ層を露出する工程。
第２ゲート電極形成領域となる第１ソース電極および第１ドレイン電極間の第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１２（Ａ））。
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるノンドープＩｎＧａＰ層３８が露出する。
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１２（Ｂ））。
更に、キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅを、第４工程と同様に裏側からプラズマエッチングにより除去する（図１３（Ａ））。
その後、レジストＰＲをそのままに、プラズマのダメージを受けたＩｎＧａＰ層３８をエッチングし、第２ゲート電極形成領域のノンドープの障壁層（第１ノンドープ層）３６を露出させる（図１３（Ｂ））。
このとき、安定層であるＩｎＧａＰ層３８と、ＡｌＧａＡｓ層（障壁層）３６は、エッチングの選択性がよい。従来ではＥ型ＨＥＭＴの第２ゲート電極を形成するため、ノンドープＡｌＧａＡｓを所定の深さでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった。しかし本実施形態では選択エッチングによりＡｌＧａＡｓ層３６を再現性よく露出させることができる。
また、第４工程と同様に、ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１はオーバエッチングされることはない。
第７工程（図１４）：動作領域の第１ノンドープ層の表面に第２ゲート電極を蒸着する工程。
次に、全面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５５Å、Ｍｏが５０Åである（図１４（Ａ））。
その後、リフトオフし、電子供給層３３に連続する清浄な障壁層３６表面にＥ型ＨＥＭＴ１６０を構成する第２ゲート電極１２８を蒸着する（図１４（Ｂ））。
第８工程（図１５）：第１ゲート電極および第２ゲート電極の最下層金属の一部を熱処理により動作領域表面に埋め込む工程。
第１ゲート電極１２７および第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは安定層３８とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第１埋め込み部１２７ｂが形成される。同時に第２ゲート電極１２８のＰｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、第２埋め込み部１２８ｂが形成される。
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第１ゲート電極１２７の埋め込まれたＰｔ（第１埋め込み部１２７ｂ）深さは１０８Åとなり、底部は障壁層３６に達する。また第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１３２Åとなる。そして埋め込まれたＰｔの底部は障壁層３６内に位置する。
このように、本実施形態では安定層３８となるＩｎＧａＰ層および障壁層となるＡｌＧａＡｓ層３６の膜厚設定はＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴがそれぞれ目標のＶｐが得られるよう基本設計される。安定層３８と障壁層３６はエッチングの選択性がよく、選択エッチングすることにより第１ゲート電極１２７および第２ゲート電極１２８が蒸着される、第２および第１ノンドープ層の表面をそれぞれ再現性よく露出することができる。
そしてこのとき安定層３８および障壁層３６の膜厚を所定の厚みとし、埋め込みゲート構造を採用する。これにより、ゲート電極の蒸着膜厚を±１０Åの幅（４０Å〜６０Åの蒸着膜厚）で変動させることにより、Ｄ型ＨＥＭＴ１５０、Ｅ型ＨＥＭＴ１６０ともにＶｐの微調整が可能となる。
蒸着膜厚は最大でも６０Åで、Ｖｐばらつきは±０．０９６〜０．１４４Ｖとなるので、ＨＥＭＴに要求されるＶｐばらつき（最大で±０．２Ｖ）に十分収まる特性が得られる。
尚、第５工程（図１１）において、第１ゲート電極１２７は蒸着時の熱で最下層のＰｔはわずかながら動作領域１００（安定層３８）表面に埋め込まれるので、その後のプロセスで第１ゲート電極１２７が剥離することはない。従って、本工程でＰｔを埋め込む熱処理を行い、第１ゲート電極１２７および第２ゲート電極１２８の最下層のＰｔを同時に埋め込めばよい。
更に、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７を形成するノンドープＩｎＧａＰ層３８の上部は、キャップ層３７（ｎ＋ＧａＡｓ層）のエッチングマスクとしてのひさし部Ｅをプラズマエッチングで除去する際に多少のプラズマダメージが発生したことが考えらる。またＩｎＧａＰ層３８上部はｎ＋ＧａＡｓ層３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれており、特性的にあまり良好ではない。しかし、本実施形態では第１ゲート電極１２７はＰｔ埋め込みにより第１埋め込み部１２７ｂの底部がＩｎＧａＰ層３８表面より下がっている。したがって、これらの影響を受けることは無く良好なＨＥＭＴ特性が得られる。
またゲート金属層１２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４０〜６０Åが好ましいためＭｏも５０Å程度とする。
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ４０〜６０Å／Ｍｏ５０Åというゲート金属層の構造が最適である。
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷも考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
第９工程（図１６）：ゲート電極を覆う第２絶縁膜を形成する工程。
全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。第１ゲート電極１２７および第２ゲート電極１２８と、その周辺に露出した安定層３８および障壁層３６は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる（図１６（Ａ））。また、第２窒化膜５１２も、最終構造（図４）で、各電極周囲を被覆する窒化膜５１を構成する。
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成され、その深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる（図１６（Ｂ））。
第１０工程（図１７）：第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される。これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１５０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。（図１７（Ａ））。
更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜は、第２窒化膜５１２および、第２ソース電極１３５と第２ドレイン電極１３６上を被覆する。
また、第３窒化膜５１３は、窒化膜５１を構成する。従って、第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１の膜厚Ｔ１と、第１ソース電極１１５（第１ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ（図１７（Ｂ））。
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達していることを示す。
尚、図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。
尚、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８の形成工程より先に行う。この理由は、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７形成後、第１ゲート電極１２７の周囲に露出する動作領域１００の表面は安定なＩｎＧａＰ層３８である。しかし、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後、第２ゲート電極１２８の周囲に露出する動作領域１００表面は酸化されやすいＡｌを含むＡｌＧａＡｓ層３６である。つまり、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後はただちにパッシベーション窒化膜５１２でゲート電極近傍のＡｌＧａＡｓ層による動作領域１００表面を保護する必要がある。一方Ｄ型ＨＥＭＴの第１ゲート電極１２７の場合はその周辺が安定なＩｎＧａＰ層であり、表面を保護する必要がないためである。
また、第２の実施形態の製造方法は、第２ノンドープ層の膜厚と第１ゲート電極１２７のＰｔ蒸着膜厚が異なるが、他は上記の第１の実施形態の製造方法と同様であるので図示及び説明は省略する。
すなわち、安定層３８が１５０Å、障壁層３６が１５０Åである。第１ゲート電極１２７は、安定層３８上にＰｔが５０Å、Ｍｏが５０Å蒸着される。また第２ゲート電極１２８は、障壁層３６上にＰｔが５５Å、Ｍｏが５０Å蒸着される。
第１ゲート電極１２７および第２ゲート電極１２８の最下層金属を同時に埋め込む熱処理を行い、深さは１２０Åで底部は安定層３８内に位置する第１埋め込み部１２７ｂを形成する。また深さは１３２Åで底部は障壁層３８内に位置する第２埋め込み部１２８ｂを形成する。
本発明を説明するための（Ａ）回路概要図、（Ｂ）回路概要図、（Ｃ）回路記号である。 本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。 本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための特性図である。 本発明を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 従来技術を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術を説明するための断面図である。 従来技術を説明するための断面図である。
符号の説明
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ 電子走行層
３６ 第１ノンドープ層
３７ キャップ層
３８ 第２ノンドープ層
３７ｓ ソース領域
３７ｄ ドレイン領域
６０ 絶縁化層
５０ 初期窒化膜
５１ 窒化膜
５１１ 第１窒化膜
５１２ 第２窒化膜
５１３ 第３窒化膜
１００ 動作領域
１１０ オーミック金属層
１１５、１３５ ソース電極
１１６、１３６ ドレイン電極
１２０、１２０ａ、１２０ｂ ゲート金属層
１２７ 第１ゲート電極
１２７ｂ 埋め込み部
１２８ 第２ゲート電極
１２８ｂ 埋め込み部
１３０ パッド金属層
１５０ Ｄ型ＨＥＭＴ
１６０ Ｅ型ＨＥＭＴ
２３１ ＧａＡｓ基板
２３２ バッファ層
２３３ 電子供給層
２３４ スペーサ層
２３５ 電子走行層
２３６ 障壁層
２３７ キャップ層
２３７ｓ ソース領域
２３７ｄ ドレイン領域
２６０ 絶縁化層
２５１ 窒化膜
２５１１ 第１窒化膜
２５１２ 第２窒化膜
２５１３ 第３窒化膜
３００ 動作領域
３１０ オーミック金属層
３１５、３３５ ソース電極
３１６、３３６ ドレイン電極
３２０ ゲート金属層
３２７ 第１ゲート電極
３２８ 第２ゲート電極
３３０ パッド金属層
５５０ Ｄ型ＨＥＭＴ
５６０ Ｅ型ＨＥＭＴ
ＯＰ 開口部
ＣＨ コンタクトホール
Ｅ ひさし部
ＰＲ レジスト
Ｇ 隙間
ＧＶ 溝
ＧＤ ゲート電極底部の高さ（埋め込み部）のばらつき
ＩＮ 共通入力端子
Ｉ 入力端子
Ｃｔｌ、Ｃｔｌ１、Ｃｔｌ２ 制御端子
Ｏ、ＯＵＴ１、ＯＵＴ２ 出力端子

Claims (18)

  1. 半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、
    前記基板上に積層されたバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層の上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層の上に当接して設けられ該第２ノンドープ層と格子整合するキャップ層となる半導体層と、
    前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、
    前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、
    前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、
    前記動作領域の前記第２ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第１ゲート電極と、
    前記動作領域の前記第１ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第２ゲート電極と、を具備することを特徴とするスイッチ集積回路装置。
  2. 前記第１ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
  3. 前記２ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
  4. 前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部を前記動作領域に埋め込むことを特徴とする請求項１に記載のスイッチ集積回路装置。
  5. 前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、それぞれ異なる前記半導体層に達することを特徴とする請求項４に記載のスイッチ集積回路装置。
  6. 前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、同一の前記半導体層に達することを特徴とする請求項４に記載のスイッチ集積回路装置。
  7. 前記第１ゲート電極および第２ゲート電極の、Ｐｔ蒸着膜厚は６０Å以下とすることを特徴とする請求項４に記載のスイッチ集積回路装置。
  8. 前記第１ゲート電極および第２ゲート電極を構成するゲート金属層は、Ｐｔ／Ｍｏであることを特徴とする請求項１に記載のスイッチ集積回路装置。
  9. 前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋ＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
  10. 前記第１ゲート電極および第２ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、
    前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、
    前記第１および第２ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることを特徴とする請求項１に記載のスイッチ集積回路装置。
  11. 半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、
    前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層に当接して設けられ該２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、
    前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
    前記動作領域の前記第２ノンドープ層の表面に第１ゲート電極を蒸着する工程と、
    前記動作領域の前記第１ノンドープ層の表面に第２ゲート電極を蒸着する工程と、
    前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
    前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
    を具備することを特徴とするスイッチ集積回路装置の製造方法。
  12. 半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、
    前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層上に当接して設けられ該電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層上に当接して設けられ該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層上に当接して設けられ該第２ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、
    前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
    全面に第１絶縁膜を形成する工程と、
    前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記第２ノンドープ層を露出する工程と、
    前記動作領域の前記第２ノンドープ層の表面に第１ゲート電極を蒸着する工程と、
    前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層および前記第２ノンドープ層の一部を除去し前記第１ノンドープ層を露出する工程と、
    前記動作領域の前記第１ノンドープ層の表面に第２ゲート電極を蒸着する工程と、
    前記ゲート電極を覆う第２絶縁膜を形成する工程と、
    前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
    を具備することを特徴とするスイッチ集積回路装置の製造方法。
  13. 前記第１ゲート電極および前記第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部は前記動作領域に埋め込まれることを特徴とする請求項１１または請求項１２に記載のスイッチ集積回路装置の製造方法。
  14. 前記第１ゲート電極および前記第２ゲート電極の前記Ｐｔはそれぞれ６０Å以下の膜厚に蒸着することを特徴とする請求項１３に記載のスイッチ集積回路装置の製造方法。
  15. 前記絶縁化層形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とする請求項１２に記載のスイッチ集積回路装置の製造方法。
  16. 前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去した後、該第1絶縁膜の開口寸法より大きく、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し、前記キャップ層から張り出した前記絶縁膜のひさし部をドライエッチングにより除去することを特徴とする請求項１２に記載のスイッチ集積回路装置の製造方法。
  17. 前記第１ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項１１または請求項１２に記載のスイッチ集積回路装置の製造方法。
  18. 前記２ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とする請求項１１または請求項１２に記載のスイッチ集積回路装置の製造方法。
JP2004349675A 2004-12-02 2004-12-02 スイッチ集積回路装置およびその製造方法 Pending JP2006165020A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004349675A JP2006165020A (ja) 2004-12-02 2004-12-02 スイッチ集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004349675A JP2006165020A (ja) 2004-12-02 2004-12-02 スイッチ集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006165020A true JP2006165020A (ja) 2006-06-22

Family

ID=36666722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004349675A Pending JP2006165020A (ja) 2004-12-02 2004-12-02 スイッチ集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2006165020A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
US9123645B2 (en) Methods of making semiconductor devices with low leakage Schottky contacts
EP2175494B1 (en) Compound semiconductor device and manufacturing method of the same
US8193561B2 (en) Semiconductor device and method of manufacturing the same
US7800131B2 (en) Field effect transistor
US9577064B2 (en) High electron mobility transistors with field plate electrode
US20070007547A1 (en) III-Nitride enhancement mode devices
JP2007149794A (ja) 電界効果トランジスタ
KR101874468B1 (ko) 스케일링이 가능한 게이트 길이를 갖는 고전자이동도 트랜지스터의 제조 방법
US20050263822A1 (en) Semiconductor device and manufacturing method thereof
JP2008263146A (ja) 半導体装置およびその製造方法
KR20000048423A (ko) 반도체 장치 및 그 제조 방법
JP2016174140A (ja) 高電子移動度トランジスタ装置及びその製造方法
US5760418A (en) GaAs power semiconductor device operating at a low voltage and method for fabricating the same
JP2007194411A (ja) スイッチ集積回路装置およびその製造方法
JP2011142265A (ja) 半導体装置およびそれを備えた電子回路
JP2006093617A (ja) 半導体抵抗素子およびその製造方法
JP2008010467A (ja) 半導体装置およびその製造方法
US5905277A (en) Field-effect transistor and method of manufacturing the same
JP2007027334A (ja) スイッチ集積回路装置およびその製造方法
JPH1140578A (ja) 半導体装置及びその製造方法
JP2006165021A (ja) スイッチ集積回路装置およびその製造方法
JP2006165020A (ja) スイッチ集積回路装置およびその製造方法
JP2006165022A (ja) スイッチ集積回路装置およびその製造方法
JP2007027333A (ja) スイッチ集積回路装置およびその製造方法
JP2007027332A (ja) スイッチ集積回路装置およびその製造方法