JP2007194411A - スイッチ集積回路装置およびその製造方法 - Google Patents

Abstract

【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成し、Ｄ型ＨＥＭＴのゲート電極をＩｎＧａＰ層にＰｔを埋め込んだ埋め込みゲート構造とする場合、埋め込まれたＰｔがＩｎＧａＰ層表面において横方向に異常拡散するため耐圧が低くなるという問題があった。
【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第３ノンドープ層と安定層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層（ＡｌＧａＡｓ層）上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第２ゲート電極をＰｔ埋め込みゲート構造とし、埋め込まれたＰｔの底部を第３ノンドープ層中に留まらせ、ＩｎＧａＰ層(第２ノンドープ層)にＰｔが達しないようにする。これによりＩｎＧａＰ層表面におけるＰｔの横方向異常拡散を防止し、大幅に耐圧を向上させることができる。
【選択図】 図３

Description

本発明は、スイッチ集積回路装置およびその製造方法に関わり、特に同一基板にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを集積化するスイッチ集積回路装置及びその製造方法に関する。

ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）の形成に使用する基板においては、エッチングストップ層等の用途でＩｎＧａＰ層を含む場合がある。

図１９は、従来のＨＥＭＴを示す断面図である。

図１９（Ａ）は、ディプレッション型（以下Ｄ型と称する）ＨＥＭＴ３１０と、エンハンスメント型（以下Ｅ型と称する）ＨＥＭＴ３２０を同一基板に集積化したものである。

半絶縁性ＧａＡｓ基板３０１、バッファ層３０２、チャネル層３０３、電子供給（ＡｌＧａＡｓ）層３０５、ＩｎＧａＰ層３０７、コンタクト層３０８を積層した基板３００を水素注入領域３０９で分離し、Ｄ型ＨＥＭＴ３１０およびＥ型ＨＥＭＴ３２０を形成している。Ｄ型ＨＥＭＴ３１０のゲート電極３１１およびＥ型ＨＥＭＴ３２０のゲート電極３２１は、それぞれＩｎＧａＰ層３０７、電子供給層３０５とコンタクトしている（特許文献１参照）。

図１９（Ｂ）は、半絶縁性ＧａＡｓ基板３０１、バッファ層３０２、チャネル層３０３、スペーサ層３０４、電子供給（ＡｌＧａＡｓ）層３０５、ＡｌＧａＡｓ層３０６、被覆（ＩｎＧａＰ）層３０７、コンタクト層３０８を積層し、被覆（ＩｎＧａＰ）層３０７表面に形成されたゲート電極３１１が埋め込まれ、被覆（ＩｎＧａＰ）層３０７およびＡｌＧａＡｓ層３０６にコンタクトしている（特許文献２参照）。

図１９（Ｃ）も同様であり、半絶縁性ＧａＡｓ基板３０１、バッファ層３０２ａ、３０２ｂ、チャネル層３０３、スペーサ層３０４、電子供給（ＡｌＧａＡｓ）層３０５、ＡｌＧａＡｓ層３０６、ＩｎＧａＰ層３０７、コンタクト層３０８を積層し、ＩｎＧａＰ層３０７表面に形成されたゲート電極３１１は埋め込まれ、ＩｎＧａＰ層３０７およびＡｌＧａＡｓ層３０６にコンタクトする（特許文献３参照）。
特開平１０−１７３１３７号公報 特開２００３−７７２６号公報 特開２００４−１５８７７２号公報

ＨＥＭＴの形成に使用する基板３００においてエッチングストップ層などの用途としてＩｎＧａＰ層を含んでいる場合が多い。そしてこのような場合には、上記の如くＩｎＧａＰ層３０７にゲート電極３１１をコンタクトさせている。

例えば、図１９（Ａ）においては、ＩｎＧａＰ層３０７の表面にゲート電極３１１が形成されている。このようなゲート構造はオン抵抗が大きく、これを改善するために、図１９（Ｂ）、（Ｃ）の如く、ゲート電極３１１の一部を基板３００表面に埋め込んだ、埋め込みゲート電極構造が採用される。ゲート電極３１１の一部の金属が基板３００に拡散した埋め込み部３１１ｂを、例えばＩｎＧａＰ層３０７を貫通してその下層のＡｌＧａＡｓ層３０６まで到達させる。埋め込み部３１１ｂはゲート電極３１１として機能するため、ＡｌＧａＡｓ層３０６をノンドープ層とすることによりゲート電極３１１から電子供給層３０５に至るまでノンドープ層を連続させることができる。これにより所定の耐圧を確保した上でオン抵抗を低減できる。

つまり、従来は酸化されにくく化学的に安定であるＩｎＧａＰ層３０７の性質を利用すべく、ゲート電極３１１を図１９（Ａ）（Ｂ）（Ｃ）の如くＩｎＧａＰ層３０７表面に形成していた。これにより、ゲート電極３１１の両脇に露出する層がＩｎＧａＰ層３０７となるため、これをゲート電極３１１両脇の動作領域表面を保護するパッシベーション層としてそのまま利用できる。

更に、拡散領域である埋め込み部３１１ｂはその断面形状が図１９（Ｃ）の如く所定の曲率を有するため、これにより耐圧を向上させることができるとされていた。

ところが、実際には上記の如き埋め込みゲート電極構造においては、所定の耐圧が確保できないことがわかった。

図２０は、埋め込みゲート電極構造の拡大断面図である。埋め込みゲート電極構造を採用する場合、ゲート電極３１１は最下層金属にＰｔを採用した複数の金属多層膜からなる。そして金属多層膜をノンドープＩｎＧａＰ層３０７に蒸着し、Ｐｔを熱拡散して埋め込み部３１１ｂを形成する。

埋め込み部３１１ｂは拡散領域であるため、本来であれば半導体層表面から所定の曲率で外側に向かって湾曲した形状に形成され、耐圧の向上に寄与できる。

しかし、ＩｎＧａＰ層３０７表面にゲート電極３１１のＰｔを拡散させたものを実際に観察すると、図２０（Ａ）の如くＰｔがＩｎＧａＰ層３０７表面で横方向に異常拡散し、端部（Ｘ点）が尖った形状となっていることが判明した。すなわち、埋め込み部３１１ｂは、実際には外側に向かって湾曲した形状にはなっていない。

また、２０（Ｂ）には、ＡｌＧａＡｓ層３１５、３１７とＩｎＧａＰ層３１６を交互に積層し、ＡｌＧａＡｓ層３１７表面にゲート電極３１１を形成する構造を示す。このように、ＩｎＧａＰ層３１６表面にゲート電極３１１を形成しない場合であっても、ＡｌＧａＡｓ層３１７を貫通して拡散したＰｔがＩｎＧａＰ層３１６に到達すると、その表面で横方向に異常拡散を起こす。

尚、所定のピンチオフ電圧と所定のレベル以上の耐圧を確保し尚かつできる限り低いオン抵抗が得られるよう、ゲート電極３１１（埋め込み部３１１ｂ）の底部から電子供給層３０５までの距離やその間の不純物濃度を決定する。従って、図２０に図示した構造に限らず、埋め込み部３１１ｂの底部の位置がどの半導体層であっても、ＩｎＧａＰ層表面でのＰｔの異常拡散は発生する。

すなわち、ＩｎＧａＰ層にＰｔが拡散すると、何れの場合もその異常拡散によりＸ点で電界集中が発生し、所定の耐圧を確保することができない問題となる。

本発明は上述した諸々の事情に鑑み成されたもので、第１に、半絶縁性基板上に複数の半導体層を積層し、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴおよび該ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、前記半導体層は、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含み、前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、前記動作領域の前記第１ノンドープ層の表面に設けられた第１ゲート電極と、前記動作領域の前記第３ノンドープ層の表面に設けられ、一部が該第３ノンドープ層内に埋め込まれた第２ゲート電極と、前記第１ゲート電極および該第１ゲート電極周囲に露出する第１ノンドープ層と、前記第２ゲート電極と該第２ゲート電極の周囲に露出する第３ノンドープ層とを被覆する絶縁膜と、を具備することにより解決するものである。

第２に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、前記動作領域の前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、前記動作領域の前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、前記第２ゲート電極の最下層金属の一部を熱処理により前記第３ノンドープ層の内部に埋め込む工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。

第３に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、第１絶縁膜を形成し、前記動作領域の第１の領域の前記第１ノンドープ層を露出する工程と、露出した前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、前記第１ゲート電極と、該第１ゲート電極の周囲に露出した前記第１ノンドープ層を被覆する第２絶縁膜を形成する工程と、前記動作領域の第２の領域の前記第３ノンドープ層を露出する工程と、露出した前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、前記第２ゲート電極の最下層金属の一部を熱処理により前記第３ノンドープ層の内部に埋め込む工程と、前記第２ゲート電極と、該第２ゲート電極の周囲に露出した前記第３ノンドープ層を被覆する第３絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。

本発明の構造に依れば、第１に、ＩｎＧａＰ層表面でのＰｔの横方向への異常拡散を防止できる。これにより、埋め込みゲート電極構造の埋め込み部の端部が、所定の曲率を有する連続した湾曲形状となるため、耐圧を大幅に向上させることができる。

第２に、第１ゲート電極および第２ゲート電極を清浄なノンドープ層表面に形成でき、これによっても耐圧の劣化を抑制できる。製造工程においてゲート電極を形成する際のエッチングマスクとなる窒化膜の一部を、プラズマエッチングする必要がある。その際、Ｄ型ＨＥＭＴの第２ゲート電極を形成するために露出させたＩｎＧａＰ層にプラズマダメージを与え、結晶性が悪化する。そのＩｎＧａＰ層表面に第２ゲート電極を形成すると、第２ゲート電極の最下層のＰｔを埋め込む熱処理を行う際、安定したピンチオフ電圧Ｖｐの値を得るためのＰｔの埋め込み時間が４０分と非常に長くかかってしまう。そこで、ノンドープ層を、第１ノンドープ層（ＡｌＧａＡｓ層）、第２ノンドープ層（ＩｎＧａＰ層）、第３ノンドープ層（ＡｌＧａＡｓ層）、安定層（ＩｎＧａＰ層）の積層構造とし、プラズマダメージを受けた安定層を除去した後、清浄な第３ノンドープ層に第２ゲート電極を形成する。Ｐｔは、清浄な第３ノンドープ層中に埋め込まれ、埋め込み部は第３ノンドープ層内に位置する。従って埋め込み部は所定の曲率で外側に向かって湾曲した形状となるため電界集中が発生せず、耐圧を劣化させることはない。また、第１ゲート電極も清浄な第１ノンドープ層４１に形成されるため第２ゲート電極と同様である。

第３に、Ｖｐばらつきを低減できる。すなわち、第３ノンドープ層（ＡｌＧａＡｓ層）上に第２ゲート電極を形成してＤ型ＨＥＭＴを形成し、第１ノンドープ層（ＡｌＧａＡｓ層）上に第１ゲート電極を形成することによりＥ型ＨＥＭＴを形成する。第１乃至第３ノンドープ層となるそれぞれのＩｎＧａＰ層およびＡｌＧａＡｓ層は、ピンチオフ電圧Ｖｐに応じて所定の厚みに設けられる。そしてＥ型ＨＥＭＴおよびＤ型ＨＥＭＴのゲート電極形成の際のエッチングは、それぞれＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを行う。ＩｎＧａＰ層とＡｌＧａＡｓ層は互いにエッチングの選択性がよく、再現性のよいエッチングが可能となり、正確なＶｐの制御が容易に行える。

またゲート電極の蒸着膜厚は４０Å〜６０Åとする。この範囲であれば蒸着膜厚と埋め込み深さの関係が線形の特性となり、蒸着膜厚のみによって埋め込み深さ（ゲート電極底部の位置）の制御が容易となる。更に、蒸着膜厚が薄くなるので、蒸着膜厚の生産ばらつきも低減でき、結果としてＶｐばらつきが低減できる。また、膜厚設定の幅を±１０Åで変動させることにより埋め込み部底部の位置を変動させ、Ｖｐの微調整が可能となる。

蒸着膜厚設定は最大でも６０Åで、そのときのＶｐばらつきは±０．０９６〜０．１４４Ｖとなり、この幅が最大のばらつき幅である。つまり最大のばらつき幅を、ＨＥＭＴに要求されるＶｐの許容ばらつき（最大で±０．２Ｖ）の範囲内に十分収めることができる。

第４に、第１ソース電極および第１ドレイン電極と、キャップ層の段差を被覆する第１絶縁膜を設けることにより、従来、第１ソース電極および第１ドレイン電極の両端に形成されていた隙間を塞ぎ、ガルバニック効果の発生を防止できる。

これにより、第１ソース電極および第１ドレイン電極の端部のキャップ層のエッチングを防止し、電流経路の狭さく化を防ぐことができるので、オン抵抗Ｒｏｎの増大を抑制できる。

また、第１ソース電極および第１ドレイン電極の両端におけるパッシベーション用の第２絶縁膜の成膜密度を十分確保でき、ウェハ完成後においても外部から滲入する水分や薬剤などから基板表面を十分保護することができる。従って、ウェハ完成後におけるガルバニック効果の発生を防止し、オン抵抗Ｒｏｎの増大を抑制できる。

第５に、本発明の製造方法によれば、ノンドープのＩｎＧａＰ層とノンドープのＡｌＧａＡｓ層の厚みおよびゲート金属層の蒸着膜厚を最適な値に選択し、ノンドープのＩｎＧａＰ層とノンドープのＡｌＧａＡｓ層を選択エッチングすることにより、所定のピンチオフ電圧Ｖｐを有するＤ型ＨＥＭＴの第２ゲート電極およびＥ型ＨＥＭＴの第１ゲート電極を容易に形成できる。

また、第１ノンドープ層から第３ノンドープ層まで３つのノンドープ層を積層する構造であっても、ＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返して積層することにより選択エッチングで容易に所望のノンドープ層を露出させることができる。

第６に、プラズマエッチングのダメージを受けた安定層（ＩｎＧａＰ層）を塩酸で除去し、清浄な第３ノンドープ層（ＡｌＧａＡｓ層）表面に第２ゲート電極を形成する。そして埋め込み部を第３ノンドープ層内に位置させる。これにより、埋め込み部がＩｎＧａＰ層表面において横方向に異常拡散することを防止する。これにより、電界集中が発生することよる耐圧の劣化を防止する製造方法を提供できる。またプラズメダメージを受けたＩｎＧａＰ層ではなく清浄なＡｌＧａＡｓ層表面に第２ゲート電極を形成し、第２ゲート電極最下層のＰｔを埋め込むため、埋め込みのための熱処理時間を５分と短くできる。

第７に、初期窒化膜を全面除去した後、オーミック金属層を堆積し、第１ソース電極および第１ドレイン電極を形成する。そしてその後、第１窒化膜で第１ソース電極および第１ドレイン電極上を覆うため、第１ソース電極と第１ドレイン電極、およびキャップ層の段差を第１窒化膜により完全に被複し、ガルバニック効果を防止することができる。

第８に、ゲートのリセスエッチングのマスクとなる窒化膜のひさし部を除去する際、動作領域の表面を安定なＩｎＧａＰ層で覆った状態でプラズマエッチングできる。これにより、動作領域表面をプラズマのダメージから保護することができる。

以下に図１から図１８を用いて、本発明の実施の形態を詳細に説明する。

図１から図３は、本実施形態のＨＥＭＴを説明する図である。本実施形態のＨＥＭＴは、例えばロジック回路を内蔵するスイッチ集積回路（ＭＭＩＣ）に採用される。

図１は、本実施形態のＨＥＭＴにより構成されるロジック回路を示す図であり、一例としてインバータ回路を示す。図１（Ａ）（Ｂ）は等価回路図、図１（Ｃ）は回路記号である。

図１（Ａ）のごとく負荷となるＤ型ＦＥＴ（ＨＥＭＴ）と、スイッチングを行うＥ型ＦＥＴ（ＨＥＭＴ）を直列に接続し、Ｅ型ＦＥＴのゲート電極が入力端子Ｉに接続し、Ｄ型ＦＥＴのゲート電極がＥ型ＦＥＴのドレイン電極（ソース電極）、Ｄ型ＦＥＴのドレイン電極（ソース電極）に接続して出力端子Ｏに接続する。尚、以下記載は省略するがソース電極及びドレイン電極は入れ替えても等価である。この回路はＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれる。

Ｄ型ＦＥＴのソース電極は電源端子Ｖｄｄに接続し、Ｅ型ＦＥＴのソース電極は接地端子ＧＮＤに接続する。

また、インバータ回路は図１（Ｂ）の如く、負荷として抵抗を用いる場合も含む。つまり負荷となる抵抗と、スイッチングを行うＥ型ＨＥＭＴを直列に接続したものである。

何れも電源電圧を３Ｖとし、入力端子Ｉが３Ｖ（Ｈレベル）の場合出力端子Ｏは０Ｖ（Ｌレベル）となり、入力端子Ｉが０Ｖ（Ｌレベル）の場合出力端子Ｏは３Ｖ（Ｈレベル）となる。すなわち、図１（Ｃ）に示す如くＤ型ＦＥＴや負荷抵抗およびＥ型ＦＥＴによりインバータ回路が構成される。以下本明細書において、この回路記号でインバータ回路を表す。

図２は、図１のロジック回路Ｌ（破線）を内蔵するハイパワーＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣであり、図２（Ａ）は等価回路図、図２（Ｂ）は回路ブロックダイアグラムである。

スイッチ回路を構成する第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２には、それぞれ４つのＤ型ＦＥＴ（ＨＥＭＴ）が直列に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２の一端に接続されたＤ型ＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１ＦＥＴ群Ｆ１のＤ型ＦＥＴのゲート電極が抵抗Ｒ１１〜Ｒ１４を介してスイッチ回路の制御端子Ｃｔｌに接続し、同時にロジック回路（インバータ回路）の入力端子となるＥ型ＦＥＴ（ＨＥＭＴ）のゲート電極に接続する。一方第２ＦＥＴ群Ｆ２のＤ型ＦＥＴのゲート電極は抵抗Ｒ２１〜Ｒ２４を介してロジック回路（インバータ回路）の出力端子となるＤ型ＦＥＴのゲート電極、Ｅ型ＦＥＴのドレイン電極（ソース電極）およびＤ型ＦＥＴのドレイン電極（ソース電極）に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２の他端に接続されたＤ型ＦＥＴのドレイン電極（あるいはソース電極）がそれぞれ第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続される。また、インバータ回路の両端は、電源端子Ｖｄｄおよび接地端子ＧＮＤにそれぞれ接続する。

制御端子ＣｔｌにＨレベルの信号が印加されると第１ＦＥＴ群Ｆ１がオンし、共通入力端子ＩＮに印加された入力信号を第１出力端子ＯＵＴ１に伝達する。このとき第２ＦＥＴ群Ｆ２はオフとなる。制御端子ＣｔｌにＬレベルの信号が印可されると第１ＦＥＴ群Ｆ１がオフ、第２ＦＥＴ群Ｆ２がオンとなり、共通入力端子ＩＮに印加された入力信号を第２出力端子ＯＵＴ２に伝達する。抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４は、交流接地となる制御端子Ｃｔｌやロジック回路（インバータ回路）の出力端子の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

このように、ハイパワーＳＰＤＴスイッチでは、ロジック回路（Ｅ／Ｄ型ＤＣＦＬインバータ）Ｌを内蔵することにより１つの制御端子でＳＰＤＴスイッチＭＭＩＣを動作できる。すなわち、ロジック回路を内蔵しない場合には制御端子数が２つ必要であったものを１つに減らすことができる。また図示は省略するが、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ ）スイッチＭＭＩＣの場合はロジック回路を内蔵することにより、ロジック回路を内蔵しない場合と比較して制御端子数を３から２に減らすことができる。

携帯電話方式で世界最大のシェアを持つＧＳＭ方式では近年Ｄｕａｌ−Ｂａｎｄ、Ｔｒｉ−ＢａｎｄからＱｕａｄ−Ｂａｎｄ（ＧＳＭ８５０／９００／１８００／１９００）へとマルチバンド化が進んで来ており使用するスイッチＭＭＩＣもＳＰＤＴからＳＰ３Ｔ、ＳＰ４Ｔ ・ ・ ・ ＳＰ７Ｔへとポート数のマルチ化が進んで来ている。しかし携帯電話に内蔵されるベースバンドＬＳＩがスイッチＭＭＩＣに供給できる制御信号数にも数に限りが有り、スイッチＭＭＩＣのポート数が増えるにつれロジック回路の内蔵が必須となって来ている。

ここで、スイッチＭＭＩＣにおいてスイッチ回路を構成するＤ型ＨＥＭＴのＶｐばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響することは良く知られている。一方で、ロジック回路を構成するＥ型ＨＥＭＴのＶｐばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。

すなわちＥ型ＨＥＭＴのＶｐが大きくなり過ぎるとＩＤＳＭＡＸ（ドレイン−ソース間電流の最大）が小さくオン抵抗Ｒｏｎが大きくなる。これによりロジック回路であるインバータの入力電圧がオン時（例えば３Ｖ時）に出力電圧が０Ｖ付近まで十分に下がらなくなる。つまりスイッチ回路のオフ側ＦＥＴが十分オフしないためリニアリティ特性が悪化する。

またＥ型ＨＥＭＴのＶｐが小さくなり過ぎると、Ｖｐがマイナス電位となりＥ型ＨＥＭＴがエンハンスメントではなくややディプレッションタイプとなる。その場合インバータの入力電圧がオフ時（０Ｖ時）もＥ型ＨＥＭＴには電流が流れオン抵抗Ｒｏｎが小さくなる。従ってインバータの出力電圧が十分上昇しきれず、スイッチ回路のオン側ＦＥＴが十分オンしないためやはりリニアリティ特性が悪くなってしまう。すなわちＥ型ＨＥＭＴのＶｐばらつきもＤ型ＨＥＭＴと同様に小さい方が望ましい。

図３および図４を参照し、本実施形態のスイッチ集積回路装置に採用されるＨＥＭＴの構造について説明する。

本実施形態のスイッチ集積回路装置は、半導体基板に複数の半導体層を積層し、Ｄ型ＨＥＭＴとＥ型ＨＥＭＴを１チップに集積化したものである。

すなわち、図２（Ａ）のごとく、Ｄ型ＨＥＭＴにより構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化することにより構成される。ロジック回路は、Ｅ型ＨＥＭＴおよびスイッチ回路のＤ型ＨＥＭＴと同じ構造のＤ型ＨＥＭＴを集積化した例えばインバータである。Ｄ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第２ゲート電極を有し、Ｅ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第１ゲート電極とを有する。

図３（Ａ）は、図１のＥ／Ｄ型ＤＣＦＬの平面パターン図であり、図３（Ｂ）は図３（Ａ）のａ−ａ線断面図である。尚、高周波アナログ信号をスイッチングするスイッチ回路は、図３のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され（図２参照）、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。

Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第２ゲート電極１２８が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００内のソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第２ゲート電極１２８は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。

Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第１ゲート電極１２７が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。

図３（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３、安定層４４、キャップ層３７である。

電子供給層３３は第１電子供給層３３ａおよび第２電子供給層３３ｂの２層があり、それぞれチャネル層３５の上下に配置される。また、チャネル層３５と各電子供給層３３間にはスペーサ層３４が配置される。キャップ層となるｎ＋型ＧａＡｓ層３７は、最上層に積層される。

バッファ層３２は、不純物が添加されていない高抵抗層であり、その厚みは、数千Å程度である。

電子供給層３３（第１電子供給層３３ａ、第２電子供給層３３ｂ）は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、ピンチオフ電圧Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係し、本実施形態では３．３×１０^１８ｃｍ^−３とする。

このような構造により、電子供給層３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。

また、本実施形態では、チャネル層３５の上下に、第１電子供給層３３ａおよび第２電子供給層３３ｂを配置する。このようなダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。

第１ノンドープ層４１は、第２電子供給層３３ｂと当接してその上に設けられ、第１ゲート電極１２７をその表面に形成する。第１ノンドープ層４１の厚みはＥ型ＨＥＭＴ１６０の所定のピンチオフ電圧Ｖｐを確保できるよう設計されている。また、第１ノンドープ層４１は第２電子供給層３３ｂと格子整合する。第１ノンドープ層４１はノンドープのＡｌＧａＡｓ層であり厚みは８５Åである。チャネル層３５に近い部分に結晶歪みが少しでも発生する場合があると、良好なＨＥＭＴの特性を再現性良く得ることができない。しかし第１ノンドープ層４１は、チャネル層３５に近い第２電子供給層３３ｂと同じＡｌＧａＡｓ層のため、チャネル層３５に近い部分に結晶歪みが発生する要素を完全に無くすことができる。

第２ノンドープ層４２は、第１ノンドープ層４１と当接してその上に設けられ、第１ノンドープ層と格子整合する。第２ノンドープ層４２はノンドープのＩｎＧａＰ層であり厚みは２０Åである。又、第２ノンドープ層４２は、その上に当接する第３ノンドープ層４３のエッチングストップ層として機能する。

第３ノンドープ層４３は、第２ノンドープ層４２と当接してその上に設けられ、第２ノンドープ層と格子整合する。第３ノンドープ層４３はノンドープのＡｌＧａＡｓ層であり厚みは１４５Åである。第３ノンドープ層４３表面にＤ型ＨＥＭＴ１５０のゲート電極を形成する。またＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定している。従ってＡｌＧａＡｓ層にゲート電極を形成することにより、Ｄ型ＨＥＭＴの特性を安定して得られる効果もある。

第１乃至第３ノンドープ層のトータル厚みはＤ型ＨＥＭＴ１５０の所定のピンチオフ電圧Ｖｐが得られるよう設計されている。

安定層４４は、第３ノンドープ層４３と当接してその上に設けられ、第３ノンドープ層と格子整合する。また、安定層４４はその上層のキャップ層３７とも格子整合する。安定層４４は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層であり、厚みは１００Åである。後に詳述するが、キャップ層３７のエッチングマスクとして使用した窒化膜をプラズマエッチングする際、動作領域１００表面は安定層４４で覆われている。安定層４４は化学的に安定なＩｎＧａＰ層のため動作領域１００がプラズマダメージを受けないよう動作領域１００を保護することができる。安定層４４の厚みは１００Åあればプラズマダメージから動作領域１００を十分保護できる。又、安定層４４は、ＧａＡｓ層であるキャップ層３７のエッチングストップ層としても機能する。

本実施形態では、エッチングストップ層となるＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返し積層した構造とすることにより、所定のＶｐを容易に且つ再現性よく実現することができる。

また、ＩｎＧａＰ層をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。

キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０^１８ｃｍ^−３以上であり、好適には厚みが１０００Å程度、不純物濃度が３×１０^１８ｃｍ^−３以上である。

キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。

第２ゲート電極１２８および第１ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。

安定層４４は、その上層のキャップ層３７と同じパターンでエッチングされている。またＥ型ＨＥＭＴ１６０においては第２ノンドープ層４２、第３ノンドープ層４３も、キャップ層３７と同じパターンでエッチングされている。

ＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化領域６０で、例えば抵抗などのスイッチ回路装置の他の素子と分離される。以下、動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１〜安定層４１〜４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域が動作領域１００となる。

第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の第１ノンドープ層４１表面にゲート金属層１２０ａの蒸着により形成され、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を第１埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能する。第１埋め込み部１２７ｂの底部が例えば第２電子供給層３３ｂに位置する場合、第１ゲート電極１２７および第１埋め込み部１２７ｂは、第１ノンドープ層４１および第２電子供給層３３ｂとショットキー接合を形成する。

第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の第３ノンドープ層４３表面にゲート金属層１２０ｂの蒸着により形成される。そして、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を第２埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能する。

本実施形態では、後に詳述するが安定層４４が製造工程中にプラズマエッチングのダメージを受ける。そこで、ダメージを受けた安定層４４を除去し、清浄な第３ノンドープ層４３表面に、第２ゲート電極１２８を形成する。そして第２埋め込み部１２８ｂの底部は、第３ノンドープ層４３内に位置する。第２ゲート電極１２８および第２埋め込み部１２８ｂは、第３ノンドープ層４３のみとショットキー接合を形成する。

このような埋め込みゲート構造の場合、動作領域１００に拡散したＰｔの端部が所定の曲率半径を持つ外側に湾曲した形状となるため、電界集中を緩和し耐圧を向上させる効果がある。

そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。そして、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。

Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７は、例えばＰｔ／Ｍｏのゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが５０Å、Ｍｏが５０Åである。そして、埋め込第１埋め込み部１２７ｂの深さは１２０Åであり、その底部は第２電子供給層３３ｂ内に位置する。これにより、Ｖｐ＝＋０．２５Ｖを実現している。

Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８は、例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが５０Å、Ｍｏが５０Åである。そして、第２埋め込み部１２８ｂの深さは１２０Åであり、その底部は第３ノンドープ層４３内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。

上記の如くゲート金属層は、Ｐｔに引き続き連続してＭｏなどの、Ｐｔ埋め込み熱処理においてＧａＡｓと反応しない金属を蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。

またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。

尚、熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。

Ｐｔはその蒸着膜厚が約１１０Å以下の場合、Ｐｔの埋め込み深さ（埋め込み部の深さ）は常に蒸着膜厚の２．４倍となり、リニアな特性を示す。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみで一義的に埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。

本実施形態では、ゲート電極にＰｔ埋め込み構造を採用し、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１００Å以下とした。Ｖｐばらつきは蒸着膜厚ばらつきに比例するので、蒸着膜厚を薄くする程Ｖｐばらつきの低減に有利となる。

一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの蒸着膜厚が薄過ぎると膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。

すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、ピンチオフ電圧Ｖｐを一義的にかつ再現性良く制御することが可能となる。

また、Ｅ型ＨＥＭＴ１６０とＤ型ＨＥＭＴ１５０のピンチオフ電圧Ｖｐに応じて、それぞれ所望の深さに第１埋め込み部１２７ｂ、１２８ｂの底部が位置するように、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３の厚みとゲート金属層１２０の蒸着膜厚を設定する。

第１ノンドープ層４１、第３ノンドープ層４３はＡｌＧａＡｓ層であり、第２ノンドープ層４２、安定層４４はＩｎＧａＰ層である。ＩｎＧａＰ層とＡｌＧａＡｓ層はウェットエッチングでのエッチングの選択比が高いため、ウェットエッチングで容易に所望の層を露出させることができる。また、上記の如く、Ｐｔ蒸着膜厚は４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができる。埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの第１埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。

例えば、Ｄ型ＨＥＭＴ１６０において、第２埋め込み部１２８ｂの深さは、所定のピンチオフ電圧Ｖｐが得られるよう設計される。詳しくはピンチオフ電圧Ｖｐは第２ゲート電極１２８の底部（第２埋め込み部１２８ｂの底部）から第２電子供給層３３ｂの表面までの距離ｄやその間の半導体層の不純物濃度で決定される。つまり第２ゲート電極１２８（第２埋め込み部１２８ｂ）の底部の材料（半導体層）はどの層であっても良く、第２埋め込み部１２８ｂの深さは、ピンチオフ電圧Ｖｐを決める距離ｄが、所定の値（具体的には１３０Å）になるように決定する。

また、同じピンチオフ電圧Ｖｐ＝−０．８Ｖであっても、第２電子供給層３３ｂの不純物濃度を変えることにより、必要な第２ゲート電極１２８の底部から第２電子供給層３３ｂまでの距離ｄが変化する。すなわち、第２電子供給層３３ｂの不純物濃度が高くなるとその分、距離ｄの値を小さくしないと所定のピンチオフ電圧Ｖｐが得られない。ところで第２電子供給層３３ｂの不純物濃度の設定方法については、所定の耐圧が得られる限り、不純物濃度をできるだけ高くし、チャネル層３５に流れるキャリア密度を上げることにより、よりオン抵抗Ｒｏｎを小さくする方法が採用される。尚、Ｅ型ＨＥＭＴ１６０については、Ｄ型ＨＥＭＴの設計において決定された不純物濃度を持つ第２電子供給層３３ｂ上に、所定のピンチオフ電圧Ｖｐ＝＋０．２５Ｖが得られる距離ｄ’となるよう、第１ノンドープ層４１の厚みおよび第１埋め込み部１２７ｂ深さを決定する。ここでは第１埋め込み部１２７ｂの底部が第２電子供給層３３ｂ中に位置するため距離ｄ’はマイナスの値（具体的には−３５Å）となる。

つまり、例えば第１埋め込み部１２７ｂの底部を第２電子供給層３３ｂ内に位置させ、第２埋め込み部１２８ｂの底部を、第３ノンドープ層４３内に位置させることによりエンハンスメント、ディプレッションのそれぞれ目標としてのピンチオフ電圧Ｖｐを実現させることができる。そして、この場合、第１ゲート電極１２７および第２ゲート電極１２８（ゲート金属層）を形成する半導体層表面を露出するプロセスは、ウェットエッチングにより制御が容易であり、第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの深さはＰｔ蒸着膜厚で一義的に制御できる。すなわち、本実施形態ではＥ型ＨＥＭＴ１６０およびＤ型ＨＥＭＴ１５０のそれぞれ所定のＶｐを容易に且つ再現性よく実現することができる。

スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題ない。従って、例えばＰｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が好適である。

また、電子供給層３３はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。このため、上記のゲート金属構造を採用し、ノンドープのＡｌＧａＡｓ層（第１ノンドープ層）４１の膜みを最適化することで、同一基板に集積化されるＥ型ＨＥＭＴ１６０について所定のピンチオフ電圧Ｖｐの値を確保している。そして第１ノンドープ層４１〜第３ノンドープ層４３のトータル厚みを最適化することでＤ型ＨＥＭＴ１５０の所定のピンチオフ電圧Ｖｐを確保している。

以下、ゲート金属の蒸着膜厚と、第１ノンドープ層４１〜第３ノンドープ層４３の厚みについて更に説明する。

スイッチＭＭＩＣを構成するＤ型ＨＥＭＴ１５０のピンチオフ電圧Ｖｐは−０．８Ｖ程度に設計することが一般的であり、Ｅ型ＨＥＭＴのピンチオフ電圧Ｖｐは＋０．２５Ｖ程度に設計することが多い。

また、ＨＥＭＴのゲート電極底部の高さのばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。ここで、埋め込みゲート電極構造の場合、埋め込み部の底部がゲート電極底部に相当する。以下ゲート電極底部の高さのばらつきを、埋め込み部のばらつきＧＤと称する。

例えば、蒸着膜厚が６０Åの場合、最大で±１０％の生産ばらつきによって蒸着膜厚は±６Åばらつく。このとき、埋め込み深さのばらつき、すなわち埋め込み部のばらつきＧＤはその２．４倍で、１４．４［Å］となる。そして、既述の如く、埋め込み部のばらつきＧＤの約１０〜１５ÅがＶｐばらつき０．１Ｖに相当する。

つまり、埋め込み部のばらつきＧＤが１５ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐが±０．０９６Ｖ（＝（０．１［Ｖ］／１５［Å］）×１４．４［Å］）ばらつくことになる。また、埋め込み部のばらつきＧＤが１０ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐは±０．１４４Ｖ（＝（０．１［Ｖ］／１０［Å］）×１４．４［Å］）ばらつく。つまり蒸着膜厚が上限の６０Åの場合であってもＶｐばらつきは±０．０９６〜０．１４４Ｖとなる。

したがって、蒸着膜厚が６０Å以下であれば、Ｖｐばらつきの要求規格である最大で±０．２Ｖを達成できる。

あるいは、次のように説明することもできる。埋め込み部のばらつきＧＤの約１０Å〜１５ÅがＶｐばらつき０．１Ｖに相当し、Ｖｐばらつきの要求規格である最大で±０．２Ｖを達成するには、埋め込み部のばらつきＧＤの要求規格は、最大で±２０〜３０Å程度となる。そして蒸着膜厚が６０Å以下であれば、埋め込み部のばらつきＧＤは最大で１４．４［Å］であるので、ＧＤの要求規格である最大で±２０Å〜３０Å程度を十分満たすことができる。

Ｐｔの埋め込み深さは最低でも４０×２．４＝９６Å、最大で６０×２．４＝１４４Å、すなわち９６Å〜１４４Åの深さが必要となる。埋め込みゲート構造の場合にはその分ゲート電極の底部が表面から下がる。従って、表面から下がる深さを考慮して、埋め込み部の底部が位置するエピタキシャル層の厚みを設計する必要がある。すなわちＥ型ＨＥＭＴ１６０の所定のピンチオフ電圧Ｖｐを得るため第１ノンドープ層４１の厚みを設計し、Ｄ型ＨＥＭＴ１５０の所定のピンチオフ電圧Ｖｐを得るため第１乃至第３ノンドープ層のトータルの厚みを設計する。

本実施形態では、Ｄ型ＨＥＭＴ１５０およびＥ型ＨＥＭＴ１６０のＶｐをそれぞれ−０．８Ｖ、＋０．２５Ｖに設定する。更に、後述するがＤ型ＨＥＭＴ１５０の第２埋め込み部１２８ｂを、第３ノンドープ層４３内に位置させる必要がある。従って、第３ノンドープ層４３の厚みを１４５Åとする。そして第２ノンドープ層４２の厚みを２０Åとし、第１ノンドープ層４１の厚みを８５Åとしている。更に、ＡｌＧａＡｓ層とＩｎＧａＰ層の選択エッチングにより、第１ゲート電極１２７および第２ゲート電極１２８の形成位置を決定している。

このとき、Ｐｔ蒸着膜厚がある値に固定されていると設計に制限が加わる。具体的には例えばＤ型ＨＥＭＴの第２ゲート電極１２８の底部（第２埋め込み部１２８ｂ）の位置が決まってしまう。

しかし、４０Å〜６０Åの範囲の蒸着膜厚設定によりピンチオフ電圧Ｖｐを微調整することができる。そして、このときのＶｐばらつきは最大でも±０．０９６Ｖ〜０．１４４Ｖとなる。つまりＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に要求されるＶｐばらつきの最大で±０．２Ｖ程度に十分収めることができる。つまり、Ｐｔの蒸着膜厚に２０Å程度の幅の自由度があるため、Ｄ型ＨＥＭＴ１５０においては、第２埋め込み部１２８ｂの底部を、第３ノンドープ層４３中のいずれの深さに位置させるかをある程度自由に設定することができる。

換言すれば第１ノンドープ層４１、第２ノンドープ層４２および第３ノンドープ層４３の厚みを最適化することにより、ピンチオフ電圧Ｖｐの基本設計はエピタキシャル層の厚み設定で行い、Ｐｔ蒸着厚み設定によってピンチオフ電圧Ｖｐの微調整が可能である。

また、Ｄ型ＨＥＭＴ１５０はＥ型ＨＥＭＴ１６０に比べピンチオフ電圧Ｖｐがマイナスで絶対値が大きいので、ゲート電極を形成する位置をＥ型ＨＥＭＴ１６０のゲート電極形成位置より上方に持っていく必要がある。つまり、Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成する第１ノンドープ層４１上に、ＡｌＧａＡｓとの選択エッチングが可能な第２ノンドープ層（ＩｎＧａＰ層）４２を所定の厚みに積層する。さらに、本実施形態では第２ノンドープ層４２上にＩｎＧａＰ層との選択エッチングが可能な第３ノンドープ層４３（ＡｌＧａＡｓ層）を積層し、第３ノンドープ層４３表面にＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を形成する。

第２ノンドープ層４２は第３ノンドープ層４３をエッチングする際のエッチングストップ層である。また、第３ノンドープ層４３は、第１ゲート電極１２７より高い位置に第２ゲート電極１２８を設けると共に、プラズマダメージを受けた安定層４４を選択エッチングにより除去し、清浄なノンドープ層に第２ゲート電極１２８を形成するために設けられる。

第１ノンドープ層４１〜第３ノンドープ層の具体的な厚みは上記の通りであるが、それぞれの半導体層の厚みの設計の一例について更に説明する。

既述の如く、第２電子供給層３３ｂはＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計され、本実施形態では第２電子供給層３３ｂの不純物濃度は３．３×１０^１８ｃｍ^−３とする。

まずＥ型ＨＥＭＴ１６０を設計し、第１ノンドープ層４１の厚みを決定する。Ｅ型ＨＥＭＴ１６０のピンチオフ電圧Ｖｐは＋０．２５Ｖとする。このとき第１ゲート電極１２７の底部が第２電子供給層３３ｂ中で第２電子供給層３３ｂ表面から３５Åの深さに位置する必要がある。第１ゲート電極１２７のＰｔ蒸着厚みを５０Åとすると、第１埋め込み部１２７ｂの深さはＰｔ蒸着厚みの２．４倍、すなわち１２０Åである。従って第１ノンドープ層４１の厚みは第１埋め込み部１２７ｂの深さ１２０Åから第２電子供給層３３ｂ中への埋め込み深さ３５Åを減じた値となる８５Åに決定される。

次にＤ型ＨＥＭＴ１５０を設計し、第２ノンドープ層４２および第３ノンドープ層４３の厚みを決定する。Ｄ型ＨＥＭＴ１５０のピンチオフ電圧Ｖｐは−０．８Ｖとする。このとき第２ゲート電極１２８の底部から第２電子供給層３３ｂまでの距離を１３０Åにする必要がある。第２ゲート電極１２８のＰｔの蒸着厚みを５０Åとすると、第２埋め込み部１２８ｂの深さはＰｔ蒸着厚みの２．４倍、すなわち１２０Åである。従って第１ノンドープ層４１〜第３ノンドープ層４３の厚みのトータルは、第２ゲート電極１２８の底部から第２電子供給層３３ｂまでの距離（１３０Å）に第２埋め込み部１２８ｂの深さ（１２０Å）を加えた厚みである２５０Åに決定される。ここで、Ｐｔの異常拡散防止のため、ゲート電極１２８の底部を第３ノンドープ層４３中に留める必要がある。従って、第３ノンドープ層４３の厚みはＰｔの埋め込み深さ（第２埋め込み部１２８ｂの深さ）である１２０Åより大きくする必要がある。すなわち第３ノンドープ層４３の厚みはＰｔの蒸着厚みのばらつきなどを考慮して２５Åの余裕を持って１４５Åとする。

従って第２ノンドープ層４２の厚みは第１ノンドープ層４１〜第３ノンドープ層４３のトータルの厚み（２５０Å）から第１ノンドープ層４１の厚み（８５Å）と第３ノンドープ層４３の厚み（１４５Å）を減じた２０Åに決定される。第２ノンドープ層（ＩｎＧａＰ層）４２の厚みは、２０Åあればエッチングストップ層として十分機能する。

ここで、上記の値は一例である。すなわち距離ｄが一定であっても、距離ｄの値を実現するためのＰｔの蒸着膜厚と、Ｐｔ蒸着膜厚に応じた第１ノンドープ層４１〜第３ノンドープ層４３のトータル厚みは、適宜選択可能である。これは既述の如くＰｔの蒸着膜厚が４０Å〜６０Åの範囲で設定可能だからである。さらに、Ｐｔの蒸着膜厚を決定することにより、それに応じた第１ノンドープ層４１〜第３ノンドープ層４３のトータル厚みは一義的に決定した場合であっても、トータル厚みさえ設定値に合致すればよく、第１ノンドープ層４１〜第３ノンドープ層４３のそれぞれの厚みは、上記の値に限らず選択可能である。但し、本実施形態では、トータル厚みが設定値に合致することに加えて、異常拡散を防止するために、第２埋め込み部１２８ｂがＩｎＧａＰ層（第２ノンドープ層４２）に達しないことが必要である。すなわち、この条件満たす範囲内で、第１ノンドープ層４１〜第３ノンドープ層の厚みを適宜選択することができる。尚、Ｅ型ＨＥＭＴ１６０の第１埋め込み部１２７は、ＩｎＧａＰ層に形成されることはないため、その底部が何れの半導体層に形成されてもよい。

また、本実施形態では、第１ゲート電極１２７および第２ゲート電極１２８を共にＡｌＧａＡｓ層に形成（蒸着）する。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定しており、ＨＥＭＴの特性の再現性が良好となる効果も得られる。

更に、本実施形態ではチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上に第１ノンドープ層４１〜第３ノンドープ層４３が設けられる。

第２ゲート電極１２８は、第３ノンドープ層４３表面に形成するが、第２ゲート電極１２８から第２電子供給層３３ｂに至るまでの間に不純物が添加された層が配置されず、実質的に電子供給層３３に連続する第１ノンドープ層４１内に、第２ゲート電極１２８が設けられたことと等価となる。

このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、Ｄ型ＨＥＭＴ１５０は所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち１９Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造、を採用することにより、電子供給層の濃度を３．３×１０^１８ｃｍ^−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおいてゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝１．３Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。

一方、ロジック回路を構成するＥ型ＨＥＭＴも、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。埋め込みゲート構造とすることでＡｌＧａＡｓ層表面に多く分布する表面欠陥準位の影響を大幅に減らすことができる。

更に本実施形態では、Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８は安定層４４をエッチングした後の第３ノンドープ層４３上に設けられ、更に第２埋め込み部１２８ｂが第３ノンドープ層４３内に配置される。これにより耐圧を大幅に向上できる。

図４は、第２ゲート電極１２８部分の拡大図である。図４（Ａ）は、本実施形態の場合を示し、図４（Ｂ）は比較のために第２ゲート電極１２８を安定層４４上に設けた場合を示す。

図４（Ａ）の如く、第２ゲート電極１２８を構成するゲート金属層１２０ｂは、Ｐｔ／Ｍｏの金属多層膜である。そして、第３ノンドープ層４３表面にゲート金属層１２０ｂを蒸着、リフトオフして第２ゲート電極１２８を形成し、最下層金属のＰｔを第３ノンドープ層４３表面に拡散し、第２埋め込み部１２８ｂを形成している。

ここで既述の如く、ゲート金属層をＩｎＧａＰ層表面に形成するかしないかにかかわらず、拡散するＰｔがＩｎＧａＰ層に達する場合はすべて、ＩｎＧａＰ層表面でＰｔが異常拡散する（図２０参照）。そこで、本実施形態では、第３ノンドープ層４３表面に第２ゲート電極１２８を形成し、更に第２埋め込み部１２８ｂの底部も第３ノンドープ層４３内に位置させる。第３ノンドープ層４３の厚みは１４５Åであり、第２埋め込み部１２８ｂの深さは１２０Åであるので、ＰｔのＩｎＧａＰ層への拡散を回避できる。

更に、第２ゲート電極１２８を清浄な第３ノンドープ層４３表面に形成できる。製造工程は後に詳述するが、第２ゲート電極１２８の形成前に、キャップ層３７のエッチングマスクとなった窒化膜５１の一部を、プラズマエッチングにより除去する工程がある。従って、本実施形態では、動作領域１００をプラズマダメージから保護するため、およびキャップ層３７との選択エッチングを可能にするため、キャップ層３７の下層に安定層として化学的に安定なＩｎＧａＰ層を配置する。

プラズマエッチングは、安定層４４の一部が露出した状態で行う。すなわち安定層４４表面はプラズマエッチングのダメージを受けている。

ここで、安定層４４（ＩｎＧａＰ層）４４上に第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、第２埋め込み部１２８ｂ’を形成すると、第２ゲート電極１２８の最下層のＰｔを埋め込む熱処理を行う際、安定したピンチオフ電圧Ｖｐを得るためのＰｔの埋め込み時間が４０分と非常に長くかかってしまう。これは、プラズマダメージにより結晶性が悪くなった安定層（ＩｎＧａＰ層）４４表面にＰｔが埋め込まれるため、Ｐｔ埋め込みが終了するのに非常に時間がかかるためである。つまりＰｔ埋め込みは４０分経った時点で終了し、それ以上熱処理を続行してもピンチオフ電圧Ｖｐの値が変化することはない。

また図２０（Ａ）と同様に安定層（ＩｎＧａＰ層）４４にもＰｔが拡散するため、安定層４４表面において横方向（基板水平方向）の拡散が異常に速くなり、第２埋め込み部１２８ｂ’の形状は外側に湾曲した形状にならず、表面において尖った形状となってしまう。

埋め込み部を設けない場合（埋め込みゲート構造でない場合）、ゲート電極と基板表面の界面の端部（Ｙ点）に電界集中が発生する。一方、埋め込みゲート構造の埋め込み部は、本来その端部の形状が所定の曲率半径を有する連続した曲線で外側に向かって湾曲した形状となり、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり、電界集中の緩和により最大電界強度が弱まり、大きな耐圧を得ることができる。

しかし、埋め込み部１２８ｂ’の端部が所定の曲率で外側に向かって湾曲した形状ではなく、表面において尖った形状となってしまうと、その尖った部分（Ｚ点）に電界が集中しゲート耐圧が劣化してしまう問題がある。

そこで、本実施形態では図４（Ａ）の如く、プラズマダメージを受けた安定層（ＩｎＧａＰ層）４４を除去し、清浄な第３ノンドープ層（ＡｌＧａＡ層）４３にＰｔ埋め込みを行うこととし、第２埋め込み部１２８ｂは第２ノンドープ層（ＩｎＧａＰ層）４２に達しない深さに形成することとした。

安定層４４は塩酸でウエットエッチングされる。またその下層の第３ノンドープ層４３はＡｌＧａＡｓ層であり、塩酸ではエッチングされず、そのエッチング選択比は大きい。従って、ウェットエッチングで容易に、清浄なＡｌＧａＡｓ層を露出させることができる。

この状態で、第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、Ｐｔを埋め込む熱処理を施す。第３ノンドープ層４３はＡｌＧａＡｓ層であるため、Ｐｔは深さ方向および横方向とも均一に(正常に)拡散する。すなわち第２埋め込み部１２８ｂは図の如く所定の曲率半径を有する連続した曲線形状で外側に向かって湾曲した形状となるため、第２埋め込み部１２８ｂにより電界集中を抑制できる。これにより、所定のゲート耐圧を確保することができる。具体的には、図４（Ｂ）の場合６．５Ｖであったゲート耐圧が、図４（Ａ）の構造にすることにより１９Ｖとなり、大幅に向上した。

また、プラズマダメージを受けていない清浄な第３ノンドープ層（ＡｌＧａＡｓ層）４３にＰｔ埋め込みを行なう場合は、５分で熱処理が終了する。またそれ以上熱処理を続行してもピンチオフ電圧Ｖｐは変化しないため、Ｐｔ埋め込みのための熱処理時間が５分と、大幅に短縮できる。

更に、第２ゲート電極１２８をＡｌＧａＡｓ層に形成（蒸着）できる。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定しており、ＨＥＭＴの特性の再現性が良好となる効果もある。

尚、図示は省略するが、第１ゲート電極１２７および第１埋め込み部１２７ｂについても同様である。すなわち、第１ゲート電極１２７を構成するＰｔは、ＩｎＧａＰ層に拡散することなく埋め込み部１２７ｂを形成できる。また、第１ゲート電極１２７の蒸着直前まで第１ノンドープ層４１は上層のノンドープ層により保護されているので、清浄な第１ノンドープ層４１に第１ゲート電極１２７を形成できる。

次に、本実施形態の窒化膜について説明する。

図３（Ｂ）の如く、第２ゲート電極１２８、第１ゲート電極１２７、第１ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。本実施形態の窒化膜５１は第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。

第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７の端部と一致している。また、Ｅ型ＨＥＭＴの場合は、第１窒化膜５１１の端部が、安定層４４、第３ノンドープ層４３および第２ノンドープ層４２の端部とも一致している。さらにＤ型ＨＥＭＴの場合は、第１窒化膜５１１の端部が、安定層４４の端部とも一致している。以下、ソース側とドレイン側は同様であるので、ソース側について説明する。

このように本実施形態では、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。 ガルバニック効果は、オーミック電極である第１ソース電極１１５等の金属電極が半導体に接している場所に製造プロセス中の水分または薬剤が滲入することにより発生する。すなわち、水分または薬剤などによりオーミック電極の端部でオーミック電極と半導体の間に電流が発生し、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。つまり、キャップ層がエッチングされることによりＨＥＭＴのソース−ドレイン間の電流経路が狭められ、オン抵抗Ｒｏｎが増大してしまう問題がある。

そこで、本実施形態では、キャップ層３７と第１ソース電極１１５の段差を連続して完全に被覆する第１窒化膜５１１を設け、第１ソース電極１１５等の金属電極が半導体に接している場所に水分又は薬剤が滲入することを防止している。

また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っている。これらの窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。つまり、キャップ層３７がエッチングされない本実施形態では第１ソース電極１１５の側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。

尚、Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８とその周囲に露出した第３ノンドープ層４３は、第３窒化膜５１３で被覆される。一方、Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７およびその周囲に露出した第１ノンドープ層４１は、第２窒化膜５１２および第３窒化膜５１３で被覆される。

上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図５〜図１８を参照して説明する。以下の断面図は、図３（Ａ）のａ−ａ線断面に相当する。

第１工程（図５）：基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、第２電子供給層と格子整合する第１ノンドープ層、第１ノンドープ層と格子整合する第２ノンドープ層、第２ノンドープ層と格子整合する第３ノンドープ層、第３ノンドープ層と格子整合する安定層、安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程。

ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その厚みは、数千Å程度で、複数の層で形成される場合が多い。

バッファ層３２上に、第１電子供給層のｎ＋型ＡｌＧａＡｓ層３３ａ、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、第２電子供給層のｎ＋型ＡｌＧａＡｓ層３３ｂを順次形成する。第１および第２電子供給層３３ａ、３３ｂは、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２×１０^１８ｃｍ^−３〜４×１０^１８ｃｍ^−３程度（例えば３．３×１０^１８ｃｍ^−３）に添加されている。

第１ノンドープ層４１は、所定の耐圧とピンチオフ電圧Ｖｐを確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に第１ノンドープ層４１と格子整合する第２ノンドープ層４２を設ける。第２ノンドープ層４２は、ノンドープＩｎＧａＰ層である。更に第２ノンドープ層４２と格子整合する第３ノンドープ層４３、第３ノンドープ層４３と格子整合する安定層４４を順次積層する。第３ノンドープ層４３はノンドープＡｌＧａＡｓ層であり、安定層４４はノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層である。

ＩｎＧａＰ層は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な層であり、ＡｌＧａＡｓ層またはＧａＡｓ層とのエッチング選択比が高いためエッチングストップ層としても機能する。

更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。安定層４４はキャップ層３７とも格子整合する。キャップ層３７は、１０００Åであり、不純物濃度は、３×１０^１８ｃｍ^−３以上である。

第１ノンドープ層４１の厚みは８５Åである。第２ノンドープ層４２の厚みは２０Åであり、第３ノンドープ層４３は１４５Åの厚みを有する。また安定層４４は１００Åの膜みを有する。１００Åあればプラズマダメージから動作領域を十分保護することができる。

そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化領域を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。

レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。

レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化領域を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化領域６０が形成される。

絶縁化領域６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。

すなわち、所定のパターンに絶縁化領域６０を形成することにより、ＨＥＭＴの動作領域と抵抗など他の構成要素とを分離する。

ここで、動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２８、１２７が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。

すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１〜安定層４１〜４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする（図５（Ａ））。

その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化領域６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のリセスエッチングのためのマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図５（Ｂ））。

第２工程（図６）：動作領域のキャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。

新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。

その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。

第３工程（図７から図９）：第１絶縁膜を形成し、動作領域の第１の領域の第１ノンドープ層を露出する工程。

全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。 従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。

また、第１窒化膜５１１は、最終構造（図３（Ｂ））において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する（図７）。

Ｅ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長Ｌｇとなる（図８（Ａ））。

その後、第１ゲート電極の形成領域のリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるノンドープＩｎＧａＰ層４４が露出する。

また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層３７のＧａＡｓ層とその下の安定層４４のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際にＩｎＧａＰ層４４がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図８（Ｂ））。

キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、安定層４４、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する（図９（Ａ））。

ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層４４で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。

その後、レジストＰＲをそのままに、プラズマのダメージを受けた安定層４４を塩酸によりウェットエッチングする。これにより第３ノンドープ層４３が露出する。更に、第３ノンドープ層４３（ＡｌＧａＡｓ層）をリン酸でエッチングし、引き続き第２ノンドープ層４２（ＩｎＧａＰ層）を塩酸でエッチングして、第１ゲート電極形成領域の第１ノンドープ層４１を露出させる。

このとき、ＩｎＧａＰ層と、ＡｌＧａＡｓ層は、エッチングの選択性がよい。従来ではＥ型ＨＥＭＴの第１ゲート電極を形成するため、ノンドープＡｌＧａＡｓ層を所定の深さまでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった。しかし本実施形態では選択エッチングにより第１ノンドープ層４１を再現性よく露出させることができる（図９（Ｂ））。

第４工程（図１０および図１１）：露出した第１ノンドープ層の表面に第１ゲート電極を形成する工程。

次に、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５０Å、Ｍｏが５０Åである（図１０（Ａ））。

その後、リフトオフし、電子供給層３３に連続する清浄な第１ノンドープ層４１表面にＥ型ＨＥＭＴ１６０を構成する第１ゲート電極１２７を形成する（図１０（Ｂ））。

その後、第１ゲート電極１２７の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは第１ノンドープ層４１とショットキー接合を保ったまま一部が第１ノンドープ層４１内に埋め込まれ、第１埋め込み部１２７ｂが形成される。

ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、第１ゲート電極１２７の第１埋め込み部１２７ｂ深さは１２０Åとなる。そして第１埋め込み部１２７ｂの底部は第２電子供給層３３ｂに達する。

第５工程（図１２）：第１ゲート電極と、第１ゲート電極の周囲に露出した第１ノンドープ層を被覆する第２絶縁膜を形成する工程。

全面に第２窒化膜５１２を堆積し、第１ゲート電極１２７とその周囲に露出した第１ノンドープ層４１を保護する。Ｅ型ＨＥＭＴの第１ゲート電極１２７が設けられる第１ノンドープ層４１はＡｌＧａＡｓ層であるため、酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７および第１埋め込み部１２７ｂ形成直後に第２絶縁膜５１２で覆い、第１ゲート電極１２７周囲に露出した第１ノンドープ層４１を保護する。

このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。これにより、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。また、第２窒化膜５１２も、最終構造（図３（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。

第６工程（図１３および図１４）：動作領域の第２の領域の第３ノンドープ層を露出する工程。

Ｄ型ＨＥＭＴの第２ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第２ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第２窒化膜５１２および第１窒化膜５１１を除去して開口部ＯＰを形成する。開口部ＯＰの開口幅がゲート長Ｌｇとなる（図１３（Ａ））。

その後、第２ゲート電極の形成領域のリセスエッチングを行う。すなわち開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層４４が露出する。

また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１および第２窒化膜５１２は、ひさし部Ｅとなる（図１３（Ｂ））。

更に、キャップ層３７から張り出した第１窒化膜５１１および第２窒化膜５１２のひさし部Ｅを、裏側からプラズマエッチングにより除去する（図１３（Ｃ））。ひさし部Ｅを除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層４４で覆われている。従って、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１および第２窒化膜５１２がオーバエッチングされることはない。

その後、レジスト膜によるマスクをそのままに、塩酸によるウェットエッチングを行う。これにより、プラズマダメージを受けた安定層４４が除去され、第２ゲート電極の形成領域に清浄な第３ノンドープ層（ＡｌＧａＡｓ層）４３が露出する（図１４）。ＩｎＧａＰ層は化学的に安定した層であり、動作領域１００をプラズマエッチングのダメージから保護している。しかし、ＩｎＧａＰ層自体はダメージを受けており、その表面の結晶性は悪化している。そこで、本実施形態ではダメージを受けた安定層４４を除去することとした。

第７工程（図１５）：露出した第３ノンドープ層の表面に第２ゲート電極を形成する工程。

次に、全面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５０Å、Ｍｏが５０Åである（図１５（Ａ））。

その後、リフトオフし、第３ノンドープ層４３表面にＤ型ＨＥＭＴを構成する第２ゲート電極１２８を形成する（図１５（Ｂ））。

第８工程（図１６参照）：第２ゲート電極の最下層金属の一部を熱処理により第３ノンドープ層の内部に埋め込む工程。

第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第２ゲート電極１２８のＰｔは、第３ノンドープ層４３とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第２埋め込み部１２８ｂが形成される。

ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１２０Åとなり、底部は第３ノンドープ層４３に位置する。

Ｐｔは、ＩｎＧａＰ層内に拡散することなく第２埋め込み部１２８ｂが形成される。従って、Ｐｔの異常拡散は起こらず、第２埋め込み部１２８ｂが形成される。

また、第６工程（図１３（Ｃ））の、第１窒化膜５１１および第２窒化膜５１２のプラズマエッチングにより安定層４４表面はダメージを受ける。結晶性が悪化した安定層４４にＰｔを埋め込んだ場合、Ｐｔ埋め込みの熱処理に４０分もの長時間を要する。また安定層４４はＩｎＧａＰ層であるためＰｔがＩｎＧａＰ層４４表面において横方向に異常拡散するため、第２埋め込み部１２８ｂの形状がＩｎＧａＰ層４４表面において尖った形状となる。すなわち埋め込みゲート電極構造の本来の目的である耐圧の向上が達成できない（図４（Ｂ）参照）。

しかし、本実施形態では安定層４４を除去した清浄な第３ノンドープ層４３にゲート金属層１２０ｂを蒸着して熱処理を施すため、Ｐｔは第３ノンドープ層４３内で深さ方向および横方向とも均一に（正常に）拡散し、第２埋め込み部１２８ｂが形成される（図４（Ａ）参照）。

従って、第２埋め込み部１２８ｂの端部の形状は所定の曲率半径を有する連続した曲線で外側に向かって湾曲した形状となり、電界集中を緩和できる。これにより所定のゲート耐圧（例えば１９Ｖ）を確保できる。またＰｔ埋め込みの熱処理はわずか５分で終了する。

第９工程（図１７参照）：第２ゲート電極と、第２ゲート電極の周囲に露出した第３ノンドープ層を被覆する第３絶縁膜を形成する工程。

全面に第３窒化膜５１３を堆積する。これにより、第２ゲート電極１２８と、第２ゲート電極１２８周囲に露出した第３ノンドープ層４３が第３窒化膜５１３で被覆される。また、第１ゲート電極１２７上は第２窒化膜５１２および第３窒化膜５１３で被覆される。

更に、第１ソース電極１１５および第１ドレイン電極１１６は、第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３の３層で被覆される。また、第３窒化膜５１３も、最終構造（図３（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。

第１１工程（図１８参照）：第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。

その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成される（図１８）。

新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトし、また一部が第３窒化膜５１３上に配置される第２ソース電極１３５および第２ドレイン電極１３６を形成する。また、スイッチ回路装置の配線や電極パッドなどもパッド金属層１３０により所望のパターンに形成される。

これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１６０が構成される（図３（Ｂ））。

上記の如く本実施形態では、まずＥ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成し、次にＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を形成する。また第１ゲート電極１２７の形成直後にＰｔ埋め込みの熱処理を行い、第２窒化膜５１２で第１ゲート電極１２７とその周囲を被覆する。その後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行う。

スイッチングに使用するＤ型ＨＥＭＴ１５０は、電子供給層３３の不純物濃度設定において、耐圧とオン抵抗Ｒｏｎのトレードオフがある。すなわち所定の耐圧が得られる範囲で最小のオン抵抗Ｒｏｎを得るため、電子供給層３３の不純物濃度を最大に設定する。一方、Ｅ型ＨＥＭＴ１６０はインバータが動作しさえすれば良く、耐圧に大きな余裕がある。

Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７とＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を比較した場合、先に形成した方が後のゲート形成プロセスの影響を受けてそのＦＥＴ特性が劣化しやすい。従って、本実施形態ではよりデリケートなＤ型ＨＥＭＴ１５０の第２ゲート電極１２８の形成は、特性に余裕のあるＥ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成した後に行うこととした。

また第１ゲート電極１２７は第１ノンドープ層４１（ＡｌＧａＡｓ層）に形成するため、第１ゲート電極１２７の両脇のＡｌＧａＡｓ層表面が酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７を形成後、Ｐｔ埋め込みの熱処理と、保護用の第２窒化膜５１２を形成した後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行うこととした。

以上、本実施形態では第１ゲート電極１２７も埋め込みゲート電極構造の場合を例に説明したが、第１ゲート電極１２７については埋め込みゲート電極構造でなくてもよい。

本発明を説明するための（Ａ）回路概要図、（Ｂ）回路概要図、（Ｃ）回路記号である。 本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 従来技術を説明するための断面図である。 従来技術を説明するための断面図である。

符号の説明

３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３３ａ 第１電子供給層
３３ｂ 第２電子供給層
３４ スペーサ層
３５ 電子走行層
３７ キャップ層
３７ｓ ソース領域
３７ｄ ドレイン領域
４１ 第１ノンドープ層
４２ 第２ノンドープ層
４３ 第３ノンドープ層
４４ 安定層
６０ 絶縁化領域
５０ 初期窒化膜
５１ 窒化膜
５１１ 第１窒化膜
５１２ 第２窒化膜
５１３ 第３窒化膜
１００ 動作領域
１１０ オーミック金属層
１１５、１３５ ソース電極
１１６、１３６ ドレイン電極
１２０、１２０ｂ、１２０ａ ゲート金属層
１２７ 第１ゲート電極
１２７ｂ 第１埋め込み部
１２８ 第２ゲート電極
１２８ｂ、１２８ｂ’ 第２埋め込み部
１３０ パッド金属層
１５０ Ｄ型ＨＥＭＴ
１６０ Ｅ型ＨＥＭＴ
３００ 基板
３０１ 半絶縁性ＧａＡｓ基板
３０２ バッファ層
３０３ チャネル層
３０４ スペーサ層
３０５ 電子供給層
３０６ ＡｌＧａＡｓ層
３０７ ＩｎＧａＰ層
３０８ コンタクト層
３０９ 分離領域
３１５ ＡｌＧａＡｓ層
３１６ ＩｎＧａＰ層
３１７ ＡｌＧａＡｓ層
３１０ Ｄ型ＨＥＭＴ
３１１ Ｄ型ＨＥＭＴのゲート電極
３１１ｂ Ｄ型ＨＥＭＴのゲート電極埋め込み部
３２０ Ｅ型ＨＥＭＴ
３２１ Ｅ型ＨＥＭＴのゲート電極
ＯＰ 開口部
ＣＨ コンタクトホール
Ｅ ひさし部
ＰＲ レジスト
ＧＤ ゲート電極底部の高さ（埋め込み部）のばらつき
ＩＮ 共通入力端子
Ｉ 入力端子
Ｃｔｌ 制御端子
Ｏ、ＯＵＴ１、ＯＵＴ２ 出力端子

Claims (16)

1. 半絶縁性基板上に複数の半導体層を積層し、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴおよび該ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、
   前記半導体層は、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含み、
   前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、
   前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、
   前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、
   前記動作領域の前記第１ノンドープ層の表面に設けられた第１ゲート電極と、
   前記動作領域の前記第３ノンドープ層の表面に設けられ、一部が該第３ノンドープ層内に埋め込まれた第２ゲート電極と、
   前記第１ゲート電極および該第１ゲート電極周囲に露出する第１ノンドープ層と、前記第２ゲート電極と該第２ゲート電極の周囲に露出する第３ノンドープ層とを被覆する絶縁膜と、
   を具備することを特徴とするスイッチ集積回路装置。
2. 前記第３ノンドープ層は、前記第１ノンドープ層、第２ノンドープ層および安定層より厚みが厚いことを特徴とする請求項１に記載のスイッチ集積回路装置。
3. 前記第１ノンドープ層および前記第３ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
4. 前記２ノンドープ層および安定層は、ＩｎＧａＰ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
5. 前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部を前記動作領域に埋め込むことを特徴とする請求項１に記載のスイッチ集積回路装置。
6. 前記第１ゲート電極および第２ゲート電極を構成するゲート金属層は、Ｐｔ／Ｍｏであることを特徴とする請求項４に記載のスイッチ集積回路装置。
7. 前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋型ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋型ＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
8. 前記第１ソース電極とその周囲に露出する前記キャップ層、及び前記第１ドレイン電極とその周囲に露出する前記キャップ層をそれぞれ被覆する他の絶縁膜を有することを特徴とする請求項１に記載のスイッチ集積回路装置。
9. 半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、
   前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、
   前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
   前記動作領域の前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、
   前記動作領域の前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、
   前記第２ゲート電極の最下層金属の一部を熱処理により前記第３ノンドープ層の内部に埋め込む工程と、
   前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
   を具備することを特徴とするスイッチ集積回路装置の製造方法。
10. 半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、
    前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、
    前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
    第１絶縁膜を形成し、前記動作領域の第１の領域の前記第１ノンドープ層を露出する工程と、
    露出した前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、
    前記第１ゲート電極と、該第１ゲート電極の周囲に露出した前記第１ノンドープ層を被覆する第２絶縁膜を形成する工程と、
    前記動作領域の第２の領域の前記第３ノンドープ層を露出する工程と、
    露出した前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、
    前記第２ゲート電極の最下層金属の一部を熱処理により前記第３ノンドープ層の内部に埋め込む工程と、
    前記第２ゲート電極と、該第２ゲート電極の周囲に露出した前記第３ノンドープ層を被覆する第３絶縁膜を形成する工程と、
    前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
    を具備することを特徴とするスイッチ集積回路装置の製造方法。
11. 前記第３ノンドープ層は、前記第１ノンドープ層、第２ノンドープ層および安定層より厚みが厚いことを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
12. 前記第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部が前記第３ノンドープ層に埋め込まれることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
13. 前記第２ゲート電極の前記Ｐｔは６０Å以下の膜厚に蒸着することを特徴とする請求項１２に記載のスイッチ集積回路装置の製造方法。
14. 前記絶縁化領域形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とする請求項１０に記載のスイッチ集積回路装置の製造方法。
15. 前記第１ノンドープ層および前記第３ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
16. 前記２ノンドープ層および前記安定層は、ＩｎＧａＰ層であることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。

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