WO2023189039A1 - 窒化物半導体装置 - Google Patents

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竜市 牧野
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a nitride semiconductor device.
  • HEMT high electron mobility transistors
  • nitride semiconductors Group III nitride semiconductors
  • GaN gallium nitride
  • 2DEG two-dimensional electron gas
  • Power devices using HEMT are recognized as devices that enable lower on-resistance and higher speed/higher frequency operation than typical silicon (Si) power devices.
  • a nitride semiconductor HEMT includes an electron transit layer made of a gallium nitride (GaN) layer and an electron supply layer made of an aluminum gallium nitride (AlGaN) layer. 2DEG is formed in the electron transit layer near the interface of the heterojunction between the electron transit layer and the electron supply layer.
  • a semiconductor layer for example, a p-type GaN layer
  • an acceptor type impurity is provided as a gate layer on the electron transit layer directly under the gate electrode. In this configuration, the channel directly under the gate layer disappears due to a depletion layer extending downward from the gate layer, thereby realizing normally-off.
  • Patent Document 1 discloses such a normally-off type nitride semiconductor HEMT.
  • a positive voltage when a positive voltage is applied to the gate electrode, an electric field is locally concentrated in a portion of the gate layer near the end of the gate electrode.
  • Such local electric field concentration may cause crystal defects in the gate layer and even crystal destruction, which may be a factor in lowering the gate breakdown voltage. Therefore, there is a need to alleviate local electric field concentration.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor, and an electron transit layer disposed on the electron transit layer to generate a two-dimensional electron gas in the electron transit layer.
  • an electron supply layer made of a nitride semiconductor having a larger band gap than the electron supply layer; a gate layer disposed on the electron supply layer and made of a nitride semiconductor containing acceptor-type impurities; It includes a gate electrode in contact with the two-dimensional electron gas, and a source electrode and a drain electrode electrically connected to the two-dimensional electron gas.
  • the gate layer includes a trench recessed in an upper surface of the gate layer in a region in contact with the gate electrode.
  • the trench includes a trench opening end, a trench bottom surface, and a curved surface that is continuous with the trench bottom surface and curves from the trench bottom surface toward the trench opening end.
  • a nitride semiconductor device can alleviate local electric field concentration.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a partially enlarged cross-sectional view of the nitride semiconductor device of FIG. 1 showing an exemplary structure of a gate layer having a trench and a gate electrode.
  • FIG. 3 is a partially enlarged sectional view of FIG. 2.
  • FIG. 4 is a partially enlarged sectional view showing possible structures of the gate electrode.
  • FIG. 5 is a diagram showing simulation results of the electric field distribution (equipotential lines) around the gate electrode of the nitride semiconductor device of FIG. FIG.
  • FIG. 6 is a diagram showing simulation results of electric field distribution (equipotential lines) around the gate electrode of a typical nitride semiconductor device including a gate layer without a trench.
  • FIG. 7 is a graph showing the gate breakdown voltage characteristics of the nitride semiconductor device in FIG. 1 and the gate breakdown voltage characteristics of the nitride semiconductor device in FIG.
  • FIG. 8 is a graph showing the maximum electric field strength of the nitride semiconductor device of FIG. 1 and the maximum electric field strength of the nitride semiconductor device of FIG. 6.
  • FIG. 9 is a graph showing the relationship between the protrusion width of the gate electrode (protrusion), the depth of the trench, and the maximum electric field strength in the nitride semiconductor device of FIG. FIG.
  • FIG. 10 is a graph showing the relationship between the protrusion width of the gate electrode (protrusion), the radius of curvature of the curved surface, and the maximum electric field strength in the nitride semiconductor device of FIG.
  • FIG. 11 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment, and is a diagram showing a case where the trench wall surface of the gate layer includes a vertical surface.
  • FIG. 12 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment, and is a diagram showing a case where the trench wall surface of the gate layer includes an inclined surface.
  • FIG. 13 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment, and is a diagram showing a case where the trench wall surface of the gate layer includes a gentler slope.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10 according to the first embodiment. First, with reference to FIG. 1, the overall structure of nitride semiconductor device 10 will be described below.
  • the nitride semiconductor device 10 may be configured as a high electron mobility transistor (HEMT) using a nitride semiconductor such as gallium nitride (GaN), for example.
  • the nitride semiconductor device 10 includes a substrate 12, a buffer layer 14 formed on the substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer 18 formed on the electron transit layer 16. including.
  • Substrate 12 may be formed of silicon (Si), silicon carbide (SiC), aluminum nitride (AlN), GaN, sapphire, or other substrate materials.
  • the substrate 12 is a Si substrate.
  • the thickness of the substrate 12 may be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z direction of the mutually orthogonal XYZ axes shown in FIG. 1 is a direction orthogonal to the main surface of the substrate 12.
  • the term "planar view" used in this specification refers to viewing the nitride semiconductor device 10 from above along the Z direction, unless explicitly stated otherwise.
  • the buffer layer 14 is located between the substrate 12 and the electron transit layer 16 and may be formed of any material that can alleviate the lattice mismatch between the substrate 12 and the electron transit layer 16.
  • buffer layer 14 includes one or more nitride semiconductor layers.
  • buffer layer 14 may include at least one of an AlN layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer having a different aluminum (Al) composition.
  • the buffer layer 14 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. can be formed.
  • buffer layer 14 includes a first buffer layer formed on substrate 12 and a second buffer layer formed on the first buffer layer.
  • the first buffer layer is, for example, an AlN layer, and may have a thickness of, for example, about 200 nm.
  • the second buffer layer may include, for example, a plurality of AlGaN layers, and each AlGaN layer may have a thickness of, for example, about 100 nm.
  • impurities may be introduced into a part of the buffer layer 14 to make it semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the concentration of the impurity may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 is made of a nitride semiconductor, and may be a GaN layer, for example.
  • the electron transit layer 16 may have a thickness of, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • impurities may be introduced into a part of the electron transit layer 16 to make the area other than the surface layer region of the electron transit layer 16 semi-insulating.
  • the impurity is, for example, C
  • the concentration of the impurity may be, for example, 1 ⁇ 10 19 cm ⁇ 3 or more in peak concentration.
  • the electron supply layer 18 is made of a nitride semiconductor having a larger band gap than the electron transit layer 16, and may be an AlGaN layer, for example.
  • the electron supply layer 18, which is an AlGaN layer has a larger band gap than the electron transit layer 16, which is a GaN layer.
  • the electron supply layer 18 is made of Al x Ga 1-x N, and although not necessarily limited, x satisfies 0.1 ⁇ x ⁇ 0.4, more preferably 0.2 ⁇ x ⁇ 0. It is 3.
  • the electron supply layer 18 may have a thickness of, for example, 5 nm or more and 20 nm or less.
  • the electron transport layer 16 and the electron supply layer 18 are made of nitride semiconductors having different lattice constants. Therefore, the nitride semiconductor (eg, GaN) forming the electron transit layer 16 and the nitride semiconductor (eg, AlGaN) forming the electron supply layer 18 form a lattice-mismatched junction. Due to the spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and the piezo polarization caused by the stress applied to the heterojunction of the electron supply layer 18, electrons near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 are The energy level of the conduction band of the traveling layer 16 is lower than the Fermi level.
  • two-dimensional electron gas (2DEG) 20 spreads within the electron transit layer 16 at a position close to the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 (for example, at a distance of several nm from the interface). There is.
  • the nitride semiconductor device 10 further includes a gate layer 22 formed on the electron supply layer 18, a gate electrode 24 formed on the gate layer 22, and a passivation layer 26. Passivation layer 26 covers electron supply layer 18 , gate layer 22 , and gate electrode 24 .
  • the gate layer 22 is formed on the electron supply layer 18 using a nitride semiconductor containing acceptor type impurities.
  • Gate layer 22 may be comprised of any material with a smaller bandgap than electron supply layer 18.
  • the electron supply layer 18 is an AlGaN layer
  • the gate layer 22 may be a GaN layer doped with acceptor type impurities, that is, a p-type GaN layer.
  • the acceptor type impurity may include, for example, at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the acceptor type impurity may have a maximum concentration of, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate electrode 24 forms a Schottky junction with the gate layer 22.
  • the gate electrode 24 is constituted by one or more metal layers, and may be, for example, a titanium nitride (TiN) layer.
  • the gate electrode 24 may be composed of a first metal layer (for example, a Ti layer) and a second metal layer (for example, a TiN layer) provided on the first metal layer.
  • the thickness of the gate electrode 24 from the upper surface 22S of the gate layer 22 to the upper surface of the gate electrode 24 may be, for example, 50 nm or more and 300 nm or less.
  • the channel (2DEG 20) of the electron transport layer 16 disappears due to the presence of the acceptor type impurities contained in the gate layer 22. .
  • a normally-off type nitride semiconductor HEMT is realized.
  • the passivation layer 26 is made of, for example, a silicon nitride (SiN) film, a silicon dioxide (SiO 2 ) film, a silicon oxynitride (SiON) film, an alumina (Al 2 O 3 ) film, an AlN film, and an aluminum oxynitride (AlON) film. It is composed of a single film of any one of these or a composite film containing any combination of two or more thereof.
  • the passivation layer 26 includes a first opening 26A that exposes the top surface of the electron supply layer 18 as a source connection region 18A, and a second opening 26B that exposes the top surface of the electron supply layer 18 as a drain connection region 18B.
  • the gate layer 22 is located between the first opening 26A and the second opening 26B.
  • the nitride semiconductor device 10 further includes a source electrode 32 and a drain electrode 34.
  • the source electrode 32 is in contact with the source connection region 18A of the electron supply layer 18 through the first opening 26A of the passivation layer 26, and is in ohmic contact with the 2DEG 20 directly below the electron supply layer 18.
  • the drain electrode 34 is in contact with the drain connection region 18B of the electron supply layer 18 through the second opening 26B of the passivation layer 26, and is in ohmic contact with the 2DEG 20 directly under the electron supply layer 18.
  • the source electrode 32 and the drain electrode 34 are constituted by one or more metal layers using at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer, for example.
  • source electrode 32 and drain electrode 34 are formed of the same material.
  • the gate layer 22 may have a step structure, although it is not necessarily limited to this structure.
  • the gate layer 22 includes a ridge portion 42, and a source side extension portion 44 and a drain side extension portion 46 extending in opposite directions from both sides of the ridge portion 42.
  • a step structure of the gate layer 22 is formed by the ridge portion 42, the source side extension portion 44, and the drain side extension portion 46.
  • the ridge portion 42 corresponds to a relatively thick portion of the gate layer 22.
  • the gate electrode 24 is in contact with the ridge portion 42 .
  • the ridge portion 42 may have a rectangular or trapezoidal shape in a cross section taken along the XZ plane in FIG. 1 .
  • the ridge portion 42 may have a thickness of, for example, 100 nm or more and 200 nm or less.
  • the thickness of the ridge portion 42 is the distance from the top surface of the ridge portion 42 to the bottom surface (the bottom surface of the gate layer 22 in contact with the electron supply layer 18).
  • the thickness of the ridge portion 42 (gate layer 22) can be determined in consideration of various parameters such as gate breakdown voltage.
  • the source side extension portion 44 extends from the ridge portion 42 toward the first opening 26A of the passivation layer 26 (in the ⁇ X direction in FIG. 1).
  • the drain side extension portion 46 extends from the ridge portion 42 toward the second opening 26B of the passivation layer 26 (in the +X direction in FIG. 1).
  • the drain-side extension portion 46 extends longer from the ridge portion 42 than the source-side extension portion 44.
  • the source side extension part 44 and the drain side extension part 46 may have the same length.
  • the source side extension portion 44 may have a length of, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less in the direction from the ridge portion 42 toward the first opening 26A.
  • the drain side extension portion 46 may have a length of, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less in the direction from the ridge portion 42 toward the second opening 26B.
  • the source side extension part 44 and the drain side extension part 46 may have a thickness of, for example, 5 nm or more and 30 nm or less.
  • a portion of the source electrode 32 is filled into the first opening 26A of the passivation layer 26, and a portion of the drain electrode 34 is filled into the second opening 26B of the passivation layer 26.
  • the source electrode 32 is not necessarily limited to this configuration, it may include a source electrode portion 32A and a source field plate portion 32B continuous with the source electrode portion 32A.
  • the source electrode section 32A includes a filling region that fills the first opening 26A, and an upper region that is formed integrally with the filling region and is located around the first opening 26A in plan view.
  • the source field plate section 32B is formed integrally with the upper region of the source electrode section 32A, and includes the entire gate layer 22 (in the example of FIG. 1, the ridge section 42, the source side extension section 44, and the drain It is provided on the passivation layer 26 so as to cover all of the side extensions 46).
  • the source field plate portion 32B has an end portion 32C near the drain electrode 34. This end portion 32C is located between the drain electrode 34 and the drain side extension portion 46 in plan view.
  • the source field plate section 32B extends the depletion layer toward the 2DEG 20 directly below the source field plate section 32B when a high voltage is applied between the source and drain when the gate-source voltage is 0V. It plays a role of alleviating electric field concentration near the end of the gate electrode 24 and near the end of the gate layer 22.
  • FIG. 2 is a partially enlarged cross-sectional view of the nitride semiconductor device 10 of FIG.
  • the gate layer 22 includes a trench 50 recessed in the upper surface 22S of the gate layer 22 in a region in contact with the gate electrode 24.
  • Trench 50 includes a trench opening end 52E, a trench bottom surface 54, and a curved surface 56 that is continuous with trench bottom surface 54 and curves from trench bottom surface 54 toward trench opening end 52E.
  • the shape of the trench 50 is not particularly limited, in the example of FIG. 2, the trench 50 is formed into a bowl shape when viewed in cross section.
  • the trench opening end 52E of the trench 50 includes a first end 52EA and a second end 52EB that face each other in the first direction.
  • the first direction is the direction in which the source electrode 32 (first opening 26A), gate layer 22, and drain electrode 34 (second opening 26B) are lined up in FIG. 1, and corresponds to the X direction in FIG. do.
  • the trench 50 has a trench width W1 corresponding to the distance between the first end 52EA and the second end 52EB in the first direction, and the curved surface 56 of the trench 50 extends from the trench bottom surface 54 to the first end 52EB. It includes a first curved surface 56A that curves toward the end 52EA, and a second curved surface 56B that curves from the trench bottom surface 54 toward the second end 52EB.
  • the gate electrode 24 has a gate electrode length L1 in the first direction.
  • the trench 50 (gate layer 22) and the gate electrode 24 are configured such that the trench width W1 is equal to or less than the gate electrode length L1.
  • the gate electrode 24 includes an upper electrode part 62 and a lower electrode part 64.
  • the lower electrode portion 64 corresponds to the lower region of the gate electrode 24 filled in the trench 50 .
  • the upper electrode portion 62 is formed integrally with the lower electrode portion 64 and corresponds to an upper region of the gate electrode 24 located above the position of the upper surface 22S of the gate layer 22.
  • the trench width W1 is less than the gate electrode length L1.
  • the upper electrode portion 62 includes a protrusion 66 that protrudes laterally from the trench opening end 52E along the upper surface 22S of the gate layer 22.
  • the protrusion 66 includes a first protrusion 66A that protrudes laterally along the upper surface 22S of the gate layer 22 from the first end 52EA of the trench opening end 52E, and a first protrusion 66A that protrudes laterally along the upper surface 22S of the gate layer 22 from the second end 52EB of the trench opening end 52E. 22, and a second protrusion 66B that protrudes laterally along the upper surface 22S of 22.
  • the gate electrode 24 includes a first electrode end 24EA and a second electrode end 24EB that are in contact with the upper surface 22S of the gate layer 22.
  • the electrode end part 24E corresponds to the lower end of the side surface 66SA of the first protrusion 66A
  • the second electrode end 24EB corresponds to the lower end of the side surface 66SB of the second protrusion 66B.
  • FIG. 3 is a partially enlarged sectional view of FIG. 2.
  • FIG. 4 is a partially enlarged sectional view showing possible structures of the gate electrode 24.
  • the trench 50 has a depth D1
  • the first curved surface 56A (curved surface 56) has a radius of curvature R1.
  • FIG. 3 shows the first curved surface 56A, the same applies to the second curved surface 56B.
  • the depth D1 corresponds to the distance from the trench opening end 52E to the trench bottom surface 54 in the direction perpendicular to the upper surface 22S of the gate layer 22.
  • the upper electrode portion 62 of the gate electrode 24 has a first protrusion that protrudes laterally along the upper surface 22S of the gate layer 22 from the first end 52EA of the trench opening end 52E with a protrusion width W2. 66A. Therefore, the gate electrode 24 includes a first electrode end 24EA (electrode end 24E) that is in contact with the upper surface 22S of the gate layer 22.
  • FIG. 3 shows the first protrusion 66A, the same applies to the second protrusion 66B.
  • the depth D1 of the trench 50, the radius of curvature R1 of the curved surface 56, and the protrusion width W2 of the protrusion 66 are set to values that can alleviate local electric field concentration on the gate layer 22 by a combination of these parameters. obtain.
  • the values of depth D1, radius of curvature R1, and protrusion width W2 are selected to provide a higher electric field relaxation effect than when using a typical gate layer without a trench structure. Note that the electric field relaxation effect when using the gate layer 22 having a trench structure (the trench 50 including the curved surface 56) will be described later.
  • the depth D1 may be, for example, 10 nm or more and 50 nm or less
  • the radius of curvature R1 may be, for example, 5 nm or more and 30 nm or less
  • the protrusion width W2 may be, for example, greater than 0 and 100 nm or less.
  • the depth D1, the radius of curvature R1, and the protrusion width W2 are not necessarily limited to these ranges, and may be set to other ranges in which the electric field relaxation effect can be obtained.
  • FIG. 4 shows a structure in which the protrusion width W2 of the protrusion 66 is 0 nm (that is, when the gate electrode 24 does not include the protrusion 66). In this way, the gate electrode 24 does not need to include the protrusion 66.
  • the side surface 62S of the upper electrode section 62 is flat and continuous with the outer surface 64S of the lower electrode section 64 at the trench opening end 52E (first end 52EA in FIG. 4). Therefore, the gate electrode 24 in FIG. 4 does not include the electrode end portion 24E of the gate electrode 24 in FIG.
  • FIG. 5 is a diagram showing simulation results of the electric field distribution (equipotential lines) around the gate electrode 24 of the nitride semiconductor device 10 of FIG. 1. Note that the structure in FIG. 5 corresponds to the structure in FIG. 3. This simulation result shows the electric field distribution when a gate voltage of, for example, 10 V is applied to the gate electrode 24. As shown in FIG. 5, in the structure of the gate layer 22 having the trench 50, the electric field (equipotential line) is concentrated in the region F1 of the curved surface 56 of the trench 50 (first curved surface 56A in FIG. 5). .
  • FIG. 6 is a diagram showing simulation results of the electric field distribution (equipotential lines) around the gate electrode 240 of a typical nitride semiconductor device 100 including a gate layer 220 without a trench structure. Note that the structure in FIG. 6 is shown as a comparative example with the structure in FIG. 5.
  • Gate layer 220 includes a flat top surface 220S and does not have trench 50 as in FIG.
  • the gate electrode 240 is provided on the upper surface 220S of the gate layer 220, and includes an electrode end 240E (first electrode end 240EA in FIG. 6) in contact with the upper surface 220S.
  • the electric field is locally concentrated in the region F2 of the gate layer 220 near the electrode end 240E of the gate electrode 240. ing.
  • the electric field applied to the gate layer 22 is relaxed compared to the structure of FIG. 6.
  • FIG. 7 is a graph showing the gate breakdown voltage characteristics of the nitride semiconductor device 10 of FIG. 1 and the gate breakdown voltage characteristics of the nitride semiconductor device 100 of FIG. 6.
  • a solid line graph 10L1 shows the gate breakdown voltage characteristics of the nitride semiconductor device 10
  • a broken line graph 100L1 shows the gate breakdown voltage characteristics of the nitride semiconductor device 100.
  • the horizontal axis represents the gate voltage Vg
  • the vertical axis represents the gate current Ig.
  • FIG. 8 is a graph showing the maximum electric field strength of the nitride semiconductor device 10 of FIG. 1 and the maximum electric field strength of the nitride semiconductor device 100 of FIG. 6.
  • a solid line graph 10L2 indicates the maximum electric field intensity of the nitride semiconductor device 10
  • a broken line graph 100L2 indicates the maximum electric field intensity of the nitride semiconductor device 100.
  • the maximum electric field strength used in the present disclosure refers to the electric field strength at a location where the maximum electric field is applied.
  • the two graphs 10L2 and 100L2 show that the maximum electric field strength (that is, the maximum applied electric field) is reduced in the nitride semiconductor device 10 of FIG. 1 compared to the nitride semiconductor device 100 of FIG. 6. .
  • the maximum electric field is applied to the region F2 (near the electrode end 240E) of the gate layer 220 where the electric field is locally concentrated. Therefore, the graph 100L2 shows the electric field strength in the region F2 (near the electrode end 240E).
  • the maximum electric field is applied to the region F1 (see FIG. 5) of the curved surface 56. Therefore, the graph 10L2 shows the electric field strength in the region F1 of the curved surface 56.
  • the electric field applied to the gate layer 22 is dispersed and local electric field concentration is alleviated. As a result, in the nitride semiconductor device 10 of FIG. 1, the maximum electric field strength is reduced.
  • the maximum electric field applied to the nitride semiconductor device 100 is approximately 5.69
  • the maximum electric field applied to the nitride semiconductor device 10 is approximately 5.69
  • the electric field is approximately 4.50. Therefore, an electric field relaxation effect is obtained.
  • FIG. 9 shows the protrusion width W2 (see FIG. 3) of the protrusion 66 of the gate electrode 24, the depth D1 (see FIG. 3) of the trench 50, and the maximum electric field strength (the curved surface 56) in the nitride semiconductor device 10 of FIG. 2 is a graph showing the relationship between the maximum electric field applied to
  • the example in FIG. 9 shows the relationship between the protrusion width W2 of the protrusion 66 and the maximum electric field applied to the curved surface 56 for three trenches 50 having depths D1 of 10 nm, 30 nm, and 50 nm, respectively.
  • the gate voltage Vg is, for example, 10V.
  • the protrusion width W2 is changed to, for example, 0 nm, 25 nm, 50 nm, 75 nm, 100 nm, 200 nm, and 250 nm.
  • the reference value Ref indicates the maximum electric field strength of the nitride semiconductor device 100 in FIG. 6, that is, the maximum electric field (approximately 5.69) applied to the region F2 near the electrode end 240E.
  • the maximum electric field strength becomes lower than the reference value Ref at a protrusion width W2 of 100 nm or less.
  • the maximum electric field strength becomes lower than the reference value Ref regardless of the protrusion width W2.
  • the protrusion width W2 is 100 nm or less, the maximum electric field strength will be lower than the reference value Ref regardless of the depth D1 of the trench 50.
  • the gate electrode 24 includes the protrusion 66, the electric field relaxation effect is exhibited as long as the protrusion width W2 is greater than 0 and less than or equal to 100 nm, and the depth D1 is greater than or equal to 10 nm and less than or equal to 50 nm.
  • the graph in FIG. 9 shows that the smaller the protrusion width W2, the greater the electric field relaxation effect. This is because as the protrusion width W2 increases, the distance between the electrode end 24E and the curved surface 56 increases, making it impossible to obtain a sufficient effect of alleviating electric field concentration near the electrode end 24E.
  • the depth D1 is small, for example, when the depth D1 is 10 nm, the electric field relaxation effect is smaller than when the depth D1 is 30 nm or 50 nm. This is because the effect of widely dispersing the electric field using the curved surface 56 of the trench 50 is reduced. Therefore, the depth D1 is more preferably 30 nm or more and 50 nm or less.
  • the maximum electric field strength is the highest regardless of whether the depth D1 of the trench 50 is 10 nm, 30 nm, or 50 nm. It gets lower. Therefore, by combining the structure of the gate electrode 24 shown in FIG. 4 described above with the trench structure of the gate layer 22, the maximum electric field relaxation effect can be obtained. Therefore, it is preferable that the gate electrode 24 has the structure shown in FIG. 4 rather than the structure shown in FIG.
  • FIG. 10 shows the protrusion width W2 (see FIG. 3) of the protrusion 66 of the gate electrode 24, the radius of curvature R1 (see FIG. 3) of the curved surface 56, and the maximum electric field strength (see FIG. 3) in the nitride semiconductor device 10 of FIG. 56 is a graph showing the relationship between the maximum electric field applied to the
  • the example in FIG. 10 shows the relationship between the protrusion width W2 of the protrusion 66 and the maximum electric field applied to the curved surface 56 for four trenches 50 in which the curved surface 56 has a radius of curvature R1 of 5 nm, 10 nm, 20 nm, and 30 nm, respectively. It shows a relationship.
  • the gate voltage Vg is, for example, 10V.
  • the protrusion width W2 is varied, for example, from 0 nm to 50 nm to 100 nm.
  • the reference value Ref indicates the maximum electric field strength of the nitride semiconductor device 100 of FIG. 6, that is, the maximum electric field (approximately 5.69) applied to the region F2 near the electrode end 240E. There is.
  • the maximum electric field strength becomes lower than the reference value Ref at a protrusion width W2 of 40 nm or less.
  • the radius of curvature R1 is 10 nm, 20 nm, and 30 nm, the maximum electric field strength is lower than the reference value Ref regardless of the protrusion width W2. Therefore, when the gate electrode 24 includes the protrusion 66, the electric field relaxation effect is exhibited as long as the protrusion width W2 is greater than 0 and less than or equal to 100 nm, and the radius of curvature R1 is greater than or equal to 10 nm and less than or equal to 30 nm.
  • the electric field relaxation effect is exhibited if the protrusion width W2 is greater than 0 and less than or equal to 40 nm, and the radius of curvature R1 is greater than or equal to 5 nm and less than or equal to 30 nm.
  • FIG. 10 also shows that the smaller the protrusion width W2, the greater the electric field relaxation effect. This is because, as described above, when the protrusion width W2 increases, the distance between the electrode end 24E and the curved surface 56 increases, making it impossible to obtain a sufficient effect of alleviating electric field concentration near the electrode end 24E. It's for a reason. Further, when the radius of curvature R1 is small, for example, when the radius of curvature R1 is 5 nm, the electric field relaxation effect is smaller than when the radius of curvature R1 is 10 nm, 20 nm, or 30 nm. This is because when the curvature of the curved surface 56 is small, the electric field concentration on the curved surface 56 becomes large. Therefore, the radius of curvature R1 is more preferably 10 nm or more and 30 nm or less.
  • Gate layer 22 of nitride semiconductor device 10 includes a trench 50 recessed in upper surface 22S of gate layer 22 in a region in contact with gate electrode 24.
  • Trench 50 includes a curved surface 56 that curves from trench bottom surface 54 toward trench opening end 52E.
  • the electric field is concentrated on a wider curved surface 56 of the trench 50, thereby suppressing local electric field concentration in the gate layer 22 near the electrode end 24E of the gate electrode 24.
  • the electric field applied to the gate layer 22 is relaxed.
  • the gate electrode 24 does not include the protrusion 66
  • the gate electrode 24 does not include the electrode end portion 24E in contact with the upper surface 22S of the gate layer 22. Therefore, the electric field applied to the gate layer 22 is further relaxed.
  • the nitride semiconductor device 10 of the first embodiment has the following advantages.
  • (1-1) The gate layer 22 has a trench 50 including a curved surface 56. With this structure, the electric field can be concentrated over a wider range of curved surface 56 of trench 50. Thereby, local electric field concentration in the portion of the gate layer 22 near the electrode end 24E of the gate electrode 24 can be suppressed, and the electric field (maximum electric field strength) applied to the gate layer 22 can be relaxed. As a result, it is possible to suppress crystal defects in the gate layer that may occur due to local electric field concentration, as well as crystal destruction, and to suppress a decrease in gate breakdown voltage.
  • the trench width W1 of the trench 50 is less than or equal to the gate electrode length L1 of the gate electrode 24 (see FIG. 2).
  • the gate electrode 24 includes a lower electrode portion 64 filled in the trench 50 and an upper electrode portion 62 formed integrally with the lower electrode portion 64 and located above the top surface position of the gate layer 22. include.
  • the gate electrode 24 may be configured such that the side surface 62S of the upper electrode section 62 includes a side surface 62S that is flat and continuous with the outer surface 64S of the lower electrode section 64 at the position of the trench opening end 52E (see FIG. 4).
  • gate electrode 24 does not include protrusion 66 (see FIG. 3) and electrode end 24E (see FIG. 3).
  • the upper electrode portion 62 may include a protrusion 66 that protrudes laterally from the trench opening end 52E along the upper surface 22S of the gate layer 22 (see FIG. 3). Even with such a structure of the gate electrode 24, the electric field applied to the gate layer 22 can be relaxed by using the gate layer 22 having the trench 50 including the curved surface 56.
  • the protrusion 66 may protrude laterally from the trench opening end 52E along the upper surface 22S of the gate layer 22 with a protrusion width W2 that is less than or equal to the depth D1 of the trench 50. If the protrusion width W2 is large, the distance between the electrode end 24E and the curved surface 56 becomes large, so that the effect of alleviating electric field concentration near the electrode end 24E may not be sufficiently obtained. Since the protrusion width W2 is limited according to the depth D1 by satisfying the relationship W2 ⁇ D1, the electric field relaxation effect can be maintained satisfactorily.
  • the protrusion width W2 of the protrusion 66 may be greater than 0 nm and less than or equal to 100 nm.
  • the electric field relaxation effect is exhibited (see FIG. 9).
  • the radius of curvature R1 of the curved surface 56 is exhibited (see FIG. 10). As shown in FIGS.
  • the electron transit layer 16 may be a GaN layer.
  • the electron supply layer 18 may be an AlGaN layer.
  • the gate layer 22 may be a GaN layer containing acceptor type impurities. With this structure, it is possible to reduce the electric field (maximum electric field strength) applied to the gate layer 22 in a normally-off type GaN-HEMT, thereby suppressing a decrease in gate breakdown voltage.
  • FIGS. 11 to 13 are schematic cross-sectional views of an exemplary nitride semiconductor device 10 according to the second embodiment. Note that in FIGS. 11 to 13, the same reference numerals are given to the same components as those of the nitride semiconductor device 10 according to the first embodiment. In the following, descriptions of components similar to those in the first embodiment will be omitted, and components different from those in the first embodiment will be described.
  • the trench 50 includes a trench wall surface 70 that connects the trench opening end 52E and the curved surface 56.
  • trench wall surface 70 includes a vertical surface 72 perpendicular to upper surface 22S of gate layer 22.
  • the trench wall surface 70 includes an inclined surface 74 inclined with respect to the upper surface 22S of the gate layer 22.
  • sloped surface 74 has an inclination angle of 60 degrees
  • sloped surface 74 has a more gradual slope angle of 30 degrees.
  • the slope 74 may be arbitrarily selected to be greater than 0° and less than 90°, but is preferably greater than or equal to 30° and less than or equal to 60°.
  • the trench wall surface 70 may include a second curved surface 76 in addition to the inclined surface 74.
  • the second curved surface 76 connects the inclined surface 74 and the trench opening end 52E.
  • the second curved surface 76 can also have the effect of dispersing the electric field applied to the gate layer 22 and mitigating local electric field concentration.
  • trench wall surface 70 may include only sloped surface 74.
  • the trench 50 includes the trench wall surface 70 between the trench opening end 52E and the curved surface 56, the depth D1 of the trench 50 (see FIG. 3) and the radius of curvature R1 of the curved surface 56 (see FIG. 3) can be set as desired. It becomes easier to form the value of .
  • the protrusion width W2 of the protrusion 66 is determined from the connection point P between the curved surface 56 and the trench bottom surface 54 to the trench opening end in a plan view.
  • the distance W3 across the curved surface 56 up to 52E may be less than or equal to W3.
  • the trench 50 in FIG. 13 may also be formed to satisfy the relationship W2 ⁇ W3.
  • the trench 50 in FIG. 11 or the trench 50 in the first embodiment may also be formed to satisfy the relationship W2 ⁇ W3.
  • Table 1 below shows the maximum force applied to the curved surface 56 when the protrusion width W2 of the protrusion 66 and the depth D1 of the trench 50 are changed in the trench 50 of FIG.
  • the gate voltage is, for example, 10V
  • the protrusion width W2 is varied between 0 nm, 50 nm, and 100 nm
  • the depth D1 is varied between 10 nm, 30 nm, and 50 nm.
  • the radius of curvature R1 of the curved surface 56 is, for example, 5 nm.
  • Table 2 also shows that in the trench 50 of FIG. 12 which includes the slope 74 with an inclination angle of 60° as the trench wall surface 70, the protrusion width W2 of the protrusion 66 and the depth D1 of the trench 50 are changed under the same conditions as in Table 1.
  • the figure shows an example in which the maximum electric field applied to the curved surface 56 was measured when the curved surface 56 was bent.
  • Table 3 shows that in the trench 50 of FIG. 13 which includes the slope 74 with an inclination angle of 30° as the trench wall surface 70, the protrusion width W2 of the protrusion 66 and the depth D1 of the trench 50 are changed under the same conditions as Table 1.
  • the figure shows an example in which the maximum electric field applied to the curved surface 56 was measured when the curved surface 56 was bent.
  • Tables 1 to 1 The maximum electric field shown in Fig. 3 is lower than the reference value Ref when the protrusion width W2 is 0 nm. Further, depending on the combination of the protrusion width W2 and the depth D1, the maximum electric field becomes lower than the reference value Ref.
  • the maximum electric field is lower when the slope is on the inclined surface 74 than when it is on the vertical surface 72, and the maximum electric field is lower when the slope angle of the slope 74 is 30° compared to when the slope is at 60°.
  • the maximum electric field is lower when the slope angle of the slope 74 is 30° compared to when the slope is at 60°.
  • the nitride semiconductor device 10 is configured as a normally-off type nitride semiconductor HEMT, but it may also be configured as a normally-on type nitride semiconductor HEMT.
  • the nitride semiconductor device 10 is configured as a HEMT using gallium nitride, but it may be configured as a HEMT using other group III nitride semiconductors.
  • the radius of curvature R1 of the curved surface 56 can also be changed as appropriate.
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • an intermediate layer for example, a spacer layer
  • the electron supply layer 18 is formed on the electron transit layer 16
  • an intermediate layer for example, a spacer layer
  • the Z-axis direction used in the present disclosure does not necessarily have to be a vertical direction, nor does it need to completely coincide with the vertical direction. Accordingly, in various structures according to the present disclosure (e.g., the structure shown in FIG. 1), “upper” and “lower” in the Z-axis direction described herein are “upper” and “lower” in the vertical direction. Not limited to one thing.
  • the X-axis direction may be a vertical direction
  • the Y-axis direction may be a vertical direction.
  • Appendix A1 an electron transit layer (16) made of a nitride semiconductor; A nitride semiconductor disposed on the electron transit layer (16) and having a larger band gap than the electron transit layer (16) to generate a two-dimensional electron gas (20) in the electron transit layer (16).
  • the gate layer (22) includes a trench (50) recessed in the upper surface (22S) of the gate layer (22) in a region in contact with the gate electrode (24),
  • the trench (50) is a trench opening end (52E), a trench bottom (54); a curved surface (56:56A; 56B) that is continuous with the trench bottom surface (54) and curves from the trench bottom surface (54) toward the trench opening end (52E);
  • a nitride semiconductor device (10) comprising:
  • the trench opening end (52E) includes a first end (52EA) and a second end (52EB) that face each other in the first direction,
  • the trench (50) has a trench width (W1) corresponding to the distance between the first end (52EA) and the second end (52EB) in the first direction,
  • the gate electrode (24) has a gate electrode length (L1) in the first direction,
  • the gate electrode (24) is a lower electrode portion (64) filled in the trench (50); an upper electrode part (62) formed integrally with the lower electrode part (64) and located above the upper surface position of the gate layer (22);
  • the upper electrode part (62) includes a side surface (62S) that is flat and continuous with the outer surface (64S) of the lower electrode part (64) at the position of the trench opening end (52E), according to appendix A1 or A2.
  • the gate electrode (24) is a lower electrode portion (64) filled in the trench (50); an upper electrode part (62) formed integrally with the lower electrode part (64) and located above the upper surface position of the gate layer (22);
  • the upper electrode portion (62) includes a protrusion (66:66A; 66B) that protrudes laterally from the trench opening end (52E) along the upper surface of the gate layer (22), as described in Appendix A1 or A2.
  • the protrusion (66:66A; 66B) extends from the trench opening end (52E) along the upper surface of the gate layer (22) with a protrusion width (W2) equal to or less than the depth (D1) of the trench (50).
  • the protrusion width (W2) is defined as the width of the curved surface (56) from the connection point (P) between the curved surface (56:56A; 56B) and the trench bottom surface (54) to the trench opening end (52E) in plan view. 56A;
  • the protrusion (66:66A; 66B) protrudes laterally from the trench opening end (52E) along the upper surface of the gate layer (22) with a protrusion width (W2) of greater than 0 nm and less than or equal to 100 nm. , the nitride semiconductor device (10) according to appendix A4.
  • the trench (50) includes a trench wall surface (70) connecting the trench opening end (52E) and the curved surface (56:56A; 56B), as described in any one of Appendices A1 to A6.
  • the electron transit layer (16) is a GaN layer
  • the electron supply layer (18) is an AlGaN layer.
  • the nitride semiconductor device (10) according to any one of appendices A1 to A15, wherein the gate layer (22) is a GaN layer containing the acceptor type impurity.

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Abstract

窒化物半導体装置（１０）は、電子走行層（１６）と、電子走行層（１６）上に配置された電子供給層（１８）と、電子供給層（１８）上に配置されたゲート層（２２）と、ゲート層（２２）と接するゲート電極（２４）と、電子走行層（１６）における二次元電子ガス（２０）に電気的に接続されたソース電極（３２）およびドレイン電極（３４）とを備える。ゲート層（２２）は、ゲート電極（２４）と接する領域においてゲート層（２２）の上面（２２Ｓ）に凹設されたトレンチ（５０）を含む。トレンチ（５０）は、トレンチ開口端（５２Ｅ）と、トレンチ底面（５４）と、トレンチ底面（５４）に連続するとともにトレンチ底面（５４）からトレンチ開口端（５２Ｅ）に向けて湾曲する湾曲面（５６）とを含む。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化ガリウム（ＧａＮ）等のIII族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴは、半導体ヘテロ接合の界面付近に形成された二次元電子ガス（２ＤＥＧ）を導電経路（チャネル）として使用する。ＨＥＭＴを利用したパワーデバイスは、典型的なシリコン（Ｓｉ）パワーデバイスと比較して低オン抵抗および高速・高周波動作を可能にしたデバイスとして認知されている。
　例えば、窒化物半導体ＨＥＭＴは、窒化ガリウム（ＧａＮ）層によって構成された電子走行層と、窒化アルミニウムガリウム（ＡｌＧａＮ）層によって構成された電子供給層とを含む。これら電子走行層と電子供給層とのヘテロ接合の界面付近において電子走行層中に２ＤＥＧが形成される。また、ノーマリーオフ型ＨＥＭＴの場合、例えば、アクセプタ型不純物を含む半導体層（例えばｐ型ＧａＮ層）がゲート電極の直下において電子走行層上にゲート層として設けられる。この構成では、ゲート層から下方に広がる空乏層によりゲート層の直下のチャネルが消失することで、ノーマリーオフが実現される。特許文献１は、このようなノーマリーオフ型の窒化物半導体ＨＥＭＴを開示している。
特開２０１７－７３５０６号公報
　窒化物半導体ＨＥＭＴでは、例えば、ゲート電極への正電圧の印加時にゲート電極端部付近のゲート層の部分に電界が局所的に集中する。このような局所的な電界集中は、ゲート層の結晶欠陥ひいては結晶破壊をもたらしてゲート耐圧を低下させる要因となり得る。したがって、局所的な電界集中を緩和することが求められている。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層に二次元電子ガスを発生させるべく前記電子走行層上に配置されるとともに前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層上に配置されるとともにアクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層と接するゲート電極と、前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極とを備える。前記ゲート層は、前記ゲート電極と接する領域において前記ゲート層の上面に凹設されたトレンチを含む。前記トレンチは、トレンチ開口端と、トレンチ底面と、前記トレンチ底面に連続するとともに前記トレンチ底面から前記トレンチ開口端に向けて湾曲する湾曲面とを含む。
　本開示の一態様による窒化物半導体装置は、局所的な電界集中を緩和することができる。
図１は、第１実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図２は、トレンチを有するゲート層およびゲート電極の例示的な構造を示す図１の窒化物半導体装置の部分拡大断面図である。 図３は、図２の部分拡大断面図である。 図４は、ゲート電極のとり得る構造を示す部分拡大断面図である。 図５は、図１の窒化物半導体装置のゲート電極周辺の電界分布（等電位線）のシミュレーション結果を示す図である。 図６は、トレンチを有さないゲート層を備えた典型的な窒化物半導体装置のゲート電極周辺の電界分布（等電位線）のシミュレーション結果を示す図である。 図７は、図１の窒化物半導体装置のゲート耐圧特性と図６の窒化物半導体装置のゲート耐圧特性とを示すグラフである。 図８は、図１の窒化物半導体装置の最大電界強度と図６の窒化物半導体装置の最大電界強度とを示すグラフである。 図９は、図１の窒化物半導体装置においてゲート電極（突出部）の突出幅とトレンチの深さと最大電界強度との関係を示すグラフである。 図１０は、図１の窒化物半導体装置においてゲート電極（突出部）の突出幅と湾曲面の曲率半径と最大電界強度との関係を示すグラフである。 図１１は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図であって、ゲート層のトレンチ壁面が垂直面を含む場合を示す図である。 図１２は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図であって、ゲート層のトレンチ壁面が傾斜面を含む場合を示す図である。 図１３は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図であって、ゲート層のトレンチ壁面がより緩やかな傾斜面を含む場合を示す図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。まず図１を参照して、窒化物半導体装置１０の全体構造を以下に説明する。
　［窒化物半導体装置の全体構造］
　窒化物半導体装置１０は、例えば、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成され得る。窒化物半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、基板１２は、Ｓｉ基板である。基板１２の厚さは、例えば、２００μｍ以上１５００μｍ以下であってよい。なお、図１に示される互いに直交するＸＹＺ軸のＺ方向は、基板１２の主面と直交する方向である。本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって形成され得る。例えば、バッファ層１４は、１つまたは複数の窒化物半導体層を含む。例えば、バッファ層１４は、ＡｌＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって形成され得る。
　一例において、バッファ層１４は、基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えばＡｌＮ層であり、例えば２００ｎｍ程度の厚さを有し得る。第２バッファ層は、例えば複数のＡｌＧａＮ層を含み、各ＡｌＧａＮ層は例えば１００ｎｍ程度の厚さを有し得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　電子走行層１６は、窒化物半導体によって構成されており、例えばＧａＮ層であってよい。電子走行層１６は、例えば０．５μｍ以上２μｍ以下の厚さを有し得る。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上であってよい。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。ＡｌＧａＮ層の場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８はＡｌｘＧａ１－ｘＮによって構成されており、必ずしも限定されないが、ｘは０．１＜ｘ＜０．４であり、より好ましくは０．２＜ｘ＜０．３である。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有し得る。
　電子走行層１６と電子供給層１８は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合になっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　窒化物半導体装置１０はさらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、パッシベーション層２６とを含む。パッシベーション層２６は、電子供給層１８、ゲート層２２、およびゲート電極２４を被覆している。
　ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって電子供給層１８上に形成されている。ゲート層２２は、電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２２は、アクセプタ型不純物がドープされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含み得る。アクセプタ型不純物は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下の最大濃度を有し得る。
　ゲート電極２４は、ゲート層２２とショットキー接合を形成している。ゲート電極２４は、１つまたは複数の金属層によって構成されており、例えば窒化チタン（ＴｉＮ）層であってよい。あるいは、ゲート電極２４は、第１金属層（例えば、Ｔｉ層）と、第１金属層上に設けられた第２金属層（例えば、ＴｉＮ層）とによって構成されてもよい。ゲート層２２の上面２２Ｓからゲート電極２４の上面までのゲート電極２４の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下であってよい。ゲート電極２４の直下にアクセプタ型不純物を含む窒化物半導体層がゲート層２２として設けられた構造では、ゲート層２２に含まれるアクセプタ型不純物の存在によって電子走行層１６のチャネル（２ＤＥＧ２０）が消失する。これにより、ノーマリーオフ型の窒化物半導体ＨＥＭＴが実現されている。
　パッシベーション層２６は、例えば、窒化シリコン（ＳｉＮ）膜、二酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン（ＳｉＯＮ）膜、アルミナ（Ａｌ２Ｏ３）膜、ＡｌＮ膜、および酸窒化アルミニウム（ＡｌＯＮ）膜のうちのいずれか１つの単膜か、またはそれらの２つ以上の任意の組み合わせを含む複合膜によって構成されている。
　パッシベーション層２６は、電子供給層１８の上面をソース接続領域１８Ａとして露出させる第１開口部２６Ａと、電子供給層１８の上面をドレイン接続領域１８Ｂとして露出させる第２開口部２６Ｂとを含む。ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間に位置している。
　窒化物半導体装置１０はさらに、ソース電極３２とドレイン電極３４とを含む。ソース電極３２は、パッシベーション層２６の第１開口部２６Ａを介して電子供給層１８のソース接続領域１８Ａに接しており、電子供給層１８の直下の２ＤＥＧ２０にオーミック接触している。ドレイン電極３４は、パッシベーション層２６の第２開口部２６Ｂを介して電子供給層１８のドレイン接続領域１８Ｂに接しており、電子供給層１８の直下の２ＤＥＧ２０にオーミック接触している。
　ソース電極３２およびドレイン電極３４は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを用いた１つまたは複数の金属層によって構成されている。例えば、ソース電極３２およびドレイン電極３４は、同じ材料で形成されている。
　図１に示されるように、ゲート層２２は、必ずしもこの構成に限定されないが、ステップ構造を有し得る。一例では、ゲート層２２は、リッジ部４２と、リッジ部４２の両側から互いに反対方向に延在するソース側延在部４４およびドレイン側延在部４６とを含む。これらリッジ部４２、ソース側延在部４４、およびドレイン側延在部４６によってゲート層２２のステップ構造が形成されている。
　リッジ部４２は、ゲート層２２の相対的に厚い部分に相当する。ゲート電極２４は、リッジ部４２に接している。リッジ部４２は、図１のＸＺ平面に沿った断面において矩形状または台形状を有し得る。リッジ部４２は、例えば１００ｎｍ以上２００ｎｍ以下の厚さを有し得る。リッジ部４２の厚さとは、リッジ部４２の上面から下面（電子供給層１８に接するゲート層２２の下面）までの距離のことである。リッジ部４２（ゲート層２２）の厚さは、ゲート耐圧などの種々のパラメータを考慮して決定され得る。
　ソース側延在部４４は、リッジ部４２からパッシベーション層２６の第１開口部２６Ａに向かって（図１において－Ｘ方向に）延在している。ドレイン側延在部４６は、リッジ部４２からパッシベーション層２６の第２開口部２６Ｂに向かって（図１において＋Ｘ方向に）延在している。図１の例では、ドレイン側延在部４６は、ソース側延在部４４よりもリッジ部４２から長く延びている。ただし、ソース側延在部４４とドレイン側延在部４６は同じ長さであってもよい。ソース側延在部４４は、リッジ部４２から第１開口部２６Ａに向かう方向において、例えば０．２μｍ以上０．３μｍ以下の長さを有し得る。ドレイン側延在部４６は、リッジ部４２から第２開口部２６Ｂに向かう方向において、例えば０．２μｍ以上０．６μｍ以下の長さを有し得る。ソース側延在部４４およびドレイン側延在部４６は、例えば５ｎｍ以上３０ｎｍ以下の厚さを有し得る。
　ソース電極３２の一部は、パッシベーション層２６の第１開口部２６Ａ内に充填されており、ドレイン電極３４の一部は、パッシベーション層２６の第２開口部２６Ｂ内に充填されている。
　ソース電極３２は、必ずしもこの構成に限定されないが、ソース電極部３２Ａと、ソース電極部３２Ａに連続するソースフィールドプレート部３２Ｂとを含み得る。ソース電極部３２Ａは、第１開口部２６Ａに充填された充填領域と、充填領域と一体に形成されるとともに平面視において第１開口部２６Ａの周辺に位置する上部領域とを含む。ソースフィールドプレート部３２Ｂは、ソース電極部３２Ａの上部領域と一体に形成されており、平面視においてゲート層２２の全体（図１の例では、リッジ部４２、ソース側延在部４４、およびドレイン側延在部４６の全て）を覆うようにパッシベーション層２６上に設けられている。
　ソースフィールドプレート部３２Ｂは、ドレイン電極３４の近傍に端部３２Ｃを有している。この端部３２Ｃは、平面視においてドレイン電極３４とドレイン側延在部４６との間に位置している。ソースフィールドプレート部３２Ｂは、ゲート－ソース間電圧が０Ｖの状態でソース－ドレイン間に高電圧が印加された際に、ソースフィールドプレート部３２Ｂの直下の２ＤＥＧ２０に向けて空乏層を伸ばすことで、ゲート電極２４の端部付近およびゲート層２２の端部近傍の電界集中を緩和する役割を果たす。
　［トレンチを有するゲート層およびゲート電極の例示的な構造］
　図２は、図１の窒化物半導体装置１０の部分拡大断面図である。
　図２に示されるように、ゲート層２２は、ゲート電極２４と接する領域においてゲート層２２の上面２２Ｓに凹設されたトレンチ５０を含む。トレンチ５０は、トレンチ開口端５２Ｅと、トレンチ底面５４と、トレンチ底面５４に連続するとともにトレンチ底面５４からトレンチ開口端５２Ｅに向けて湾曲する湾曲面５６とを含む。トレンチ５０の形状は特に限定されないが、図２の例では、トレンチ５０は断面視ボウル（bowl）状に形成されている。
　トレンチ５０のトレンチ開口端５２Ｅは、第１方向において互いに対向する第１端部５２ＥＡと第２端部５２ＥＢとを含む。第１方向とは、図１においてソース電極３２（第１開口部２６Ａ）、ゲート層２２、およびドレイン電極３４（第２開口部２６Ｂ）が並ぶ方向のことであり、図１におけるＸ方向に相当する。トレンチ５０は、第１方向における第１端部５２ＥＡと第２端部５２ＥＢとの間の距離に相当するトレンチ幅Ｗ１を有しており、トレンチ５０の湾曲面５６は、トレンチ底面５４から第１端部５２ＥＡに向けて湾曲する第１湾曲面５６Ａと、トレンチ底面５４から第２端部５２ＥＢに向けて湾曲する第２湾曲面５６Ｂとを含む。ゲート電極２４は、第１方向にゲート電極長Ｌ１を有している。トレンチ５０（ゲート層２２）およびゲート電極２４は、トレンチ幅Ｗ１がゲート電極長Ｌ１以下となるように構成されている。
　ゲート電極２４は、上部電極部６２と、下部電極部６４とを含む。下部電極部６４は、トレンチ５０内に充填されたゲート電極２４の下部領域に相当する。上部電極部６２は、下部電極部６４と一体に形成されかつゲート層２２の上面２２Ｓの位置よりも上方に位置するゲート電極２４の上部領域に相当する。
　図２の例では、トレンチ幅Ｗ１はゲート電極長Ｌ１未満である。この場合、上部電極部６２は、ゲート層２２の上面２２Ｓに沿ってトレンチ開口端５２Ｅから側方に突出する突出部６６を含む。突出部６６は、トレンチ開口端５２Ｅの第１端部５２ＥＡからゲート層２２の上面２２Ｓに沿って側方に突出する第１突出部６６Ａと、トレンチ開口端５２Ｅの第２端部５２ＥＢからゲート層２２の上面２２Ｓに沿って側方に突出する第２突出部６６Ｂとを含む。
　したがって、図２の例では、ゲート電極２４は、ゲート層２２の上面２２Ｓに接する第１電極端部２４ＥＡと第２電極端部２４ＥＢとを含む。なお、以下では、第１電極端部２４ＥＡと第２電極端部２４ＥＢとを区別しない場合は、それらをまとめて電極端部２４Ｅと言う。第１電極端部２４ＥＡは、第１突出部６６Ａの側面６６ＳＡの下端部に相当し、第２電極端部２４ＥＢは、第２突出部６６Ｂの側面６６ＳＢの下端部に相当する。
　以下、図３および図４を参照して、トレンチ５０（ゲート層２２）とゲート電極２４との構造上の関係について説明する。図３は、図２の部分拡大断面図である。図４は、ゲート電極２４のとり得る構造を示す部分拡大断面図である。
　図３に示されるように、トレンチ５０は深さＤ１を有し、第１湾曲面５６Ａ（湾曲面５６）は曲率半径Ｒ１を有している。なお、図３は第１湾曲面５６Ａについて示しているが、第２湾曲面５６Ｂについても同様である。深さＤ１は、ゲート層２２の上面２２Ｓに直交する方向においてトレンチ開口端５２Ｅからトレンチ底面５４までの距離に相当する。
　また、図３の例では、ゲート電極２４の上部電極部６２は、トレンチ開口端５２Ｅの第１端部５２ＥＡからゲート層２２の上面２２Ｓに沿って側方に突出幅Ｗ２で突出する第１突出部６６Ａを含む。したがって、ゲート電極２４は、ゲート層２２の上面２２Ｓに接する第１電極端部２４ＥＡ（電極端部２４Ｅ）を含む。なお、図３は第１突出部６６Ａについて示しているが、第２突出部６６Ｂについても同様である。
　トレンチ５０の深さＤ１、湾曲面５６の曲率半径Ｒ１、および突出部６６の突出幅Ｗ２は、それらパラメータの組み合わせによってゲート層２２への局所的な電界集中を緩和することができる値に設定され得る。例えば、深さＤ１、曲率半径Ｒ１、および突出幅Ｗ２の値は、トレンチ構造を有さない典型的なゲート層を用いた場合よりも高い電界緩和効果が得られるように選択される。なお、トレンチ構造（湾曲面５６を含むトレンチ５０）を有するゲート層２２を用いた場合の電界緩和効果については後で説明する。
　一例では、深さＤ１は例えば１０ｎｍ以上５０ｎｍ以下であってよく、曲率半径Ｒ１は例えば５ｎｍ以上３０ｎｍ以下であってよく、突出幅Ｗ２は例えば０よりも大きく１００ｎｍ以下であってよい。ただし、深さＤ１、曲率半径Ｒ１、および突出幅Ｗ２は、必ずしもこれらの範囲に限定されるものではなく、電界緩和効果が得られる他の範囲に設定されてもよい。
　図４は、突出部６６の突出幅Ｗ２が０ｎｍ（すなわち、ゲート電極２４が突出部６６を含まない場合）の構造を示している。このように、ゲート電極２４は突出部６６を含まなくてもよい。この構造では、上部電極部６２の側面６２Ｓが、トレンチ開口端５２Ｅ（図４では第１端部５２ＥＡ）の位置で下部電極部６４の外面６４Ｓと平坦に連続する。したがって、図４のゲート電極２４は、図３のゲート電極２４の電極端部２４Ｅを含まない。
　［トレンチ構造によって得られる電界緩和効果］
　次に、トレンチ構造（湾曲面５６を含むトレンチ５０）を有するゲート層２２を用いた場合に得られる電界緩和効果について説明する。
　図５は、図１の窒化物半導体装置１０のゲート電極２４周辺の電界分布（等電位線）のシミュレーション結果を示す図である。なお、図５の構造は、図３の構造に対応する。このシミュレーション結果は、例えば１０Ｖのゲート電圧をゲート電極２４に印加した場合の電界分布を示している。図５に示されるように、トレンチ５０を有するゲート層２２の構造では、トレンチ５０の湾曲面５６（図５では第１湾曲面５６Ａ）の領域Ｆ１に電界（等電位線）が集中している。
　図６は、トレンチ構造を有さないゲート層２２０を備えた典型的な窒化物半導体装置１００のゲート電極２４０周辺の電界分布（等電位線）のシミュレーション結果を示す図である。なお、図６の構造は、図５の構造との比較例として示されている。ゲート層２２０は平坦な上面２２０Ｓを含み、図５のようなトレンチ５０を有していない。ゲート電極２４０はゲート層２２０の上面２２０Ｓに設けられており、上面２２０Ｓに接する電極端部２４０Ｅ（図６では第１電極端部２４０ＥＡ）を含む。図６に示されるように、トレンチ構造を有さないゲート層２２０の構造では、ゲート電極２４０の電極端部２４０Ｅ付近のゲート層２２０の領域Ｆ２に電界（等電位線）が局所的に集中している。
　ゲート層２２０の領域Ｆ２（電極端部２４０Ｅ付近）に局所的に電界が集中する図６の構造と比べて、図５の構造では、電極端部２４Ｅ付近のゲート層２２の領域における電界集中は殆ど生じておらず、より広範囲の湾曲面５６の領域Ｆ１に電界が集中している。したがって、図６の構造と比べて、図５の構造では、ゲート層２２にかかる電界が緩和されている。
　図７は、図１の窒化物半導体装置１０のゲート耐圧特性と図６の窒化物半導体装置１００のゲート耐圧特性とを示すグラフである。なお、図７において、実線のグラフ１０Ｌ１は、窒化物半導体装置１０のゲート耐圧特性を示しており、波線のグラフ１００Ｌ１は、窒化物半導体装置１００のゲート耐圧特性を示している。また、横軸はゲート電圧Ｖｇ、縦軸はゲート電流Ｉｇを示している。
　グラフ１００Ｌ１で示されるように、図６の窒化物半導体装置１００（トレンチ構造を有さないゲート層２２０）では、ゲート電圧Ｖｇが約１３Ｖ程度のときにブレークダウンが生じている。これに対し、グラフ１０Ｌ１で示されるように、図１の窒化物半導体装置１００（湾曲面５６を含むトレンチ５０を有するゲート層２２）では、ゲート電圧Ｖｇが増加するにつれてゲート電流Ｉｇが増加するものの、明らかなブレークダウンは見られない。さらには、ゲート電流Ｉｇの増加の割合も減少している。したがって、図１の窒化物半導体装置１０では、図６の窒化物半導体装置１００に比べてゲート耐圧特性が向上している。
　図８は、図１の窒化物半導体装置１０の最大電界強度と図６の窒化物半導体装置１００の最大電界強度とを示すグラフである。図８において、実線のグラフ１０Ｌ２は、窒化物半導体装置１０の最大電界強度を示しており、波線のグラフ１００Ｌ２は、窒化物半導体装置１００の最大電界強度を示している。なお、本開示で使用される最大電界強度とは、最大電界が印加された箇所の電界強度を指す。
　２つのグラフ１０Ｌ２，１００Ｌ２は、図６の窒化物半導体装置１００に比べて、図１の窒化物半導体装置１０では最大電界強度（すなわち、印加される最大電界）が低減されることを示している。上記のように、図６の窒化物半導体装置１００では、電界が局所的に集中するゲート層２２０の領域Ｆ２（電極端部２４０Ｅ付近）に最大電界が印加される。したがって、グラフ１００Ｌ２は、領域Ｆ２（電極端部２４０Ｅ付近）の電界強度を示している。
　これに対して、図１の窒化物半導体装置１０では、湾曲面５６の領域Ｆ１（図５参照）に最大電界が印加される。したがって、グラフ１０Ｌ２は、湾曲面５６の領域Ｆ１の電界強度を示している。窒化物半導体装置１０では、湾曲面５６の領域Ｆ１に最大電界が印加されるため、ゲート層２２にかかる電界が分散されて局所的な電界集中が緩和される。その結果、図１の窒化物半導体装置１０では、最大電界強度が低減される。例えば、ゲート電圧Ｖｇが１０Ｖのとき、窒化物半導体装置１００（領域Ｆ２）に印加される最大電界は約５．６９であるのに対し、窒化物半導体装置１０（領域Ｆ１）に印加される最大電界は約４．５０である。したがって、電界緩和効果が得られている。
　［ゲート電極突出幅とトレンチ深さと最大電界強度との関係］
　図９は、図１の窒化物半導体装置１０において、ゲート電極２４の突出部６６の突出幅Ｗ２（図３参照）とトレンチ５０の深さＤ１（図３参照）と最大電界強度（湾曲面５６に印加される最大電界）との関係を示すグラフである。
　図９の例は、それぞれ１０ｎｍ、３０ｎｍ、および５０ｎｍの深さＤ１を有する３つのトレンチ５０について、突出部６６の突出幅Ｗ２と湾曲面５６に印加される最大電界との関係を示している。ゲート電圧Ｖｇは例えば１０Ｖである。また、突出幅Ｗ２は、例えば０ｎｍ、２５ｎｍ、５０ｎｍ、７５ｎｍ、１００ｎｍ、２００ｎｍ、および２５０ｎｍで変化させている。基準値Ｒｅｆは、図６の窒化物半導体装置１００の最大電界強度、すなわち、電極端部２４０Ｅ付近の領域Ｆ２に印加された最大電界（約５．６９）を示している。
　図９に示されるように、トレンチ５０の深さＤ１が１０ｎｍの場合、最大電界強度は、１００ｎｍ以下の突出幅Ｗ２で基準値Ｒｅｆよりも低くなる。一方、トレンチ５０の深さＤ１が３０ｎｍの場合および５０ｎｍの場合には、最大電界強度は、突出幅Ｗ２によらずに基準値Ｒｅｆよりも低くなる。言い換えれば、突出幅Ｗ２が１００ｎｍ以下であれば、最大電界強度は、トレンチ５０の深さＤ１によらずに基準値Ｒｅｆよりも低くなる。したがって、ゲート電極２４が突出部６６を含む場合には、突出幅Ｗ２が０よりも大きく１００ｎｍ以下であり、かつ深さＤ１が１０ｎｍ以上５０ｎｍ以下であれば、電界緩和効果が発揮される。
　ここで、図９のグラフは、突出幅Ｗ２が小さいほど、電界緩和効果が大きくなることを示している。これは、突出幅Ｗ２が大きくなると、電極端部２４Ｅと湾曲面５６との離間距離が大きくなることで電極端部２４Ｅ付近の電界集中を緩和する効果が十分に得られなくなるためである。また、深さＤ１が小さい場合、例えば、深さＤ１が１０ｎｍの場合には、深さＤ１が３０ｎｍまたは５０ｎｍの場合と比べて電界緩和効果が小さくなる。これは、トレンチ５０の湾曲面５６を利用して電界を広範囲に分散させる効果が小さくなるためである。したがって、深さＤ１は、より好ましくは３０ｎｍ以上５０ｎｍ以下である。
　また、突出幅Ｗ２が０ｎｍの場合、すなわち、ゲート電極２４が突出部６６を含まない場合には、トレンチ５０の深さＤ１が１０ｎｍ、３０ｎｍ、および５０ｎｍのいずれであっても最大電界強度が最も低くなる。このため、上述した図４のゲート電極２４の構造をゲート層２２のトレンチ構造と組み合わせることで、最大の電界緩和効果が得られる。したがって、ゲート電極２４は、図５の構造よりも図４の構造であることが望ましい。
　［ゲート電極突出幅と湾曲面の曲率と最大電界強度との関係］
　図１０は、図１の窒化物半導体装置１０において、ゲート電極２４の突出部６６の突出幅Ｗ２（図３参照）と湾曲面５６の曲率半径Ｒ１（図３参照）と最大電界強度（湾曲面５６に印加される最大電界）との関係を示すグラフである。
　図１０の例は、湾曲面５６がそれぞれ５ｎｍ、１０ｎｍ、２０ｎｍ、および３０ｎｍの曲率半径Ｒ１を有する４つのトレンチ５０について、突出部６６の突出幅Ｗ２と湾曲面５６に印加される最大電界との関係を示している。ゲート電圧Ｖｇは例えば１０Ｖである。また、突出幅Ｗ２は、例えば０ｎｍ、５０ｎｍ、１００ｎｍで変化させている。なお、図９と同様、基準値Ｒｅｆは、図６の窒化物半導体装置１００の最大電界強度、すなわち、電極端部２４０Ｅ付近の領域Ｆ２に印加された最大電界（約５．６９）を示している。
　図１０に示されるように、曲率半径Ｒ１が５ｎｍの場合、最大電界強度は４０ｎｍ以下の突出幅Ｗ２で基準値Ｒｅｆよりも低くなる。一方、曲率半径Ｒ１が１０ｎｍの場合、２０ｎｍの場合、および３０ｎｍの場合には、最大電界強度は、突出幅Ｗ２によらずに基準値Ｒｅｆよりも低くなる。したがって、ゲート電極２４が突出部６６を含む場合には、突出幅Ｗ２が０よりも大きく１００ｎｍ以下であり、かつ曲率半径Ｒ１が１０ｎｍ以上３０ｎｍ以下であれば、電界緩和効果が発揮される。あるいは、ゲート電極２４が突出部６６を含む場合には、突出幅Ｗ２が０よりも大きく４０ｎｍ以下であり、かつ曲率半径Ｒ１が５ｎｍ以上３０ｎｍ以下であれば、電界緩和効果が発揮される。
　なお、図１０も、突出幅Ｗ２が小さいほど、電界緩和効果が大きくなることを示している。これは、上記したように、突出幅Ｗ２が大きくなると、電極端部２４Ｅと湾曲面５６との離間距離が大きくなることで電極端部２４Ｅ付近の電界集中を緩和する効果が十分に得られなくなるためである。また、曲率半径Ｒ１が小さい場合、例えば、曲率半径Ｒ１が５ｎｍの場合には、曲率半径Ｒ１が１０ｎｍ、２０ｎｍ、または３０ｎｍの場合と比べて電界緩和効果が小さくなる。これは、湾曲面５６の曲率が小さいと、湾曲面５６における電界集中が大きくなるためである。したがって、曲率半径Ｒ１は、より好ましくは１０ｎｍ以上３０ｎｍ以下である。
　［窒化物半導体装置の作用］
　次に、窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０のゲート層２２は、ゲート電極２４と接する領域においてゲート層２２の上面２２Ｓに凹設されたトレンチ５０を含む。トレンチ５０は、トレンチ底面５４からトレンチ開口端５２Ｅに向けて湾曲する湾曲面５６を含む。この構造では、トレンチ５０のより広範囲の湾曲面５６に電界が集中することで、ゲート電極２４の電極端部２４Ｅ付近のゲート層２２における局所的な電界集中が抑制される。その結果、ゲート層２２にかかる電界が緩和される。特に、ゲート電極２４が突出部６６を含まない図４の構造の場合、ゲート電極２４は、ゲート層２２の上面２２Ｓに接する電極端部２４Ｅを含まない。このため、ゲート層２２にかかる電界がより一層緩和される。
　第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１－１）ゲート層２２は、湾曲面５６を含むトレンチ５０を有する。この構造では、トレンチ５０のより広範囲の湾曲面５６に電界を集中させることができる。これにより、ゲート電極２４の電極端部２４Ｅ付近のゲート層２２の部分における局所的な電界集中を抑制してゲート層２２にかかる電界（最大電界強度）を緩和することができる。その結果、局所的な電界集中によって生じ得るゲート層の結晶欠陥ひいては結晶破壊を抑制して、ゲート耐圧の低下を抑制することができる。
　（１－２）トレンチ５０のトレンチ幅Ｗ１は、ゲート電極２４のゲート電極長Ｌ１以下である（図２参照）。この構造では、ゲート層２２にゲート電極２４が接触する面積が減少することを抑制してゲート電極２４からゲート層２２にゲート信号を伝達する能力を良好に維持することができる。
　（１－３）ゲート電極２４は、トレンチ５０に充填された下部電極部６４と、下部電極部６４と一体に形成されかつゲート層２２の上面位置よりも上方に位置する上部電極部６２とを含む。この場合、ゲート電極２４は、上部電極部６２の側面６２Ｓがトレンチ開口端５２Ｅの位置で下部電極部６４の外面６４Ｓと平坦に連続する側面６２Ｓを含むように構成されてもよい（図４参照）。この構造では、ゲート電極２４は突出部６６（図３参照）および電極端部２４Ｅ（図３参照）を含まない。このようなゲート電極２４を、湾曲面５６を含むトレンチ５０を有するゲート層２２と組み合わせることによって、ゲート層２２にかかる電界をより一層緩和することができる。
　（１－４）あるいは、上部電極部６２は、ゲート層２２の上面２２Ｓに沿ってトレンチ開口端５２Ｅから側方に突出する突出部６６を含むものでもよい（図３参照）。このようなゲート電極２４の構造でも、湾曲面５６を含むトレンチ５０を有するゲート層２２を用いることによってゲート層２２にかかる電界を緩和することができる。
　（１－５）突出部６６は、トレンチ５０の深さＤ１以下の突出幅Ｗ２でゲート層２２の上面２２Ｓに沿ってトレンチ開口端５２Ｅから側方に突出するものであってよい。突出幅Ｗ２が大きいと、電極端部２４Ｅと湾曲面５６との離間距離が大きくなることで電極端部２４Ｅ付近の電界集中を緩和する効果が十分に得られなくなることがある。Ｗ２≦Ｄ１の関係が満たされることで突出幅Ｗ２が深さＤ１に応じて制限されるため、電界緩和効果を良好に維持することができる。
　（１－６）突出部６６の突出幅Ｗ２は、０ｎｍよりも大きく１００ｎｍ以下であってよい。この場合、例えば、トレンチ５０の深さＤ１を１０ｎｍ以上５０ｎｍ以下とすることで電界緩和効果が発揮される（図９参照）。また、例えば、湾曲面５６の曲率半径Ｒ１を１０ｎｍ以上３０ｎｍ以下とすることで電界緩和効果が発揮される（図１０参照）。なお、図９および図１０に示されるように、突出部６６がなく（すなわち、突出幅Ｗ２が０ｎｍであり）、トレンチ５０の深さＤ１が５０ｎｍであり、湾曲面５６の曲率半径Ｒ１が３０ｎｍのとき、電界緩和効果が最大に発揮される。
　（１－７）電子走行層１６はＧａＮ層であってよい。この場合、電子供給層１８はＡｌＧａＮ層であってよい。また、ゲート層２２は、アクセプタ型不純物を含むＧａＮ層であってよい。この構造では、ノーマリーオフ型のＧａＮ－ＨＥＭＴにおいてゲート層２２にかかる電界（最大電界強度）を緩和してゲート耐圧の低下を抑制することができる。
　［第２実施形態］
　図１１～図１３は、第２実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。なお、図１１～図１３において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には、同じ符号を付している。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
　第２実施形態において、トレンチ５０は、トレンチ開口端５２Ｅと湾曲面５６とを接続するトレンチ壁面７０を含む。例えば、図１１に示されるように、トレンチ壁面７０は、ゲート層２２の上面２２Ｓに対して垂直な垂直面７２を含む。
　あるいは、図１２および図１３に示されるように、トレンチ壁面７０は、ゲート層２２の上面２２Ｓに対して傾斜した傾斜面７４を含む。例えば、図１２では、傾斜面７４は６０°の傾斜角を有し、図１３では、傾斜面７４はより緩やかな３０°の傾斜角を有している。傾斜面７４は０°よりも大きく９０°未満で任意に選択してよいが、好ましくは３０°以上６０°以下である。また、図１２および図１３に示されるように、トレンチ壁面７０は、傾斜面７４に加えて、第２の湾曲面７６を含むものであってもよい。第２の湾曲面７６は、傾斜面７４とトレンチ開口端５２Ｅとを接続する。第２の湾曲面７６も、ゲート層２２にかかる電界を分散して局所的な電界集中を緩和する効果をもたらし得る。あるいは、トレンチ壁面７０は、傾斜面７４のみを含んでもよい。
　トレンチ５０がトレンチ開口端５２Ｅと湾曲面５６との間にトレンチ壁面７０を含むことで、トレンチ５０の深さＤ１（図３参照）および湾曲面５６の曲率半径Ｒ１（図３参照）をそれぞれ所望の値に形成し易くなる。
　なお、図１２に示されるように、トレンチ壁面７０が傾斜面７４を含む場合において、突出部６６の突出幅Ｗ２は、平面視で湾曲面５６とトレンチ底面５４との接続点Ｐからトレンチ開口端５２Ｅまでの湾曲面５６を跨いだ距離Ｗ３以下となるように形成されてもよい。また、詳細な図示は省略するが、図１３のトレンチ５０もＷ２≦Ｗ３の関係を満たすように形成されてもよい。さらに、図１１のトレンチ５０または第１実施形態のトレンチ５０もＷ２≦Ｗ３の関係を満たすように形成されてもよい。このように突出幅Ｗ２の大きさを距離Ｗ３によって制限することで、電界緩和効果を高めることができる。
　以下の表１は、垂直面７２をトレンチ壁面７０として含む図１１のトレンチ５０において、突出部６６の突出幅Ｗ２およびトレンチ５０の深さＤ１を変化させたときに湾曲面５６に印加される最大電界を測定した例を示す。ここでは、ゲート電圧を例えば１０Ｖとし、突出幅Ｗ２を０ｎｍ、５０ｎｍ、１００ｎｍで変化させるとともに、深さＤ１を１０ｎｍ、３０ｎｍ、５０ｎｍで変化させている。なお、湾曲面５６の曲率半径Ｒ１は例えば５ｎｍである。
Figure JPOXMLDOC01-appb-T000001
 　また、表２は、傾斜角６０°の傾斜面７４をトレンチ壁面７０として含む図１２のトレンチ５０において、表１と同じ条件で突出部６６の突出幅Ｗ２およびトレンチ５０の深さＤ１を変化させたときに湾曲面５６に印加される最大電界を測定した例を示している。
Figure JPOXMLDOC01-appb-T000002
 　また、表３は、傾斜角３０°の傾斜面７４をトレンチ壁面７０として含む図１３のトレンチ５０において、表１と同じ条件で突出部６６の突出幅Ｗ２およびトレンチ５０の深さＤ１を変化させたときに湾曲面５６に印加される最大電界を測定した例を示している。
Figure JPOXMLDOC01-appb-T000003
 　トレンチ構造を有さない図６の窒化物半導体装置１００の電極端部２４０付近の領域Ｆ２で測定された最大電界（約５．６９）を基準値Ｒｅｆとして取得して比較すると、表１～表３に示された最大電界は、突出幅Ｗ２が０ｎｍのときにはいずれも基準値Ｒｅｆよりも低くなる。また、突出幅Ｗ２と深さＤ１との組み合わせに応じて、最大電界は基準値Ｒｅｆよりも低くなる。また、垂直面７２のときに比べて傾斜面７４のときに最大電界が低くなる傾向がみられるとともに、傾斜面７４の傾斜角が６０°のときに比べて３０°のときに最大電界が低くなる傾向がみられる。
　したがって、第２実施形態の窒化物半導体装置１０においても、第１実施形態と同様な利点が得られる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・上記各実施形態では、窒化物半導体装置１０はノーマリーオフ型の窒化物半導体ＨＥＭＴとして構成されたが、ノーマリーオン型の窒化物半導体ＨＥＭＴとして構成されてもよい。
　・上記各実施形態では、窒化物半導体装置１０は窒化ガリウムを用いたＨＥＭＴとして構成されたが、他のIII族窒化物半導体を用いたＨＥＭＴとして構成されてもよい。
　・上記第２実施形態では、第１実施形態と同様、湾曲面５６の曲率半径Ｒ１も適宜変更可能である。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層（例えばスペーサ層またはその他の層）が位置する構造も含む。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）に二次元電子ガス（２０）を発生させるべく前記電子走行層（１６）上に配置されるとともに前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）上に配置されるとともにアクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）と接するゲート電極（２４）と、
　前記二次元電子ガス（２０）に電気的に接続されたソース電極（３２）およびドレイン電極（３４）と、を備え、
　前記ゲート層（２２）は、前記ゲート電極（２４）と接する領域において前記ゲート層（２２）の上面（２２Ｓ）に凹設されたトレンチ（５０）を含み、
　前記トレンチ（５０）は、
　　トレンチ開口端（５２Ｅ）と、
　　トレンチ底面（５４）と、
　　前記トレンチ底面（５４）に連続するとともに前記トレンチ底面（５４）から前記トレンチ開口端（５２Ｅ）に向けて湾曲する湾曲面（５６：５６Ａ；５６Ｂ）と、
を含む、窒化物半導体装置（１０）。
　（付記Ａ２）
　前記トレンチ開口端（５２Ｅ）は、第１方向において互いに対向する第１端部（５２ＥＡ）と第２端部（５２ＥＢ）とを含み、
　前記トレンチ（５０）は、前記第１方向における前記第１端部（５２ＥＡ）と前記第２端部（５２ＥＢ）との間の距離に相当するトレンチ幅（Ｗ１）を有し、
　前記ゲート電極（２４）は前記第１方向にゲート電極長（Ｌ１）を有し、
　前記トレンチ幅（Ｗ１）は前記ゲート電極長（Ｌ１）以下である、付記Ａ１に記載の窒化物半導体装置（１０）。
　（付記Ａ３）
　前記ゲート電極（２４）は、
　　前記トレンチ（５０）に充填された下部電極部（６４）と、
　　前記下部電極部（６４）と一体に形成されかつ前記ゲート層（２２）の上面位置よりも上方に位置する上部電極部（６２）と、を含み、
　前記上部電極部（６２）は、前記トレンチ開口端（５２Ｅ）の位置で前記下部電極部（６４）の外面（６４Ｓ）と平坦に連続する側面（６２Ｓ）を含む、付記Ａ１またはＡ２に記載の窒化物半導体装置（１０）。
　（付記Ａ４）
　前記ゲート電極（２４）は、
　　前記トレンチ（５０）に充填された下部電極部（６４）と、
　　前記下部電極部（６４）と一体に形成されかつ前記ゲート層（２２）の上面位置よりも上方に位置する上部電極部（６２）と、を含み、
　前記上部電極部（６２）は、前記ゲート層（２２）の上面に沿って前記トレンチ開口端（５２Ｅ）から側方に突出する突出部（６６：６６Ａ；６６Ｂ）を含む、付記Ａ１またはＡ２に記載の窒化物半導体装置（１０）。
　（付記Ａ５）
　前記突出部（６６：６６Ａ；６６Ｂ）は、前記トレンチ（５０）の深さ（Ｄ１）以下の突出幅（Ｗ２）で前記ゲート層（２２）の上面に沿って前記トレンチ開口端（５２Ｅ）から側方に突出している、付記Ａ４に記載の窒化物半導体装置（１０）。
　（付記Ａ６）
　前記突出幅（Ｗ２）は、平面視で前記湾曲面（５６：５６Ａ；５６Ｂ）と前記トレンチ底面（５４）との接続点（Ｐ）から前記トレンチ開口端（５２Ｅ）までの前記湾曲面（５６：５６Ａ；５６Ｂ）を跨いだ距離（Ｗ３）以下である、付記Ａ５に記載の窒化物半導体装置（１０）。
　（付記Ａ７）
　前記突出部（６６：６６Ａ；６６Ｂ）は、０ｎｍよりも大きく１００ｎｍ以下の突出幅（Ｗ２）で前記ゲート層（２２）の上面に沿って前記トレンチ開口端（５２Ｅ）から側方に突出している、付記Ａ４に記載の窒化物半導体装置（１０）。
　（付記Ａ８）
　前記トレンチ（５０）は、前記トレンチ開口端（５２Ｅ）と前記湾曲面（５６：５６Ａ；５６Ｂ）とを接続するトレンチ壁面（７０）を含む、付記Ａ１～Ａ６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ９）
　前記トレンチ壁面（７０）は傾斜面（７４）を含む、付記Ａ８に記載の窒化物半導体装置（１０）。
　（付記Ａ１０）
　前記傾斜面（７４）は、３０°以上６０°以下の傾斜角を有する、付記Ａ９に記載の窒化物半導体装置（１０）。
　（付記Ａ１１）
　前記トレンチ壁面（７０）は、前記傾斜面（７４）と前記トレンチ開口端（５２Ｅ）との間に第２の湾曲面（７６）をさらに含む、付記Ａ９またはＡ１０に記載の窒化物半導体装置（１０）。
　（付記Ａ１２）
　前記トレンチ壁面（７０）は垂直面（７２）を含む、付記Ａ８～Ａ１０のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１３）
　前記トレンチ壁面（７０）は、前記垂直面（７２）と前記トレンチ開口端（５２Ｅ）との間に第２の湾曲面（７６）をさらに含む、付記Ａ１２に記載の窒化物半導体装置（１０）。
　（付記Ａ１４）
　前記トレンチ（５０）は、１０ｎｍ以上５０ｎｍ以下の深さを有する、付記Ａ１～Ａ１３のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１５）
　前記湾曲面（５６：５６Ａ；５６Ｂ）は、１０ｎｍ以上３０ｎｍ以下の曲率半径（Ｒ１）を有する、付記Ａ１～Ａ１４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記Ａ１６）
　前記電子走行層（１６）はＧａＮ層であり、
　前記電子供給層（１８）はＡｌＧａＮ層である、
　前記ゲート層（２２）は、前記アクセプタ型不純物を含むＧａＮ層である、付記Ａ１～Ａ１５のうちのいずれか一項に記載の窒化物半導体装置（１０）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１２…基板
　１４…バッファ層
　１６…電子走行層
　１８…電子供給層
　２０…二次元電子ガス（２ＤＥＧ）
　２２…ゲート層
　２２Ｓ…ゲート層の上面
　２４…ゲート電極
　３２…ソース電極
　３４…ドレイン電極
　５０…トレンチ
　５２Ｅ…トレンチ開口端
　５２ＥＡ…第１端部
　５２ＥＢ…第２端部
　５４…トレンチ底面
　５６…湾曲面
　５６Ａ…第１湾曲面
　５６Ｂ…第２湾曲面
　６２…上部電極部
　６２Ｓ…側面
　６４…下部電極部
　６４Ｓ…外面
　６６…突出部
　６６Ａ…第１突出部
　６６Ｂ…第２突出部
　７０…トレンチ壁面
　７２…垂直面
　７４…傾斜面
　Ｗ１…トレンチ幅
　Ｗ２…突出幅
　Ｌ１…ゲート電極長
　Ｄ１…トレンチの深さ
　Ｒ１…曲率半径

Claims (13)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層に二次元電子ガスを発生させるべく前記電子走行層上に配置されるとともに前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層上に配置されるとともにアクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層と接するゲート電極と、
    　前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、を備え、
    　前記ゲート層は、前記ゲート電極と接する領域において前記ゲート層の上面に凹設されたトレンチを含み、
    　前記トレンチは、
    　　トレンチ開口端と、
    　　トレンチ底面と、
    　　前記トレンチ底面に連続するとともに前記トレンチ底面から前記トレンチ開口端に向けて湾曲する湾曲面と、
    を含む、窒化物半導体装置。
  2. 　前記トレンチ開口端は、第１方向において互いに対向する第１端部と第２端部とを含み、
    　前記トレンチは、前記第１方向における前記第１端部と前記第２端部との間の距離に相当するトレンチ幅を有し、
    　前記ゲート電極は前記第１方向にゲート電極長を有し、
    　前記トレンチ幅は前記ゲート電極長以下である、請求項１に記載の窒化物半導体装置。
  3. 　前記ゲート電極は、
    　　前記トレンチに充填された下部電極部と、
    　　前記下部電極部と一体に形成されかつ前記ゲート層の上面位置よりも上方に位置する上部電極部と、を含み、
    　前記上部電極部は、前記トレンチ開口端の位置で前記下部電極部の外面と平坦に連続する側面を含む、請求項１または２に記載の窒化物半導体装置。
  4. 　前記ゲート電極は、
    　　前記トレンチに充填された下部電極部と、
    　　前記下部電極部と一体に形成されかつ前記ゲート層の上面位置よりも上方に位置する上部電極部と、を含み、
    　前記上部電極部は、前記ゲート層の上面に沿って前記トレンチ開口端から側方に突出する突出部を含む、請求項１または２に記載の窒化物半導体装置。
  5. 　前記突出部は、前記トレンチの深さ以下の突出幅で前記ゲート層の上面に沿って前記トレンチ開口端から側方に突出している、請求項４に記載の窒化物半導体装置。
  6. 　前記突出部は、０ｎｍよりも大きく１００ｎｍ以下の突出幅で前記ゲート層の上面に沿って前記トレンチ開口端から側方に突出している、請求項４に記載の窒化物半導体装置。
  7. 　前記トレンチは、前記トレンチ開口端と前記湾曲面とを接続するトレンチ壁面を含む、請求項１～６のうちのいずれか一項に記載の窒化物半導体装置。
  8. 　前記トレンチ壁面は傾斜面を含む、請求項７に記載の窒化物半導体装置。
  9. 　前記傾斜面は、３０°以上６０°以下の傾斜角を有する、請求項８に記載の窒化物半導体装置。
  10. 　前記トレンチ壁面は垂直面を含む、請求項７～９のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記トレンチは、１０ｎｍ以上５０ｎｍ以下の深さを有する、請求項１～１０のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記湾曲面は、１０ｎｍ以上３０ｎｍ以下の曲率半径を有する、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記電子走行層はＧａＮ層であり、
    　前記電子供給層はＡｌＧａＮ層である、
    　前記ゲート層は、前記アクセプタ型不純物を含むＧａＮ層である、請求項１～１２のうちのいずれか一項に記載の窒化物半導体装置。
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