WO2018230136A1 - 窒化物半導体装置及びその製造方法 - Google Patents

窒化物半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2018230136A1
WO2018230136A1 PCT/JP2018/015785 JP2018015785W WO2018230136A1 WO 2018230136 A1 WO2018230136 A1 WO 2018230136A1 JP 2018015785 W JP2018015785 W JP 2018015785W WO 2018230136 A1 WO2018230136 A1 WO 2018230136A1
Authority
WO
WIPO (PCT)
Prior art keywords
nitride semiconductor
semiconductor layer
semiconductor device
resistance region
high resistance
Prior art date
Application number
PCT/JP2018/015785
Other languages
English (en)
French (fr)
Inventor
英之 大来
柳原　学
正洋 引田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2019525150A priority Critical patent/JP7113233B2/ja
Publication of WO2018230136A1 publication Critical patent/WO2018230136A1/ja
Priority to US16/708,051 priority patent/US11171228B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a structure of a semiconductor device and a manufacturing method thereof, and more particularly to a device that can be used as a power transistor or the like, particularly a device using a group III nitride semiconductor, and a manufacturing method thereof.
  • Group III nitride semiconductors particularly GaN and AlGaN, have a high breakdown voltage due to their wide band gap. Moreover, it is possible to easily form a heterostructure such as AlGaN / GaN, and high mobility on the GaN layer side of the AlGaN / GaN interface due to the difference in piezoelectric charge and band gap generated from the difference in lattice constant between AlGaN and GaN.
  • a high concentration electron channel (two-dimensional electron gas, 2DEG) can be generated.
  • HEMT High Electron Mobility Transistor
  • group III nitride semiconductors Due to these characteristics of high breakdown voltage, high speed, and large current, group III nitride semiconductors have been applied to electronic devices such as field effect transistors (FETs) and diodes for power applications.
  • a normally-off operation in which no current flows between the source and the drain when the gate voltage is 0 V is required from the viewpoint of safety.
  • a p-type group III nitride semiconductor is provided between the gate electrode and AlGaN, thereby forming a pn junction immediately under the gate and depleting the 2DEG channel only immediately under the gate. This can be realized.
  • the gate forward voltage (Vf, forward voltage through which a constant forward current between the gate and the source flows) of this structure is 3 V when the gate electrode is ohmically connected to the p-type group III nitride semiconductor. (A forward voltage of 100 ⁇ A per 1 mm of gate width between the gate and the source).
  • Vf is generally several tens of volts because a thermal oxide film (SiO 2 ) is sandwiched between a gate electrode and a channel. Therefore, the silicon-based MOSFET has a high forward voltage gate reliability, and the drive voltage for driving the gate with the gate driver is as high as about 10V. For this reason, simply replacing the GaN-FET with a silicon-based MOSFET circuit for power use could not be driven because a large amount of forward current flowed because the Vf of the GaN-FET was low. For the above reasons, the conventional GaN-FET drive requires a gate driver exclusively for GaN. In order to drive a GaN-FET with a silicon MOSFET driver on a silicon MOSFET circuit for power use, at least GaN- The Vf of the FET needs to be 7V or more.
  • FIG. 13 shows an example of a cross-sectional structure of a semiconductor device 901 described in Patent Document 1.
  • An appropriate buffer layer 2 is formed on an appropriate substrate 1 (Si, etc.), a first nitride semiconductor layer 3 (GaN, etc.) to be a channel layer is further formed thereabove, and a first layer is further formed thereon.
  • a second nitride semiconductor layer 4 (AlGaN or the like) serving as a barrier layer having a band gap larger than that of the nitride semiconductor layer 3 is formed.
  • AlGaN or the like serving as a barrier layer having a band gap larger than that of the nitride semiconductor layer 3 is formed.
  • the two-dimensional electron gas layer 8 is generated by the band gap difference between the second nitride semiconductor layer 4 and the first nitride semiconductor layer 3 and the piezoelectric charge in the second nitride semiconductor layer 4.
  • a p-type third nitride semiconductor layer 5 (p-GaN or the like) is selectively formed on the second nitride semiconductor layer 4.
  • a gate electrode 7 that is in Schottky contact with the p-type third nitride semiconductor layer 5 is formed above the p-type third nitride semiconductor layer 5, and the second nitride semiconductor layer is spaced apart on both sides thereof.
  • a source electrode 9 and a drain electrode 10 that are in ohmic contact with 4 are formed.
  • Patent Document 1 by providing the p-type third nitride semiconductor layer 5, a depletion layer by a pn junction can be formed between the gate electrode 7 and the two-dimensional electron gas layer 8, It is said that a normally-off operation can be easily realized, and at the same time, a semiconductor device capable of reducing the gate leakage current by making the gate electrode 7 in Schottky contact can be produced.
  • FIG. 1 An example of a cross-sectional structure of a semiconductor device 902 described in Patent Document 2 is shown in FIG.
  • a gate insulating film 16 such as SiO 2 is formed between the p-type third nitride semiconductor layer 5 of the semiconductor device 901 described in Patent Document 1 and the upper gate electrode 7.
  • the gate current can be made substantially zero by forming the gate insulating film 16.
  • FIG. 15 shows an example of a cross-sectional structure of a semiconductor device 903 described in Patent Document 3.
  • the p-type high resistance region 17 having a thickness of about 10 to 20 nm is formed on the entire upper surface of the p-type third nitride semiconductor layer 5 of the semiconductor device 901 described in Patent Document 1 by plasma irradiation. Form.
  • Patent Document 3 by forming the p-type high resistance region 17, it is possible to suppress the flow of the gate current when a positive voltage is applied to the gate electrode.
  • JP 2011-29247 A Japanese Patent No. 4041075 Japanese Patent No. 5707463
  • the MOS structure since the gate insulating film 16 such as SiO 2 is formed between the p-type third nitride semiconductor layer 5 and the upper gate electrode 7, the MOS structure Thus, Vf can be easily obtained as 10 V or more.
  • a thermal oxide film cannot be formed in the gate insulating film of a group III nitride semiconductor, an oxide film formed by plasma CVD or an oxide film formed by thermal CVD is formed later.
  • An oxide film formed by plasma CVD has many defect states, and an oxide film formed by thermal CVD does not form in-situ, so that there are many interface states at the interface between the oxide film and the nitride semiconductor. Since the power semiconductor device is driven at a high voltage, electrons are trapped at these levels, current collapse (slump) is generated, and there is a problem in reliability.
  • the p-type high resistance region 17 having a thickness of about 10 to 20 nm is formed on the entire upper surface of the p-type third nitride semiconductor layer 5 by plasma irradiation. Since the p-type high resistance region 17 is sandwiched between the gate electrode 7 and the p-type third nitride semiconductor layer 5, Vf can be increased. However, since the high-resistance region 17 is p-type, the resistivity is not high for the high-resistance region 17, and the effect of improving Vf is limited because the thickness is as thin as about 10 to 20 nm. Only Vf of about 4-6V can be obtained.
  • Mg is used as the p-type dopant of the p-type third nitride semiconductor layer 5.
  • the Mg—H bond hydrogen is desorbed and activated to activate Mg.
  • An annealing process (from 800 ° C.) is essential.
  • it is necessary to perform activation annealing before the selective dry etching of the p-type third nitride semiconductor layer 5 the heat treatment after the formation of the high resistance region returns the high resistance region to a low resistance).
  • the desorption of hydrogen from the side surface of the p-type third nitride semiconductor layer 5 is limited, and the activation rate of Mg is reduced.
  • the inactive p-type third nitride semiconductor layer 5 since the inactive p-type third nitride semiconductor layer 5 is used, the pn junction directly under the gate is not sufficiently formed, and the channel cannot be depleted, so that Vth is lowered and normally-off operation is performed. It becomes difficult.
  • the plasma-treated p-type high resistance region 17 covers the entire surface of the p-type third nitride semiconductor layer 5, the surface near the gate electrode 7 is p-type third nitride. It is not the physical semiconductor layer 5. Therefore, the total volume of the p-type third nitride semiconductor layer 5 is insufficient, the pn junction directly under the gate is not sufficiently formed, and the channel cannot be depleted, resulting in a decrease in Vth and a normally-off operation. May be difficult.
  • a nitride semiconductor device is formed on a substrate, a first nitride semiconductor layer formed on the substrate, and the first nitride semiconductor layer.
  • a gate electrode formed on the resistance region, wherein an end of the high resistance region is inside a surface end of the third nitride semiconductor layer.
  • the MOSFET of the conventional power MOSFET circuit can be driven simply by being transferred to the semiconductor device according to the present invention, and can be easily replaced.
  • low Ron can be obtained with a lower forward gate current in the on-resistance / gate current dependency (Ron-Ig).
  • Ron-Ig on-resistance / gate current dependency
  • the p-type region can be sufficiently secured, a decrease in Vth is suppressed, and a normally-off operation is facilitated.
  • FIG. 1 is a cross-sectional view showing a cross-sectional structure of a nitride semiconductor device according to an embodiment.
  • FIG. 2 is a graph showing the second impurity peak concentration dependency in the high resistance region of Vf of the nitride semiconductor device according to the embodiment.
  • FIG. 3 is a graph showing the dependence of Vf of the nitride semiconductor device according to the embodiment on the second average impurity concentration in the third nitride semiconductor layer.
  • FIG. 4A is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 4B is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 4C is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 4D is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 4E is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 4F is a cross-sectional view illustrating the method for manufacturing the nitride semiconductor device according to the embodiment.
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure of the nitride semiconductor device according to the first modification of the embodiment.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure of a nitride semiconductor device according to a second modification of the embodiment.
  • FIG. 7 is a cross-sectional view showing a cross-sectional structure of a nitride semiconductor device according to a third modification of the embodiment.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure of a nitride semiconductor device according to a fourth modification of the embodiment.
  • FIG. 9 is a cross-sectional view showing a cross-sectional structure of a nitride semiconductor device according to a fifth modification of the embodiment.
  • FIG. 10 is a graph showing Vf characteristics of the nitride semiconductor devices according to the embodiment and the comparative example.
  • FIG. 10 is a graph showing Vf characteristics of the nitride semiconductor devices according to the embodiment and the comparative example.
  • FIG. 11A is a graph showing Ids-Vds characteristics of the nitride semiconductor device according to the comparative example.
  • FIG. 11B is a graph showing Ids-Vds characteristics of the nitride semiconductor device according to the embodiment.
  • FIG. 12 is a graph showing Ron-Igs characteristics of the nitride semiconductor device according to the embodiment and the comparative example.
  • FIG. 13 is a cross-sectional view showing a cross-sectional structure of the semiconductor device of Patent Document 1.
  • FIG. 14 is a cross-sectional view showing a cross-sectional structure of the semiconductor device of Patent Document 2.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure of the semiconductor device of Patent Document 3.
  • FIG. 1 shows a cross-sectional structure of nitride semiconductor device 100 according to the embodiment, in which the end of the high resistance region is inside the surface of the third nitride semiconductor layer.
  • the group III nitride semiconductor is described, but the present invention is not limited thereto.
  • the nitride semiconductor device 100 includes an appropriate buffer layer 2 (for example, GaN, AlGaN, which is a group III nitride semiconductor, etc.) on an appropriate Si substrate 1 (in addition, for example, a substrate such as Sapphire, SiC, GaN, or AlN).
  • a first nitride semiconductor layer 3 made of GaN for example, a group III nitride semiconductor such as InGaN, AlGaN, AlInGaN, etc.
  • a second nitride semiconductor layer 4 made of AlGaN (in addition, for example, a group III nitride semiconductor such as GaN, InGaN, AlGaN, AlInGaN, etc.).
  • the nitride semiconductor device 100 includes a third nitride semiconductor layer 5 including a p-type first impurity selectively made of p-GaN on the second nitride semiconductor layer 4 (in addition, for example, a group III A nitride semiconductor such as p-InGaN, p-AlGaN, or p-AlInGaN).
  • the second nitride semiconductor layer 4 has a larger band gap than the first nitride semiconductor layer 3.
  • the second nitride semiconductor layer 4 is AlGaN and the first nitride semiconductor layer 3 is GaN
  • AlGaN / GaN is caused by the difference between the piezoelectric charge generated from the lattice constant difference between AlGaN and GaN and the band gap.
  • a high concentration two-dimensional electron gas layer 8 is generated on the GaN layer side near the interface.
  • the third nitride semiconductor layer 5 containing the p-type first impurity a pn junction is formed, and when the gate voltage is not applied, the two-dimensional electron gas layer 8 is depleted and is in a normally-off state. It becomes.
  • the nitride semiconductor device 100 includes a part of the third nitride semiconductor layer 5 containing the p-type first impurity and a ratio higher than the specific resistance of the third nitride semiconductor layer containing the second impurity.
  • a source electrode 9 and a drain electrode 10 electrically connected to each other.
  • the AlGaN film thickness needs to be in the range of 10 to 20 nm, preferably 15 nm.
  • the film thickness may be in the range of 50 to 300 nm, preferably 100 nm.
  • the impurity is Mg
  • the concentration may be in the range of 1 ⁇ 10 19 cm ⁇ 3 to 10 ⁇ 10 19 cm ⁇ 3 , preferably 5 ⁇ 10 19 cm ⁇ 3 .
  • the second impurity contained in the high resistance region 6 is at least one of F, B, Ar, He, Fe, Cr, Zn, Ca and Ti, preferably an n-type or p-type nitride such as F or Fe. Any element that completely inactivates a semiconductor and increases resistance can be used.
  • FIG. 2 is a graph showing the second impurity peak concentration dependency in the high resistance region 6 of Vf of the nitride semiconductor device 100. From FIG. 2, in order to inactivate the high resistance region 6 and increase the resistance to obtain a sufficiently high Vf of 7 V or higher, the peak concentration of the second impurity is 1 ⁇ 10 18 cm ⁇ 3 or higher, preferably 2 It may be ⁇ 10 18 cm ⁇ 3 or more.
  • FIG. 3 is a graph showing the dependence of Vf of the nitride semiconductor device 100 on the second impurity average concentration in the third nitride semiconductor layer 5.
  • the second impurity average concentration in the third nitride semiconductor layer 5 is a value obtained by converting the amount of the second impurity contained per total volume of the third nitride semiconductor layer 5 into a concentration.
  • the average concentration of the second impurity in the third nitride semiconductor layer 5 is desirably 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the high resistance region 6 may be anywhere in the third nitride semiconductor layer 5 containing the p-type first impurity under the gate electrode 7, for example, on the outermost surface of the third nitride semiconductor layer 5. It may be present in the center, or may be mottled (distributed) in the third nitride semiconductor layer 5. However, in order to improve Vf efficiently, it is desirable that the high resistance region 6 is on the outermost surface of the third nitride semiconductor layer 5 and is in contact with the gate electrode 7.
  • the lateral end portion of the high resistance region 6 is located inside the end portion on the surface side of the third nitride semiconductor layer 5.
  • the edge part of the bottom face of the gate electrode 7 may be inside the horizontal edge part of the high resistance region 6, flush or outside, the Vf can be improved efficiently.
  • the end of the bottom surface of the gate electrode 7 is inside the end of the high resistance region 6 in the lateral direction (FIG. 1).
  • the width (lateral dimension) of the gate electrode 7 is preferably narrower than the width (lateral dimension) of the high resistance region 6.
  • the lateral direction is a direction that crosses the nitride semiconductor device 100 through the source electrode 9 and the drain electrode 10.
  • the thickness of the high resistance region 6 containing the second impurity is 20 nm or more, preferably 70 nm. That's better.
  • the film thickness including the second impurity of 1 ⁇ 10 17 cm ⁇ 3 or more is defined as the film thickness of the high resistance region 6.
  • the thickness of the high resistance region 6 is 20 nm or more, and the second impurity peak It is desirable that the concentration satisfy both of 2 ⁇ 10 18 cm ⁇ 3 or more.
  • the gate electrode 7 in contact with a part of the high resistance region 6 is made of one or more metals such as Ti, Ni, Pd, Pt, Au, W, WSi, Ta, TiN, Al, Mo, Hf, and Zr. Any combination of electrodes may be used. However, when a metal that makes a Schottky contact with the third nitride semiconductor layer 5 containing the p-type first impurity is used for the gate electrode 7, the gate is destroyed when a gate voltage of 6 V or more is applied. There is a high possibility of problems in reliability.
  • Ni that is a metal that has ohmic contact with the third nitride semiconductor layer 5 containing the p-type first impurity or that has a low contact resistance to the gate electrode 7. It is desirable to use an electrode in which one or a combination of two or more metals such as Pt, Pd, Au, Ti, Cr, In, and Sn.
  • the contact resistance when the electrode that is in ohmic contact with the third nitride semiconductor layer 5 containing the p-type first impurity contacts the high-resistance region 6 is preferably higher to some extent in order to improve Vf. Specifically, 200 ⁇ mm or more is desirable.
  • the source electrode 9 and the drain electrode 10 are made of a metal such as Ti, Al, Mo, and Hf in ohmic contact with any one of the two-dimensional electron gas layer 8, the second nitride semiconductor layer 4, and the first nitride semiconductor layer 3. It is only necessary that the electrode is composed of one electrode or a combination of two or more and is electrically connected to the two-dimensional electron gas layer 8. For example, it may be formed on the surface of the second nitride semiconductor layer 4, and the two-dimensional electron gas layer 8 and the second nitride semiconductor layer may be formed using a known ohmic recess technique (not shown). 4. It may be in contact with a part of the first nitride semiconductor layer 3.
  • a metal such as Ti, Al, Mo, and Hf
  • FIGS. 4A to 4F sectional views showing the manufacturing method of this structure are shown in FIGS. 4A to 4F.
  • this manufacturing method has demonstrated the minimum structure, and is not limited to this.
  • the order of this manufacturing method is not limited to this.
  • an appropriate buffer layer 2 (on the Si substrate 1 having an appropriate (111) surface (other than that, for example, a substrate such as Sapphire, SiC, GaN, or AlN) using an epitaxial growth technique such as a known MOCVD method.
  • a group III nitride semiconductor GaN, AlGaN, AlN, InGaN, AlInGaN or the like is formed on a single layer or a plurality of layers, and the first nitride semiconductor layer 3 made of GaN (in addition to, for example, III A group nitride semiconductor InGaN, AlGaN, AlInGaN, etc.) is formed, and a second nitride semiconductor layer 4 made of AlGaN having a larger band gap than the first nitride semiconductor layer 3 (in addition,
  • a group III nitride semiconductor such as GaN, InGaN, or AlInGaN is formed, and a p-type first layer made of p-Ga
  • Third nitride semiconductor layer 5 containing an impurity (Additional example p-InGaN a III group nitride semiconductor, p-AlGaN, and the like p-AlInGaN) a continuously formed (Fig. 4A).
  • the AlGaN film thickness is 10 to 20 nm depending on the set threshold voltage (Vth). In this range, it is desirable to be 15 nm.
  • the third nitride semiconductor layer 5 containing the p-type first impurity is p-GaN
  • the film thickness may be in the range of 50 to 300 nm, preferably 100 nm.
  • the impurity of Mg is Mg
  • the concentration may be in the range of 1 to 10 ⁇ 10 19 cm ⁇ 3 , preferably 5 ⁇ 10 19 cm ⁇ 3 .
  • a resist pattern 14 is formed using a known photolithography technique, and the third nitride semiconductor layer 5 containing the p-type first impurity is selectively removed using a known dry etching technique ( FIG. 4B).
  • activation annealing is performed in nitrogen gas at a temperature of 800 ° C. for about 30 minutes. (Not shown). The activation annealing is performed after the third nitride semiconductor layer 5 containing the p-type first impurity is selectively removed because the bond of hydrogen deactivating the p-type element Mg is cut off. This is because hydrogen can be efficiently desorbed from the side surfaces of the third nitride semiconductor layer 5 in addition to the surface of the third nitride semiconductor layer 5.
  • a resist pattern 15 having an opening on the upper surface of the third nitride semiconductor layer 5 containing the p-type first impurity is provided.
  • the second impurity is implanted into the second nitride semiconductor layer 4 through a known ion implantation technique through the opening of the resist pattern 15, and has a specific resistance higher than that of the third nitride semiconductor layer.
  • a high resistance region 6 is formed (FIG. 4C).
  • the second impurity contained in the high-resistance region 6 inactivates the high-resistance region 6 and increases the resistance to obtain a sufficiently high Vf of 7 V or more to obtain F, B, Ar, He, Fe, Cr , Zn, Ca, and Ti, preferably F or Fe, and any element that completely inactivates an n-type or p-type nitride semiconductor and increases resistance.
  • the peak concentration of the second impurity is 1 ⁇ 10 18 cm ⁇ 3 or higher, preferably 2 ⁇ 10 8 It may be 18 cm ⁇ 3 or more (FIG. 2).
  • the second impurity amount is set to the average concentration of the second impurity contained in the entire third nitride semiconductor layer 5 (the second impurity amount contained in the total volume of the third nitride semiconductor layer 5). In terms of concentration, it is preferably 1 ⁇ 10 17 cm ⁇ 3 or more (FIG. 3).
  • ion implantation is performed by selecting F, BF 2 gas, or the like.
  • the acceleration energy for ion implantation needs to be in the range of 10 to 100 keV, preferably about 40 keV, and the dose amount is 1 ⁇ 10 13 cm ⁇ 2 or more, preferably about 5 ⁇ 10 13 cm ⁇ 2 .
  • the implantation depth penetrates the third nitride semiconductor layer 5 and reaches the second nitride semiconductor layer 4
  • the two-dimensional electron gas layer 8 immediately below the gate during the ON operation decreases, and Vth shifts. This is not desirable. Therefore, the implantation depth of the second impurity does not exceed the bottom of the third nitride semiconductor layer 5, preferably about 10 nm above the bottom of the third nitride semiconductor layer 5 in consideration of process variations. It is important to stop.
  • the opening of the resist pattern 15 needs to be inside the upper end of the selectively formed third nitride semiconductor layer 5 in order to increase the resistance by ion implantation.
  • the resistance of the first nitride semiconductor layer 3 or the second nitride semiconductor layer 4 is increased by ion implantation.
  • the on-resistance of the device is greatly deteriorated and the FET does not operate.
  • the resist pattern 15 is removed using a known oxygen ashing technique, an organic resist removal technique, or the like (FIG. 4D).
  • the source electrode 9 and the drain electrode 10 are formed using a known photolithography technique, vapor deposition technique, lift-off technique, sputtering technique, dry etching technique, and the like (FIG. 4E).
  • the source electrode 9 and the drain electrode 10 are made of a metal such as Ti, Al, Mo, and Hf in ohmic contact with any one of the two-dimensional electron gas layer 8, the second nitride semiconductor layer 4, and the first nitride semiconductor layer 3. It is only necessary that the electrode is composed of one electrode or a combination of two or more and is electrically connected to the two-dimensional electron gas layer 8.
  • the two-dimensional electron gas layer 8 and the second nitride semiconductor layer may be formed using a known ohmic recess technique (not shown). 4. It may be in contact with a part of the first nitride semiconductor layer 3.
  • the source electrode 9 and the drain electrode 10 may be annealed to reduce contact resistance.
  • the gate electrode 7 is formed using a known photolithography technique, vapor deposition technique, lift-off technique, sputtering technique, dry etching technique, etc. (FIG. 4F).
  • the high resistance region 6 may be anywhere in the third nitride semiconductor layer 5 containing the p-type first impurity under the gate electrode 7, for example, on the outermost surface of the third nitride semiconductor layer 5. It may be present in the center, and may be present in the third nitride semiconductor layer 5 in a mottled manner (distributed). In order to improve Vf efficiently, however, The resistance region 6 is preferably on the outermost surface of the third nitride semiconductor layer 5 and is in contact with the gate electrode 7. Moreover, although the edge part of the bottom face of the gate electrode 7 may be inside the horizontal edge part of the high resistance region 6, flush or outside, the Vf can be improved efficiently. It is desirable to be inside.
  • the gate electrode 7 in contact with a part of the high resistance region 6 is made of one or more metals such as Ti, Ni, Pd, Pt, Au, W, WSi, Ta, TiN, Al, Mo, Hf, and Zr. Any combination of electrodes may be used. However, when a metal that makes a Schottky contact with the third nitride semiconductor layer 5 containing the p-type first impurity is used for the gate electrode 7, the gate is destroyed when a gate voltage of 6 V or more is applied. There is a high possibility of problems in reliability.
  • Ni, Pt, Pd, Au which are metals that are in ohmic contact with the third nitride semiconductor layer 5 containing the p-type first impurity or that have a low contact resistance. It is desirable to use an electrode in which one or a combination of two or more metals such as Ti, Cr, In, and Sn.
  • the contact resistance when the electrode that is in ohmic contact with the third nitride semiconductor layer 5 containing the p-type first impurity contacts the high-resistance region 6 is preferably higher to some extent in order to improve Vf. Specifically, 200 ⁇ mm or more is desirable.
  • the operation of the nitride semiconductor device 100 will be described.
  • the gate electrode 7 is 0 V
  • the depletion layer due to the pn junction spreads immediately below the third nitride semiconductor layer 5, and therefore the two-dimensional electron gas layer 8 does not exist and is in the off state.
  • a positive gate voltage is applied to the gate electrode 7 in a state where the source electrode 9 is grounded and a positive drain voltage as a load is applied to the drain electrode 10
  • the depletion layer is reduced and the gate voltage is reduced.
  • Vth is exceeded, drain current begins to flow and the device is turned on.
  • the effect of the nitride semiconductor device 100 will be described.
  • a normally-off operation can be easily realized, and at the same time, since the resistivity of the high resistance region 6 is high, Vf can be improved to 7V or more.
  • the MOSFET of the conventional power MOSFET circuit can be driven simply by being transferred to the nitride semiconductor device 100, and can be easily replaced.
  • Ron-Ig on-resistance / gate current dependency
  • a low Ron can be obtained with a lower forward gate current.
  • the switching operation can be performed with low power consumption, and the switching loss on the circuit can be reduced.
  • the high resistance region 6 is a semiconductor layer, the reliability of the gate is higher than a silicon oxide film or the like deposited by plasma CVD or the like.
  • the high resistance region does not cover the entire surface of the p-type third nitride semiconductor layer 5, the p-type region can be sufficiently secured, a decrease in Vth is suppressed, and a normally-off operation is facilitated.
  • activation annealing can be performed after the p-type third nitride semiconductor layer 5 is selectively etched, and hydrogen is desorbed from the lateral direction of the p-type third nitride semiconductor layer 5. As a result, the Mg activation rate is improved, the decrease in Vth is suppressed, and the normally-off operation is facilitated.
  • the end portion of the high resistance region which is a first modification of the embodiment, is inside the surface end of the third nitride semiconductor layer, and the width of the gate electrode is the same as the width of the high resistance region.
  • 2 shows a cross-sectional structure of a nitride semiconductor device 101. Moreover, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto. Further, this structure shows a minimum configuration, and is not limited to this.
  • the nitride semiconductor device 101 has a high resistance region 6 in which the width of the gate electrode 7 in the nitride semiconductor device 100 shown in FIG. 1 has a specific resistance higher than the specific resistance of the third nitride semiconductor layer. Is the same as the width of That is, the bottom surface end of the gate electrode 7 is the same as the horizontal end of the high resistance region 6 in the horizontal direction (the same level). In other words, the width (lateral dimension) of the gate electrode 7 is the same as the width (lateral dimension) of the high resistance region 6.
  • the lateral direction is a direction that crosses the nitride semiconductor device 101 through the source electrode 9 and the drain electrode 10.
  • the nitride semiconductor device 101 By using the nitride semiconductor device 101, in addition to the effect of the nitride semiconductor device 100 shown in FIG. 1, while keeping Vf high, the p-GaN region is large, so that the decrease in Vth is suppressed, and normally-off operation is achieved. It becomes easier. Further, since the gate electrode 7 is close to the third nitride semiconductor layer 5 containing the p-type first impurity, the gate current can be made to flow minutely, and the gate voltage is applied in the forward direction by 6 V or more. Even if it is not destroyed, the gate reliability is improved.
  • the end of the high resistance region which is a second modification of the embodiment, is inside the surface end of the third nitride semiconductor layer, and the width of the gate electrode is larger than the width of the high resistance region.
  • 2 shows a cross-sectional structure of the nitride semiconductor device 102 which is also outside.
  • this modification is described using a group III nitride semiconductor, the present invention is not limited thereto. Further, this structure shows a minimum configuration, and is not limited to this.
  • the nitride semiconductor device 102 has a high resistance region 6 in which the width of the gate electrode 7 in the nitride semiconductor device 100 shown in FIG. 1 has a specific resistance higher than the specific resistance of the third nitride semiconductor layer. Wider than the width of. That is, the bottom end of the gate electrode 7 is outside the lateral end of the high resistance region 6. That is, the outside of the gate electrode 7 is in contact with the third nitride semiconductor layer 5 containing the p-type first impurity. In other words, the width (lateral dimension) of the gate electrode 7 is wider than the width (lateral dimension) of the high resistance region 6.
  • the lateral direction is a direction that crosses the nitride semiconductor device 102 through the source electrode 9 and the drain electrode 10.
  • the nitride semiconductor device 102 in addition to the effect of the nitride semiconductor device 100 shown in FIG. 1, while keeping Vf to a certain extent, the p-GaN region is further widened to suppress the decrease in Vth. Normally-off operation is facilitated.
  • the third nitride semiconductor layer 5 containing the p-type first impurity can be directly accessed from the end of the gate electrode 7, a gate current can flow to some extent, and the gate voltage can be destroyed even when the gate voltage is applied to 6V or more in the forward direction. Without increasing the gate reliability.
  • FIG. 7 shows a cross-sectional structure of a recessed gate type nitride semiconductor device 103 in which the end of the high resistance region is inside the surface end of the third nitride semiconductor layer, which is the third modification of the embodiment. .
  • this modification is described using a group III nitride semiconductor, the present invention is not limited thereto. Further, this structure shows a minimum configuration, and is not limited to this.
  • the nitride semiconductor device 103 is the first of the nitride semiconductor devices 100, 101, and 102 shown in FIGS. 1, 5, and 6 below the third nitride semiconductor layer 5 containing the p-type first impurity.
  • the two nitride semiconductor layers 4 have a recess 11 structure.
  • the remaining thickness of the second nitride semiconductor layer 4 immediately below the recess 11 is set to a threshold value when the second nitride semiconductor layer 4 is AlGaN and the Al composition is 20% for normally-off operation.
  • Vth value voltage
  • the AlGaN film thickness needs to be in the range of 10 to 20 nm, preferably 15 nm.
  • the second nitride semiconductor layer 4 other than the recess portion is thicker than the remaining thickness of the second nitride semiconductor layer 4 immediately below the recess 11 portion, preferably 40 nm or more.
  • the epitaxial growth is once completed on the second nitride semiconductor layer 4, and then the recess 11 is formed on the second nitride semiconductor layer 4 using a known photolithography technique and dry etching technique. Forming part.
  • the third nitride semiconductor layer 5 containing the p-type first impurity is epitaxially grown so as to fill the recess 11, and the subsequent manufacturing method is the same as that in FIG.
  • the third nitride semiconductor layer 5 containing the p-type first impurity needs to be formed so as to completely embed the recess 11 by lateral growth. It is desirable that the thickness is 200 nm or more.
  • the surface of the second nitride semiconductor layer 4 other than the recess is used.
  • the two-dimensional electron gas layer 8 can be physically separated, the influence of electrons trapped on the surface level of the second nitride semiconductor layer 4 surface can be removed, and current collapse can be greatly reduced.
  • FIG. 8 shows a cross-sectional structure of a through-recessed gate type nitride semiconductor device 104 according to a fourth modification of the embodiment, in which the end portion of the high resistance region is inside the surface end of the third nitride semiconductor layer. Show. In the present embodiment, the group III nitride semiconductor is described, but the present invention is not limited thereto. Further, this structure shows a minimum configuration, and is not limited to this.
  • the nitride semiconductor device 104 is the first of the nitride semiconductor devices 100 and 101 to 103 shown in FIGS. 1 and 5 to 7 below the third nitride semiconductor layer 5 containing the p-type first impurity.
  • the second nitride semiconductor layer 4 has a recess 11 structure that penetrates through the second nitride semiconductor layer 4 and has the bottom surface reaching the first nitride semiconductor layer 3.
  • the epitaxial growth is once completed in the second nitride semiconductor layer 4 during the manufacturing process shown in FIG. 4A, and then the bottom surface penetrates through the second nitride semiconductor layer 4.
  • a recess 11 reaching the first nitride semiconductor layer 3 is formed by using a known photolithography technique and dry etching technique.
  • the divided two-dimensional electron gas layer 8 grows a fourth nitride semiconductor layer 12 such as AlGaN by re-epitaxial growth, and reconnects the divided second nitride semiconductor layer 4 to form a two-dimensional electron gas.
  • Reconnect layer 8 Subsequently, the third nitride semiconductor layer 5 containing the p-type first impurity is epitaxially grown so as to fill the recess 11, and the subsequent manufacturing method is the same as that in FIG.
  • the regrown fourth nitride semiconductor layer 12 has an AlGaN film thickness of 10 to 20 nm, depending on the threshold voltage (Vth) to be set when the Al composition ratio is 20%. It should be within the range, preferably 15 nm.
  • the sum of the film thicknesses of the second nitride semiconductor layer 4 and the fourth nitride semiconductor layer 12 other than the recess part is thicker than the remaining thickness of the second nitride semiconductor layer 4 immediately below the recess 11 part, Desirably, it may be 40 nm or more.
  • the third nitride semiconductor layer 5 containing the p-type first impurity needs to be formed so as to embed the recess 11 by lateral growth. Therefore, a certain film thickness is required, and it is desirable that the maximum thickness portion is 200 nm or more.
  • nitride semiconductor device 104 By using the nitride semiconductor device 104, in addition to the effects of the nitride semiconductor devices 100, 101, 102 shown in FIGS. 1, 5, and 6, a two-dimensional electron gas is emitted from the surface of the second nitride semiconductor layer 4.
  • the layer 8 can be physically separated, the influence of electrons trapped on the surface level of the surface of the fourth nitride semiconductor layer 12 can be removed, and current collapse can be greatly reduced.
  • the nitride semiconductor device 103 shown in FIG. 7 since the Vth in the wafer surface can be controlled only by the fourth nitride semiconductor layer 12 that has been regrown, there is a variation in Vth in the wafer surface. small.
  • FIG. 9 shows a cross-sectional structure of a vertical nitride semiconductor device 105 according to a fifth modification of the embodiment, in which the end portion of the high resistance region is inside the surface end of the third nitride semiconductor layer.
  • the group III nitride semiconductor is described, but the present invention is not limited thereto. Further, this structure shows a minimum configuration, and is not limited to this.
  • the substrate 1 is made of n-type GaN
  • the drain electrode 10 is provided on the back surface of the substrate 1
  • a source electrode 9 that is formed on the side of the gate electrode 7 so as to be separated from the gate electrode 7 and is electrically connected to the two-dimensional electron gas layer 8.
  • the well layer 13 is formed by forming a pn junction with the n-type substrate 1 or the first nitride semiconductor layer 3 made of n-GaN in order to suppress the through current between the source and drain.
  • p-type is desirable.
  • a recess structure may be used (not shown).
  • the breakdown voltage can be increased. It becomes possible. Also, the current density per chip area can be improved.
  • the third nitride semiconductor layer 5 of the through recess gate type nitride semiconductor device 104 shown here is p-GaN, and the maximum film thickness is about 250 nm in both the comparative example and the example.
  • the high resistance region 6 includes both B and F, the peak concentration of B is 1.3 ⁇ 10 19 cm ⁇ 3 , and the peak concentration of F is 2.6 ⁇ 10 19 cm ⁇ . 3 .
  • the average concentration of B contained in the entire p-GaN is 1.2 ⁇ 10 18 cm ⁇ 3 , and the average concentration of F is 2.3 ⁇ 10 18 cm ⁇ 3 .
  • the film thickness including the second impurity of 1 ⁇ 10 17 cm ⁇ 3 or more is defined as the film thickness of the high resistance region 6, the film thickness is approximately 70 nm, and the surface of the high resistance region 6 and the third resistance The surface of the nitride semiconductor layer 5 is on the same plane.
  • the width of the upper surface of the third nitride semiconductor layer 5 is approximately 1.4 ⁇ m, the width of the upper surface of the high resistance region 6 is approximately 0.9 ⁇ m, and the width of the bottom surface of the gate electrode 7 is approximately 0.8 ⁇ m.
  • the bottom end of the gate electrode 7 is inside the top end of the high resistance region 6, and the bottom end of the gate electrode 7 is all in contact with the top surface of the high resistance region 6.
  • FIG. 10 shows Vgs-Igs (Vf) characteristics of a comparative example in which the third nitride semiconductor layer 5 does not have the high resistance region 6 in the nitride semiconductor device 104 and an example in which the high resistance region 6 is provided.
  • the presence of the high resistance region 6 greatly improves Vf from 3.3 V in the comparative example to 11.2 V.
  • the requirement of Vf ⁇ 7 V is satisfied, and the GaN-FET can be driven by the silicon MOSFET driver on the silicon MOSFET circuit for power use.
  • 11A and 11B show Ids-Vds characteristics of the comparative example in which the third nitride semiconductor layer 5 does not have the high resistance region 6 and the example in which the high resistance region 6 is provided in the nitride semiconductor device 104, respectively.
  • a maximum drain current (Imax) of about 0.3 A / mm can be secured, and the FET operates normally.
  • Vf can be secured to 11 V or more, so even if +14 V is applied to Vgs, Ids does not leak and the FET can operate normally.
  • FIG. 12 shows the Ron-Igs characteristics of the comparative example in which the high resistance region 6 is not provided in the third nitride semiconductor layer 5 in the nitride semiconductor device 104 and the example in which the high resistance region 6 is provided.
  • a low Ron can be obtained at a lower Igs than in the comparative example without the high resistance region 6. That is, the switching operation can be performed with lower power consumption, and the switching loss on the circuit can be reduced.
  • the nitride semiconductor device As described above, the nitride semiconductor device according to one or more aspects of the present invention has been described based on the embodiment, but the present invention is not limited to this embodiment. Unless it deviates from the gist of the present invention, one or more of the present invention may be applied to various modifications that can be conceived by those skilled in the art, or forms constructed by combining components in different embodiments. It may be included within the scope of the embodiments.
  • the present invention can provide a semiconductor layer that can greatly improve Vf simultaneously with the normally-off operation, thereby improving the performance of the power device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置（１００）は、基板（１）と、基板（１）の上に形成された第１の窒化物半導体層（３）と、第１の窒化物半導体層（３）の上に形成され、第１の窒化物半導体層（３）と比べてバンドギャップが大きい第２の窒化物半導体層（４）と、第２の窒化物半導体層（４）の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層（５）と、第３の窒化物半導体層（５）に形成され、第２の不純物を含み、第３の窒化物半導体層（５）の比抵抗よりも高い比抵抗を有す高抵抗領域（６）と、高抵抗領域（６）の上に形成されたゲート電極（７）と、を有し、高抵抗領域（６）の端部が、第３の窒化物半導体層（５）の表面端の内側にある。

Description

窒化物半導体装置及びその製造方法
　本発明は、半導体装置の構造及びその製造方法、特にパワートランジスタ等として用いることができる半導体、特にＩＩＩ族窒化物半導体を用いた装置、及びその製造方法に関する。
　ＩＩＩ族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。またＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高移動度、かつ高濃度な電子のチャネル（二次元電子ガス、２ＤＥＧ）を発生させることができる。この二次元電子ガスチャネルを制御することにより高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）を形成することが可能となる。これらの高耐圧、高速、大電流の特徴により、ＩＩＩ族窒化物半導体はパワー用途の電界効果トランジスタ（ＦＥＴ）やダイオード等の電子デバイスへの応用がなされている。
　ＩＩＩ族窒化物半導体をパワー用途のＦＥＴ（例えば、ＧａＮ－ＦＥＴ）に用いる場合、安全性の観点から、ゲート電圧が０Ｖの時にソース・ドレイン間に電流が流れないというノーマリオフ動作が求められる。ＧａＮ－ＦＥＴをノーマリオフ動作させるためには、ｐ型のＩＩＩ族窒化物半導体をゲート電極とＡｌＧａＮの間に設けることにより、ｐ－ｎ接合をゲート直下に形成し、２ＤＥＧチャネルをゲート直下のみ空乏化させることにより実現できる。この構造のゲート順方向電圧（Ｖｆ、ゲート・ソース間にある一定の順方向の電流が流れる順方向電圧）は、ゲート電極がｐ型のＩＩＩ族窒化物半導体にオーミック接続している際は３Ｖ程度（ゲート・ソース間にゲート幅１ｍｍ当たり１００μＡ流れる順方向電圧）である。
　パワー用途のシリコン系ＭＯＳ（金属酸化物半導体）ＦＥＴでは、ゲート電極とチャネルの間に熱酸化膜（ＳｉＯ２）を挟むために、一般的にＶｆは数十Ｖである。そのためシリコン系ＭＯＳＦＥＴでは順方向電圧のゲート信頼性が高く、ゲートドライバでゲート駆動させるためのドライブ電圧も１０Ｖ程度と高い。そのためパワー用途のシリコン系ＭＯＳＦＥＴ回路に、ＧａＮ－ＦＥＴを載せ換えただけでは、ＧａＮ－ＦＥＴのＶｆが低いために順方向電流が大量に流れ、駆動できなかった。上記の理由により従来ＧａＮ－ＦＥＴ駆動にはＧａＮ専用のゲートドライバが必要であり、パワー用途のシリコン系ＭＯＳＦＥＴ回路上でシリコン系ＭＯＳＦＥＴ用のドライバでＧａＮ－ＦＥＴを駆動させるためには、少なくともＧａＮ－ＦＥＴのＶｆが７Ｖ以上必要である。
　特許文献１に記載されている半導体装置９０１の断面構造例を図１３に示す。適宜な基板１（Ｓｉ等）上に、適宜なバッファ層２を形成し、さらにその上方にチャネル層となる第１の窒化物半導体層３（ＧａＮ等）を形成し、さらにその上方に第１の窒化物半導体層３よりもバンドギャップの大きいバリア層となる第２の窒化物半導体層４（ＡｌＧａＮ等）を形成する。これにより、第２の窒化物半導体層４と第１の窒化物半導体層３のバンドギャップ差と第２の窒化物半導体層４中のピエゾ電荷により二次元電子ガス層８が発生する。
　次に、第２の窒化物半導体層４の上に選択的にｐ型の第３の窒化物半導体層５（ｐ－ＧａＮ等）を形成する。ｐ型の第３の窒化物半導体層５の上方にｐ型の第３の窒化物半導体層５にショットキ接触するゲート電極７を形成し、その両側方に離間して第２の窒化物半導体層４にオーミック性接触するソース電極９とドレイン電極１０を形成する。
　特許文献１によれば、ｐ型の第３の窒化物半導体層５を設けることにより、ゲート電極７と二次元電子ガス層８の間にｐ－ｎ接合による空乏層を形成することができ、容易にノーマリオフ動作を実現すると同時に、ゲート電極７がショットキ接触することによりゲートリーク電流を低減できる半導体装置を作成できるとされる。
　特許文献２に記載されている半導体装置９０２の断面構造例を図１４に示す。半導体装置９０２では、特許文献１に記載されている半導体装置９０１のｐ型の第３の窒化物半導体層５と、上方のゲート電極７の間に、ＳｉＯ２等のゲート絶縁膜１６を形成する。特許文献２によれば、ゲート絶縁膜１６を形成することにより、ゲート電流をほぼゼロにすることが可能であるとされる。
　特許文献３に記載されている半導体装置９０３の断面構造例を図１５に示す。半導体装置９０３では、特許文献１に記載されている半導体装置９０１のｐ型の第３の窒化物半導体層５の上面全面にプラズマ照射により厚さ１０～２０ｎｍ程度のｐ型の高抵抗領域１７を形成する。特許文献３によれば、ｐ型の高抵抗領域１７を形成することにより、ゲート電極に正電圧が印加されたときに、ゲート電流が流れることを抑制することができるとされる。
特開２０１１－２９２４７号公報 特許第４０４１０７５号公報 特許第５７０７４６３号公報
　しかしながら、背景技術で記載した半導体装置９０１～９０３をパワー分野で用いる場合はいくつか問題がある。
　特許文献１に記されている半導体装置９０１では、ｐ型の第３の窒化物半導体層５にショットキ接触するゲート電極７を形成するため、オーミック接触するゲート電極７を形成するよりも、Ｖｆを高くできる。しかしながら、オーミック接触するゲート電極でのＶｆは３Ｖ程度なので、それにショットキ障壁分を付加しても４～６Ｖ程度のＶｆしか得られない。またショットキ接触では、順方向電圧を６Ｖ以上にした場合はゲート破壊を起こすため、ゲート信頼性に問題がある。
　特許文献２に記されている半導体装置９０２では、ｐ型の第３の窒化物半導体層５と、上方のゲート電極７の間に、ＳｉＯ２等のゲート絶縁膜１６を形成するため、ＭＯＳ構造となり、Ｖｆは１０Ｖ以上を容易に得られる。しかしながら、ＩＩＩ族窒化物半導体のゲート絶縁膜においては、熱酸化膜を形成できないため、後付けのプラズマＣＶＤによる酸化膜や熱ＣＶＤによる酸化膜を形成する。プラズマＣＶＤによる酸化膜は欠陥準位が多数あり、また熱ＣＶＤによる酸化膜もｉｎ－ｓｉｔｕで形成しないために酸化膜と窒化物半導体界面に界面準位が多数ある。パワー半導体装置は高電圧で駆動するため、これらの準位に電子がトラップされて、電流コラプス（スランプ）が発生し、信頼性に問題がある。
　特許文献３に記されている半導体装置９０３では、ｐ型の第３の窒化物半導体層５の上面全面をプラズマ照射により厚さ１０～２０ｎｍ程度のｐ型の高抵抗領域１７を形成する。ｐ型の高抵抗領域１７を、ゲート電極７とｐ型の第３の窒化物半導体層５の間に挟むため、Ｖｆを高くすることが可能である。しかしながら高抵抗領域１７がｐ型であるため、高抵抗領域１７というには抵抗率が高くないこと、また厚さが１０～２０ｎｍ程度と極めて薄いためＶｆを向上させる効果としては限定的であり、４～６Ｖ程度のＶｆしか得られない。
　また、半導体装置９０３ではｐ型の第３の窒化物半導体層５のｐ型のドーパントとしてＭｇを用いているが、エピ成長後にＭｇ－Ｈ結合の水素を脱離してＭｇを活性化させる活性化アニールプロセス（８００℃～）が必須となる。半導体装置９０３では、活性化アニールをｐ型の第３の窒化物半導体層５を選択ドライエッチングする前に実施する必要があり（高抵抗領域形成後の熱処理は、高抵抗領域が低抵抗に戻ってしまうために不可である）、ｐ型の第３の窒化物半導体層５の側面からの水素の脱離が限定され、Ｍｇの活性化率を低減させる。つまり不活性なｐ型の第３の窒化物半導体層５を用いているため、ゲート直下のｐ－ｎ接合が十分に形成されず、チャネルを空乏化できないためにＶｔｈが低下し、ノーマリオフ動作が困難となる。
　また、プラズマ処理されたｐ型の高抵抗領域１７は、ｐ型の第３の窒化物半導体層５の表面全面を覆っているために、ゲート電極７脇の表面がｐ型の第３の窒化物半導体層５ではない。そのためｐ型の第３の窒化物半導体層５の総体積量が不十分であり、ゲート直下のｐ－ｎ接合が十分に形成されず、チャネルを空乏化できないためにＶｔｈが低下し、ノーマリオフ動作が困難となる可能性がある。
　そこで、本発明に係る窒化物半導体装置は、基板と、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層と、前記第３の窒化物半導体層に形成され、第２の不純物を含み、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域と、前記高抵抗領域の上に形成されたゲート電極と、を有し、前記高抵抗領域の端部が、前記第３の窒化物半導体層表面端の内側にあることを特徴とする。
　本発明に係る窒化物半導体装置では、容易にノーマリオフ動作を実現すると同時に、高抵抗領域の抵抗率が高いためＶｆが大幅に向上（≧７Ｖ）する。これにより従来のパワーＭＯＳＦＥＴ回路のＭＯＳＦＥＴを、本発明に係る半導体装置に乗せ換えるだけで駆動でき、簡単に置き換えることが可能となる。また、オン抵抗・ゲート電流依存性（Ｒｏｎ－Ｉｇ）においてより低い順方向ゲート電流で、低いＲｏｎを得ることが可能となる。それにより低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。また、高抵抗領域が半導体であるためにゲート信頼性が高い。また、高抵抗領域がｐ型の第３の窒化物半導体層の表面全面を覆わないため、ｐ型領域を十分に確保でき、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。また構造上、ｐ型の第３の窒化物半導体層を選択エッチングした後に活性アニールすることが可能となり、ｐ型の第３の窒化物半導体層の側面からの水素の脱離が可能となり、Ｍｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。
図１は、実施の形態に係る窒化物半導体装置の断面構造を示す断面図である。 図２は、実施の形態に係る窒化物半導体装置のＶｆの、高抵抗領域中の第２の不純物ピーク濃度依存性を示すグラフである。 図３は、実施の形態に係る窒化物半導体装置のＶｆの、第３の窒化物半導体層中の第２の不純物平均濃度依存性を示すグラフである。 図４Ａは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｂは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｃは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｄは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｅは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｆは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図５は、実施の形態の第１の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図６は、実施の形態の第２の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図７は、実施の形態の第３の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図８は、実施の形態の第４の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図９は、実施の形態の第５の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図１０は、実施の形態および比較例に係る窒化物半導体装置のＶｆ特性を示すグラフである。 図１１Ａは、比較例に係る窒化物半導体装置のＩｄｓ－Ｖｄｓ特性を示すグラフである。 図１１Ｂは、実施の形態に係る窒化物半導体装置のＩｄｓ－Ｖｄｓ特性を示すグラフである。 図１２は、実施の形態および比較例に係る窒化物半導体装置のＲｏｎ－Ｉｇｓ特性を示すグラフである。 図１３は、特許文献１の半導体装置の断面構造を示す断面図である。 図１４は、特許文献２の半導体装置の断面構造を示す断面図である。 図１５は、特許文献３の半導体装置の断面構造を示す断面図である。
　以下、実施の形態に係る窒化物半導体装置について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　図１に、実施の形態に係る、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある窒化物半導体装置１００の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
　窒化物半導体装置１００は、適宜なＳｉ基板１（他にも例えばＳａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）の上に、適宜なバッファ層２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上に、ＧａＮからなる第１の窒化物半導体層３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有し、その上に、ＡｌＧａＮからなる第２の窒化物半導体層４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有する。
　窒化物半導体装置１００は、第２の窒化物半導体層４の上に選択的にｐ－ＧａＮからなるｐ型の第１の不純物を含む第３の窒化物半導体層５（他にも例えばＩＩＩ族窒化物半導体であるｐ－ＩｎＧａＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ等）を有する。第２の窒化物半導体層４は、第１の窒化物半導体層３よりもバンドギャップが大きい。また、第２の窒化物半導体層４がＡｌＧａＮ、第１の窒化物半導体層３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮが格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に高濃度の二次元電子ガス層８が発生する。ただしｐ型の第１の不純物を含む第３の窒化物半導体層５直下は、ｐ－ｎ接合が形成され、ゲート電圧が加わっていない場合は二次元電子ガス層８が空乏化されてノーマリオフ状態となる。
　窒化物半導体装置１００は、ｐ型の第１の不純物を含む第３の窒化物半導体層５の一部に、第２の不純物を含み前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６を有し、高抵抗領域６の上にゲート電極７を有し、ゲート電極７の両側方にそれぞれゲート電極７と離間して形成され、二次元電子ガス層８と電気的に接続されたソース電極９及びドレイン電極１０を有する。
　第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、第２の窒化物半導体層４におけるＡｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）に応じて、ＡｌＧａＮ膜厚が１０～２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５がｐ－ＧａＮである場合、膜厚は５０～３００ｎｍの範囲内、望ましくは１００ｎｍであれば良く、ｐ型の第１の不純物がＭｇである場合、濃度は１×１０１９ｃｍ－３～１０×１０１９ｃｍ－３の範囲内、望ましくは５×１０１９ｃｍ－３であれば良い。
　高抵抗領域６に含まれる第２の不純物はＦ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの内少なくとも一つ、望ましくはＦやＦｅ等のｎ型もしくはｐ型の窒化物半導体を完全に不活性化し、高抵抗化する元素であればよい。
　図２は、窒化物半導体装置１００のＶｆの、高抵抗領域６中の第２の不純物ピーク濃度依存性を示すグラフである。図２から、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物のピーク濃度は１×１０１８ｃｍ－３以上、望ましくは２×１０１８ｃｍ－３以上であればよい。
　図３は、窒化物半導体装置１００のＶｆの、第３の窒化物半導体層５中の第２の不純物平均濃度依存性を示すグラフである。ここで、第３の窒化物半導体層５中の第２の不純物平均濃度とは、第３の窒化物半導体層５の総体積当たりに含まれる第２の不純物量を濃度に換算した値を言う。図３から、第３の窒化物半導体層５中の第２の不純物の平均濃度は１×１０１７ｃｍ－３以上であることが望ましい。
　高抵抗領域６は、ゲート電極７の下のｐ型の第１の不純物を含む第３の窒化物半導体層５の中にあればどこでも良く、例えば第３の窒化物半導体層５の最表面にあっても良く、中心部にあっても良く、第３の窒化物半導体層５の中にまだらに（分散して）存在していても良い。ただしＶｆを効率よく向上させるためには、高抵抗領域６は第３の窒化物半導体層５の最表面にあり、ゲート電極７と接していることが望ましい。
　また高抵抗領域６の横方向の端部は、第３の窒化物半導体層５の表面側の端部よりも内側にあることが望ましい。また、ゲート電極７の底面の端部は、高抵抗領域６の横方向の端部の内側にあっても、面一にあっても、外側にあっても良いが、Ｖｆを効率よく向上させるためには、ゲート電極７の底面の端部は高抵抗領域６の横方向の端部の内側にあることが望ましい（図１）。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）よりも狭いことが望ましい。ここで、横方向とは、窒化物半導体装置１００をソース電極９及びドレイン電極１０を通って横断する方向である。
　また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物が入っている高抵抗領域６の厚さが２０ｎｍ以上、望ましくは７０ｎｍ以上であるほうが良い。ただし、第２の不純物が１×１０１７ｃｍ－３以上含まれる膜厚を、高抵抗領域６の膜厚と定義する。また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには、高抵抗領域６の厚さが２０ｎｍ以上で、尚且つ、第２の不純物のピーク濃度が２×１０１８ｃｍ－３以上の両方を満たすことが望ましい。
　高抵抗領域６の一部に接触するゲート電極７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。ただしゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にショットキ接触をする金属を用いる場合、ゲート電圧を６Ｖ以上加えた場合にはゲートが破壊する等、ゲート信頼性に問題が発生する可能性が高い。そのため、ゲートの信頼性を確保するためには、ゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する、もしくはコンタクト抵抗が低い金属であるＮｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎ等の金属を１つもしくは２つ以上組み合わせた電極を用いることが望ましい。ただし、上記ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する電極が、高抵抗領域６に接触する際のコンタクト抵抗は、Ｖｆを向上させるため、ある程度高いほうが良く、具体的には２００Ωｍｍ以上が望ましい。
　ソース電極９及びドレイン電極１０は、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなり、二次元電子ガス層８に電気的に接続されていれば良い。例えば、第２の窒化物半導体層４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３の一部に接していれば良い。
　次に、本構造の製造方法を示す断面図を図４Ａ～図４Ｆに示す。尚、本製造方法は最小の構成を説明しており、これに限定を受けるものではない。また、本製造方法の順序はこれに限定されるものではない。
　まず、適宜な（１１１）面のＳｉ基板１（他にも、例えばＳａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）上に、既知のＭＯＣＶＤ法等のエピタキシャル成長技術を用いて、適宜なバッファ層２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を形成し、その上にＧａＮからなる第１の窒化物半導体層３（他にも、例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を形成し、その上に第１の窒化物半導体層３よりもバンドギャップが大きいＡｌＧａＮからなる第２の窒化物半導体層４（他にも、例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）を形成し、その上にｐ－ＧａＮからなるｐ型の第１の不純物を含む第３の窒化物半導体層５（他にも、例えばＩＩＩ族窒化物半導体であるｐ－ＩｎＧａＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ等）を連続的に形成する（図４Ａ）。
　第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、Ａｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）に応じて、ＡｌＧａＮ膜厚が１０～２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５がｐ－ＧａＮである場合、膜厚は５０～３００ｎｍの範囲内、望ましくは１００ｎｍであれば良く、ｐ型の第１の不純物がＭｇである場合、濃度は１～１０×１０１９ｃｍ－３の範囲内、望ましくは５×１０１９ｃｍ－３であれば良い。次に、既知のフォトリソグラフィ技術を用いてレジストパターン１４を形成し、既知のドライエッチング技術を用いてｐ型の第１の不純物を含む第３の窒化物半導体層５を選択的に除去する（図４Ｂ）。
　続いて、ｐ型の第１の不純物を含む第３の窒化物半導体層５のｐ型不純物であるＭｇを活性化させるため、窒素ガス中、８００℃の温度において、３０分程度の活性化アニールを実施する（図示せず）。ｐ型の第１の不純物を含む第３の窒化物半導体層５を選択的に除去した後に活性化アニールを実施するのは、ｐ型元素であるＭｇを不活性にしている水素の結合を切り、第３の窒化物半導体層５表面以外に、第３の窒化物半導体層５の側面からも効率的に水素を脱離させることができるためである。これによりＭｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。第３の窒化物半導体層５を選択的に除去する前に活性化アニールを実施する場合は、Ｍｇの活性化率が下がり、Ｖｔｈが低下、ノーマリオフ動作が難しくなる。
　続いて再度、既知のフォトリソグラフィ技術を用いて、ｐ型の第１の不純物を含む第３の窒化物半導体層５の上面に開口部を有するレジストパターン１５を設ける。このレジストパターン１５の開口部を通して既知のイオン注入技術により、第２の不純物を第２の窒化物半導体層４に注入し、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６を形成する（図４Ｃ）。
　高抵抗領域６に含まれる第２の不純物は、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るために、Ｆ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの内少なくとも一つ、望ましくはＦやＦｅ等、ｎ型もしくはｐ型の窒化物半導体を完全に不活性化し、高抵抗化する元素であればよい。また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物のピーク濃度は１×１０１８ｃｍ－３以上、望ましくは２×１０１８ｃｍ－３以上であればよい（図２）。また上記第２の不純物量を、第３の窒化物半導体層５全体に含まれる第２の不純物の平均濃度（第３の窒化物半導体層５の総体積当たりに含まれる第２の不純物量を濃度に換算した値）に換算すると、１×１０１７ｃｍ－３以上であることが望ましい（図３）。
　第２の不純物としてＦを用いる場合、イオン注入はＦやＢＦ２ガス等を選択し注入する。イオン注入の加速エネルギーは１０～１００ｋｅＶの範囲内で、望ましくは４０ｋｅＶ程度、ドーズ量は１×１０１３ｃｍ－２以上、望ましくは５×１０１３ｃｍ－２程度必要である。注入深さが第３の窒化物半導体層５を突き抜けて第２の窒化物半導体層４に達すると、オン動作時のゲート直下の二次元電子ガス層８が減少してしまい、Ｖｔｈがずれてしまうため望ましくない。そのため、第２の不純物の注入深さは第３の窒化物半導体層５の底部を越えない、望ましくはプロセスのバラツキを考慮し、第３の窒化物半導体層５の底部よりも１０ｎｍ程度上方で止まることが重要である。
　また、レジストパターン１５の開口部は、イオン注入して高抵抗化させるため、選択的に形成した第３の窒化物半導体層５の上面端の内側である必要がある。レジストパターン１５の開口部が第３の窒化物半導体層５の上面端の外側に落ちた場合、イオン注入により、第１の窒化物半導体層３や第２の窒化物半導体層４を高抵抗化させてしまい、デバイスのオン抵抗が大幅に悪化し、ＦＥＴ動作しなくなってしまう。
　続いて、既知の酸素アッシング技術や有機のレジスト除去技術等を用いてレジストパターン１５を除去する（図４Ｄ）。
　続いて既知のフォトリソグラフィ技術や蒸着技術やリフトオフ技術、スパッタ技術、ドライエッチング技術等を用いて、ソース電極９及びドレイン電極１０を形成する（図４Ｅ）。ソース電極９及びドレイン電極１０は、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなり、二次元電子ガス層８に電気的に接続されていれば良い。例えば、第２の窒化物半導体層４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３の一部に接していれば良い。ソース電極９及びドレイン電極１０は、コンタクト抵抗の低減のためアニール処理を施しても良い。
　最後に、既知のフォトリソグラフィ技術や蒸着技術やリフトオフ技術、スパッタ技術、ドライエッチング技術等を用いて、ゲート電極７を形成する（図４Ｆ）。高抵抗領域６は、ゲート電極７の下のｐ型の第１の不純物を含む第３の窒化物半導体層５の中にあればどこでも良く、例えば第３の窒化物半導体層５の最表面にあっても良く、中心部にあっても良く、第３の窒化物半導体層５の中でまだらに（分散して）存在していても良いが、Ｖｆを効率よく向上させるためには、高抵抗領域６は第３の窒化物半導体層５の最表面にあり、ゲート電極７と接していることが望ましい。また、ゲート電極７の底面の端部は、高抵抗領域６の横方向の端部の内側にあっても、面一にあっても、外側にあっても良いが、Ｖｆを効率よく向上させるために内側にあることが望ましい。
　高抵抗領域６の一部に接触するゲート電極７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。ただしゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にショットキ接触をする金属を用いる場合、ゲート電圧を６Ｖ以上加えた場合にはゲートが破壊する等、ゲート信頼性に問題が発生する可能性が高い。そのため、ゲートの信頼性を確保するためには、ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する、もしくはコンタクト抵抗が低い金属であるＮｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎ等の金属を１つもしくは２つ以上組み合わせた電極を用いることが望ましい。ただし、上記ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する電極が、高抵抗領域６に接触する際のコンタクト抵抗は、Ｖｆを向上させるため、ある程度高いほうが良く、具体的には２００Ωｍｍ以上が望ましい。
　窒化物半導体装置１００の動作を説明する。ノーマリオフ動作の場合、ゲート電極７が０Ｖでは第３の窒化物半導体層５の直下にｐ－ｎ接合による空乏層が広がっているため二次元電子ガス層８が存在せず、オフ状態である。ソース電極９を接地して、ドレイン電極１０に負荷である正のドレイン電圧を印加した状態で、ゲート電極７に正のゲート電圧を印加していくと、空乏層が縮小して、ゲート電圧がＶｔｈを超えるとドレイン電流が流れ始めオン状態となる。
　窒化物半導体装置１００の効果について説明する。窒化物半導体装置１００を用いることにより、容易にノーマリオフ動作を実現できると同時に、高抵抗領域６の抵抗率が高いためＶｆを７Ｖ以上に向上することができる。これにより従来のパワーＭＯＳＦＥＴ回路のＭＯＳＦＥＴを、窒化物半導体装置１００に乗せ換えるだけで駆動でき、簡単に置き換えることが可能となる。また、オン抵抗・ゲート電流依存性（Ｒｏｎ－Ｉｇ）においてより低い順方向ゲート電流で低いＲｏｎを得ることが可能となる。それにより低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。また、高抵抗領域６が半導体層であるために、プラズマＣＶＤ等で付着させたシリコン酸化膜等と比較して、ゲートの信頼性が高くなる。また、高抵抗領域がｐ型の第３の窒化物半導体層５の表面全面を覆わないため、ｐ型領域を十分に確保でき、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。また構造上、ｐ型の第３の窒化物半導体層５を選択エッチングした後に活性化アニールすることが可能となり、ｐ型の第３の窒化物半導体層５の横方向からの水素の脱離が可能となり、Ｍｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。
　次に、実施の形態の第１の変形例に係る窒化物半導体装置について説明する。
　図５に、実施の形態の第１の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあり、ゲート電極の幅は高抵抗領域の幅と同じである窒化物半導体装置１０１の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
　窒化物半導体装置１０１は、図１にて示した窒化物半導体装置１００の内、ゲート電極７の幅が、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６の幅と同一である。つまりゲート電極７の底面端が、高抵抗領域６の横方向の端部と、横方向に同一（面一）である。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）と同じである。ここで、横方向とは、窒化物半導体装置１０１をソース電極９及びドレイン電極１０を通って横断する方向である。
　窒化物半導体装置１０１を用いることにより、図１にて示した窒化物半導体装置１００の効果に付加して、Ｖｆを高く保ちつつ、ｐ－ＧａＮ領域も大きいためＶｔｈの低下を抑制、ノーマリオフ動作がさらに容易となる。また、ゲート電極７端からｐ型の第１の不純物を含む第３の窒化物半導体層５へのアクセスが近いことにより微小にゲート電流を流すことができ、ゲート電圧を順方向に６Ｖ以上掛けても破壊せず、ゲート信頼性が高くなる。
　次に、実施の形態の第２の変形例に係る窒化物半導体装置について説明する。
　図６に、実施の形態の第２の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあり、ゲート電極の幅は前記高抵抗領域の幅よりも外側である窒化物半導体装置１０２の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
　窒化物半導体装置１０２は、図１にて示した窒化物半導体装置１００の内、ゲート電極７の幅が、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６の幅よりも広い。つまりゲート電極７の底面端が、高抵抗領域６の横方向の端部よりも外側である。つまりゲート電極７の外側は、ｐ型の第１の不純物を含む第３の窒化物半導体層５に接触する。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）よりも広い。ここで、横方向とは、窒化物半導体装置１０２をソース電極９及びドレイン電極１０を通って横断する方向である。
　窒化物半導体装置１０２を用いることにより、図１にて示した窒化物半導体装置１００の効果に付加して、Ｖｆを有る程度高く保ちつつ、ｐ－ＧａＮ領域が更に広いためＶｔｈの低下を抑制、ノーマリオフ動作が容易となる。また、ゲート電極７端からｐ型の第１の不純物を含む第３の窒化物半導体層５へ直接アクセスできることにより、ある程度ゲート電流を流すことができ、ゲート電圧を順方向に６Ｖ以上掛けても破壊せず、ゲート信頼性がより高くなる。
　次に、実施の形態の第３の変形例に係る窒化物半導体装置について説明する。
　図７に、実施の形態の第３の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあるリセスゲート型の窒化物半導体装置１０３の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
　窒化物半導体装置１０３は、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の内、ｐ型の第１の不純物を含む第３の窒化物半導体層５の下の第２の窒化物半導体層４にリセス１１構造がある。リセス１１部直下の第２の窒化物半導体層４の残し厚は、第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、Ａｌ組成２０％の場合、設定するしきい値電圧（Ｖｔｈ）によって異なるが、ＡｌＧａＮ膜厚が１０～２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。リセス部以外の第２の窒化物半導体層４は、上記リセス１１部直下の第２の窒化物半導体層４の残し厚よりも厚いこと、望ましくは４０ｎｍ以上であることが望ましい。
　窒化物半導体装置１０３の製造方法は、第２の窒化物半導体層４で一旦エピタキシャル成長を終了し、その後第２の窒化物半導体層４に、既知のフォトリソグラフィ技術とドライエッチング技術を用いてリセス１１部を形成する。続いてｐ型の第１の不純物を含む第３の窒化物半導体層５をリセス１１を埋めるようにエピタキシャル成長し、以降は図４Ｂ以降と同じ製造方法である。ｐ型の第１の不純物を含む第３の窒化物半導体層５は、横方向成長によりリセス１１部を完全に埋め込むように形成する必要があるため、ある程度の膜厚が必要であり、最大厚部で２００ｎｍ以上あることが望ましい。
　窒化物半導体装置１０３を用いることにより、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の効果に付加して、リセス部以外の第２の窒化物半導体層４表面から二次元電子ガス層８を物理的に離すことができ、第２の窒化物半導体層４表面の表面準位にトラップされる電子の影響を取り除くことができ、電流コラプスを大幅に低減できる。
　次に、実施の形態の第４の変形例に係る窒化物半導体装置について説明する。
　図８に、実施の形態の第４の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある貫通リセスゲート型の窒化物半導体装置１０４の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
　窒化物半導体装置１０４は、図１、５～７にて示した窒化物半導体装置１００、１０１～１０３の内、ｐ型の第１の不純物を含む第３の窒化物半導体層５の下の第２の窒化物半導体層４に、第２の窒化物半導体層４を貫通して底面が第１の窒化物半導体層３に達するリセス１１構造がある。
　窒化物半導体装置１０４の製造方法は、図４Ａに示す製造工程の途中で、第２の窒化物半導体層４で一旦エピタキシャル成長を終了し、その後第２の窒化物半導体層４を貫通して底面が第１の窒化物半導体層３に達するリセス１１部を既知のフォトリソグラフィ技術とドライエッチング技術を用いて形成する。その後分断された二次元電子ガス層８は、再エピタキシャル成長によりＡｌＧａＮ等の第４の窒化物半導体層１２を成長し、分断された第２の窒化物半導体層４を再接続し、二次元電子ガス層８を再接続する。続いてｐ型の第１の不純物を含む第３の窒化物半導体層５をリセス１１を埋めるようにエピタキシャル成長し、以降は図４Ｂ以降と同じ製造方法である。
　再成長する第４の窒化物半導体層１２は、ノーマリオフ動作のためには、Ａｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）によって異なるが、ＡｌＧａＮ膜厚が１０～２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。リセス部以外の第２の窒化物半導体層４と第４の窒化物半導体層１２の膜厚の和は、上記リセス１１部直下の第２の窒化物半導体層４の残し厚よりも厚いこと、望ましくは４０ｎｍ以上であればよい。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５は、横方向成長により、リセス１１部を埋め込むように形成する必要がある。そのため、ある程度の膜厚が必要であり、最大厚部で２００ｎｍ以上あることが望ましい。
　窒化物半導体装置１０４を用いることにより、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の効果に付加して、第２の窒化物半導体層４表面から二次元電子ガス層８を物理的に離すことができ、第４の窒化物半導体層１２表面の表面準位にトラップされる電子の影響を取り除くことができ、電流コラプスを大幅に低減できる。また、図７で示した窒化物半導体装置１０３の効果に付加して、ウェハ面内のＶｔｈが再成長した第４の窒化物半導体層１２のみで制御できるため、ウェハ面内のＶｔｈのバラツキが小さい。
　次に、実施の形態の第５の変形例に係る窒化物半導体装置について説明する。
　図９に、実施の形態の第５の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある縦型の窒化物半導体装置１０５の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
　本構造は、図１、５～８にて示した窒化物半導体装置１００、１０１～１０４の内、基板１がｎ型のＧａＮからなり、基板１の裏面にドレイン電極１０があり、表面側のゲート電極７の側方にゲート電極７と離間して形成され、二次元電子ガス層８と電気的に接続されたソース電極９がある。第１の窒化物半導体層３の内部にウェル層１３があっても良い。ウェル層１３は、ソース・ドレイン間の貫通電流を抑止する目的に挿入するため、ｎ型の基板１やｎ－ＧａＮからなる第１の窒化物半導体層３とｐ－ｎ接合を形成することによる空乏層を設ける目的で、ｐ型であることが望ましい。図７、８と同じように、リセス構造を用いても良い（図示せず）。
　窒化物半導体装置１０５を用いることにより、図１、５～８にて示した窒化物半導体装置１００、１０１～１０４の効果に付加して、縦型ＦＥＴであるために、耐圧を大きくとることが可能となる。また、チップ面積あたりの電流密度も向上することが可能となる。
　図１０～１２に、図８にて説明した貫通リセスゲート型の窒化物半導体装置１０４における高抵抗領域６がない比較例の電気特性と、高抵抗領域６がある実施例の電気特性を示す。ここで示す貫通リセスゲート型の窒化物半導体装置１０４の第３の窒化物半導体層５はｐ－ＧａＮであり、その最大膜厚は比較例および実施例のいずれも、およそ２５０ｎｍである。
　高抵抗領域６がある実施例では、高抵抗領域６にＢとＦ両方を含み、Ｂのピーク濃度は１．３×１０１９ｃｍ－３、Ｆのピーク濃度は２．６×１０１９ｃｍ－３である。また、ｐ－ＧａＮ全体に含まれるＢの平均濃度は１．２×１０１８ｃｍ－３、Ｆの平均濃度は２．３×１０１８ｃｍ－３である。第２の不純物が１×１０１７ｃｍ－３以上含まれる膜厚を、高抵抗領域６の膜厚と定義した場合、その膜厚はおよそ７０ｎｍであり、高抵抗領域６の表面と第３の窒化物半導体層５の表面は同一面にある。第３の窒化物半導体層５の上面の幅はおよそ１．４μｍに対して、高抵抗領域６の上面の幅はおよそ０．９μｍ、ゲート電極７の底面の幅はおよそ０．８μｍである。ゲート電極７の底面端は、高抵抗領域６の上面端の内側であり、ゲート電極７の底面端は全て高抵抗領域６の上面に接している。
　図１０に窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＶｇｓ－Ｉｇｓ（Ｖｆ）特性を示す。実施例によれば、高抵抗領域６があることにより、Ｖｆが比較例の３．３Ｖから１１．２Ｖに大幅に向上する。これにより、Ｖｆ≧７Ｖの要件を満たし、パワー用途のシリコン系ＭＯＳＦＥＴ回路上でシリコン系ＭＯＳＦＥＴ用のドライバでＧａＮ－ＦＥＴを駆動させることが可能となる。
　また、図１１Ａ、図１１Ｂに窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＩｄｓ－Ｖｄｓ特性をそれぞれ示す。比較例および実施例のいずれにおいても最大ドレイン電流（Ｉｍａｘ）は０．３Ａ／ｍｍ程度確保できており、ＦＥＴとして正常に動作している。また、高抵抗領域６がある実施例では、Ｖｆを１１Ｖ以上に確保できているため、Ｖｇｓを＋１４Ｖ印加しても、Ｉｄｓがリークしておらず、ＦＥＴとして正常に動作可能である。
　また、図１２に窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＲｏｎ－Ｉｇｓ特性を示す。高抵抗領域６がある実施例では、高抵抗領域６がない比較例より低いＩｇｓにおいて低いＲｏｎを得ることができる。つまり、より低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。
　以上、本発明の一つまたは複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
　本発明は、ノーマリオフ動作と同時に、Ｖｆを大幅に向上できる半導体層地を提供でき、もってパワーデバイスの性能を向上させることができる。
　１　基板
　２　バッファ層
　３　第１の窒化物半導体層
　４　第２の窒化物半導体層
　５　ｐ型の第３の窒化物半導体層
　６　高抵抗領域
　７　ゲート電極
　８　２次元電子ガス層
　９　ソース電極
　１０　ドレイン電極
　１１　リセス
　１２　第４の窒化物半導体層
　１３　ウェル層
　１４、１５　レジストパターン
　１６　ゲート絶縁膜
　１７　ｐ型の高抵抗領域
　１００～１０５、９０１～９０３　窒化物半導体装置

Claims (17)

  1. 　基板と、
    　前記基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層と、
    　前記第３の窒化物半導体層に形成され、第２の不純物を含み、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域と、
    　前記高抵抗領域の上に形成されたゲート電極と、を有し、
    　前記高抵抗領域の端部が、前記第３の窒化物半導体層表面端の内側にある
    　窒化物半導体装置。
  2. 　前記ゲート電極と前記高抵抗領域とは接している、
    　請求項１に記載の窒化物半導体装置。
  3. 　前記ゲート電極の幅は前記高抵抗領域の幅よりも狭い、
    　請求項２に記載の窒化物半導体装置。
  4. 　前記ゲート電極の幅は前記高抵抗領域の幅と同じである、
    　請求項２に記載の窒化物半導体装置。
  5. 　前記ゲート電極の幅は前記高抵抗領域の幅よりも広い、
    　請求項２に記載の窒化物半導体装置。
  6. 　前記窒化物半導体装置のゲート幅あたりのゲート・ソース間の順方向電流が１００μＡ／ｍｍとなるゲート・ソース間電圧が７Ｖ以上である、
    　請求項１から５のいずれか１項に記載の窒化物半導体装置。
  7. 　前記高抵抗領域と前記ゲート電極の接触抵抗は２００Ωｍｍ以上である、
    　請求項１から６のいずれか１項に記載の窒化物半導体装置。
  8. 　前記高抵抗領域中の前記第２の不純物のピーク濃度は２×１０１８ｃｍ－３以上である、
    　請求項１から７のいずれか１項に記載の窒化物半導体装置。
  9. 　前記ｐ型の第３の窒化物半導体層中の前記第２の不純物の平均濃度が１×１０１７ｃｍ－３以上である、
    　請求項１から８のいずれか１項に記載の窒化物半導体装置。
  10. 　前記高抵抗領域の厚さは２０ｎｍ以上である、
    　請求項１から９のいずれか１項に記載の窒化物半導体装置。
  11. 　前記高抵抗領域の厚さは２０ｎｍ以上であり、前記高抵抗領域中の前記第２の不純物のピーク濃度は２×１０１８ｃｍ－３以上である、
    　請求項１から１０のいずれか１項に記載の窒化物半導体装置。
  12. 　前記高抵抗領域の厚さは、前記第３の窒化物半導体層の最大厚よりも薄い、
    　請求項１から１１のいずれか１項に記載の窒化物半導体装置。
  13. 　前記高抵抗領域の下端は、前記第３の窒化物半導体層の下端よりも１０ｎｍ以上上方である、
    　請求項１から１２のいずれか１項に記載の窒化物半導体装置。
  14. 　前記第２の不純物は、Ｆ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの少なくとも一つである
    　請求項１から１３のいずれか１項に記載の窒化物半導体装置。
  15. 　前記ゲート電極は、ｐ型の第３の窒化物半導体に対してオーミック接触する材料を用いる、
    　請求項１から１４のいずれか１項に記載の窒化物半導体装置。
  16. 　前記ゲート電極は、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎの内少なくとも一つの元素を含む、
    　請求項１５に記載の窒化物半導体装置。
  17. 　基板を用意し、
    　前記基板の上に第１の窒化物半導体層を形成する工程と、
    　前記第１の窒化物半導体層の上に、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を形成する工程と、
    　前記第２の窒化物半導体層の上に、ｐ型の第１の不純物を含む第３の窒化物半導体層を選択的に形成する工程と、
    　前記第３の窒化物半導体層の一部に第２の不純物をイオン注入し、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域を形成する工程と、
    　前記高抵抗領域の上にゲート電極を形成する工程と、
    　を含む窒化物半導体装置の製造方法。
PCT/JP2018/015785 2017-06-13 2018-04-17 窒化物半導体装置及びその製造方法 WO2018230136A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019525150A JP7113233B2 (ja) 2017-06-13 2018-04-17 窒化物半導体装置
US16/708,051 US11171228B2 (en) 2017-06-13 2019-12-09 Nitride semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-116040 2017-06-13
JP2017116040 2017-06-13

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/708,051 Continuation US11171228B2 (en) 2017-06-13 2019-12-09 Nitride semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2018230136A1 true WO2018230136A1 (ja) 2018-12-20

Family

ID=64658691

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/015785 WO2018230136A1 (ja) 2017-06-13 2018-04-17 窒化物半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US11171228B2 (ja)
JP (1) JP7113233B2 (ja)
WO (1) WO2018230136A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299407A (zh) * 2019-06-29 2019-10-01 厦门市三安集成电路有限公司 功率器件及其制备方法
CN112786699A (zh) * 2019-11-08 2021-05-11 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
WO2022033360A1 (zh) * 2020-08-10 2022-02-17 华为技术有限公司 一种混合栅场效应管及制备方法、开关电路
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置
WO2023189039A1 (ja) * 2022-03-30 2023-10-05 ローム株式会社 窒化物半導体装置
JP7571935B2 (ja) 2020-08-10 2024-10-23 華為技術有限公司 ハイブリッドゲート電界効果トランジスタ、ハイブリッドゲート電界効果トランジスタを製造する方法、及びスイッチ回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3081613B1 (fr) * 2018-05-22 2022-12-09 Exagan Transistor a haute mobilite electronique en mode enrichissement
CN109817710A (zh) * 2018-12-29 2019-05-28 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
CN111863952A (zh) * 2020-07-28 2020-10-30 西安电子科技大学 常关型氮化镓基器件及其制作方法
CN112331720B (zh) * 2020-11-07 2022-12-09 东南大学 一种具有高阈值稳定性型氮化镓功率半导体器件
TWI755277B (zh) * 2021-02-09 2022-02-11 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製作方法
WO2023035104A1 (en) * 2021-09-07 2023-03-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
WO2023082202A1 (en) * 2021-11-12 2023-05-19 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing thereof
TWI832676B (zh) * 2022-06-09 2024-02-11 超赫科技股份有限公司 高電子遷移率電晶體之製造方法
CN114883396B (zh) * 2022-07-11 2022-09-23 成都功成半导体有限公司 一种凹陷式Fin-JFET栅结构HEMT及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246527A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体装置
JP2000208753A (ja) * 1999-01-19 2000-07-28 Sony Corp 半導体装置とその製造方法
US20130168687A1 (en) * 2011-06-29 2013-07-04 Industrial Technology Research Institute Enhancement mode gallium nitride based transistor device
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2016131207A (ja) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
JP2016213388A (ja) * 2015-05-12 2016-12-15 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置
TWI512831B (zh) * 2007-06-01 2015-12-11 Univ California 氮化鎵ｐ型／氮化鋁鎵／氮化鋁／氮化鎵增強型場效電晶體
JP2010206125A (ja) * 2009-03-06 2010-09-16 Oki Electric Ind Co Ltd 窒化ガリウム系高電子移動度トランジスタ
JP2011029247A (ja) 2009-07-22 2011-02-10 Panasonic Corp 窒化物半導体装置及びその製造方法
CN103620751B (zh) 2011-07-12 2017-08-01 松下知识产权经营株式会社 氮化物半导体装置及其制造方法
KR101882997B1 (ko) 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR101922121B1 (ko) 2012-10-09 2018-11-26 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP6119215B2 (ja) 2012-12-03 2017-04-26 日亜化学工業株式会社 電界効果トランジスタ
JP6167889B2 (ja) 2012-12-21 2017-07-26 日亜化学工業株式会社 電界効果トランジスタとその製造方法
KR102080745B1 (ko) 2013-04-16 2020-04-14 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
US9076854B2 (en) 2013-08-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
JP5707463B2 (ja) 2013-09-30 2015-04-30 株式会社豊田中央研究所 半導体装置とその製造方法
US9385001B1 (en) 2015-03-17 2016-07-05 Toshiba Corporation Self-aligned ITO gate electrode for GaN HEMT device
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
US10014402B1 (en) * 2016-12-14 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistor (HEMT) device structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246527A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体装置
JP2000208753A (ja) * 1999-01-19 2000-07-28 Sony Corp 半導体装置とその製造方法
US20130168687A1 (en) * 2011-06-29 2013-07-04 Industrial Technology Research Institute Enhancement mode gallium nitride based transistor device
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2016131207A (ja) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
JP2016213388A (ja) * 2015-05-12 2016-12-15 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299407A (zh) * 2019-06-29 2019-10-01 厦门市三安集成电路有限公司 功率器件及其制备方法
CN112786699A (zh) * 2019-11-08 2021-05-11 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN112786699B (zh) * 2019-11-08 2023-11-21 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
WO2022033360A1 (zh) * 2020-08-10 2022-02-17 华为技术有限公司 一种混合栅场效应管及制备方法、开关电路
JP7571935B2 (ja) 2020-08-10 2024-10-23 華為技術有限公司 ハイブリッドゲート電界効果トランジスタ、ハイブリッドゲート電界効果トランジスタを製造する方法、及びスイッチ回路
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置
WO2023189039A1 (ja) * 2022-03-30 2023-10-05 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
US11171228B2 (en) 2021-11-09
US20200119178A1 (en) 2020-04-16
JPWO2018230136A1 (ja) 2020-04-23
JP7113233B2 (ja) 2022-08-05

Similar Documents

Publication Publication Date Title
US11171228B2 (en) Nitride semiconductor device and method for manufacturing the same
JP7065329B2 (ja) 窒化物半導体装置及びその製造方法
US9941399B2 (en) Enhancement mode III-N HEMTs
US9190506B2 (en) Field-effect transistor
JP5186096B2 (ja) 窒化物半導体トランジスタ及びその製造方法
US7816707B2 (en) Field-effect transistor with nitride semiconductor and method for fabricating the same
JP4755961B2 (ja) 窒化物半導体装置及びその製造方法
CN109037324B (zh) 在断态期间具有高应力顺应性的hemt晶体管及其制造方法
JP2023537713A (ja) 空乏層を有するｉｉｉ族窒化物デバイス
WO2010084727A1 (ja) 電界効果トランジスタ及びその製造方法
CN102648527A (zh) 半导体器件及其制造方法
JP2011029506A (ja) 半導体装置
US9680001B2 (en) Nitride semiconductor device
JP7369725B2 (ja) 窒化物半導体装置
WO2014050740A1 (ja) スイッチング素子
JP2015177063A (ja) 半導体装置
CN111527610A (zh) 半导体装置及其制造方法
JP2011142358A (ja) 窒化物半導体装置
JP6639260B2 (ja) 半導体装置
JP2010165896A (ja) 半導体装置及びその製造方法
US20220254902A1 (en) Nitride semiconductor device and method of fabricating the same
JP2010171287A (ja) 窒化物半導体装置
CN118712213A (zh) 具有改进的栅极结构的hemt器件及其制造过程
CN118235253A (zh) 氮化物基半导体器件及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18816493

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019525150

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18816493

Country of ref document: EP

Kind code of ref document: A1