JP2016213388A

JP2016213388A - 窒化物半導体装置及びその製造方法

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Publication number: JP2016213388A
Application number: JP2015097703A
Authority: JP
Inventors: 将一兼近; Masakazu Kanechika; 上田　博之; Hiroyuki Ueda; 博之上田; 富田　英幹; Hidemiki Tomita; 英幹富田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2015-05-12
Filing date: 2015-05-12
Publication date: 2016-12-15
Anticipated expiration: 2035-05-12
Also published as: JP6437381B2

Abstract

【課題】電流コラプス現象が抑えられた窒化物半導体装置及びその製造方法を提供する。【解決手段】窒化物半導体装置１の製造方法は、ヘテロ接合を有する窒化物半導体積層体１６上にｐ型窒化物半導体層２２を成膜する工程、ｐ型窒化物半導体層２２の一部をエッチングして窒化物半導体積層体１６を露出させる工程、露出した窒化物半導体積層体１６上にｉ型又はｎ型の窒化物半導体の表面層２４を成膜する工程、ｐ型窒化物半導体層２２上にゲート電極３６を形成する工程、及び、窒化物半導体積層体１６上であってｐ型窒化物半導体層２２を間に置いて対向する位置の一方にドレイン電極３２を形成し、他方にソース電極３４を形成する工程、を備える。【選択図】図１

Description

本明細書で開示する技術は、窒化物半導体装置及びその製造方法に関する。

ヘテロ接合を有する窒化物半導体積層体を備える窒化物半導体装置が開発されている。この窒化物半導体装置は、ヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する。この窒化物半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。

非特許文献１及び非特許文献２に開示されるように、この種の窒化物半導体装置では、ゲート電極と窒化物半導体積層体の間にｐ型窒化物半導体層を介在させる技術が開発されている。ｐ型窒化物半導体層が設けられていると、ゲート電極が接地されたときに、ｐ型窒化物半導体層から伸びる空乏層が、ｐ型窒化物半導体層の下方の２次元電子ガス層の電子を枯渇させることができる。一方、ゲート電極に正電位が印加されると、空乏層が縮小し、ｐ型窒化物半導体層の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。このように、ｐ型窒化物半導体層が設けられている窒化物半導体装置は、ノーマリオフで動作することができる。

また、この種の窒化物半導体装置では、オン状態のドレイン電流がスイッチング中に減少する電流コラプス現象の発生が問題となっている。電流コラプス現象は、窒化物半導体積層体の表面準位又は窒化物半導体積層体とパッシベーション膜の間の界面準位に電荷が蓄積することが１つの原因だと考えられている。特許文献１は、電流コラプス現象を抑えるために、窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を形成する技術を開示する。表面層が窒化物半導体積層体上に設けられていることにより、窒化物半導体積層体の表面準位又は界面準位が減少し、電荷の蓄積が抑えられ、電流コラプス現象が抑えられる。

Injun Hwang et. al., ISPSD (2012), p.41 Y. Uemoto et. al., IEEE Transaction on Electron Devices, Vol.54 (2007), p.3393

特開２０１４−７２２５８号公報

窒化物半導体積層体上に形成される表面層の膜厚は、ゲートリーク電流の電流経路となるのを回避するために、薄くする必要がある。このため、特許文献１の窒化物半導体装置の製造方法は、窒化物半導体積層体上にｐ型窒化物半導体層を成膜する工程、ゲート形成領域以外のｐ型窒化物半導体層上にチタン層を成膜する工程、熱処理によってｐ型窒化物半導体層とチタン層を反応させて窒化チタンを形成する工程、窒化チタンをウェットエッチングにより除去する工程を備える。この製造方法では、チタン層とｐ型窒化物半導体層を反応させて窒化チタンを形成するときの熱処理時間を調整することで、ゲート形成領域以外の領域に未反応のｐ型窒化物半導体層を残存させる。また、この未反応のｐ型窒化物半導体層は、窒化チタンが形成されるときに窒素が吸い上げられることによってｉ型又はｎ型になる。これらの工程により、ゲート形成領域には膜厚が厚いｐ型窒化物半導体層が形成され、ゲート形成領域以外の領域には膜厚が薄い表面層が形成される。

しかしながら、熱処理時間の調整によって膜厚の薄い表面層を高精度に形成することは難しい。本明細書は、電流コラプス現象が抑えられた窒化物半導体装置及びその製造方法を提供する。

本明細書で開示する窒化物半導体装置の製造方法は、ヘテロ接合を有する窒化物半導体積層体上にｐ型窒化物半導体層を成膜する工程、ｐ型窒化物半導体層の一部をエッチングして窒化物半導体積層体を露出させる工程、露出する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程、ｐ型窒化物半導体層上にゲート電極を形成する工程、及び、窒化物半導体積層体上であってｐ型窒化物半導体層を間において対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程を備える。

上記製造方法によれば、ｐ型窒化物半導体層をエッチングして窒化物半導体積層体を露出させた後に、表面層を成膜する。このため、膜厚の薄い表面層を高精度に成膜することができる。

本明細書で開示する窒化物半導体装置は、ヘテロ接合を有する窒化物半導体積層体、ドレイン電極、ソース電極、ｐ型窒化物半導体層、ｉ型又はｎ型の窒化物半導体の表面層及びゲート電極を備える。ドレイン電極は、窒化物半導体積層体上に設けられている。ソース電極は、窒化物半導体積層体上に設けられており、ドレイン電極から離れて配置されている。ｐ型窒化物半導体層は、窒化物半導体積層体上に設けられており、ドレイン電極とソース電極の間であってドレイン電極とソース電極の双方から離れて配置されている。表面層は、ｐ型窒化物半導体層とドレイン電極の間の窒化物半導体積層体上に設けられている。ゲート電極は、ｐ型窒化物半導体層上に設けられている。

本明細書で開示する窒化物半導体装置の一実施形態では、表面層が、ｐ型窒化物半導体層上にも設けられている。さらに、ゲート電極は、表面層を介してｐ型窒化物半導体層上に設けられている。この実施形態の窒化物半導体装置では、ゲート電極とｐ型窒化物半導体層の間に電気抵抗値が高抵抗な表面層が介在するので、ゲートリーク電流が抑えられる。

本明細書で開示する窒化物半導体装置の他の一実施形態では、表面層が、ｐ型窒化物半導体層上にも設けられている。表面層には、ｐ型窒化物半導体層の上面を露出させる開口が形成されている。さらに、ゲート電極は、表面層の開口を通過してｐ型窒化物半導体層上に設けられている。この実施形態の窒化物半導体装置では、表面層に開口を形成するときの加工ダメージによってｐ型窒化物半導体層の上層部に電気抵抗値が高抵抗な層が形成されるので、ゲートリーク電流が抑えられる。

実施例の窒化物半導体装置の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。変形例の窒化物半導体装置の要部断面図を模式的に示す。図８に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図８に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有する。

本明細書で開示される窒化物半導体装置の製造方法は、ヘテロ接合を有する窒化物半導体積層体上にｐ型窒化物半導体層を成膜する工程、ｐ型窒化物半導体層の一部をエッチングして窒化物半導体積層体を露出させる工程、露出する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程、ｐ型窒化物半導体層上にゲート電極を形成する工程、及び、窒化物半導体積層体上であってｐ型窒化物半導体層を間において対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程、を備えていてもよい。ゲート電極を形成する工程は、ドレイン電極及びソース電極を形成する工程に対して、先に実施されてもよいし、後に実施されてもよい。ドレイン電極とソース電極は、同時に形成されてもよいし、別工程で形成されてもよい。ドレイン電極とソース電極は、窒化物半導体積層体の上面に接するように形成されてもよく、表面層を介して窒化物半導体積層体上に形成されてもよい。

上記製造方法の表面層を成膜する工程は、表面層がｐ型窒化物半導体層上にも成膜されるように実施されてもよい。この場合、ゲート電極を形成する工程は、ゲート電極が表面層を介してｐ型窒化物半導体層上に形成されるように実施されてもよい。この製造方法で製造される窒化物半導体装置では、ゲート電極とｐ型窒化物半導体層の間に電気抵抗値が高抵抗な表面層が介在するので、ゲートリーク電流が抑えられる。

上記製造方法の表面層を成膜する工程は、表面層がｐ型窒化物半導体層上にも成膜されるように実施されてもよい。この場合、ゲート電極を形成する工程は、ｐ型窒化物半導体層上に形成された表面層に開口を形成してｐ型窒化物半導体層の上面を露出させ、ゲート電極が開口を通過してｐ型窒化物半導体層上に形成されるように実施されてもよい。この製造方法で製造される窒化物半導体装置では、表面層に開口を形成するときの加工ダメージによってｐ型窒化物半導体層の上層部に電気抵抗値が高抵抗な層が形成されるので、ゲートリーク電流が抑えられる。

本明細書で開示する窒化物半導体装置は、ヘテロ接合を有する窒化物半導体積層体、ドレイン電極、ソース電極、ｐ型窒化物半導体層、ｉ型又はｎ型の窒化物半導体の表面層及びゲート電極を備えていてもよい。ドレイン電極は、窒化物半導体積層体上に設けられている。ソース電極は、窒化物半導体積層体上に設けられており、ドレイン電極から離れて配置されている。ドレイン電極とソース電極は、窒化物半導体積層体の上面に接するように形成されてもよく、表面層を介して窒化物半導体積層体上に形成されてもよい。ｐ型窒化物半導体層は、窒化物半導体積層体上に設けられており、ドレイン電極とソース電極の間であってドレイン電極とソース電極の双方から離れて配置されている。表面層は、ｐ型窒化物半導体層とドレイン電極の間の窒化物半導体積層体上に設けられている。ゲート電極は、ｐ型窒化物半導体層上に設けられている。

本明細書で開示する窒化物半導体装置の一実施形態では、表面層が、ｐ型窒化物半導体層上にも設けられていてもよい。この場合、ゲート電極は、表面層を介してｐ型窒化物半導体層上に設けられていてもよい。この実施形態の窒化物半導体装置では、ゲート電極とｐ型窒化物半導体層の間に電気抵抗値が高抵抗な表面層が介在するので、ゲートリーク電流が抑えられる。

本明細書で開示する窒化物半導体装置の他の一実施形態では、表面層が、ｐ型窒化物半導体層上にも設けられていてもよい。この場合、表面層には、ｐ型窒化物半導体層の上面を露出させる開口が形成されていてもよい。さらに、ゲート電極は、表面層の開口を通過してｐ型窒化物半導体層上に設けられていてもよい。この実施形態の窒化物半導体装置では、表面層に開口を形成するときの加工ダメージによってｐ型窒化物半導体層の上層部に電気抵抗値が高抵抗な層が形成されるので、ゲートリーク電流が抑えられる。

本明細書で開示する窒化物半導体装置及びその製造方法において、窒化物半導体積層体は、電子走行層及びバリア層を有していてもよい。電子走行層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、バリア層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。ｐ型窒化物半導体層の半導体材料は、Ｉｎ_ＸｃＡｌ_ＹｃＧａ_{１−Ｘｃ−Ｙｃ}Ｎ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）である。ｐ型窒化物半導体層の組成は、バリア層の組成と同一でもよい。表面層の半導体材料は、Ｉｎ_ＸｄＡｌ_ＹｄＧａ_{１−Ｘｄ−Ｙｄ}Ｎ（０≦Ｘｄ≦１、０≦Ｙｄ≦１、０≦Ｘｄ＋Ｙｄ≦１）である。

以下、図面を参照して各実施例を説明する。各実施例において共通する構成要素については共通の符号を付し、その説明を省略する。

図１に示されるように、窒化物半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１２、バッファ層１４、窒化物半導体積層体１６、ｐ型窒化物半導体層２２、表面層２４、パッシベーション膜２６、ドレイン電極３２、ソース電極３４及びゲート電極３６を備える。

基板１２の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１２の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

バッファ層１４は、基板１２の上面に接して設けられている。バッファ層１４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）、ノンドープの窒化アルミニウム（i-AlN）、ノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられる。バッファ層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１２上に低温下で積層されている。

窒化物半導体積層体１６は、電子走行層１５及びバリア層１７を有する。電子走行層１５は、バッファ層１４の上面に接して設けられている。電子走行層１５の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。電子走行層１５は、有機金属気相成長法を利用して、バッファ層１４上に積層されている。バリア層１７は、電子走行層１５の上面に接して設けられている。バリア層１７の材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。バリア層１７のアルミニウムの組成比は約５〜３０％であり、その厚みは約５〜３０ｎｍであるのが望ましい。バリア層１７は、有機金属気相成長法を利用して、電子走行層１５上に積層されている。バリア層１７のバンドギャップは、電子走行層１５のバンドギャップよりも大きい。このため、電子走行層１５とバリア層１７のヘテロ接合面には、２次元電子ガス層が形成される。

ｐ型窒化物半導体層２２は、バリア層１７の上面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。ｐ型窒化物半導体層２２の材料には、一例ではマグネシウムがドープされた窒化アルミニウムガリウム（p-AlGaN）が用いられている。ｐ型窒化物半導体層２２のマグネシウムのドーパント濃度は、一例では、１×１０¹⁸〜１×１０²⁰ｃｍ^-3である。ｐ型窒化物半導体層２２の組成は、バリア層１７の組成と同一である。ｐ型窒化物半導体層２２の厚みは、約３０〜１００ｎｍであるのが望ましい。一例では、ｐ型窒化物半導体層２２のアルミニウムの組成比が約１８％であり、その厚みが約３０ｎｍである。ｐ型窒化物半導体層２２は、有機金属気相成長法を利用して、バリア層１７の上面に積層されている。

表面層２４は、ｐ型窒化物半導体層２２とドレイン電極３２の間のバリア層１７の上面、及び、ｐ型窒化物半導体層２２とソース電極３４の間のバリア層１７の上面に接して設けられている。表面層２４はさらに、ｐ型窒化物半導体層２２のドレイン側の側面、ソース側の側面及び上面に接して設けられている。表面層２４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。表面層２４の厚みは、約２〜５ｎｍであるのが望ましい。一例では、表面層２４の厚みが約２ｎｍである。なお、表面層２４の材料には、シリコンがドープされた窒化ガリウム（n-GaN）が用いられてもよい。この場合、表面層２４のシリコンのドーパント濃度は、一例では１×１０¹⁴〜１×１０¹⁷ｃｍ^-3であるのが望ましい。

ドレイン電極３２及びソース電極３４の各々は、表面層２４の開口２４ａ，２４ｂを通過してバリア層１７の上面に接して設けられている。ドレイン電極３２とソース電極３４は、ｐ型窒化物半導体層２２を間に置いて対向する位置に配置されている。ドレイン電極３２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極３２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極３４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極３４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極３２及びソース電極３４の各々は、電子走行層１５とバリア層１７のヘテロ接合面に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極３２及びソース電極３４の各々は、電子ビーム蒸着技術を利用して、バリア層１７の上面に積層されている。なお、この例では、ドレイン電極３２及びソース電極３４の各々が表面層２４の開口２４ａ，２４ｂを通過してバリア層１７の上面に接しているので、コンタクト抵抗が低い。この例に代えて、ドレイン電極３２及びソース電極３４の各々は、表面層２４を介してバリア層１７上に形成されていてもよい。

ゲート電極３６は、表面層２４を介してｐ型窒化物半導体層２２上に設けられている。換言すると、ゲート電極３６とｐ型窒化物半導体層２２は、表面層２４によって隔てられている。ゲート電極３６の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ゲート電極３６の材料には、一例ではニッケルと金の積層電極が用いられている。これにより、ゲート電極３６は、表面層２４に対してオーミック接触可能に構成されている。ゲート電極３６は、電子ビーム蒸着技術を利用して、表面層２４の上面に積層されている。なお、ゲート電極３６の材料には、窒化物半導体系の材料に対してショットキー接触可能な材料が用いられてもよい。

パッシベーション膜２６は、表面層２４の上面に接して設けられている。パッシベーション膜２６は、ドレイン電極３２、ソース電極３４及びゲート電極３６を露出させるように、それら電極以外の領域を被覆する。パッシベーション膜２６の材料には、一例では酸化シリコン（SiO₂）が用いられている。パッシベーション膜２６は、プラズマＣＶＤ技術を利用して、表面層２４の上面に被膜される。なお、パッシベーション膜２６の材料は、プラズマＣＶＤ技術を利用して成膜される窒化シリコン（SiN）、原子層積層法を利用して成膜される酸化アルミニウム（Al₂O₃）、スパッタ又はＭＯＣＶＤ技術を利用して成膜される窒化アルミニウム（AlN）であってもよい。

次に、窒化物半導体装置１の動作を説明する。窒化物半導体装置１は、ドレイン電極３２に正電位が印加され、ソース電極３４に接地電位が印加されて用いられる。ゲート電極３６が接地されているとき、ｐ型窒化物半導体層２２から伸びる空乏層が、ｐ型窒化物半導体層２２の下方において、電子走行層１５とバリア層１７のヘテロ接合面近傍の２次元電子ガス層の電子を枯渇させる。このため、ドレイン電極３２とソース電極３４の間の電流経路は、このｐ型窒化物半導体層２２が対向するヘテロ接合面において遮断され、窒化物半導体装置１はオフになる。

ゲート電極３６に正電位が印加されると、ｐ型窒化物半導体層２２から伸びていた空乏層が縮小し、ｐ型窒化物半導体層２２の下方においても、電子走行層１５とバリア層１７のヘテロ接合面近傍に２次元電子ガス層が発生する。ソース電極３４から注入された電子は、２次元電子ガス層を介してドレイン電極３２に流れ、窒化物半導体装置１はオンになる。このように、窒化物半導体装置１は、ノーマリオフで動作する。

窒化物半導体装置１は、ゲート電極３６とドレイン電極３２の間に表面層２４が設けられている。表面層２４は、バリア層１７の上面に接して設けられており、バリア層１７とパッシベーション膜２６の間に介在する。後述の製造方法で説明するように、ｐ型窒化物半導体層２２をドライエッチングで加工したときに、バリア層１７の上面に加工ダメージが残存する。例えば、このような加工ダメージが残存するバリア層１７がパッシベーション膜２６に接すると、バリア層１７とパッシベーション膜２６の間の界面準位が多くなり、そのような界面準位に蓄積した電荷によって電流コラプス現象が発生してしまう。しかしながら、窒化物半導体装置１では、結晶欠陥の少ない高品質な表面層２４がバリア層１７とパッシベーション膜２６の間に設けられているので、このような界面準位が少なくなり、電荷の蓄積が抑えられ、電流コラプス現象が抑えられる。なお、電流コラプスを抑えるという点では、表面層２４の半導体材料がＧａＮであるのが望ましい。一方、表面層２４の半導体材料がアルミニウム又はインジウムを含む場合、特に、表面層２４に含まれるアルミニウムがバリア層１７に含まれるアルミニウムよりも多い場合、表面層２４の下方において電子走行層１５とバリア層１７の間の２次元電子ガス層の電子密度が濃くなり、オン抵抗が低下する。表面層２４の半導体材料は、所望する特性に応じて調整可能である。

窒化物半導体装置１では、ｐ型窒化物半導体層２２とバリア層１７の接合部に寄生ダイオードが存在している。このため、窒化物半導体装置１がオンするときに、ゲート電極３６に正電位が印加されると、この寄生ダイオードが順バイアスされる。しかしながら、窒化物半導体装置１では、ゲート電極３６とｐ型窒化物半導体層２２の間に表面層２４が介在している。表面層２４の電気抵抗値は大きいので、寄生ダイオードを介したゲートリーク電流が抑えられ、消費電力の増大が抑えられる。

次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、基板１２上にバッファ層１４、電子走行層１５及びバリア層１７を積層する。バッファ層１４、電子走行層１５及びバリア層１７は、有機金属気相成長法を利用して、基板１２上に順に結晶成長される。

次に、図３に示されるように、有機金属気相成長法を利用して、バリア層１７の上面にｐ型窒化物半導体層２２を結晶成長する。

次に、図４に示されるように、ドライエッチング技術を利用して、ｐ型窒化物半導体層２２の一部を除去してバリア層１７を露出させる。

次に、図５に示されるように、有機金属気相成長法を利用して、バリア層１７の上面に表面層２４を結晶成長する。表面層２４は、ｐ型窒化物半導体層２２の側面及び上面にも成膜される。

次に、図６に示されるように、ドライエッチング技術を利用して、表面層２４の一部に開口２４ａ，２４ｂを形成する。バリア層１７の上面は、表面層２４の開口２４ａ，２４ｂにおいて露出する。

次に、図７に示されるように、電子ビーム蒸着技術を利用して、表面層２４の開口２４ａ，２４ｂに露出するバリア層１７の上面にドレイン電極３２及びソース電極３４を形成する。次に、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層２２が設けられている範囲の表面層２４上にゲート電極３６を形成する。最後に、パッシベーション膜２６を成膜すると、図１に示す窒化物半導体装置１が完成する。

上記製造方法は、ｐ型窒化物半導体層２２をドライエッチング加工した後に、表面層２４を成膜することを特徴としている。電流コラプス現象を抑えるためには、ゲート電極３６とドレイン電極３２の間のバリア層１７上に表面層２４が成膜されていればよい。このため、例えば、表面層２４とｐ型窒化物半導体層２２をこの順で成膜した後に、ｐ型窒化物半導体層２２のみをドライエッチング加工して表面層２４を残存させる製造方法も考えらえる。しかしながら、この製造方法では、膜厚の薄い表面層２４を残しながらｐ型窒化物半導体層２２のみをドライエッチング加工しなければならず、高精度な加工精度が要求される。例えば、ドライエッチング加工で表面層２４も除去されると、電流コラプス現象を抑えることができなくなる。一方、上記製造方法では、ｐ型窒化物半導体層２２をドライエッチング加工した後に、表面層２４を成膜するので、所望の膜厚を有する表面層２４を高精度に成膜することができる。

図８に、変形例の窒化物半導体装置２を示す。窒化物半導体装置２では、ｐ型窒化物半導体層２２上の表面層２４に開口２４ｃが形成されており、ゲート電極３６がその開口２４ｃを通過してｐ型窒化物半導体層２２の上面に接して設けられている。

次に、窒化物半導体装置２の製造方法を説明する。なお、図５に示す製造過程までは、窒化物半導体装置１の製造方法と共通である。

次に、図９に示されるように、ドライエッチング技術を利用して、表面層２４の一部に開口２４ａ，２４ｂ，２４ｃを形成する。バリア層１７の上面は、表面層２４の開口２４ａ，２４ｂにおいて露出する。ｐ型窒化物半導体層２２の上面は、表面層２４の開口２４ｃにおいて露出する。

次に、図１０に示されるように、電子ビーム蒸着技術を利用して、表面層２４の開口２４ａ，２４ｂに露出するバリア層１７の上面にドレイン電極３２及びソース電極３４を形成する。次に、電子ビーム蒸着技術を利用して、表面層２４の開口２４ｃに露出するｐ型窒化物半導体層２２の上面にゲート電極３６を形成する。最後に、パッシベーション膜２６を成膜すると、図８に示す窒化物半導体装置２が完成する。

上記製造方法は、ｐ型窒化物半導体層２２が設けられている範囲の表面層２４の一部に開口２４ｃを形成してｐ型窒化物半導体層２２の上面を露出させることを特徴とする。表面層２４の一部に開口２４ｃを形成するときに、ｐ型窒化物半導体層２２の上面にドライエッチング加工の加工ダメージが残存し、ｐ型窒化物半導体層２２の上層部の電気抵抗値が高抵抗化する。このため、窒化物半導体装置２がオンするときに、ｐ型窒化物半導体層２２とバリア層１７の接合部に存在する寄生ダイオードを介したゲートリーク電流が抑えられ、消費電力の増大が抑えられる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：窒化物半導体装置、１２：基板、１４：バッファ層、１５：電子走行層、１６：窒化物半導体積層体、１７：バリア層、２２：ｐ型窒化物半導体層、２４：表面層、２６：パッシベーション膜、３２：ドレイン電極、３４：ソース電極、３６：ゲート電極

Claims

窒化物半導体装置の製造方法であって、
ヘテロ接合を有する窒化物半導体積層体上にｐ型窒化物半導体層を成膜する工程と、
前記ｐ型窒化物半導体層の一部をエッチングして前記窒化物半導体積層体を露出させる工程と、
露出する前記窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程と、
前記ｐ型窒化物半導体層上にゲート電極を形成する工程と、
前記窒化物半導体積層体上であって前記ｐ型窒化物半導体層を間に置いて対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程と、を備える製造方法。
前記表面層を成膜する工程は、前記表面層が前記ｐ型窒化物半導体層上にも成膜されるように実施され、
前記ゲート電極を形成する工程は、前記ゲート電極が前記表面層を介して前記ｐ型窒化物半導体層上に形成されるように実施される、請求項１に記載の製造方法。
前記表面層を成膜する工程は、前記表面層が前記ｐ型窒化物半導体層上にも成膜されるように実施され、
前記ゲート電極を形成する工程は、前記ｐ型窒化物半導体層上に形成された前記表面層に開口を形成して前記ｐ型窒化物半導体層を露出させ、前記ゲート電極が前記開口を通過して前記ｐ型窒化物半導体層上に形成されるように実施される、請求項１に記載の製造方法。
窒化物半導体装置であって、
ヘテロ接合を有する窒化物半導体積層体と、
前記窒化物半導体積層体上に設けられているドレイン電極と、
前記窒化物半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記窒化物半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間であって前記ドレイン電極と前記ソース電極の双方から離れて配置されているｐ型窒化物半導体層と、
前記ｐ型窒化物半導体層と前記ドレイン電極の間の前記窒化物半導体積層体上に設けられているｉ型又はｎ型の窒化物半導体の表面層と、
前記ｐ型窒化物半導体層上に設けられているゲート電極と、を備え、
前記表面層が、前記ｐ型窒化物半導体層上にも設けられており、
前記ゲート電極は、前記表面層を介して前記ｐ型窒化物半導体層上に設けられている、窒化物半導体装置。
窒化物半導体装置であって、
ヘテロ接合を有する窒化物半導体積層体と、
前記窒化物半導体積層体上に設けられているドレイン電極と、
前記窒化物半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記窒化物半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間であって前記ドレイン電極と前記ソース電極の双方から離れて配置されているｐ型窒化物半導体層と、
前記ｐ型窒化物半導体層と前記ドレイン電極の間の前記窒化物半導体積層体上に設けられているｉ型又はｎ型の窒化物半導体の表面層と、
前記ｐ型窒化物半導体層上に設けられているゲート電極と、を備え、
前記表面層が、前記ｐ型窒化物半導体層上にも設けられており、
前記表面層には、前記ｐ型窒化物半導体層の上面を露出させる開口が形成されており、
前記ゲート電極は、前記表面層の前記開口を通過して前記ｐ型窒化物半導体層上に設けられている、窒化物半導体装置。