JP2011082397A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】オン抵抗を低く、移動度を高く、かつピンチオフ特性を良好にした上で、ドレイン電圧を増大させてもキンク現象が生じない、大電流用の、半導体装置およびその製造方法を提供する。
【解決手段】開口部２８が設けられたＧａＮ系積層体１５と、チャネルを含む再成長層２７と、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを備え、再成長層２７は電子走行層２２および電子供給層２６を含み、ＧａＮ系積層体には再成長層に開口部でその端面が被覆されるｐ型ＧａＮ層６が含まれ、そのｐ型ＧａＮ層にオーミック接触するｐ部電極１１を備えることを特徴とする。
【選択図】 図１

Description

本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、ピンチオフ特性を改善するためのｐ型ＧａＮ系半導体層を配置する機構が提案されている。
特開２００６−２８６９４２号公報
上記の縦型ＧａＮ系ＦＥＴでは、ピンチオフ特性を改善することができるかもしれないが、ドレイン電圧を増大させてドレイン電流を高めると、ドレイン電流−ドレイン電圧特性の飽和領域においてドレイン電流が増大する等の暴走を起こす、キンク現象を生じるおそれが大きい。
本発明は、オン抵抗を低く、移動度を高く、かつピンチオフ特性を良好にした上で、ドレイン電圧を増大させてもキンク現象が生じにくい、大電流用の、半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体と、ＧａＮ系積層体の開口部を覆うようにエピタキシャル成長した、チャネルを含む再成長層と、開口部において再成長層の上に位置するゲート電極と、開口部の周囲のＧａＮ系積層体上において再成長層に接して位置するソース電極と、ソース電極からＧａＮ系積層体の厚み方向に隔たって、ソース電極とチャネルを挟むように位置するドレイン電極とを備える。そして、再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層における電子供給層との界面に形成される二次元電子ガスであり、ＧａＮ系積層体には、開口部の壁面において再成長層にその端面が被覆されるｐ型ＧａＮ系半導体層が含まれ、そのｐ型ＧａＮ系半導体層にオーミック接触するｐ部電極を備えることを特徴とする。
上記の構成においてチャネルは二次元電子ガス（２ＤＥＧ）なので、ＧａＮ系積層体においてｐ型ＧａＮ系半導体層以外の層のＧａＮ系積層体はｎ型またはｉ型のＧａＮ系半導体で形成される。とくに、ＧａＮ系積層体の表層は、ソース電極がオーミック接触するため高濃度のｎ＋型ＧａＮ系半導体層で形成される。このため、上記のｐ型ＧａＮ系半導体層は、上記表層側のｎ＋型ＧａＮ系半導体層と、電子がドリフトする比較的低濃度のｎ−型ＧａＮ系半導体層とによって挟まれることになる。
上記の構成におけるｐ型ＧａＮ系半導体層は、つぎの作用を発揮する。
（１）バンドの正方向へのシフトによるピンチオフ特性の向上
（２）縦方向耐圧性能の向上
（３）ｐ部電極を取り付けられることによる、キンク現象の防止
上記の（１）および（２）は、上記のｐ部電極がなくても、すなわちｐ型半導体ということにより、いわゆるバックゲート効果により、その作用を得ることができる。しかし、ｐ型ＧａＮ系半導体層にオーミック接触するｐ部電極を設けることで、ドレイン電圧を高くしたときチャネルからドレイン電極にいたる間に生成する正孔を外部に引き抜くことができ、（３）の作用を得ることができる。すなわち、ｐ部電極は、ｐ型ＧａＮ系半導体層の正孔を呼び込み、外部に引き抜くことができる。以下、（３）について詳細に説明する。
ｐ部電極がない場合、ｐ型ＧａＮ系半導体層が配置されていても、ドレイン電圧を高めたとき、チャネルのドレイン側に高電界領域ができ、高エネルギーの電子によってアバランシェ破壊が起き、多数の正孔が形成される。ＧａＮ系半導体はワイドバンドギャップなので、再結合時定数が長く、ＧａＮ系積層体には正孔が蓄積されてゆく。ＧａＮ系半導体層は正孔のフェルミ準位に対して接地されておらず、正孔が蓄積されることでチャネル近傍のポテンシャルが下降、伝導帯の電子濃度が増加する。その結果、ドレイン電流−ドレイン電圧の飽和領域でドレイン電流の増大などの暴走を招く。
ｐ型ＧａＮ系半導体層にｐ部電極を設けることで、アバランシェ破壊が生じて正孔が多数形成されても、ｐ部電極を通じて外部に引き抜くことができるので、正孔の蓄積は解消し、キンク現象は防止される。
ｐ部電極を設けることで、ｐ型ＧａＮ系半導体層は、（１）および（２）だけでなく、上記（１）〜（３）に示す作用を得ることができ、縦型ＧａＮ系ＦＥＴにおいて、いわば一石三鳥の効果を得ることができる。この結果、キンク現象、縦型耐圧等の制約を克服して、自由度を拡大して、開口部の壁面上に形成される２ＤＥＧを縦に通して大電流を操作することが可能となる。
なお、ｐ型ＧａＮ系半導体層は、ｐ型ＧａＮ層でもよいし、ｐ型ＡｌＧａＮ層でもよい。ｐ型ＡｌＧａＮ層とした場合、さらにバンドを正方向に持ち上げることができピンチオフ特性をさらに向上することができる。ｐ型ＧａＮ系半導体層のキャリア濃度は、通常、５×１０１６ｃｍ−３程度であるが、あとで説明するように、バックゲートの効果を高めるために、高濃度のｐ＋型ＧａＮ系半導体層とする場合もある。
上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
ｐ部電極は、平面的に見てソース電極に含まれ、ｐ型ＧａＮ系半導体層とソース電極との間を貫通して、ソース電極とオーミック接触することができる。これによって、ｐ部電極は、ソース電極下に埋め込まれる形態をとり、ソース電極と共通の電位、たとえば接地電位をとる。その他の、ｐ部電極に固有の配線などは必要としない。このため、非常に簡単な構造のｐ部電極とすることができ、簡単な工程の変更で製造することが可能となる。また、ソース電極下に埋め込む形態をとるので、面積的な増大はなく、この縦型ＧａＮ系ＦＥＴを微細化することができ、その微細化のために低いオン抵抗を実現することができる。
上記のｐ型ＧａＮ系半導体層の上のＧａＮ系積層体を貫通して、ソース電極とオーミック接触するｐ部電極（ｐ型ＧａＮ系半導体層とオーミック接触している）は、金属でもｐ＋型ＧａＮ系半導体でもよい。
再成長層上であって、ゲート電極の下に、絶縁層を備えることができる。これによって、ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作が可能となる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
本発明の半導体装置の製造方法は、ＧａＮの所定結晶面上に、ｐ型ＧａＮ系半導層を含むＧａＮ系積層体を形成する工程と、ＧａＮ系積層体に、エッチングにより、ｐ型ＧａＮ系半導体層を貫通する開口部を形成する工程と、ＧａＮ系積層体の開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の周囲の表面からｐ型ＧａＮ系半導体層に届く縦穴をあけ、次いで、その縦穴に導電材料を充填することで導電部を設ける工程と、導電部に導電接触し、かつ、開口部における再成長層に導電接触するように、ソース電極を設ける工程とを備えることを特徴とする。
上記の方法によって、ｐ部電極は、ソース電極下に埋め込まれて、ソース電極と共通の電位、たとえば接地電位をとるｐ部電極または導電部を、簡単な工程で形成することができる。導電部以外に、ｐ部電極に固有の配線などは必要としない。このため、非常に簡単な工程の変更で製造することが可能となる。
本発明によれば、オン抵抗を低く、移動度を高く、かつピンチオフ特性を良好にした上で、ドレイン電圧を増大させてもキンク現象が生じにくい、大電流用の、半導体装置およびその製造方法を得ることができる。
本発明の実施の形態における縦型ＧａＮ系ＦＥＴを示す断面図である。 図１の縦型ＧａＮ系ＦＥＴの平面図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）は支持基体上にオーミック接触するＧａＮ層を有する基板にキャップ層までのエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。 （ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。 開口部に、再成長層を形成し、孔をあけて導電部を充填した状態を示す図である。
図１は、本発明の実施の形態における縦型ＧａＮ系ＦＥＴ１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮ層６／ｎ＋型キャップ層８、を備える。上記の、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮ層６／ｎ＋型キャップ層８は、連続して形成されたＧａＮ系積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、支持基体上にオーミック接触するＧａＮ層を有する基板であってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
また、ｐ型ＧａＮ系半導体層は、本実施の形態ではｐ型ＧａＮ層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。
ＧａＮ系積層体１５には、ｐ型ＧａＮ層６を貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられ、その開口部２８の壁面およびＧａＮ系積層体１５の表面を被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ゲート電極Ｇは再成長層２７に位置し、ドレイン電極ＤはＧａＮ基板１の裏面に位置する。ソース電極Ｓは、ＧａＮ系積層体１５上において再成長層２７にオーミック接触する。図１では、ソース電極Ｓは、再成長層２７に接触して再成長層２７上に位置するが、ｎ＋型キャップ層８に接触してｎ＋型キャップ層８上に位置しながら再成長層２７の端面にオーミック接触するようにしてもよい。
本実施の形態の縦型ＧａＮ系ＦＥＴ１０では、電子は、ソース電極Ｓから電子走行層２２を通りｎ−型ＧａＮドリフト層４を経てドレイン電極Ｄへと、厚み方向または縦方向に流れる。この電子の経路において、ｐ型ＧａＮ層６は、ｎ−型ＧａＮドリフト層４と、ｎ＋型キャップ層８とに挟まれている。電子は、ｐ型ＧａＮ層６を流れるわけではないが、ｐ型ＧａＮ層６は、電子のバンドエネルギーを持ち上げ、かつ耐圧特性を向上するなどのバックゲート効果を発揮する。
本実施の形態では、ソース電極Ｓの下に埋め込まれる形態でｐ型ＧａＮ層６を配置した上で、ｐ型ＧａＮ層６とソース電極Ｓとにオーミック接触する導電部１１を配置した点に特徴を有する。導電部１１は、ｎ＋型キャップ層８を貫通し、ｐ型ＧａＮ層６内に届いて、ｐ型ＧａＮ層６とオーミック接触している。導電部１１によって、ｐ型ＧａＮ層６とソース電極Ｓとは共通の電位を有し、ｐ型ＧａＮ層６はたとえば接地電位に固定される。以後の説明では、導電部１１をｐ部電極１１と呼ぶ場合がある。
ｐ型ＧａＮ層６は、上記したように次の作用を発揮する。
（１）バンドの正方向へのシフトによるピンチオフ特性の向上
（２）縦方向耐圧性能の向上
（３）ｐ部電極１１を取り付けられることによる、キンク現象の防止
上記の（１）および（２）は、上記のｐ部電極１１がなくても、上述のバックゲート効果により、その作用を得ることができる。しかし、ｐ型ＧａＮ層６にオーミック接触するｐ部電極１１を設けることで、ドレイン電圧を高くしたときチャネルからドレイン電極にいたる間に生成する正孔を外部に引き抜くことができ、（３）の作用を得ることができる。以下、（３）について詳細に説明する。
ｐ部電極１１がない場合、ｐ型ＧａＮ層６が配置されていても、ドレイン電圧を高めたとき、チャネルのドレイン側に高電界領域ができ、高エネルギーの電子によってアバランシェ破壊が起き、高濃度の正孔が形成される。ＧａＮ系半導体はワイドバンドギャップなので、再結合時定数が長く、ＧａＮ系積層体１５とくにｎ−型ＧａＮドリフト層４には正孔が高濃度に蓄積されてゆく。その結果、ドレイン電流−ドレイン電圧の飽和領域においてドレイン電流の増大などの暴走を招く。ｐ型ＧａＮ層６にｐ部電極１１を設けることで、アバランシェ破壊が生じて正孔が多数形成されても、ｐ部電極１１を通じて外部に引き抜くことができ、キンク現象を防止することができる。
ｐ部電極１１を設けることで、ｐ型ＧａＮ層６は上記（１）〜（３）に示す作用を得ることができ、縦型ＧａＮ系ＦＥＴ１０において、いわば一石三鳥の効果を得ることができる。この結果、キンク現象、縦型耐圧等の制約を克服して、自由度を拡大して、開口部に形成される２ＤＥＧを縦に通して大電流を操作することが可能となる。
図２は、図１に示す縦型ＧａＮ系ＦＥＴ１０の平面図である。この平面図によれば、縦型ＧａＮ系ＦＥＴ１０は六角形であり、平面的に稠密に配置することができる。さらに、環状六角形をなすｐ部電極１１または導電部１１は、環状六角形をなすソース電極Ｓの下に完全に覆われている。すなわちｐ型ＧａＮ層６は、面積的に何ら付加部分を設けることなくソース電極Ｓと導電接続される。このため、平面的に稠密に配置されて小型形状を維持したまま、キンク現象に対する備えを設けることができる。また、上記の埋め込み型の導電部１１は、ｐ型ＧａＮ層６内に届くためのエッチング時間さえ注意すれば、簡単な工程で形成することができる。
ｎ−型ＧａＮドリフト層４は、たとえば、厚み１μｍ〜２５μｍ、キャリア濃度０．２×１０１６ｃｍ−３で〜２０．０×１０１６ｃｍ−３とするのがよい。ｐ型ＧａＮ層６は、厚み０．１μｍ〜１０μｍ、キャリア濃度０．５×１０１６ｃｍ−３〜５０×１０１６ｃｍ−３とするのがよい。ｐ型ＧａＮ層３のバックゲート効果の機能を重視する場合には、キャリア濃度を高めて、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とすることができる。ｎ＋型ＧａＮキャップ層８は、厚み０．１μｍ〜３μｍ、キャリア濃度１．０×１０１７ｃｍ−３〜３０．０×１０１７ｃｍ−３とするのがよい。
再成長層２７において、電子走行層２２は厚み５ｎｍ〜１００ｎｍ程度とし、電子供給層２６は厚み１ｎｍ〜１００ｎｍ程度とするのがよい。電子走行層２２の厚みが５ｎｍより薄いと、２ＤＥＧと電子供給層２６／電子走行層２２の界面が近接しすぎて２ＤＥＧの移動度を低下させる。電子走行層２２の厚みが１００ｎｍを超えると、ｐ型ＧａＮ層６の効果が薄れ、ピンチオフ特性が劣化するので、１００ｎｍ以下とするのがよい。
−製造方法−
次に、本実施の形態における縦型ＧａＮ系半導体装置１０の製造方法を説明する。まず、図３（ａ）に示すように、支持基体上にオーミック接触するＧａＮ層を有する基板１またはＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮ層６／ｎ＋型ＧａＮキャップ層８、の積層体をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
ｎ−型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０１５ｃｍ−３
ｐ型ＧａＮ層６：厚み０．５μｍ、キャリア濃度５．０×１０１８ｃｍ−３
ｎ＋型ＧａＮキャップ層８：厚み０．３μｍ、キャリア濃度５．０×１０１７ｃｍ−３
次に、図３（ｂ）に示すように、ｎ＋型ＧａＮキャップ層８上に、通常の露光技術を用いて、所定領域にレジストマスクＭ１を形成する。ここで形成するレジストマスクＭ１は、平面形状が六角形、断面形状が台形（メサ型）である。
その後、図４（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６、およびｎ−型ＧａＮドリフト層４の一部をエッチングし、開口部２８を形成する。これにより、ｎ＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６、およびｎ−型ＧａＮドリフト層４の端面は、開口部２８に露出して開口部の壁面を構成する。この時点で、開口部２８の壁面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部２８の壁面は、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。
続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、開口部壁面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって開口部２８の壁面に生じたエッチングダメージを除去する。同時に、ｎ＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６の端面の一部にそれぞれのｍ面を露出させる。
開口部２８の側面は、複数のほぼ基板面に垂直な面Ｓ１と、各面Ｓ１の間を補完するように形成された傾斜した面Ｓ３とが、開口部の側面の傾斜方向（傾斜角度θ）に混在して形成されている。縦型ＦＥＴ１０では、主面が｛ 0 0 0 1｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛ 0 0 0 1｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ＋型ＧａＮキャップ層８における垂直な面Ｓ１は、｛ 1-1 0 0｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。これによって、より一層、ピンチオフ特性の向上を得ることができる。
図４（ａ）等における開口部２８の壁面の傾斜角θが９０度に近いほど、壁面におけるｍ面または面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてピンチオフ特性を一層向上するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。
エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部境界面に対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。
図４（ｂ）において、開口部２８は、図２に示すように平面形状が六角形となる。
次に、図５に示すように、再成長層２７を構成する、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６を、開口部２８の壁面および開口部２８の周囲のＧａＮ系積層体１５上に形成する。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ １００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。
再成長は、開口部２８の壁面での成長速度の低下を避けるため、ＧａＮ系積層体１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。
その後、開口部２８の形成法と同様にレジストＭを用いて導電部１１のパターンを形成し、このレジストＭをマスクとしてドライエッチングによりｐ型ＧａＮ層６内に届く孔を設ける。そして、このレジストＭを除去したのち、新たにレジストパターンを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部１１を形成する。その後、ｐ型ＧａＮ層とオーミック接触をえるために合金化アニールを行う。導電部１１は、平面的には図２に示すように環状六角形である。
次いで、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄを形成する。この環状六角形の導電部１１またはｐ部電極１１に導電接続するように、環状六角形のソース電極Ｓを形成する。ソース電極Ｓの形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。次に、蒸着法により電極を成膜したのちリフトオフ法を用い、ｎ＋型ＧａＮキャップ層８または再成長層２７の平坦面上にＴｉ／Ａｌ膜を形成する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とｎ＋型ＧａＮキャップ層８または再成長層２７との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極Ｓを形成することができる。
ソース電極Ｓとしては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
ゲート電極Ｇの形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部２８に形成したＡｌＧａＮ電子供給層２６に沿ってＮｉ／Ａｕ膜を形成する。
なお、ゲート電極Ｇとしては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極Ｇを形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、開口部２８内のＡｌＧａＮ電子供給層２６に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
その後、ゲート電極Ｇおよびソース電極Ｓに接続する配線層(図示せず)を形成し、トランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。
ドレイン電極Ｄの形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。支持基体上にオーミック接触するＧａＮ層を有する基板１の裏面に、蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウェーハ表面のフォトレジストを除去した後、８５０℃の温度で３０秒間熱処理する。これにより、支持基体上にオーミック接触するＧａＮ層を有する基板１とドレイン電極Ｄの金属が合金を形成し、基板１とドレイン電極Ｄがオーミックコンタクトする。以上により図１に示す縦型ＧａＮ系ＦＥＴ１０が完成する。
なお、ドレイン電極ＤをＧａＮ基板１の裏面に形成しているが、ｎ−型ＧａＮドリフト層４においてソース電極Ｓと相対する面にドレイン電極Ｄを形成するようにしてもよい。例えば、ｎ−型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
本発明によれば、開口部壁面にチャネルを含む再成長層を設けた縦型ＧａＮ系ＦＥＴにおいて、開口部の周囲に、ｐ部電極を設けたｐ型ＧａＮ系半導体層を配置することで、正孔を外部に容易に引き抜くことが可能になり、キンク現象を克服することが可能となった。さらに、このｐ部電極をソース電極と平面的に重複する埋め込み構造とすることで、平面的に付加部分を増やすことなく、小型化の状態を維持したまま、ｐ部電極をソース電極に導電接続して、たとえば接地することができるようになった。
１
ＧａＮ基板、４ ｎ−型ＧａＮドリフト層、 ６
ｐ型ＧａＮ層、８ ｎ＋型ＧａＮキャップ層、１０ 縦型ＧａＮ系ＦＥＴ、１１ ｐ部電極（導電部）、１５
ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、Ｓ
ソース電極、Ｇ ゲート電極、Ｄ ドレイン電極、Ｍ１ レジストパターン。

Claims (4)

  1. 開口部が設けられたＧａＮ系積層体と、
    前記ＧａＮ系積層体の前記開口部を覆うようにエピタキシャル成長した、チャネルを含む再成長層と、
    前記開口部において前記再成長層の上に位置するゲート電極と、
    前記開口部の周囲の前記ＧａＮ系積層体上において前記再成長層に接して位置するソース電極と、
    前記ソース電極から前記ＧａＮ系積層体の厚み方向に隔たって、前記ソース電極と前記チャネルを挟むように位置するドレイン電極とを備え、
    前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層における前記電子供給層との界面に形成される二次元電子ガスであり、
    前記ＧａＮ系積層体には、前記開口部の壁面において前記再成長層にその端面が被覆されるｐ型ＧａＮ系半導体層が含まれ、そのｐ型ＧａＮ系半導体層にオーミック接触するｐ部電極を備えることを特徴とする、半導体装置。
  2. 前記ｐ部電極は、平面的に見て前記ソース電極に含まれ、前記ｐ型ＧａＮ系半導体層と前記ソース電極との間を貫通して、前記ソース電極とオーミック接触することを特徴とする、請求項１に記載の半導体装置。
  3. 前記再成長層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１または２に記載の半導体装置。
  4. ＧａＮの所定結晶面上に、ｐ型ＧａＮ系半導層を含むＧａＮ系積層体を形成する工程と、
    前記ＧａＮ系積層体に、エッチングにより、前記ｐ型ＧａＮ系半導体層を貫通する開口部を形成する工程と、
    前記ＧａＮ系積層体の前記開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
    前記開口部の周囲の表面から前記ｐ型ＧａＮ系半導体層に届く縦穴をあけ、次いで、その縦穴に導電材料を充填することで導電部を設ける工程と、
    前記導電部に導電接触し、かつ、前記開口部における再成長層に導電接触するように、ソース電極を設ける工程とを備えることを特徴とする、半導体装置の製造方法。
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