CN103730490A - 一种具有垂直导电沟道的半导体装置及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有垂直导电沟道和增强耐压能力的半导体装置；本发明的半导体装置，为垂直型结构器件；本发明的半导体装置，具有垂直方向的导电沟道，电子由源极出发，流经水平沟道，并通过垂直深槽侧壁的沟道导通层强制转为垂直方向，通过器件底部的漂移区进入漏极；相对于传统的水平沟道的平面型HEMT器件，本发明的半导体装置不仅有着更为优异的单位面积的电流导通能力，能够有效降低器件的比导通电阻Ron-sp，而且本装置能够充分利用漂移区长度耐压，消除了传统横向器件的二维表面场优化的固有问题。
Description
技术领域
本发明涉及一种具有垂直沟道的半导体装置，本发明还涉及一种具有垂直沟道的半导体装置的制备方法，本发明的半导体装置主要应用于功率集成电路。
背景技术
III-V族氮化物半导体器件是下一代功率半导体器件的优秀代表。III-V族氮化物半导体材料具有相对第一代硅功率半导体材料更优秀的电流导通和电压阻断能力，可以实现非常低的导通电阻和快速切换时间。因此适合在半导体功率集成方向的应用。
传统的III-V族氮化物半导体器件HEMT的源极电极和漏极电极处在同一个平面中，其电流路径为水平方向。由于其承担耐压的漂移区为水平方向，因此需要设计足够长度的栅极电极和漏极电极间的漂移区长度来承受耐压。因此，这将不可避免地导致相对较高的器件比导通电阻，增加器件静态与动态的功率损耗。本发明中提出的一种具有垂直沟道的HEMT器件，可以有效解决平面型HEMT所带来的问题，通过设置垂直沟道和导电衬底，使器件工作的电流路径由平面型HEMT中的水平方向变成垂直方向。该结构不仅可以有效提升器件单位面积的电流导通能力，而且垂直型型结构使其与传统硅材料的垂直型分立型器件的工艺兼容成为可能。
发明内容
本发明提出一种具有垂直沟道的半导体装置，其特征在于，通过RIE(Reactive Ion Etching)对沟道导通层的半导体材料进行深槽刻蚀，并通过在深槽侧壁和底部进行沟道势垒层的沉积，使得器件原本的水平沟道的2DEG导电沟道在器件深槽侧壁处转为垂直方向，经过垂直方向的漂移层，最终到达位于器件底部的漏极电极。
本发明提出一种具有垂直沟道的半导体装置，其特征在于，包括N型掺杂的漂移层，为沿着垂直沟道流出的2DEG提供有效的通往器件底部漏极电极的导电通道，在N型漂移层中，设置有两块P型掺杂的漂移层区域，其作用在于：在正向工作时阻止电子不沿着2DEG沟道，而直接经由源极电极进入漏极电极；反向阻断时，能够有效夹断电流通道，一同与漂移区承担高压。
附图说明
图1为实施本发明的一种半导体装置的第一步工艺截面图
图2为实施本发明的一种半导体装置的第二步工艺截面图
图3为实施本发明的一种半导体装置的第三步工艺截面图
图4为实施本发明的一种半导体装置的第四步工艺截面图
图5为本发明的一种半导体装置的截面图
图6为本发明的一种半导体装置的截面图
11N+GaN基板(导电性基板)
12N-GaN漂移层
13 P-GaN阻挡层
14 UID GaN层
15 水平UID AlGaN层
16 2DEG层
17 RIE深槽
18 垂直UIDAlxGa1-xN层
19 深槽栅极电极
20 水平栅极电极
21 SiN绝缘层
具体实施方式
实施例1
图5为为本发明的一种具有垂直沟道的半导体装置截面图，下面结合图5详细说明本发明的半导体装置。
一种具有垂直沟道的半导体装置，包括：衬底层11，为N导电类型III-V族半导体材料，N型材料的掺杂浓度范围为[1e15/cm3，1e20/cm3]；在衬底层11上表面为漂移层12，为N导电类型III-V族半导体材料，其掺杂浓度低于衬底层11，N型材料的掺杂浓度范围为[1e13/cm3，1e19/cm3]；在漂移层12上表面为两块阻挡层13，为P导电类型III-V族半导体材料，其掺杂浓度范围为[1e15/cm3，1e20/cm3]，两块阻挡层13之间保留一定宽度的漂移层12；位于阻挡层13上表面的为沟道导通层14，为UID类型的III-V族半导体材料，该层中央为RIE刻蚀形成的深槽，形成了深槽两侧和底部的接触面位置的2DEG导电沟道15；位于沟道导通层14上表面的是沟道势垒层16，为UID类型的III-V族半导体材料，该层材料具有相对沟道导通层14中的III-V族半导体材料更大的禁带宽度，沟道势垒层16覆盖整个沟道导通层，包括水平方向和深槽的侧壁以及底部的所有位置；沟道势垒层16包围的位于深槽中心的是栅极电极19，其可以拥有在沟道势垒层16水平表面方向的一定长度的延伸。
其制作工艺包括如下步骤：
第一步，如图1所示，在具有层11，12，13，14的外延上通过RIE(Reactive Ion Etching)形成深入沟道导通层的垂直深槽结构17；
第二步，如图2所示，表面沉积形成沟道势垒层16，其工艺包括水平表面沉积和深槽侧壁的垂直表面沉积；
第三步，如图3所示，淀积金属20，反刻蚀金属20，为器件引出电极，如图4所示；
图5为本发明的一种具有垂直沟道的半导体装置剖面图，其结构在图4的基础上在半导体装置的栅极电极位置增加了在沟道势垒层16水平表面方向的一定长度的延伸；
实施例2
图6为本发明的一种具有垂直沟道的半导体装置截面图，下面结合图6详细说明本发明的半导体装置。
一种具有垂直沟道的半导体装置，包括：衬底层11，为N导电类型III-V族半导体材料，N型材料的掺杂浓度范围为[1e15/cm3，1e20/cm3]；在衬底层11上表面为漂移层12，为N导电类型III-V族半导体材料，其掺杂浓度低于衬底层11，N型材料的掺杂浓度范围为[1e13/cm3，1e19/cm3]；在漂移层12上表面为两块 阻挡层13，为P导电类型III-V族半导体材料，其掺杂浓度范围为[1e15/cm3，1e20/cm3]，两块阻挡层13之间保留一定宽度的漂移层12；位于阻挡层13上表面的为沟道导通层14，为UID类型的III-V族半导体材料，该层中央为RIE刻蚀形成的深槽，形成了深槽两侧和底部的接触面位置的2DEG导电沟道15；位于沟道导通层14上表面的是沟道势垒层16，为UID类型的III-V族半导体材料，该层材料具有相对沟道导通层14中的III-V族半导体材料更大的禁带宽度，沟道势垒层16覆盖整个沟道导通层，包括水平方向和深槽的侧壁以及底部的所有位置；在沟道势垒层16表面(包括深槽侧壁，底部以及水平沟道的部分沟道势垒层)是钝化层21，该层为绝缘材料；钝化层21上表面为栅极金属20，其可以拥有在绝缘层21的水平表面方向的一定长度的延伸。
其制作工艺包括如下步骤：
第一步，如图1所示，在具有层11，12，13，14的外延上通过RIE(Reactive Ion Etching)形成深入沟道导通层的垂直深槽结构17；
第二步，如图2所示，表面沉积形成沟道势垒层16，其工艺包括水平表面沉积和深槽侧壁的垂直表面沉积；
第三步，通过高温CVD方法在沟道势垒层上表面进行绝缘钝化层的淀积，其工艺包括水平表面成绩和深槽侧壁的垂直表面沉积；
第四步，淀积金属20，反刻蚀金属20，为器件引出电极，如图6所示。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (15)
1.一种垂直型的半导体装置，其特征：
栅极电极；
源极电极和漏极电极；
一系列III族氮化物层，其形成具有与所述源极电极，漏极电极形成欧姆接触，栅极电极形成肖特基接触的N面堆叠。
2.如权利要求1所述的器件，其中，所述最上层是其中在器件的接入区中形成2DEG的沟道势垒层。
3.如权利要求1所述的器件，其中，所述沟道势垒层下方是器件形成2DEG的沟道导通层。
4.如权利要求1所述的器件，其中，所述栅极电极存在垂直方向的深槽结构。
5.如权利要求1所述的器件，其中，所述栅极电极周围可以存在起到绝缘作用的钝化层。
6.如权利要求4所述的器件，其中，所述深槽结构被形成2DEG的沟道势垒层所包围。
7.如权利要求5所述的器件，其中，所述深槽结构周围的沟道势垒层被沟道导通层所包围。
8.如权利要求3所述的器件，其中，所述沟道导通层为具有一定禁带宽度的III-V族半导体材料。
9.如权利要求4所述的器件，其中，所述沟道势垒层为具有相对沟道导通层较宽的禁带宽度的III-V族半导体材料。
10.如权利要求1所述的器件，其中所述沟道的栅极区域存在着不施加所述栅极电压的情况下的2DEG，并且所述器件是耗尽模式器件。
11.如权利要求4所述的器件，其中所述栅极沟槽可以存在或宽或窄的水平表面沟道势垒层上的覆盖层延伸。
12.如权利要求1所述的器件，其中所述沟道导通层下方为具有一定禁带宽度的III-V族半导体材料的外延层。
13.如权利要求11所述的器件，其中所述外延层中存在着具有少子掺杂的一定禁带宽度的III-V族半导体材料阻挡层。
14.如权利要求1所述的器件，其中所述器件具有位于器件底部的漏极电极。
15.如权利要求1所述的器件，其中所述器件存在着所述漏极电极上方的多子掺杂的III-V族半导体材料接入层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140416 |