CN115668512A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115668512A
CN115668512A CN202180035827.4A CN202180035827A CN115668512A CN 115668512 A CN115668512 A CN 115668512A CN 202180035827 A CN202180035827 A CN 202180035827A CN 115668512 A CN115668512 A CN 115668512A
Authority
CN
China
Prior art keywords
layer
semiconductor device
nitride semiconductor
semiconductor layer
gate electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180035827.4A
Other languages
English (en)
Inventor
中村茉里香
宇佐美茂佳
滝口雄贵
山田高宽
斋藤尚史
绵引达郎
柳生荣治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN115668512A publication Critical patent/CN115668512A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

提供耐压高的晶体管。在第1方向上层叠第1氮化物半导体层和第2氮化物半导体层。第1以及第2氮化物半导体层形成异质结,在第1氮化物半导体层引起二维载流子气。漏极电极在第3方向上隔着栅极电极与源极电极对置。源极电极以及漏极电极与第1氮化物半导体层导通。第1以及第2氮化物半导体层与栅极电极8形成肖特基结。第1层在第3方向X上位于栅极电极与漏极电极之间且与栅极电极接触,在第2方向上与第2氮化物半导体层接触。第1层是绝缘体、本征半导体、具有与第2氮化物半导体层相反的导电类型的半导体中的任意物体,抑制在第1方向上与第1层对置的第1氮化物半导体层引起二维载流子气。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
在利用无线通信例如卫星通信的通信系统中,采用高输出并且在高频下动作的半导体装置。采用作为该半导体装置使用氮化物半导体的晶体管,提高该半导体装置的性能。
在使用氮化物半导体的晶体管中,带隙不同的两种化合物半导体形成异质结。在异质结的界面(以下称为“异质界面”)引起二维载流子气(2DCG:2dimensional carriergas)。二维载流子气是二维电子气(2DEG:2dimensional electron gas)和二维空穴气(2DHG:2dimensional hole gas)的总称。
高电子迁移率晶体管(high electron mobility transistor:以下称为“HEMT”)利用二维载流子气。HEMT是高输出并且在高频下动作。
近年来,伴随通信的数字化以及比特率的上升,要求通信系统的低失真化。为了应对上述要求,不仅需要应用失真补偿电路,而且还需要HEMT其自身的线性的改善。
HEMT的互导具有随着漏极电流增加而临时增加,在达到峰值后急速降低的非线性。在以高频化为目的而缩短HEMT的栅极长时,使该非线性增大。为了解决上述非线性的增大,利用在使用硅的半导体装置中开发的技术,进行各种研究。
例如在非专利文献1中,公开以多栅极元件为参考的构造。在专利文献4中也公开类似的构造。在该构造(以下暂称为“埋入栅极排列构造”)中,在形成异质界面的外延层,在一个方向上排列并埋入各自为柱状的多个栅极电极。多个栅极电极彼此在离开外延层的位置连接。在埋入栅极排列构造中,耗尽层扩展到埋入的栅极电极的侧面以及底面,在位于埋入的栅极电极彼此之间的外延层中沟道关闭。
例如在专利文献1、专利文献2、专利文献3中,公开使沟道变窄的构造(以下暂称为“窄沟道构造”)。在窄沟道构造中,在细线状地加工的外延层之上附着地形成栅极电极。在窄沟道构造中,外延层相对源极电极以及漏极电极接触的面积小,接触电阻大。缩短连接漏极电极和源极电极的方向上的外延层的长度,降低接触电阻。
现有技术文献
专利文献
专利文献1:日本特开2009-212291号公报
专利文献2:日本特表2016-512927号公报
专利文献3:日本特开平5-275436号公报
专利文献4:日本特表2020-526921号公报
非专利文献
非专利文献1:K.Shinohara et.al,"GaN-Based Field-Effect TransistorsWith Laterally Gated Two-Dimensional Electron Gas",IEEE Electron DeviceLett.39-3,417,2018.
发明内容
在具有栅极电极的晶体管中,根据晶体管的耐压的观点,优选在栅极电极的附近缓和电场的集中(电场集中)。在该缓和中例如利用所谓场板构造。认为场板构造增大栅极电极与其他电极之间的静电电容(例如栅极-漏极间电容以及栅极-源极间电容)。
本公开所涉及的半导体装置具备:半导体层群,具有在第1方向上层叠的第1氮化物半导体层和第2氮化物半导体层;多个栅极电极,分别在与所述第1方向不同的第2方向上与所述第2氮化物半导体层接触,沿着所述第2方向排列;导体,将所述多个栅极电极彼此电连接,位于离开所述半导体层群的位置;源极电极,在与所述第1方向以及所述第2方向都不同的第3方向上与所述多个栅极电极对置,与所述第1氮化物半导体层导通;漏极电极,在所述第3方向上隔着所述多个栅极电极与所述源极电极对置,与所述第1氮化物半导体层导通;以及第1层,在所述第3方向上位于所述多个栅极电极与所述漏极电极之间且与所述多个栅极电极接触,在所述第2方向上与所述第2氮化物半导体层接触。所述第1氮化物半导体层和所述第2氮化物半导体层形成异质结,在所述第1氮化物半导体层中引起二维载流子气。所述第1氮化物半导体层以及所述第2氮化物半导体层与所述多个栅极电极的各个栅极电极形成肖特基结。所述第1层是绝缘体、本征半导体、具有与所述第2氮化物半导体层相反的导电类型的半导体中的任意物体,抑制在所述第1方向上与所述第1层对置的所述第1氮化物半导体层中引起二维载流子气。
提供耐压高的半导体装置。
本公开的目的、特征、方式以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
图1是例示实施方式1的半导体装置的构造的立体图。
图2是例示实施方式1的半导体装置的构造的俯视图。
图3是例示图2的位置AA处的实施方式1的半导体装置的剖面的剖面图。
图4是例示图2的位置BB处的实施方式1的半导体装置的剖面的剖面图。
图5是例示图2的位置CC处的实施方式1的半导体装置的剖面的剖面图。
图6是例示实施方式2的半导体装置的构造的俯视图。
图7是例示图6的位置AA处的实施方式2的半导体装置的剖面的剖面图。
图8是例示实施方式3的半导体装置的构造的俯视图。
图9是例示图8的位置AA处的实施方式3的半导体装置的剖面的剖面图。
图10是例示实施方式4的半导体装置的构造的俯视图。
图11是例示图10的位置AA处的实施方式4的半导体装置的剖面的剖面图。
图12是例示实施方式5的半导体装置的构造的俯视图。
图13是例示图12的位置AA处的实施方式5的半导体装置的剖面的剖面图。
图14是例示实施方式6的半导体装置的构造的俯视图。
图15是例示图14的位置AA处的实施方式6的半导体装置的剖面的剖面图。
图16是例示实施方式7的半导体装置的构造的俯视图。
图17是例示图16的位置AA处的实施方式7的半导体装置的剖面的剖面图。
图18是例示实施方式8的半导体装置的构造的俯视图。
图19是例示图18的位置AA处的实施方式8的半导体装置的剖面的剖面图。
图20是例示图18的位置CC处的实施方式8的半导体装置的剖面的剖面图。
图21是例示实施方式9的半导体装置的构造的俯视图。
图22是例示图21的位置AA处的实施方式9的半导体装置的剖面的剖面图。
图23是例示图21的位置BB处的实施方式9的半导体装置的剖面的剖面图。
图24是例示图21的位置CC处的实施方式9的半导体装置的剖面的剖面图。
图25是例示实施方式10的半导体装置的构造的剖面图。
图26是例示实施方式10的半导体装置的变形的构造的剖面图。
图27是例示实施方式11的半导体装置的构造的剖面图。
图28是例示实施方式12的半导体装置的能带构造的图。
图29是例示栅极电极的俯视图。
(符号说明)
2、3、21~23、31~33:氮化物半导体层;4:半导体层群;5:源极电极;6:漏极电极;8:栅极电极;9:导体;10:第1层;12:第2层;13:第3层;101~111:半导体装置;X、Y、Z:方向。
具体实施方式
关于在以下的实施方式中例示的半导体装置的任意一个,都例示场效应晶体管的主要部分。该场效应晶体管除了下述的公开以外,还形成元件分离区域、与电极连接的布线、通孔而利用。以下的实施方式中的例示不排除将本公开所涉及的半导体装置应用于场效应晶体管以外的元件。
实施方式1.
[构造和动作]
图1是例示实施方式1的半导体装置101的构造的立体图。在图1中附记的方向X、Y、Z是相互不同的方向,与方向X、Y中都平行的面都与方向Z非平行。在本公开中例示方向X、Y、Z相互正交的情况。
为方便起见,说明为在从第1要素观察时处于方向Z侧的第2要素相对第1要素处于上方。说明为第1要素相对第2要素处于下方。在本公开中,“上方”、“下方”是指表示构成要素的相对的位置关系的用语,未必是以重力方向为基准的用语。在图1中例示半导体装置101的、相对方向Y垂直的剖面以及相对方向X垂直的剖面。
以下,有时将沿着方向X的长度简称为“长度”,将沿着方向Y的长度称为“宽度”,将沿着方向Z的长度称为“厚度”。
图2是例示半导体装置101的构造的俯视图。图2是在图1中例示的范围中沿着与方向Z相反的方向观察半导体装置101的俯视图。
图3是例示图2的位置AA处的半导体装置101的剖面的剖面图。图4是例示图2的位置BB处的半导体装置101的剖面的剖面图。图5是例示图2的位置CC处的半导体装置101的剖面的剖面图。
半导体装置101具备半导体层群4、源极电极5、漏极电极6、栅极电极8、导体9以及第1层10。半导体层群4包括沿着方向Z层叠的氮化物半导体层2、3。氮化物半导体层2、3例如是在基板1上外延生长的外延层。在本公开中说明为基板1包含于半导体层群4。
半导体装置101还具备保护膜14。为了易于理解,在图1、图2中省略保护膜14的图示。在图2中导体9通过双点划线描绘。
栅极电极8的个数是多个,在方向Y上排列。栅极电极8各自在方向Y上与氮化物半导体层3接触。例如栅极电极8具有面8c、8d。面8c在具有该面8c的栅极电极8的方向Y侧出现。面8d在具有该面8d的栅极电极8的与方向Y相反的一侧出现。栅极电极8具有面8e,面8e在具有该面8e的栅极电极8的与方向Z相反的一侧出现。还能够在半导体层群4中,空出埋入有栅极电极8的一部分的槽7。
在本公开中栅极电极8各自沿着与方向Z相反的方向贯通氮化物半导体层3而到达氮化物半导体层2。在该情况下,面8c、8d在方向Y上与氮化物半导体层2也接触。
导体9位于离开半导体层群4的位置。导体9将栅极电极8彼此电连接。在本公开中导体9具有在半导体层群4的上方上沿着方向Y延伸的形状。
源极电极5在方向X上与栅极电极8对置。漏极电极6在方向X上隔着栅极电极8与源极电极5离开地对置。源极电极5、栅极电极8、漏极电极6沿着方向X依次排列。栅极电极8在源极电极5侧具有面8b。栅极电极8在漏极电极6侧具有面8a。
源极电极5以及漏极电极6与氮化物半导体层2导通。图示在半导体装置101中源极电极5以及漏极电极6从氮化物半导体层3的上方贯通氮化物半导体层3到达氮化物半导体层2的情况。
第1层10的个数是多个,与栅极电极8对应地存在。第1层10在方向X上位于栅极电极8与漏极电极6之间且与栅极电极8接触。在半导体装置101中第1层10与面8a以及漏极电极6接触。第1层10在方向Y上与氮化物半导体层3接触。
图示在半导体装置101中第1层10从氮化物半导体层3的上方贯通氮化物半导体层3到达氮化物半导体层2的情况。在附图中例示第1层10比氮化物半导体层3向方向Z侧突出的形状,但上述突出并非必须。
第1层10如后所述具有缓和电场集中的功能。第1层10例如是绝缘体。
氮化物半导体层2和氮化物半导体层3形成异质结。氮化物半导体层2、3与栅极电极8形成肖特基结。
通过形成异质结,在位于氮化物半导体层2与氮化物半导体层3之间的异质界面的、氮化物半导体层2侧引起二维载流子气。在半导体装置101中该二维载流子气被用于在源极电极5与漏极电极6之间流过的电流(所谓“漏极电流”)。通过在源极电极5、漏极电极6、栅极电极8之间施加的电压的关系,控制该电流。上述控制其自身公知,在本公开中不进行详细说明。
以下只要未特别说明,以二维载流子气为二维电子气的情况为例子进行说明。例如氮化物半导体层2以及氮化物半导体层3都具有n型的导电类型。
在半导体装置101中排列通过导体9相互连接的多个栅极电极8。从源极电极5移动的电子沿着方向X通过沿着方向Y邻接的栅极电极8彼此之间,去向漏极电极6。
在方向Y上被栅极电极8夹着的氮化物半导体层2、3中,形成由来于肖特基结的耗尽层。通过在栅极电极8与源极电极5之间施加的电压,控制该耗尽层的宽度。控制该耗尽层的宽度对控制漏极电流作出贡献。在将半导体装置101用作开关元件时,控制该耗尽层的宽度而控制半导体装置101的接通/断开。
例如在对栅极电极8施加相对源极电极5成为负的电压(以下还简称为“负电压”)时,耗尽层从栅极电极8的面8b、8c、8d、8e向氮化物半导体层2、3扩展。通过上述耗尽层的扩展,在方向Y上被栅极电极8夹着的氮化物半导体层2、3中的沟道被关闭,半导体装置101成为断开。
在方向Y上离散地配置栅极电极8对降低半导体装置101的栅极-漏极间电容以及栅极-源极间电容作出贡献。该降低提高半导体装置101的动作的线性。
在方向Z上与第1层10对置的区域,抑制在氮化物半导体层2引起二维电子气。通过上述抑制,支持栅极电极8与漏极电极6之间的电压的距离实质上变长。该距离越长,栅极电极8与漏极电极6之间的电场越小,在栅极电极8的漏极电极6侧越缓和电场集中。
第1层10在栅极电极8的漏极电极6侧缓和电场集中。上述缓和提高半导体装置101的耐压。提高耐压对提高半导体装置101输出的电力作出贡献。有在氮化物半导体层2与栅极电极8之间存在第1层10的区域,所以对半导体装置101的栅极电极8中的泄漏电流(所谓“栅极泄漏电流”)的降低也作出贡献。
在氮化物半导体层2中引起二维电子气被抑制时,栅极-漏极间电容以及源极-漏极间电容降低。这些静电电容的降低对漏极效率以及电力负荷效率的改善作出贡献。
第1层10在方向X上配置于栅极电极8与漏极电极6之间。第1层10无需在方向Y上与栅极电极8排列配置。通过被在方向Y上的排列的栅极电极8夹着的区域(例如位置BB)的氮化物半导体层2中的二维电子气,漏极电流流过氮化物半导体层2。即使不存在于该区域,第1层10也缓和栅极电极8的漏极电极6侧的电场集中。关于第1层10的位置的关联的自由度易于避免漏极电流的减少。第1层10在方向X上位于栅极电极8与漏极电极6之间且与栅极电极8接触导致半导体装置101的漏极电流的劣化的可能性小。在方向Y上与栅极电极8排列配置第1层10时,可能妨碍晶体管的接通/断开的切换。
保护膜14覆盖半导体层群4。保护膜14对使半导体装置101难以受到来自半导体装置101的外部的影响作出贡献。保护膜14使源极电极5、漏极电极6以及栅极电极8各自的上方的一部分露出。在保护膜14的上方,导体9将多个栅极电极8彼此连接。也可以保护膜14还覆盖导体9。基板1以及保护膜14在半导体装置101的动作中并非必须。
在专利文献1、专利文献2、专利文献3所示的窄沟道构造中,除了采用肖特基结的栅极构造以外,还提出了MIS(Metal-Insulator-Semiconductor:金属-绝缘体-半导体)栅极构造。
在MIS栅极构造中,绝缘膜位于栅极电极与半导体层之间。一般而言,在采用MIS栅极构造的晶体管中,其栅极泄漏电流被降低。另外,关于MIS栅极构造,在采用该构造的晶体管中,对扩大控制正向的栅极电压的范围作出贡献。上述贡献提高该晶体管输出的电力。
在非专利文献1的埋入栅极排列构造中采用MIS栅极构造时,耗尽层不向栅极电极的侧面方向扩展,晶体管不动作。
在实施方式1的半导体装置101中,栅极电极8在与氮化物半导体层2、3之间形成肖特基结。半导体装置101在排列栅极电极8的方向Y上耗尽层扩展,具有与窄沟道构造的MIS构造不同的构造。
栅极电极8的漏极电极6侧与第1层10相接,是与非专利文献1的埋入栅极排列构造都不同的构造。第1层10对栅极泄漏电流的降低作出贡献。
[构造的变形]
也可以在氮化物半导体层2与氮化物半导体层3之间、在基板1与氮化物半导体层2之间、在与氮化物半导体层2相反的一侧在氮化物半导体层3上(氮化物半导体层3的方向Z侧)的任意区域,都存在其他氮化物半导体层。
例如以AlN(氮化铝)为基材的氮化物半导体层在氮化物半导体层2与氮化物半导体层3之间被配置成隔件层。例如以AlN为基材的氮化物半导体层在基板1与氮化物半导体层2之间被配置成成核层。例如以GaN为基材的氮化物半导体层在氮化物半导体层3上被配置成罩层。
二维电子气移动而流过漏极电流。二维电子气流过氮化物半导体层2。源极电极5和漏极电极6与氮化物半导体层2导通即可,无需贯通氮化物半导体层3。例如,也可以源极电极5位于氮化物半导体层3上。在该情况下,例如对氮化物半导体层2、3实施具有在氮化物半导体层2、3与源极电极5之间能够得到欧姆接触的浓度的掺杂。关于漏极电极6,也可以采用同样的配置、掺杂。
第1层10无需贯通氮化物半导体层3。在与第1层10对置的区域在氮化物半导体层2引起二维电子气被抑制不以第1层10与氮化物半导体层2接触为前提。
例如有第1层10也可以在方向Y上至少与氮化物半导体层3接触而不与氮化物半导体层2接触的情况。如果抑制相对第1层10在半导体层群4侧(与方向Z相反的一侧)引起二维电子气,则能够得到通过第1层10缓和电场集中的功能。即使在方向Z上在第1层10与氮化物半导体层2之间夹着氮化物半导体层3,也有时通过该氮化物半导体层3薄而抑制在氮化物半导体层2中引起二维电子气。
如半导体装置101例示,第1层10与氮化物半导体层2接触对抑制在与第1层10对置的区域在氮化物半导体层2引起二维电子气作出贡献。
在抑制引起二维电子气的观点中,在与在未形成第1层10的区域、例如位置BB引起的二维电子气的方向Z上的位置相比下方(与方向Z相反的一侧)存在第1层10是有利的。
栅极电极8无需贯通氮化物半导体层3。例如,也可以在栅极电极8与氮化物半导体层2之间夹着氮化物半导体层3。即使在该情况下,通过对栅极电极8施加负电压,耗尽层沿着方向Y延伸。
如半导体装置101例示,栅极电极8延伸至二维电子气的下方对在方向Y上邻接的耗尽层彼此相互易于接触作出贡献。
[构成要素的规格]
作为基板1的材质的例子,例如可以举出SiC(碳化硅)、Si、GaN(氮化镓)、AlN、蓝宝石。
作为氮化物半导体层2、3的材质的例子,可以举出InxAlyGa(1-x-y)N(0≤x≤1、0≤y≤1、0≤x+y≤1)。氮化物半导体既可以是无掺杂,也可以具有p型的导电类型或者n型的导电类型。例如,进行为了附加n型的导电类型而向氮化物半导体离子注入硅,进行热处理而以硅为施主活性化的处理。氮化物半导体的化合物的组成、掺杂的浓度无需相对位置恒定,也可以连续或者阶段状地变化。
层叠有氮化物半导体层2和氮化物半导体层3的构造是通过异质结产生二维电子气的构造。例如,作为氮化物半导体层2的材质的例子,可以举出GaN,作为氮化物半导体层3的材质的例子,可以举出Al0.25Ga0.75N。
氮化物半导体层2的厚度是流过电子的程度的厚度就足够。例如,氮化物半导体层2的厚度是200nm。氮化物半导体层3的厚度是使氮化物半导体层2引起二维电子气的厚度就足够。例如氮化物半导体层3的厚度是15nm。
源极电极5与漏极电极6之间的沿着方向X的距离是例如2.0μm。
在源极电极5与半导体层群4之间、漏极电极6与半导体层群4之间中的任意区域都能够得到欧姆接触对半导体装置101的接通电阻的降低作出贡献。例如,源极电极5、漏极电极6都使用包含通过Ti、Al、Au例示的金属的单层或者层叠来形成。
例如,栅极电极8、导体9都使用包含通过Ni、Pt、Au例示的金属的单层或者层叠来形成。
栅极电极8彼此的沿着方向Y的间隔以及栅极电极8的厚度被设定成对栅极电极8施加负电压而在方向Y上邻接的耗尽层彼此相互接触。
例如,栅极电极8在俯视时为正方形,栅极电极8的宽度以及长度都是150nm,与半导体层群4接触的部分的厚度是60nm。例如,栅极电极8彼此的沿着方向Y的间隔是250nm。多个栅极电极8在方向Y上排列的间隔也可以不相互相等。
如果等间隔地配置多个栅极电极8,则在半导体层群4形成槽7时,例如易于制作在光刻中使用的掩模。上述简易性关于栅极电极8的构造提高均匀性。
第1层10的宽度也可以比栅极电极8的宽度宽。第1层10的宽度与栅极电极8的宽度相同或者比栅极电极8的宽度小对能够得到大的漏极电流作出贡献。
在与半导体层群4接触的部分,第1层10的厚度和栅极电极8的厚度既可以其中的任意一个更大,也可以相互相等。
半导体装置101中的第1层10不仅与栅极电极8而且与漏极电极6也接触。第1层10的长度例如是1.5μm。第1层10的宽度例如是150nm。第1层10在方向Y上例如隔开250nm的间隔配置。在与半导体层群4接触的部分中,第1层10的厚度例如是60nm。
作为第1层10的材质,采用绝缘体对缓和上述的电场的集中作出贡献。作为第1层10的材质,例如例示Al2O3、SiN(氮化硅)、SiO2。也可以在第1层10中采用空气。
或者,也可以使得失去半导体层群4的方向Z侧的面的导电性而得到第1层10。例如,通过在半导体层群4中注入Ar,能够使得失去氮化物半导体层3或者进而氮化物半导体层2的导电性而将它们改变为绝缘体。
只要是抑制在与第1层10对置的区域在氮化物半导体层2引起二维电子气的材质,则能够用作第1层10。根据上述观点,第1层10也可以通过具有与氮化物半导体层3相同的导电类型的半导体形成。例如,还能够在第1层10中采用掺杂浓度比氮化物半导体层3低且导电类型相同的氮化物半导体层。
但是,相比于在第1层10中采用具有与氮化物半导体层3相同的导电类型的半导体的情况,在第1层10中采用绝缘体、具有与氮化物半导体层3相反的导电类型的半导体、本征半导体中的任意物体的情况下,第1层10使得难以引起二维电子气的作用更高。关于在第1层10中采用具有与氮化物半导体层3相反的导电类型的半导体的情况,在实施方式12中也进行说明。
在第1层10中采用导体时,即使在氮化物半导体层2不引起二维电子气,缓和电场集中的效果也小。认为在第1层10中采用导体时,第1层10与栅极电极8导通,实质上作为栅极电极8发挥功能。在第1层10中采用导体时,栅极电极8和漏极电极6导通。上述导通阻碍晶体管的动作。
关于第1层10,其至少一部分与栅极电极8同样地,能够埋入到半导体层群4。例如,第1层10也可以在半导体层群4形成槽并进行掩埋该槽的堆积来形成。例如,该槽与槽7并行地形成。这样的并行的形成对减轻对半导体层群4造成的损害作出贡献。第1层10的形成和栅极电极8的形成也可以任意一个先进行。
例如,通过溅射能够得到栅极电极8以及导体9。例如,通过化学气相生长(CVD:chemical vapor deposition),能够得到栅极电极8以及导体9。
保护膜14具有绝缘性对避免源极电极5、漏极电极6、栅极电极8彼此的短路作出贡献。作为保护膜14的材质,例示SiN、Al2O3、SiO2、树脂。保护膜14无需是单层。保护膜14也可以是包括抑制氮化物半导体层3中的表面陷阱的第1膜和配置于第1膜上而得到耐湿性的第2膜的层叠膜。
实施方式2.
图6是例示实施方式2的半导体装置102的构造的俯视图。图6例示与关于半导体装置101在图2中例示的范围相同的范围。在图6中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图6中保护膜14的图示被省略,导体9通过双点划线描绘。
图7是例示图6的位置AA处的半导体装置102的剖面的剖面图。图6的位置BB处的半导体装置102的剖面与在图4中示出的半导体装置101的剖面同样地出现。图6的位置CC处的半导体装置102的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置102具有针对半导体装置101追加有第2层12的构造。
第2层12的个数是多个,与栅极电极8对应地存在。第2层12在方向X上位于栅极电极8与源极电极5之间且与栅极电极8接触。在半导体装置102中第2层12与面8b以及源极电极5接触。第2层12在方向Y上与氮化物半导体层3接触。
图示在半导体装置102中第2层12从氮化物半导体层3的上方贯通氮化物半导体层3到达氮化物半导体层2的情况。在图中,例示第2层12比氮化物半导体层3向方向Z侧突出的形状,但上述突出并非必须。
第2层12与第1层10同样地,例如通过绝缘体或者半导体形成。该半导体与第1层10同样地,优选为本征半导体或者具有与氮化物半导体层3相反的导电类型。
第2层12的方向Z上的位置也可以与第1层10的方向Z上的位置同样地选定。例如,也可以在方向Z上第2层12和氮化物半导体层2夹着氮化物半导体层3。第2层12也可以在方向Z上贯通氮化物半导体层3且与氮化物半导体层2接触。也可以第2层12存在于在未形成第2层12的区域、例如位置BB处引起的二维电子气的方向Z上的位置的下方。第2层12的方向Z上的位置也可以与第1层10的方向Z上的位置不同。
在方向Z上与第2层12对置的区域,抑制在氮化物半导体层2中引起二维电子气。上述抑制降低栅极-源极间电容以及源极-漏极间电容。这些静电电容的降低对漏极效率以及电力负荷效率的改善作出贡献。
例如,在带电的人体接触到半导体装置102时(例如参照静电破坏试验中的人体模型试验(human body model:HBM)JEDEC标准JESD22-A114),发生静电放电(electrostaticdischarge:ESD)。该静电导致源极电极5中的电场的增大。第2层12在栅极电极8的源极电极5侧缓和电场集中。上述缓和对减小半导体装置102静电放电的可能性作出贡献。
第2层12与第1层10同样地,即使不存在于被在方向Y上的排列的栅极电极8夹着的区域(例如位置BB),也缓和栅极电极8的源极电极5侧的电场集中。关于第2层12的位置的关联的自由度易于避免漏极电流的减少。第2层12在方向X上位于栅极电极8与源极电极5之间且与栅极电极8接触导致半导体装置102的漏极电流的劣化的可能性小。
作为第2层12的材质,例如采用作为第1层10的材质例示的例子。第1层10的材质和第2层12的材质无需一致。第1层10的材质和第2层12的材质一致对容易地形成第1层10和第2层12作出贡献。
实施方式3.
图8是例示实施方式3的半导体装置103的构造的俯视图。图8例示与关于半导体装置101在图2中例示的范围相同的范围。在图8中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图8中保护膜14的图示被省略,导体9通过双点划线描绘。
图9是例示图8的位置AA处的半导体装置103的剖面的剖面图。图8的位置BB处的半导体装置103的剖面与在图4中示出的半导体装置101的剖面同样地出现。图8的位置CC处的半导体装置103的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置103相对半导体装置101,在第1层10的长度比栅极电极8与漏极电极6之间的距离短的方面相异。在半导体装置103中第1层10和漏极电极6沿着方向X夹着氮化物半导体层2、3。
在半导体装置101中从栅极电极8彼此之间朝向漏极电极6的电子在方向Y上邻接的第1层10彼此之间移动。在半导体装置103中从栅极电极8彼此之间朝向漏极电极6的电子不仅在方向Y上邻接的第1层10彼此之间移动,而且也在第1层10和漏极电极6夹着的区域移动。半导体装置103相比于半导体装置101,对漏极电流作出贡献的二维电子气的区域更宽,能够得到更大的漏极电流。大的漏极电流增大通过半导体装置101实现的晶体管输出的电力,提高效率。
实施方式4.
图10是例示实施方式4的半导体装置104的构造的俯视图。图10例示与关于半导体装置101在图2中例示的范围相同的范围。在图10中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图10中保护膜14的图示被省略,导体9通过双点划线描绘。
图11是例示图10的位置AA处的半导体装置104的剖面的剖面图。图10的位置BB处的半导体装置104的剖面与在图4中示出的半导体装置101的剖面同样地出现。图10的位置CC处的半导体装置104的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置104相对半导体装置102,在第1层10的长度比栅极电极8与漏极电极6之间的距离短、且第2层12的长度比栅极电极8与源极电极5之间的距离短的方面相异。
半导体装置104具有针对半导体装置103追加有第2层12的构造。第2层12在方向X上位于栅极电极8与源极电极5之间且与栅极电极8接触。在半导体装置104中第2层12与面8b接触。第2层12的长度比栅极电极8与源极电极5之间的距离短。上述第2层12也可以追加到半导体装置101。
在半导体装置104中,沿着方向X,第1层10和漏极电极6夹着氮化物半导体层2、3,第2层12和源极电极5夹着氮化物半导体层2、3。
在半导体装置102中从源极电极5朝向栅极电极8彼此之间的电子在方向Y上邻接的第2层12彼此之间移动。在半导体装置104中从源极电极5朝向栅极电极8彼此之间的电子不仅在方向Y上邻接的第2层12彼此之间移动,而且也在第2层12和漏极电极6夹着的区域移动。
半导体装置104相比于半导体装置102,对漏极电流作出贡献的二维电子气的区域更宽,能够得到更大的漏极电流。
半导体装置104相比于半导体装置103,缓和栅极电极8的源极电极5侧的电场集中。
实施方式5.
图12是例示实施方式5的半导体装置105的构造的俯视图。图12例示与关于半导体装置101在图2中例示的范围相同的范围。在图12中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图12中保护膜14的图示被省略,导体9通过双点划线描绘。
图13是例示图12的位置AA处的半导体装置105的剖面的剖面图。图12的位置BB处的半导体装置105的剖面与在图4中示出的半导体装置101的剖面同样地出现。图12的位置CC处的半导体装置105的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置105相比于半导体装置103,具有第1层10的漏极电极6侧的宽度比栅极电极8侧的宽度窄的特征。第1层10的沿着方向Y的长度随着沿着方向X离开栅极电极8而减少。例如第1层10的宽度在与面8a接触的位置与面8a的宽度一致,越接近漏极电极6越窄。
在半导体装置105中也与半导体装置103同样地,从源极电极5朝向栅极电极8彼此之间的电子不仅在方向Y上邻接的第2层12彼此之间移动,也在第2层12和漏极电极6夹着的区域移动。该电子在从栅极电极8彼此之间朝向方向X前进时,朝向方向Y以及与方向Y相反的一侧这两方扩展而移动。半导体装置105中的第1层10相比于半导体装置104中的第1层10,难以阻碍该电子的扩展。
半导体装置105相比于半导体装置103,更难以妨碍对漏极电流作出贡献的二维电子气的移动,能够得到大的漏极电流。
作为第1层10的形状,也可以采用随着朝向方向X而宽度阶段状地变细的形状。在扩大电场集中的部位而缓和该集中的观点中,作为第1层10的形状采用随着朝向方向X宽度直线状或者曲线状地变细的形状是有利的。
第1层10的漏极电极6侧的宽度比栅极电极8侧的宽度窄的构造能够应用于半导体装置101~104中的任意构造,对得到大的漏极电流作出贡献。
实施方式6.
图14是例示实施方式6的半导体装置106的构造的俯视图。图14例示与关于半导体装置101在图2中例示的范围相同的范围。在图14中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图14中保护膜14的图示被省略,导体9通过双点划线描绘。
图15是例示图14的位置AA处的半导体装置106的剖面的剖面图。图14的位置BB处的半导体装置106的剖面与在图4中示出的半导体装置101的剖面同样地出现。图14的位置CC处的半导体装置106的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置106具有针对半导体装置105追加有第2层12的构造。第2层12在方向X上位于栅极电极8与源极电极5之间且与栅极电极8接触。在半导体装置106中第2层12与面8b接触。第2层12的长度比栅极电极8与源极电极5之间的距离短。第2层12的源极电极5侧的宽度比栅极电极8侧的宽度窄。
半导体装置106相比于半导体装置104,具有第1层10的漏极电极6侧的宽度比栅极电极8侧的宽度窄且第2层12的源极电极5侧的宽度比栅极电极8侧的宽度窄的特征。
第1层10的沿着方向Y的长度随着沿着方向X离开栅极电极8而减少。例如第1层10的宽度在与面8a接触的位置与面8a的宽度一致,越接近漏极电极6越窄。
第2层12的沿着方向Y的长度随着沿着方向X接近栅极电极8而增大。例如第2层12的宽度在与面8b接触的位置与面8b的宽度一致,越接近源极电极5越窄。
半导体装置106相比于半导体装置105,缓和栅极电极8的源极电极5侧的电场集中。
在半导体装置106中也与半导体装置104同样地,从源极电极5朝向栅极电极8彼此之间的电子不仅在方向Y上邻接的第2层12彼此之间移动,也在第2层12和漏极电极6夹着的区域移动。该电子在从漏极电极6向栅极电极8彼此之间朝向方向X前进时,朝向方向Y以及与方向Y相反的一侧的任意一个都变窄地移动。半导体装置106中的第2层12相比于半导体装置104中的第2层12,更难以阻碍该电子变窄。
半导体装置106相比于半导体装置104,更难以妨碍对漏极电流作出贡献的二维载流子气的移动,能够得到大的漏极电流。
作为第2层12的形状,也可以采用随着朝向方向X宽度阶段状地变宽的形状。在扩大电场集中的部位而缓和该集中的观点中,作为第2层12的形状采用随着朝向方向X宽度直线状或者曲线状地变宽的形状是有利的。
第2层12的沿着方向Y的长度随着沿着方向X接近栅极电极8而增大的构造能够应用于半导体装置101~105中的任意半导体装置。
实施方式7.
图16是例示实施方式7的半导体装置107的构造的俯视图。图16例示与关于半导体装置101在图2中例示的范围相同的范围。在图16中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图16中保护膜14的图示被省略,导体9通过双点划线描绘。
图17是例示图16的位置AA处的半导体装置107的剖面的剖面图。图16的位置BB处的半导体装置107的剖面与在图4中示出的半导体装置101的剖面同样地出现。图16的位置CC处的半导体装置107的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置107具有针对半导体装置103追加有第4层16的构造。
第4层16的个数是多个,与栅极电极8对应地存在。第4层16在方向X上位于第1层10与漏极电极6之间且与第1层10以及漏极电极6都接触。第4层16在方向Y上与氮化物半导体层3接触。
图示在半导体装置107中第4层16从氮化物半导体层3的上方贯通氮化物半导体层3到达氮化物半导体层2的情况。在图中,例示第4层16比氮化物半导体层3向方向Z侧突出的形状,但上述突出并非必须。
第4层16与第1层10同样地,例如通过绝缘体或者半导体形成。该半导体与第1层10同样地,优选为本征半导体或者具有与氮化物半导体层3相反的导电类型。第4层16与第1层10类似地具有缓和电场集中的功能。
第4层16的方向Z上的位置也可以与第1层10的方向Z上的位置同样地选定。例如,也可以在方向Z上第4层16和氮化物半导体层2夹着氮化物半导体层3。第4层16也可以在方向Z上贯通氮化物半导体层3且与氮化物半导体层2接触。也可以第4层16存在于在未形成第4层16的区域、例如位置BB处引起的二维电子气的方向Z上的位置的下方。第4层16的方向Z上的位置也可以与第1层10的方向Z上的位置不同。
第4层16的介电常数小于第1层10的介电常数。高的介电常数易于缓和电场集中。缓和电场集中对提高半导体装置107输出的电力作出贡献。低的介电常数易于降低栅极-漏极间电容以及源极-漏极间电容。这些静电电容的降低对漏极效率以及电力负荷效率的改善作出贡献。
越接近栅极电极8,电场越易于集中,所以在降低栅极-漏极间电容以及源极-漏极间电容的观点以及缓和电场集中的观点中,相比于第4层16而接近栅极电极8的第1层10的介电常数更高是有利的。
如果将第4层16看作第1层10的一部分,则可以说依据半导体装置101来看,半导体装置107是第1层10的介电常数随着朝向方向X阶段性地减少的构造。依据半导体装置101中的第1层10来看,也可以在第1层10中3种以上的介电常数阶段性地减少。也可以第1层10的介电常数随着朝向方向X连续地减少。
第4层16也可以与半导体装置103类似地,不与漏极电极6接触,而在与漏极电极6之间夹着氮化物半导体层3。
第1层10的介电常数随着朝向方向X减少的构造能够应用于半导体装置101~107中的任意半导体装置,对栅极-漏极间电容以及源极-漏极间电容的降低和电场的集中的缓和作出贡献。
在半导体装置102、104、106中,也可以第2层12的介电常数随着朝向与方向X相反的方向减少。该特征对栅极-源极间电容以及源极-漏极间电容的降低作出贡献。
实施方式8.
图18是例示实施方式8的半导体装置108的构造的俯视图。图18例示与关于半导体装置101在图2中例示的范围相同的范围。在图18中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图18中保护膜14的图示被省略,导体9通过双点划线描绘。
图19是例示图18的位置AA处的半导体装置108的剖面的剖面图。图18的位置BB处的半导体装置108的剖面与在图4中示出的半导体装置101的剖面同样地出现。图20是例示图18的位置CC处的半导体装置108的剖面的剖面图。
半导体装置108具有针对半导体装置103追加有第3层13的构造。第3层13与面8e接触。
作为第3层13的材质,例如采用作为第1层10的材质例示的例子。第1层10的材质和第3层13的材质无需一致。第1层10的材质和第3层13的材质一致对容易地形成第1层10和第3层13作出贡献。
第3层13在方向Z位于栅极电极8与半导体层群4之间且与栅极电极8接触。在图19以及图20中,第3层13在方向Z上位于面8e与氮化物半导体层2之间。第3层13缓和栅极电极8的面8e侧的电场集中。第3层13位于栅极电极8与氮化物半导体层2之间有助于栅极泄漏电流的降低。
上述抑制与第3层13接触到第1层10无直接关系。在第3层13接触到第1层10时,例如在从形成槽7至形成栅极电极8的期间,易于与第1层10并行地形成第3层13。
第3层13能够追加到半导体装置101~107中的任意半导体装置,有助于栅极泄漏电流的降低。
实施方式9.
图21是例示实施方式9的半导体装置109的构造的俯视图。图21例示与关于半导体装置101在图2中例示的范围相同的范围。在图21中,一并记载与在图2中例示的位置AA、BB、CC相同的位置AA、BB、CC。在图21中保护膜14的图示被省略,导体9通过双点划线描绘。
图22是例示图21的位置AA处的半导体装置109的剖面的剖面图。图23是例示图21的位置BB处的半导体装置109的剖面的剖面图。图24是例示图21的位置CC处的半导体装置109的剖面的剖面图。
半导体装置109相对半导体装置103,氮化物半导体层2、3的结构不同。具体而言,氮化物半导体层2具有氮化物半导体层21、22、23,氮化物半导体层3具有氮化物半导体层31、32、33。
氮化物半导体层21与氮化物半导体层31形成异质结。氮化物半导体层31与氮化物半导体层22形成异质结。氮化物半导体层22与氮化物半导体层32形成异质结。氮化物半导体层32与氮化物半导体层23形成异质结。氮化物半导体层23与氮化物半导体层33形成异质结。
如果将氮化物半导体层21视为半导体装置103中的氮化物半导体层2,则可以说半导体装置109具有在半导体装置103中的半导体层群4上作为氮化物半导体层3沿着方向Z依次追加有氮化物半导体层31、22、32、23、33的构造。
如果将氮化物半导体层21、31分别视为半导体装置103中的氮化物半导体层2、3,则可以说半导体装置109具有在半导体装置103中的半导体层群4上朝向方向Z依次追加有氮化物半导体层22、32、23、33的构造。
如果将氮化物半导体层21、31、22视为半导体装置103中的氮化物半导体层2,则可以说半导体装置109具有在半导体装置103中的半导体层群4上作为氮化物半导体层3朝向方向Z依次追加有氮化物半导体层32、23、33的构造。
如果将氮化物半导体层21、31、22、32、23视为半导体装置103中的氮化物半导体层2,则可以说半导体装置109具有在半导体装置103中的半导体层群4上作为氮化物半导体层3在方向Z侧追加有氮化物半导体层33的构造。
还可以说氮化物半导体层2具有多个氮化物半导体层(在本公开中暂称为“第1副层”),氮化物半导体层3具有多个氮化物半导体层(在本公开中暂称为“第2副层”),交替层叠第1副层和第2副层。
还可以说半导体层群4具有多个氮化物半导体层21、22、23和多个氮化物半导体层31、32、33,将它们交替层叠。
在异质结引起二维载流子气。在半导体装置109中,引起二维载流子气的区域存在于沿着方向Z的多个位置。引起二维载流子气的区域存在多个对在半导体装置109中增加对漏极电流作出贡献的二维载流子气的量作出贡献。半导体装置109相比于半导体装置103,得到的漏极电流更大。
由氮化物半导体层21、31、22、32、23、33构成的层叠构造也可以通过周期性超晶格构造得到。上述层叠的数量也可以更多,也可以省略氮化物半导体层23、33。
氮化物半导体层21、22、23的组成、掺杂浓度、膜厚既可以相互一致,也可以分别不同。氮化物半导体层31、32、33的组成、掺杂浓度、膜厚既可以相互一致,也可以分别不同。
这样的氮化物半导体层2、3中的层叠构造能够应用于半导体装置101~108中的任意半导体装置,对得到大的漏极电流作出贡献。
实施方式10.
图25是例示实施方式10的半导体装置110的构造的剖面图。半导体装置110的俯视图与例如实施方式3的半导体装置103的俯视图(参照图8)同样地出现。在该情况下,图25示出与在图8中例示的位置AA相当的位置处的半导体装置110的剖面。与在图8中例示的位置BB相当的位置处的半导体装置110的剖面与在图4中示出的半导体装置101的剖面同样地出现。与在图8中例示的位置CC相当的位置处的半导体装置110的剖面与在图5中示出的半导体装置101的剖面同样地出现。
或者半导体装置110的俯视图例如与实施方式5的半导体装置105的俯视图(参照图12)同样地出现。在该情况下,图25示出与在图12中例示的位置AA相当的位置处的半导体装置110的剖面。与在图12中例示的位置BB相当的位置处的半导体装置110的剖面与在图4中示出的半导体装置101的剖面同样地出现。与在图12中例示的位置CC相当的位置处的半导体装置110的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置110相比于半导体装置103、105,随着第1层10沿着方向X离开栅极电极8,沿着方向Z的第1层10的长度(厚度)减少。例如,第1层10的与方向Z相反的一侧的面10e的方向Z上的位置在与栅极电极8接触的位置处与面8e的方向Z上的位置一致,越接近漏极电极6,则越朝向方向Z侧。
图26是例示半导体装置110的变形的构造的剖面图。图26例示与图25所示的剖面相同的位置处的该变形的剖面。在图25中,面10e具有在剖面视时面10e相对方向X的斜率的绝对值随着朝向方向X仅增大的形状。图26中的面10e具有该绝对值随着朝向方向X减少的部分。
与半导体装置105、106同样地,具有图25所示的剖面的第1层10和具有图26所示的剖面的第1层10在扩大电场集中的部位而缓和该集中的观点中都有利。作为第1层10的形状,也可以采用随着朝向方向X而第1层10的厚度阶段状地减少的形状。
第1层10的漏极电极6侧的厚度随着离开栅极电极8减少的构造能够应用于半导体装置101~109中的任意半导体装置的构造,对得到大的漏极电流作出贡献。
电场的集中并非二维电子气附近,而在栅极电极8的漏极电极6侧的端、例如面8a中易于发生。根据上述观点,不仅在氮化物半导体层2中,而且在氮化物半导体层3中第1层10的厚度如上所述变动对缓和电场集中作出贡献。
实施方式11.
图27是例示实施方式11的半导体装置111的构造的剖面图。半导体装置111的俯视图与实施方式4的半导体装置104的俯视图(参照图10)同样地出现。在该情况下,图27示出与在图10中例示的位置AA相当的位置处的半导体装置111的剖面。与在图10中例示的位置BB相当的位置处的半导体装置111的剖面与在图4中示出的半导体装置101的剖面同样地出现。与在图10中例示的位置CC相当的位置处的半导体装置111的剖面与在图5中示出的半导体装置101的剖面同样地出现。
或者半导体装置111的俯视图与实施方式6的半导体装置106的俯视图(参照图14)同样地出现。在该情况下,图27示出与在图14中例示的位置AA相当的位置处的半导体装置111的剖面。与在图14中例示的位置BB相当的位置处的半导体装置111的剖面与在图4中示出的半导体装置101的剖面同样地出现。与在图14中例示的位置CC相当的位置处的半导体装置111的剖面与在图5中示出的半导体装置101的剖面同样地出现。
半导体装置111相比于半导体装置104、106,随着第2层12沿着方向X接近栅极电极8,沿着方向Z的第2层12的长度(厚度)增大。例如,第2层12的与方向Z相反的一侧的面12e的方向Z上的位置在与栅极电极8接触的位置与面8e的方向Z上的位置一致,越接近源极电极5,则越朝向方向Z侧。
具有这样的剖面的第2层12与半导体装置106同样地,在扩大电场集中的部位而缓和该集中的观点中有利。
作为第2层12的形状,也可以采用随着朝向方向X而第2层12的厚度阶段状增大的形状。在图27中,面12e具有在剖面视时面12e相对方向X的斜率的绝对值随着朝向方向X而仅减少的形状。面12e也可以具有该绝对值随着朝向方向X而增大的部分。
第2层12的源极电极5侧的厚度随着接近栅极电极8而增大的构造能够应用于半导体装置101~110中的任意半导体装置的构造,对得到大的漏极电流作出贡献。
实施方式12.
在本实施方式中,第1层10是具有与氮化物半导体层3的导电类型相反的导电类型的半导体。例如,氮化物半导体层3的导电类型是n型,在第1层10中采用具有p型的导电类型的半导体。采用上述半导体的第1层10也能够应用于半导体装置101~111中的任意半导体装置的构造。
图28是例示实施方式12的半导体装置的能带构造的图。图28示出在方向Y、Z上的特定的位置处氮化物半导体层3具有的能带构造。特定的位置是指,关于方向Y存在第1层10的位置,与上述位置AA相当。特定的位置是指,关于方向Z存在氮化物半导体层3的位置(深度)。
在横轴上,示出在特定位置存在栅极电极8的区域R8(省略与方向X相反的一侧的边界)、在特定位置存在第1层10的区域R10、在特定位置存在氮化物半导体层3的区域R3以及在特定位置存在漏极电极6的区域R6(省略方向X侧的边界)。在纵轴上,采用针对电子的势能。
例示源极电极5、漏极电极6以及栅极电极8为同电位时的、氮化物半导体层3的导带的底Ec1和价带的顶Ev1。例示源极电极5和漏极电极6为同电位、且栅极电极8的电位相对源极电极5以及漏极电极6的电位为正时的、氮化物半导体层3的导带的底Ec2和价带的顶Ev2。
通过栅极电极8的电位相对漏极电极6的电位成为正,发生接下来的现象:从具有p型的导电类型的第1层10向具有n型的导电类型的氮化物半导体层2注入空穴;在氮化物半导体层3中针对空穴的电势降低;注入的空穴接近对于空穴而言电势低的氮化物半导体层3作为二维空穴气发挥功能。
二维空穴气与二维电子气同样地作为漏极电流中的载流子发挥功能,所以上述现象的发生对漏极电流的增大作出贡献。漏极电流的增大使电流驱动能力提高,改善基于电导率调制的互导的线性。互导的线性的改善对使用本实施方式的半导体装置的通信系统的低失真化作出贡献。
在第1层10和氮化物半导体层3的界面形成pn结。该pn结发生基于耗尽层的静电电容,降低栅极电极8与漏极电极6之间的静电电容。上述静电电容的降低对使用本实施方式的半导体装置的电力变换中的漏极效率(Drain Efficiency)的提高、电力附加效率(poweradded efficiency)的提高的至少任意一个作出贡献。
半导体装置102、104、106、111中的第2层12以及半导体装置108中的第3层13中的任意层都同样地,通过采用具有与氮化物半导体层3的导电类型相反的导电类型的半导体,能够得到上述改善以及贡献中的任意一个或者两方。
关于面8a、8b、8c、8d的变形.
图29是沿着与方向Z相反的方向观察栅极电极8的俯视图。在图29中,例示栅极电极8在俯视时呈现圆形的情况。例如,栅极电极8呈现圆柱。例如,在非专利文献1中公开上述栅极电极8的构造。
假想线J、K、L、M通过栅极电极8俯视时的中心8f。假想线J与方向X平行,与源极电极5和漏极电极6排列的方向平行。假想线K与方向Y平行,与多个栅极电极8排列的方向平行。假想线L、M都相对方向X、Y具有45度的斜率。假想线L随着朝向方向X而朝向方向Y。
假想线L、M是栅极电极8的区域8ar、8br的边界。区域8ar比区域8br位于更靠方向X侧。在图29中,为了提高视觉辨认性,用粗线表示区域8ar、8br。
例如,区域8ar被处置为面8a。第1层10不越过区域8ar而与栅极电极8接触。例如,区域8br被处置为面8b。第2层12不越过区域8br而与栅极电极8接触。
相对从源极电极5朝向漏极电极6的方向在俯视时在正负45度以下的范围内,第1层10与栅极电极8接触。
相对从源极电极5朝向漏极电极6的方向在俯视时在正负45度以下的范围内,第2层12与栅极电极8接触。
此外,能够自由地组合各实施方式或者将各实施方式适当地变形、省略。
虽然详细说明了本公开,但上述说明在所有方面中为例示,而非限定性的。应理解能够设想未例示的无数的变形例。

Claims (22)

1.一种半导体装置,具备:
半导体层群,具有在第1方向上层叠的第1氮化物半导体层和第2氮化物半导体层;
多个栅极电极,分别在与所述第1方向不同的第2方向上与所述第2氮化物半导体层接触,沿着所述第2方向排列;
导体,将所述多个栅极电极彼此电连接,位于离开所述半导体层群的位置;
源极电极,在与所述第1方向以及所述第2方向都不同的第3方向上与所述多个栅极电极对置,与所述第1氮化物半导体层导通;
漏极电极,在所述第3方向上隔着所述多个栅极电极与所述源极电极对置,与所述第1氮化物半导体层导通;以及
第1层,在所述第3方向上位于所述多个栅极电极与所述漏极电极之间且与所述多个栅极电极接触,在所述第2方向上与所述第2氮化物半导体层接触,
所述第1氮化物半导体层和所述第2氮化物半导体层形成异质结,在所述第1氮化物半导体层引起二维载流子气,
所述第1氮化物半导体层以及所述第2氮化物半导体层与所述多个栅极电极的各个栅极电极形成肖特基结,
所述第1层是绝缘体、本征半导体、具有与所述第2氮化物半导体层相反的导电类型的半导体中的任意物体,抑制在所述第1方向上与所述第1层对置的所述第1氮化物半导体层引起所述二维载流子气。
2.根据权利要求1所述的半导体装置,其中,
所述第1层是具有与所述第2氮化物半导体层相反的导电类型的半导体。
3.根据权利要求1或者2所述的半导体装置,其中,
所述第1层与所述漏极电极接触。
4.根据权利要求1或者2所述的半导体装置,其中,
在所述第3方向上,所述第1层的长度比所述多个栅极电极与所述漏极电极之间的距离短。
5.根据权利要求1至4中的任意一项所述的半导体装置,其中,
所述第2方向上的所述第1层的长度随着沿着所述第3方向离开所述多个栅极电极而减少。
6.根据权利要求1至5中的任意一项所述的半导体装置,其中,
所述第1方向上的所述第1层的长度随着沿着所述第3方向离开所述多个栅极电极而减少。
7.根据权利要求1至6中的任意一项所述的半导体装置,其中,
还具备第2层,该第2层在所述第3方向上位于所述多个栅极电极与所述源极电极之间且与所述多个栅极电极接触,
所述第2层是绝缘体、本征半导体、具有与所述第2氮化物半导体层相反的导电类型的半导体中的任意物体,抑制在所述第1方向上与所述第2层对置的所述第1氮化物半导体层引起所述二维载流子气。
8.根据权利要求7所述的半导体装置,其中,
所述第2层是具有与所述第2氮化物半导体层相反的导电类型的半导体。
9.根据权利要求7或者8所述的半导体装置,其中,
所述第2层与所述源极电极接触。
10.根据权利要求7或者8所述的半导体装置,其中,
在所述第3方向上,所述第2层的长度比所述多个栅极电极与所述源极电极之间的距离短。
11.根据权利要求7至10中的任意一项所述的半导体装置,其中,
所述第2方向上的所述第2层的长度随着沿着所述第3方向接近所述多个栅极电极而增大。
12.根据权利要求7至11中的任意一项所述的半导体装置,其中,
所述第1方向上的所述第2层的长度随着沿着所述第3方向接近所述多个栅极电极而增大。
13.根据权利要求1至12中的任意一项所述的半导体装置,其中,
所述第1层的介电常数随着朝向所述第3方向而减少。
14.根据权利要求7至12中的任意一项所述的半导体装置,其中,
所述第2层的介电常数随着朝向与所述第3方向相反的方向而减少。
15.根据权利要求1至14中的任意一项所述的半导体装置,其中,
还具备第3层,该第3层在所述第1方向上位于所述多个栅极电极与所述第1氮化物半导体层之间且与所述多个栅极电极接触,
所述第3层是绝缘体或者具有与所述第2氮化物半导体层相反的导电类型的半导体。
16.根据权利要求15所述的半导体装置,其中,
所述第3层是具有与所述第2氮化物半导体层相反的导电类型的半导体。
17.根据权利要求1至16中的任意一项所述的半导体装置,其中,
所述半导体层群具有在所述第1方向上交替层叠的多个所述第1氮化物半导体层和多个所述第2氮化物半导体层。
18.根据权利要求1至17中的任意一项所述的半导体装置,其中,
所述多个栅极电极的各个栅极电极贯通所述第2氮化物半导体层且与所述第1氮化物半导体层接触。
19.根据权利要求1至18中的任意一项所述的半导体装置,其中,
所述第1层各自贯通所述第2氮化物半导体层且与所述第1氮化物半导体层接触。
20.根据权利要求19所述的半导体装置,其中,
所述第1层各自存在于与引起的所述二维载流子气的所述第1方向上的位置相比与所述第1方向相反的一侧。
21.根据权利要求7至12中的任意一项所述的半导体装置,其中,
所述第2层各自贯通所述第2氮化物半导体层且与所述第1氮化物半导体层接触。
22.根据权利要求21所述的半导体装置,其中,
所述第2层各自存在于与引起的所述二维载流子气的所述第1方向上的位置相比与所述第1方向相反的一侧。
CN202180035827.4A 2020-06-04 2021-05-21 半导体装置 Pending CN115668512A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-097551 2020-06-04
JP2020097551 2020-06-04
PCT/JP2021/019358 WO2021246202A1 (ja) 2020-06-04 2021-05-21 半導体装置

Publications (1)

Publication Number Publication Date
CN115668512A true CN115668512A (zh) 2023-01-31

Family

ID=78830989

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180035827.4A Pending CN115668512A (zh) 2020-06-04 2021-05-21 半导体装置

Country Status (5)

Country Link
US (1) US20230143585A1 (zh)
JP (1) JP7325631B2 (zh)
CN (1) CN115668512A (zh)
DE (1) DE112021003124T5 (zh)
WO (1) WO2021246202A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967619B2 (en) * 2020-09-16 2024-04-23 Teledyne Scientific & Imaging, Llc Laterally-gated transistors and lateral Schottky diodes with integrated lateral field plate structures
US20230053074A1 (en) * 2021-08-12 2023-02-16 Glc Semi Conductor Group (Sh) Co., Ltd. Semiconductor device and manufacturing method thereof
CN117438458B (zh) * 2023-12-20 2024-04-09 合肥艾创微电子科技有限公司 一种氮化镓器件结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275436A (ja) 1992-03-24 1993-10-22 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法
JP5302553B2 (ja) 2008-03-04 2013-10-02 トヨタ自動車株式会社 半導体装置とその製造方法
JP5866766B2 (ja) 2011-02-10 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
US9202906B2 (en) 2013-03-14 2015-12-01 Northrop Grumman Systems Corporation Superlattice crenelated gate field effect transistor
JP6641868B2 (ja) * 2015-10-09 2020-02-05 株式会社デンソー 窒化物半導体装置
US10388746B2 (en) 2017-07-06 2019-08-20 Teledyne Scientific & Imaging, Llc FET with buried gate structure
JP7045035B2 (ja) 2017-12-27 2022-03-31 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
DE112021003124T5 (de) 2023-03-16
US20230143585A1 (en) 2023-05-11
JPWO2021246202A1 (zh) 2021-12-09
JP7325631B2 (ja) 2023-08-14
WO2021246202A1 (ja) 2021-12-09

Similar Documents

Publication Publication Date Title
US20220173235A1 (en) Breakdown Resistant HEMT Substrate and Device
JP4041075B2 (ja) 半導体装置
US9570438B1 (en) Avalanche-rugged quasi-vertical HEMT
US9214538B2 (en) High performance multigate transistor
US9450081B2 (en) High voltage GaN transistor
US6548333B2 (en) Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7737467B2 (en) Nitride semiconductor device with a hole extraction electrode
JP7325631B2 (ja) 半導体装置
US20110227132A1 (en) Field-effect transistor
TW202213770A (zh) 半導體裝置
US10128228B1 (en) Type III-V semiconductor device with integrated diode
CN107482059B (zh) 一种GaN异质结纵向逆导场效应管
US10840353B2 (en) High electron mobility transistor with dual thickness barrier layer
US11257941B2 (en) High electron mobility transistor with doped semiconductor region in gate structure
JP2019192912A (ja) 改良された終端構造を有する窒化ガリウムトランジスタ
CN106920844A (zh) 一种具有n型浮空埋层的resurf hemt器件
CN109817711B (zh) 具有AlGaN/GaN异质结的氮化镓横向晶体管及其制作方法
CN111477680A (zh) 双通道均匀电场调制横向双扩散金属氧化物宽带隙半导体场效应管及制作方法
EP4239685A1 (en) Type iii-v semiconductor device with structured passivation
CN108417626B (zh) 半导体装置
CN115763557A (zh) 一种共栅共源型多通道氮化镓hemt器件及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination