基板10Subは、半導体積層体6を結晶成長可能な材料で形成されている。本実施形態では、半導体積層体6が窒化物半導体である。このため、基板10Subには、特に限定するものではないが、窒化物半導体又はシリコン等の半絶縁性基板、サファイア基板等を用いることができる。なお、半導体積層体6がGaAs系半導体の場合、基板10Subには、特に限定するものではないが、GaAs系の半絶縁性基板、サファイア基板等を用いることができる。ここで、本明細書の基板とは、その表面に界面準位を有する部分をいう。例えば、半導体積層体6の結晶性を向上させるためのバッファ層が設けられている場合、そのバッファ層と基板10Subの間に界面準位が存在すれば、そのバッファ層は半導体積層体6の一部となり、基板10Subが本明細書の基板となる。一方、そのバッファ層と半導体積層体6の間に界面準位が存在する場合、そのバッファ層を含む基板10Subが本明細書の基板となる。
半導体積層体6は、基板10Subの表面上に設けられており、第1半導体層1、第2半導体層2、第3半導体層3、第4半導体層4及び第5半導体層5を有している。これら第1半導体層1、第2半導体層2、第3半導体層3、第4半導体層4及び第5半導体層5は、基板10Subの表面上にこの順で積層している。第1半導体層1、第3半導体層3及び第5半導体層5は、i-AlGaNである。第2半導体層2及び第4半導体層4は、i-GaNである。i-AlGaNのバンドギャップは、i-GaNのバンドギャップよりも広い。このため、半導体積層体6は、積層方向に隣接する半導体層がヘテロ接合して構成されている。
第1半導体層1、第3半導体層3及び第5半導体層5のi-AlGaNは、自発分極及びピエゾ分極によって分極している。第1半導体層1には、第2半導体層2とのヘテロ接合面近傍に負の固定電荷が存在する。このため、第1半導体層1と第2半導体層2のヘテロ接合面のうちの第2半導体層2側に2次元正孔ガス層(2DHG)が生成される。第3半導体層3には、第2半導体層2とのヘテロ接合面近傍に正の固定電荷が存在し、第4半導体層4とのヘテロ接合面近傍に負の固定電荷が存在する。このため、第2半導体層2と第3半導体層3のヘテロ接合のうちの第2半導体層2側に2次元電子ガス層(2DEG)が生成され、第3半導体層3と第4半導体層4のヘテロ接合面のうちの第4半導体層4側に2次元正孔ガス層が生成される。第5半導体層5には、第4半導体層4とのヘテロ接合面近傍に正の固定電荷が存在する。このため、第4半導体層4と第5半導体層5のヘテロ接合面のうちの第4半導体層4側に2次元電子ガス層が生成される。このように、半導体積層体6では、2次元電子ガス層と2次元正孔ガス層の組の2つが積層方向(Z方向)に並んで配置されている。2次元電子ガス層と2次元正孔ガス層は、積層方向(Z方向)に対向している。
ドレイン部1Dとソース部1Sは、半導体積層体6の面内において、一方向(X方向)に離れて配置されている。ドレイン部1Dは、半導体積層体6の表面から半導体積層体6を貫通して基板10Subに達するように形成されたドレイン用トレンチTR1内に設けられている。なお、ドレイン部1Dは、2次元電子ガス層と2次元正孔ガス層を貫通していればよく、基板10Subに達していなくてもよい。ソース部1Sも、半導体積層体6の表面から半導体積層体6を貫通して基板10Subに達するように形成されたソース用トレンチTR2内に設けられている。なお、ソース部1Sも、2次元電子ガス層と2次元正孔ガス層を貫通していればよく、基板10Subに達していなくてもよい。
複数のゲート部1Gの各々は、ドレイン部1Dとソース部1Sの間に配置されており、半導体積層体6の表面から半導体積層体6を貫通して基板10Subに達するように形成されたゲート用トレンチTR3内に設けられている。なお、複数のゲート部1Gの各々は、2次元電子ガス層と2次元正孔ガス層を貫通していればよく、基板10Subに達していなくてもよい。複数のゲート部1Gの各々は、ドレイン部1Dとソース部1Sを結ぶ方向(X方向)及び半導体積層体6の積層方向(Z方向)に対して直交する方向(Y方向)に相互に離れて配置されている。このため、半導体積層体6の一部は、隣り合うゲート部1Gの間に設けられている(図2参照)。これにより、半導体積層体6内の2次元電子ガス層と2次元正孔ガス層は、隣り合うゲート部1Gの間を通過してドレイン部1Dとソース部1Sの間を延びている。複数のゲート部1Gの各々は、Y方向の直線上に沿って並んで配置されていてもよく、X方向に若干ずれて配置されていてもよい。また、隣り合うゲート部1Gの間の距離1Lは、隣り合うゲート部1Gの組合せに応じて異なっていてもよい。なお、この例では、複数のゲート部1Gは、Y方向の直線上に沿って周期的に配置されている。このため、隣り合うゲート部1Gの間の距離1Lは、隣り合うゲート部1Gの全ての組合せにおいて共通である。なお、この例では、ゲート部1Gが複数個で構成されているが、少なくとも1つのゲート部1Gが設けられていればよい。
ドレイン部1D及びソース部1Sの各々は、n型半導体領域を有している。ドレイン部1Dは、そのn型半導体領域がドレイン用トレンチTR1内に充填されるように構成されてもよく、ドレイン用トレンチTR1内に充填された金属電極の周囲を被覆するようにn型半導体領域が設けられていてもよい。ソース部1Sも、そのn型半導体領域がソース用トレンチTR2内に充填されるように構成されてもよく、ソース用トレンチTR2内に充填された金属電極の周囲を被覆するようにn型半導体領域が設けられていてもよい。いずれの場合も、ドレイン部1D及びソース部1Sの各々は、半導体積層体6に接する面に配置されたn型半導体領域を有している。
複数のゲート部1Gの各々は、p型半導体領域を有している。複数のゲート部1Gの各々では、そのp型半導体領域がゲート用トレンチTR3内に充填されるように構成されてもよく、ゲート用トレンチTR3内に充填された金属電極の周囲を被覆するようにp型半導体領域が設けられていてもよい。いずれの場合も、複数のゲート部1Gの各々は、半導体積層体6に接する面に配置されたp型半導体領域を有している。
ここで、図1及び図2において、図中の黒丸(●)は、電気的に接続する部分を表している。また、図中の白四角(□)は、電気的に絶縁する部分を表している。ドレイン部1D及びソース部1Sの各々は、上記したように、半導体積層体6に接する面に配置されたn型半導体領域を有している。このため、ドレイン部1D及びソース部1Sの各々のn型半導体領域は、半導体積層体6内に生成される2次元電子ガス層(2DEG)に電気的に接続しており、典型的にはオーミック接触している。一方、ドレイン部1D及びソース部1Sの各々のn型半導体領域は、半導体積層体6内に生成される2次元正孔ガス層(2DHG)から電気的に絶縁されている。
ドレイン部1Dのn型半導体領域は、半導体積層体6内に生成される2次元正孔ガス層にpn接合で接することで電気的絶縁が成されてもよい。しかしながら、ドレイン部1Dのn型半導体領域は、電界がより緩和されるように、絶縁性領域7によって2次元正孔ガス層にpn接合で接しないように構成されている。具体的には、ドレイン部1Dのn型半導体領域は、2次元正孔ガス層と直接的に接しないように、絶縁性領域7によって2次元正孔ガス層から隔てられていてもよい。ここで、絶縁性領域7とは、それが無いとしたときに生成され得る2次元正孔ガス層を消失させるための構造である。絶縁性領域7は、2次元正孔ガス層とドレイン部1Dの間の領域に存在して2次元正孔ガス層を消失させてもよく、2次元正孔ガス層とドレイン部1Dの間の領域に隣接して2次元正孔ガス層を消失させてもよい。絶縁性領域7は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
ソース部1Sのn型半導体領域は、半導体積層体6内に生成される2次元正孔ガス層にpn接合で接することで電気的絶縁が成されてもよい。しかしながら、ソース部1Sのn型半導体領域は、電界がより緩和されるように、絶縁性領域8によって2次元正孔ガス層にpn接合で接しないように構成されている。具体的には、ソース部1Sのn型半導体領域は、2次元正孔ガス層と直接的に接しないように、絶縁性領域8によって2次元正孔ガス層から隔てられていてもよい。ここで、絶縁性領域8とは、それが無いとしたときに生成され得る2次元正孔ガス層を消失させるための構造である。絶縁性領域8は、2次元正孔ガス層とソース部1Sの間の領域に存在して2次元正孔ガス層を消失させてもよく、2次元正孔ガス層とソース部1Sの間の領域に隣接して2次元正孔ガス層を消失させてもよい。絶縁性領域8は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
複数のゲート部1Gの各々は、上記したように、半導体積層体6に接する面に配置されたp型半導体領域を有している。このため、複数のゲート部1Gの各々のp型半導体領域は、半導体積層体6内に生成される2次元正孔ガス層にオーミック接触している。一方、複数のゲート部1Gのp型半導体領域は、半導体積層体6内に生成される2次元電子ガス層から電気的に絶縁されている。特に、複数のゲート部1Gの各々のp型半導体領域は、絶縁性領域9によって2次元電子ガス層にpn接合で接しないように構成されている。具体的には、複数のゲート部1Gの各々のp型半導体領域は、2次元電子ガス層と直接的に接しないように、絶縁性領域9によって2次元電子ガス層から隔てられている。ここで、絶縁性領域9とは、それが無いとしたときに生成され得る2次元電子ガス層を消失させるための構造である。絶縁性領域9は、2次元電子ガス層とゲート部1Gの間の領域に存在して2次元電子ガス層を消失させてもよく、2次元電子ガス層とゲート部1Gの間の領域に隣接して2次元電子ガス層を消失させてもよい。絶縁性領域9は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
次に、半導体装置1Aの動作を説明する。ドレイン部1Dに正電圧が印加され、ソース部1Sが接地され、ゲート部1Gが接地されていると、半導体装置1Aはオン状態となる。このとき、半導体装置1Aは、半導体積層体6内の2次元電子ガス層を介してドレイン部1Dとソース部1Sの間が導通する。このように、半導体装置1Aは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部1Dに正電圧が印加され、ソース部1Sが接地され、ゲート部1Gに負電圧が印加されていると、半導体装置1Aはオフ状態となる。ゲート部1Gは、半導体積層体6内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体6内の2次元正孔ガス層は、ゲート部1Gに印加される電位に追随して変動することができる。この場合、ゲート部1Gに負電圧が印加されるので、半導体積層体6内の2次元正孔ガス層に負電圧が印加される。これにより、半導体積層体6内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、第1半導体層1、第3半導体層3及び第5半導体層5に正負の固定電荷が残存する。これら固定電荷の間の電界がドレイン部1Dとソース部1Sを結ぶ方向に対して直交する積層方向に発生する。このように、半導体装置1Aは、ヘテロ接合型スーパージャンクション構造を有しており、通常のpn接合型スーパージャンクション構造と同様に、ドレイン部1Dとソース部1Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部1Dとゲート部1Gの間の電界強度を一様とすることができるので、半導体装置1Aは、高耐圧な特性を有することができる。
さらに、半導体装置1Aでは、ゲート部1Gの各々のp型半導体領域が、絶縁性領域9によって半導体積層体6内の2次元電子ガス層から絶縁されている。このため、ゲート部1Gの各々のp型半導体領域と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部1Gの各々のp型半導体領域に十分に低い負電圧を印加することができる。換言すると、絶縁性領域9は、ゲート部1Gに印加される閾値電圧において絶縁性を保持できるように構成されている。あるいは、半導体積層体6内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部1Gに印加しても、ゲート部1Gのp型ゲート半導体領域と2次元電子ガス層の間が絶縁リークすることが抑えられている、ということもできる。このため、半導体積層体6内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置1Aは、高耐圧な特性を有することができる。
さらに、半導体装置1Aでは、ドレイン部1D及びソース部1Sの各々のn型半導体領域が、絶縁性領域7,8によって半導体積層体6内の2次元正孔ガス層から絶縁されている。このため、ドレイン部1D及びソース部1Sの各々のn型半導体領域と2次元正孔ガス層の間の絶縁リークが抑えられ、半導体装置1Aは、高耐圧な特性を有することができる。
(2)上記したように、半導体装置1Aでは、第1半導体層1と基板10Subの間に界面準位が形成され、第5半導体層5の表面に表面準位が形成される。しかしながら、これら界面準位及び表面準位は、様々な要因で安定せず、想定よりも低い準位となることがある。このため、第1半導体層1の厚みT1及び第5半導体層5の厚みT5を薄く調整しても、第1半導体層1及び第5半導体層5を良好に空乏化させることができないことが懸念される。そこで、これら界面準位及び表面準位の効果を十分に発揮させるために、第1半導体層1と基板10Subの間の界面欠陥密度が1×1011cm-2以上となるように欠陥を導入し、第5半導体層5の表面欠陥密度が1×1011cm-2以上となるように表面又は界面に欠陥を導入してもよい。これにより、これら界面準位及び表面準位の効果が十分に発揮され、第1半導体層1の厚みT1及び第5半導体層5の厚みT5を薄く調整したときに、第1半導体層1及び第5半導体層5を良好に空乏化させることができる。
(3)仮に、第1半導体層1の厚みT1及び第5半導体層5の厚みT5が他の半導体層2,3,4の厚みT2,T3,T4と同一の場合、半導体積層体6の最裏面側のキャリアガス層(この例では、第1半導体層1と第2半導体層2のヘテロ接合面近傍の2DHG)の濃度、及び、半導体積層体6の最表面側のキャリアガス層(この例では、第4半導体層4と第5半導体層5のヘテロ接合面近傍の2DEG)のキャリア密度が、他の2次元電子ガス層及び2次元正孔ガス層のキャリア密度よりも大きくなる。このため、半導体積層体6内において、2次元電子ガス層と2次元正孔ガス層のキャリアバランスが崩れている。この場合、半導体装置1Aがオフしたときに、その差分に相当するキャリアが残存し、半導体積層体6が良好に空乏化されないことが懸念される。一方、第1半導体層1の厚みT1が薄く調整されていると、半導体積層体6の最裏面側のキャリアガス層のキャリア密度が低下し、第5半導体層5の厚みT5が薄く調整されていると、半導体積層体6の最表面側のキャリアガス層のキャリア密度が低下する。これにより、半導体積層体6内の全ての2次元電子ガス層と2次元正孔ガス層のキャリア密度が実質的に等しくなる。この結果、半導体装置1Aがオフしたときに、半導体積層体6が良好に空乏化され、半導体装置1Aは、高耐圧な特性を有することができる。ここで、二つのキャリアガス層のキャリア密度が実質的に等しいとは、両者の間の差が10パーセント以内であることを意味する。二つのキャリアガス層のキャリア密度の差が5%以内であるのが望ましい。
但し、半導体積層体6内の全ての2次元電子ガス層と2次元正孔ガス層が、必ずしも実質的に等しいキャリア密度である必要はない。例えば、互いに隣接する2次元電子ガス層と2次元正孔ガス層との対ごとに、キャリア密度が実質的に等しくなっていれば、半導体積層体6を良好に空乏化させることができる。即ち、本実施例の場合は、第1半導体層1と第2半導体層2のヘテロ接合面近傍の2DHGと、第2半導体層2と第3半導体層3のヘテロ接合面近傍の2DEGとの対において、キャリア密度が実質的に等しくなればよい。また、第3半導体層3と第4半導体層4のヘテロ接合面近傍の2DHGと、第4半導体層4と第5半導体層5のヘテロ接合面近傍の2DEGとの対において、キャリア密度が実質的に等しくなればよい。このとき、前者の対と後者の対との間で、キャリア密度が互いに異なってもよいし、キャリア密度が互いに等しくてもよい。従って、このような関係が満たされるように、第1半導体層1の厚みT1及び第5半導体層5の厚みT5を調整することも有効である。この場合でも、半導体装置1Aがオフしたときに、半導体積層体6が良好に空乏化されることから、半導体装置1Aは、高耐圧な特性を有することができる。なお、本実施例の半導体装置1Aでは、2対の2次元電子ガス層と2次元正孔ガス層が存在するが、1対の2次元電子ガス層と2次元正孔ガス層のみが存在する実施形態や、3対以上の2次元電子ガス層と2次元正孔ガス層が存在する実施形態でも同様である。
(4)図3に示されるように、隣り合うゲート部1Gの間の距離をL1とし、ゲート部1Gとドレイン部1Dの間の距離をL2とすると、L1<2×L2の関係が成立していてもよい。この関係が成立していると、半導体装置1Aがオフしたときに、ゲート部1Gとドレイン部1Dが空乏化するよりも先に、隣り合うゲート部1Gの間が空乏化されるので、半導体装置1Aは、高耐圧な特性を有することができる。また、L1<2×L2の関係が成立する限りにおいて、L1を最大化してもよい。これにより、隣り合うゲート部1Gの間の距離L1が大きくなるので、チャネル抵抗を最小化することができる。
(5)図4に示されるように、隣り合うゲート部1Gの間の距離をL1とし、ドレイン部1Dとソース部1Sを結ぶ方向(X方向)におけるゲート部1Gの幅をW1とすると、L1<W1の関係が成立していてもよい。この関係が成立していると、負荷短絡等によってドレイン部1Dに高い電圧が印加された場合でも、隣り合うゲート部1Gの間の空乏化が維持される。半導体装置1Aは、高耐圧な特性を有することができる。
(6)半導体装置1Aでは、半導体積層体6内において、2次元電子ガス層と2次元正孔ガス層が積層方向に隣り合っている。このため、2次元電子ガス層と2次元正孔ガス層の間でリーク電流が流れることが懸念される。これを抑えるために、半導体積層体6は、2次元電子ガス層が量子井戸内又は超格子構造内に位置するように構成されていてもよい。また、半導体積層体6は、2次元正孔ガス層が量子井戸内又は超格子構造内に位置するように構成されていてもよい。なお、2次元電子ガス層と2次元正孔ガス層のいずれか一方が量子井戸内又は超格子構造内に位置していれば、リーク電流が抑えられる。
複数のゲート部2Gの各々のショットキー電極は、絶縁性領域9aによって2次元電子ガス層にショットキー接合で接しないように構成されている。具体的には、複数のゲート部2Gの各々のショットキー電極は、2次元電子ガス層と直接的に接しないように、絶縁性領域9aによって2次元電子ガス層から隔てられている。ここで、絶縁性領域9aとは、それが無いとしたときに生成され得る2次元電子ガス層を消失させるための構造である。絶縁性領域9aは、2次元電子ガス層とゲート部2Gのショットキー電極の間の領域に存在して2次元電子ガス層を消失させてもよく、2次元電子ガス層とゲート部2Gのショットキー電極の間の領域に隣接して2次元電子ガス層を消失させてもよい。絶縁性領域9aは、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
複数のゲート部2Gの各々のショットキー電極は、絶縁性領域9bによって2次元正孔ガス層にショットー接合で接しないように構成されている。具体的には、複数のゲート部2Gの各々のショットキー電極は、2次元正孔ガス層と直接的に接しないように、絶縁性領域9bによって2次元正孔ガス層から隔てられている。ここで、絶縁性領域9bとは、それが無いとしたときに生成され得る2次元正孔ガス層を消失させるための構造である。絶縁性領域9bは、2次元正孔ガス層とゲート部2Gのショットキー電極の間の領域に存在して2次元正孔ガス層を消失させてもよく、2次元正孔ガス層とゲート部2Gのショットキー電極の間の領域に隣接して2次元正孔ガス層を消失させてもよい。絶縁性領域9bは、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
このように、半導体装置1Bでは、半導体積層体6内の2次元正孔ガス層は、ドレイン部1Dとソース部1Sとゲート部2Gのいずれからも絶縁されており、その電位がフローティングである。ここで、半導体装置1Bでは、ゲート部2Gと2次元正孔ガス層の間の絶縁性領域9bによるキャパシタ、及び、2次元正孔ガス層と2次元電子ガス層の間の半導体層2,4によるキャパシタの直列接続が、ゲート部2Gとドレイン部1Dの間に存在している。このため、2次元正孔ガス層と2次元電子ガス層の間の電圧Vpnは、ゲート部2Gと2次元正孔ガス層の間の容量をCgpとし、2次元正孔ガス層と2次元電子ガス層の間の容量をCpnとし、ゲート部2Gと2次元電子ガス層の間の電圧をVgnとすると、以下の数式に表すことができる。
このように、半導体装置1Bでは、半導体積層体6内の2次元正孔ガス層が、容量結合によりゲート部2Gに印加される電位に追随して変動することができる。ゲート部2Gに負電圧が印加されると、半導体積層体6内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体6内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、第1半導体層1、第3半導体層3及び第5半導体層5に正負の固定電荷が残存する。これら固定電荷の間の電界がドレイン部1Dとソース部1Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置1Bは、ヘテロ接合型スーパージャンクション構造を有しており、通常のpn接合型スーパージャンクション構造と同様に、ドレイン部1Dとゲート部2Gの間の電界強度を一様とすることができるので、半導体装置1Bは、高耐圧な特性を有することができる。
以下、図6-13を参照し、上記実施形態の技術を適用した実施例を説明する。以下の実施例では、共通する構成要素については共通の符号を付し、その説明を省略することがある。
(第1実施例)
図6に示されるように、半導体装置10Aは、基板100、半導体積層体10、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体10の積層方向に対して直交する方向に相互に離れて配置されている。
基板100は、半絶縁性GaAs基板である。基板100は、半導体積層体10の結晶性を向上させるために、GaAs系半導体のバッファ層を含んでもよい。
半導体積層体10は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaAsの第1バリア層11、p-InGaPの正孔供給層12、i-GaAsのチャネル層13、n-InGaPの電子供給層14、及び、i-AlGaAsの第2バリア層15を有する。第1バリア層11と正孔供給層12とチャネル層13と電子供給層14と第2バリア層15は、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法を利用して、基板100の表面からこの順に成長して形成される。半導体積層体10の表面には、化学蒸着(CVD:Chemical Vapor Deposition)法を利用して、酸化シリコンの保護膜が形成されている。
ドレイン部100Dは、半導体積層体10の表面から半導体積層体10を貫通して基板100に達するように形成されており、ドレイン電極101とn型ドレイン半導体領域102を有している。n型ドレイン半導体領域102は、ドレイン電極101と半導体積層体10の間に設けられており、ドレイン電極101の側面の大部分及び底面を被覆するように設けられており、ドレイン電極101と半導体積層体10の双方に接している。このように、ドレイン部100Dは、半導体積層体10に接する面に配置されたn型ドレイン半導体領域102を有している。n型ドレイン半導体領域102は、ドレイン部100Dを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にn型不純物を導入することで形成される。
ゲート部100Gは、半導体積層体10の表面から半導体積層体10を貫通して基板100に達するように形成されており、ゲート電極103とp型ゲート半導体領域104を有している。p型ゲート半導体領域104は、ゲート電極103と半導体積層体10の間に設けられており、ゲート電極103の側面の大部分及び底面を被覆するように設けられており、ゲート電極103と半導体積層体10の双方に接している。このように、ゲート部100Gは、半導体積層体10に接する面に配置されたp型ゲート半導体領域104を有している。p型ゲート半導体領域104は、ゲート部100Gを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にp型不純物を導入することで形成される。
ソース部100Sは、半導体積層体10の表面から半導体積層体10を貫通して基板100に達するように形成されており、ソース電極105とn型ソース半導体領域106を有している。n型ソース半導体領域106は、ソース電極105と半導体積層体10の間に設けられており、ソース電極105の側面の大部分及び底面を被覆するように設けられており、ソース電極105と半導体積層体10の双方に接している。このように、ソース部100Sは、半導体積層体10に接する面に配置されたn型ソース半導体領域106を有している。n型ソース半導体領域106は、ソース部100Sを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にn型不純物を導入することで形成される。
半導体装置10Aはさらに、ドレイン側絶縁性領域202、ゲート側絶縁性領域204及びソース側絶縁性領域206を備えている。これら絶縁性領域202,204,206は、空隙として形成されている。
ドレイン側絶縁性領域202は、正孔供給層12の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、正孔供給層12とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域202が設けられているので、ドレイン側絶縁性領域202に隣接するチャネル層13内に2次元正孔ガス層(2DHG)が生成されず、2次元正孔ガス層とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域202は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域202に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ドレイン半導体領域102の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域204は、電子供給層14の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、電子供給層14とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域204が設けられているので、ゲート側絶縁性領域204に隣接するチャネル層13に2次元電子ガス層(2DEG)が生成されず、2次元電子ガス層とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域204は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域204に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とp型ゲート半導体領域104の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域206は、正孔供給層12の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、正孔供給層12とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域206が設けられているので、ソース側絶縁性領域206に隣接するチャネル層13内に2次元正孔ガス層が生成されず、2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域206は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域206に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ソース半導体領域106の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ドレイン側絶縁性領域202、ゲート側絶縁性領域204及びソース側絶縁性領域206は、次の工程を経て形成することができる。まず、ドレイン部100D、ゲート部100G及びソース部100Sを形成するためのトレンチの一部として、GaAs及びAlGaAsをエッチングできるエッチャントA(例えば、硫酸と過酸化水素水の混合液)を利用して、半導体積層体10の表面から第2バリア層15を貫通して電子供給層14に達するトレンチを形成する。次に、ドレイン部100D及びソース部100S用のトレンチを保護膜で充填した後に、GaAs及びAlGaAsよりもInGaPのエッチングレートが速いエッチャントB(例えば、塩酸)を用いて、電子供給層14を選択的にエッチングし、ゲート側絶縁性領域204を形成する。ゲート側絶縁性領域204の横幅は数μmである。次に、ドレイン部100D及びソース部100S用のトレンチを充填していた保護膜を除去した後に、エッチャントAを利用して、チャネル層13を貫通して正孔供給層12に達するようにトレンチをさらに深くする。次に、ゲート部100G用のトレンチを保護膜で充填した後に、エッチャントBを利用して、正孔供給層12を選択的にエッチングし、ドレイン側絶縁性領域202及びソース側絶縁性領域206を形成する。ドレイン側絶縁性領域202及びソース側絶縁性領域206の各々の横幅は数μmである。このようにして、ドレイン部100D、ゲート部100G及びソース部100Sを形成するための工程の中で、ドレイン側絶縁性領域202、ゲート側絶縁性領域204及びソース側絶縁性領域206を形成することができる。なお、ドレイン部100D、ゲート部100G及びソース部100Sは、さらに、次の工程を経て形成することができる。ゲート部100G用のトレンチを充填していた保護膜を除去した後に、エッチャントAを利用して、第1バリア層11を貫通して基板100に達するようにトレンチをさらに深く形成する。その後、前述したように、斜めイオン注入技術を利用してn型ドレイン半導体領域102、p型ゲート半導体領域104及びn型ソース半導体領域106を形成した後に、スパッタ法又は蒸着法を利用して、トレンチ内にドレイン電極101、ゲート電極103及びソース電極105を形成する。
次に、半導体装置10Aの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Aはオン状態となる。このとき、正孔供給層12とチャネル層13のヘテロ接合面のうちのチャネル層13側に、正孔供給層12から正孔が供給されて2次元正孔ガス層が生成される。一方、チャネル層13と電子供給層14のヘテロ接合面のうちのチャネル層13側に、電子供給層14から電子が供給されて2次元電子ガス層が生成される。半導体装置10Aでは、半導体積層体10内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Aは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Aはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体10内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体10内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体10内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体10内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、電子供給層14に正の固定電荷が残存し、正孔供給層12に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Aは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Aは、高耐圧な特性を有することができる。
さらに、半導体装置10Aでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域204によって半導体積層体10内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体10内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体10内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Aは、高耐圧な特性を有することができる。
さらに、半導体装置10Aでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域202によって半導体積層体10内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域206によって半導体積層体10内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Aは、高耐圧な特性を有することができる。
また、半導体装置10Aでは、第1バリア層11の厚み及び第2バリア層15の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体10の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Aは、高耐圧な特性を有することができる。
(第2実施例)
図7に、第2実施例の半導体装置10Bを示す。半導体装置10Bは、基板200、半導体積層体20、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体20の積層方向に対して直交する方向に相互に離れて配置されている。
基板200は、半絶縁性GaAs基板である。基板200は、半導体積層体20の結晶性を向上させるために、GaAs系半導体のバッファ層を含んでもよい。
半導体積層体20は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaAsの第1バリア層21、i-GaAsのpチャネル用量子井戸層22、i-InGaPの正孔供給層23、i-GaAsのチャネル層24、i-InGaPの電子供給層25、i-GaAsのnチャネル用量子井戸層26、及び、i-AlGaAsの第2バリア層27を有する。正孔供給層23には、pチャネル用量子井戸層22に近接した位置にp型不純物を含むp型σドープ層が形成されている。電子供給層25には、nチャネル用量子井戸層26に近接した位置にn型不純物を含むn型σドープ層が形成されている。第1バリア層21とpチャネル用量子井戸層22と正孔供給層23とチャネル層24と電子供給層25とnチャネル用量子井戸層26と第2バリア層27は、有機金属気相成長法を利用して、基板200の表面からこの順に成長して形成される。
半導体装置10Bはさらに、ドレイン側絶縁性領域210、ゲート側絶縁性領域212及びソース側絶縁性領域214を備えている。これら絶縁性領域210,212,214は、空隙として形成されている。
ドレイン側絶縁性領域210は、正孔供給層23の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、正孔供給層23とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域210が設けられているので、ドレイン側絶縁性領域210に隣接するpチャネル用量子井戸層22内に2次元正孔ガス層(2DHG)が生成されず、2次元正孔ガス層とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域210は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域210に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ドレイン半導体領域102の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域212は、電子供給層25の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、電子供給層25とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域212が設けられているので、ゲート側絶縁性領域212に隣接するnチャネル用量子井戸層26内に2次元電子ガス層が生成されず、2次元電子ガス層とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域212は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域212に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とp型ゲート半導体領域104の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域214は、正孔供給層23の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、正孔供給層23とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域214が設けられているので、ソース側絶縁性領域214に隣接するpチャネル用量子井戸層22内に2次元正孔ガス層が生成されず、2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域214は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域214に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ソース半導体領域106の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ドレイン側絶縁性領域210、ゲート側絶縁性領域212及びソース側絶縁性領域214は、次の工程を経て形成することができる。まず、ドレイン部100D、ゲート部100G及びソース部100Sを形成するためのトレンチの一部として、GaAs及びAlGaAsをエッチングできるエッチャントA(例えば、硫酸と過酸化水素水の混合液)を利用して、半導体積層体20の表面から第2バリア層27及びnチャネル用量子井戸層26を貫通して電子供給層25に達するトレンチを形成する。次に、ドレイン部100D及びソース部100S用のトレンチを保護膜で充填した後に、GaAs及びAlGaAsよりもInGaPのエッチングレートが速いエッチャントB(例えば、塩酸)を利用して、電子供給層25を選択的にエッチングし、ゲート側絶縁性領域212を形成する。ゲート側絶縁性領域212の横幅は数μmである。次に、ゲート部100G用のトレンチを充填していた保護膜を除去した後に、エッチャントAを利用して、チャネル層24を貫通して正孔供給層23に達するようにトレンチをさらに深くする。次に、ゲート部100G用のトレンチを保護膜で充填した後に、エッチャントBを利用して、正孔供給層23を選択的にエッチングし、ドレイン側絶縁性領域210及びソース側絶縁性領域214を形成する。ドレイン側絶縁性領域210及びソース側絶縁性領域214の各々の横幅は数μmである。このようにして、ドレイン部100D、ゲート部100G及びソース部100Sを形成するための工程の中で、ドレイン側絶縁性領域210、ゲート側絶縁性領域212及びソース側絶縁性領域214を形成することができる。なお、ドレイン部100D、ゲート部100G及びソース部100Sは、さらに、次の工程を経て形成することができる。ゲート部100G用のトレンチを充填していた保護膜を除去した後に、エッチャントAを利用して、pチャネル用量子井戸層22及び第1バリア層21を貫通して基板200に達するようにトレンチをさらに深く形成する。その後、前述したように、斜めイオン注入技術を利用してn型ドレイン半導体領域102、p型ゲート半導体領域104及びn型ソース半導体領域106を形成した後に、スパッタ法又は蒸着法を利用して、トレンチ内にドレイン電極101、ゲート電極103及びソース電極105を形成する。
次に、半導体装置10Bの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Bはオン状態となる。このとき、pチャネル用量子井戸層22と正孔供給層23のヘテロ接合面のうちのpチャネル用量子井戸層22側に、正孔供給層23のp型σドープ層から正孔が供給されて2次元正孔ガス層が生成される。一方、電子供給層25とnチャネル用量子井戸層26のヘテロ接合面のうちのnチャネル用量子井戸層26側に、電子供給層25のn型σドープ層から電子が供給されて2次元電子ガス層が生成される。半導体装置10Bでは、半導体積層体20内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Bは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Bはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体20内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体20内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体20内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体20内の2次元正孔ガス層及び2次元正孔ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、2次元電子ガス層が空乏化された領域に正の固定電荷が残存し、2次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Bは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Bは、高耐圧な特性を有することができる。
さらに、半導体装置10Bでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域212によって半導体積層体20内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体20内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体20内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Bは、高耐圧な特性を有することができる。
さらに、半導体装置10Bでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域210によって半導体積層体20内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域214によって半導体積層体20内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Bは、高耐圧な特性を有することができる。
また、半導体装置10Bでは、第1バリア層21の厚み及び第2バリア層27の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体20の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Bは、高耐圧な特性を有することができる。
また、半導体装置10Bは、2次元電子ガス層及び2次元正孔ガス層の双方が量子井戸内に生成されるように構成されている。このため、半導体装置10Bでは、これら量子井戸からキャリアが漏れることが抑えられており、低リーク電流という特性を有することができる。
(第3実施例)
図8に、第3実施例の半導体装置10Cを示す。半導体装置10Cは、基板300、半導体積層体30、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体30の積層方向に対して直交する方向に相互に離れて配置されている。
基板300は、半絶縁性GaAs基板である。基板300は、半導体積層体30の結晶性を向上させるために、GaAs系半導体のバッファ層を含んでもよい。
半導体積層体30は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaAsの第1バリア層31、i-InGaPの正孔供給層32、i-GaAsのチャネル層33、i-InGaPの電子供給層34、及び、i-AlGaAsの第2バリア層35を有する。チャネル層33には、正孔供給層32に近接した位置にp型不純物を含むp型σドープ層が形成されており、電子供給層34に近接した位置にn型不純物を含むn型σドープ層が形成されている。第1バリア層31と正孔供給層32とチャネル層33と電子供給層34と第2バリア層35は、有機金属気相成長法を利用して、基板300の表面からこの順に成長して形成される。
半導体装置10Cはさらに、ドレイン側絶縁性領域216、ゲート側絶縁性領域218及びソース側絶縁性領域220を備えている。これら絶縁性領域216,218,220は、空隙として形成されている。
ドレイン側絶縁性領域216は、正孔供給層32の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、正孔供給層32とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域216が設けられているので、ドレイン側絶縁性領域216に隣接するチャネル層33内に2次元正孔ガス層(2DHG)が生成されず、2次元正孔ガス層とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域216は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域216に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ドレイン半導体領域102の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域218は、電子供給層34の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、電子供給層34とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域218が設けられているので、ゲート側絶縁性領域218に隣接するチャネル層33内に2次元電子ガス層(2DEG)が生成されず、2次元電子ガス層とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域218は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域218に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とp型ゲート半導体領域104の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域220は、正孔供給層32の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、正孔供給層32とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域220が設けられているので、ソース側絶縁性領域220に隣接するチャネル層33内に2次元正孔ガス層が生成されず、2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域220は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域220に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ソース半導体領域106の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
次に、半導体装置10Cの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Cはオン状態となる。このとき、正孔供給層32とチャネル層33のヘテロ接合面のうちのチャネル層33側に、チャネル層33のp型σドープ層から正孔が供給されて2次元正孔ガス層が生成される。一方、チャネル層33と電子供給層34のヘテロ接合面のうちのチャネル層33側に、チャネル層33のn型σドープ層から電子が供給されて2次元電子ガス層が生成される。半導体装置10Cでは、半導体積層体30内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Cは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Cはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体30内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体30内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体30内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体30内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、2次元電子ガス層が空乏化された領域に正の固定電荷が残存し、2次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Cは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Cは、高耐圧な特性を有することができる。
さらに、半導体装置10Cでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域218によって半導体積層体30内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体30内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体30内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Cは、高耐圧な特性を有することができる。
さらに、半導体装置10Cでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域216によって半導体積層体30内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域220によって半導体積層体30内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Cは、高耐圧な特性を有することができる。
また、半導体装置10Cでは、第1バリア層31の厚み及び第2バリア層35の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体30の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Cは、高耐圧な特性を有することができる。
(第4実施例)
図9に、第4実施例の半導体装置10Dを示す。半導体装置10Dは、基板400、半導体積層体40、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体40の積層方向に対して直交する方向に相互に離れて配置されている。
基板400は、半絶縁性GaN基板である。基板400は、半導体積層体40の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板400には、半絶縁性GaN基板に代えて、半絶縁性Si基板又はサファイア基板が用いられてもよい。
半導体積層体40は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaNの第1バリア層41、p+-AlGaNの正孔供給層42、i-GaNのチャネル層43、n+-AlGaNの電子供給層44、及び、i-AlGaNの第2バリア層45を有する。第1バリア層41と正孔供給層42とチャネル層43と電子供給層44と第2バリア層45は、有機金属気相成長法を利用して、基板400の表面からこの順に成長して形成される。
半導体装置10Dはさらに、ドレイン側絶縁性領域222、ゲート側絶縁性領域224及びソース側絶縁性領域226を備えている。これら絶縁性領域222,224,226は、空隙として形成されている。
ドレイン側絶縁性領域222は、正孔供給層42の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、正孔供給層42とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域222が設けられているので、ドレイン側絶縁性領域222に隣接するチャネル層43内に2次元正孔ガス層(2DHG)が生成されず、2次元正孔ガス層とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域222は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域222に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ドレイン半導体領域102の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域224は、電子供給層44の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、電子供給層44とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域224が設けられているので、ゲート側絶縁性領域224に隣接するチャネル層33内に2次元電子ガス層(2DEG)が生成されず、2次元電子ガス層とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域224は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域224に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とp型ゲート半導体領域104の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域226は、正孔供給層42の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、正孔供給層42とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域226が設けられているので、ソース側絶縁性領域226に隣接するチャネル層43内に2次元正孔ガス層が生成されず、2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域226は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域226に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ソース半導体領域106の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
次に、半導体装置10Dの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Dはオン状態となる。このとき、正孔供給層42は、自発分極及びピエゾ分極によってチャネル層43側の界面に負の固定電荷が誘起されるように分極されている。この正孔供給層42の分極電荷による正孔誘起及び正孔供給層42のアクセプタ不純物からの正孔の供給により、正孔供給層42とチャネル層43のヘテロ接合面のうちのチャネル層43側に2次元正孔ガス層が生成される。一方、電子供給層44は、自発分極及びピエゾ分極によってチャネル層43側の界面に正の固定電荷が誘起されるように分極されている。この電子供給層44の分極電荷による電子誘起及び電子供給層44のドナー不純物からの電子の供給により、チャネル層43と電子供給層44のヘテロ接合面のうちのチャネル層43側に2次元電子ガス層が生成される。半導体装置10Dでは、半導体積層体40内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Dは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Dはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体40内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体40内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体40内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体40内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、電子供給層44の正の固定電荷と正孔供給層42の負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Dは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Dは、高耐圧な特性を有することができる。
さらに、半導体装置10Dでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域224によって半導体積層体40内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体40内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体40内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Dは、高耐圧な特性を有することができる。
さらに、半導体装置10Dでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域222によって半導体積層体40内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域226によって半導体積層体40内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Dは、高耐圧な特性を有することができる。
また、半導体装置10Dでは、第1バリア層41の厚み及び第2バリア層45の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体40の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Dは、高耐圧な特性を有することができる。
(第5実施例)
図10に、第5実施例の半導体装置10Eを示す。半導体装置10Eは、基板500、半導体積層体50、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体50の積層方向に対して直交する方向に相互に離れて配置されている。
基板500は、半絶縁性GaN基板である。基板500は、半導体積層体50の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板500には、半絶縁性GaN基板に代えて、半絶縁性Si基板又はサファイア基板が用いられてもよい。
半導体積層体50は、ドレイン部100Dとソース部100Sの間に配置されており、i-GaNのnチャネル層51、i-AlGaNのバリア層52、及び、i-GaNのpチャネル層53を有する。nチャネル層51とバリア層52とpチャネル層53は、有機金属気相成長法を利用して、基板500の表面からこの順に成長して形成される。
半導体装置10Eはさらに、ドレイン側絶縁性領域228、ゲート側絶縁性領域230及びソース側絶縁性領域232を備えている。これら絶縁性領域228,230,232は、空隙として形成されている。
ドレイン側絶縁性領域228は、pチャネル層53の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、pチャネル層53とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域228が設けられているので、pチャネル層53内の2次元正孔ガス層(2DHG)とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域228は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域228に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ドレイン側絶縁性領域228に対応する領域にpチャネル層53及びn型ドレイン半導体領域102が形成されている場合には、ドレイン側絶縁性領域228に対応する領域に隣接するバリア層52に空隙、2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域230は、nチャネル層51の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、nチャネル層51とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域230が設けられているので、nチャネル層51内の2次元電子ガス層(2DEG)とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域230は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域230に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ゲート側絶縁性領域230に対応する領域にnチャネル層51及びp型ゲート半導体領域104が形成されている場合には、ゲート側絶縁性領域230に対応する領域に隣接するバリア層52に、空隙、2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域232は、pチャネル層53の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、pチャネル層53とソース部100Sのソース電極105の間に形成されている。ドレイン側絶縁性領域228が設けられているので、pチャネル層53内の2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域232は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域232に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ソース側絶縁性領域232に対応する領域にpチャネル層53及びn型ソース半導体領域106が形成されている場合には、ソース側絶縁性領域232に対応する領域に隣接するバリア層52に、空隙、2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
次に、半導体装置10Eの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Eはオン状態となる。このとき、バリア層52は、自発分極及びピエゾ分極によってnチャネル層51側の界面に正の固定電荷が誘起され、pチャネル層53側の界面に負の固定電荷が誘起されるように分極されている。このバリア層52の分極作用により、nチャネル層51とバリア層52のヘテロ接合面のうちのnチャネル層51側に2次元電子ガス層が生成され、バリア層52とpチャネル層53のヘテロ接合面のうちのpチャネル層53側に2次元正孔ガス層が生成される。半導体装置10Eでは、半導体積層体50内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Eは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Eはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体50内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体50内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体50内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体50内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、バリア層52の正の固定電荷と負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Eは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Eは、高耐圧な特性を有することができる。
さらに、半導体装置10Eでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域230によって半導体積層体50内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体50内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体50内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Eは、高耐圧な特性を有することができる。
さらに、半導体装置10Eでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域228によって半導体積層体50内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域232によって半導体積層体50内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Eは、高耐圧な特性を有することができる。
また、半導体装置10Eでは、nチャネル層51の厚み及びpチャネル層53の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体50の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Eは、高耐圧な特性を有することができる。
(第6実施例)
図11に、第6実施例の半導体装置10Fを示す。半導体装置10Fは、基板600、半導体積層体60、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体60の積層方向に対して直交する方向に相互に離れて配置されている。
基板600は、半絶縁性GaN基板である。基板600は、半導体積層体60の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板600には、半絶縁性GaN基板に代えて、半絶縁性Si基板又はサファイア基板が用いられてもよい。
半導体積層体60は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaNの第1バリア層61、i-InGaNのpチャネル用量子井戸層62、i-GaNのチャネル層63、i-InGaNのnチャネル用量子井戸層64、及び、i-AlGaNの第2バリア層65を有する。第1バリア層61とpチャネル用量子井戸層62とチャネル層63とnチャネル用量子井戸層64と第2バリア層65は、有機金属気相成長法を利用して、基板600の表面からこの順に成長して形成される。
半導体装置10Fはさらに、ドレイン側絶縁性領域234、ゲート側絶縁性領域236及びソース側絶縁性領域238を備えている。これら絶縁性領域234,236,238は、空隙として形成されている。
ドレイン側絶縁性領域234は、pチャネル用量子井戸層62の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、pチャネル用量子井戸層62とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域234が設けられているので、pチャネル用量子井戸層62内の2次元正孔ガス層(2DHG)とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、ドレイン側絶縁性領域234は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域234に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ドレイン側絶縁性領域234に対応する領域にpチャネル用量子井戸層62及びn型ドレイン半導体領域102が形成されている場合には、ドレイン側絶縁性領域234に対応する領域に隣接する第1バリア層61に、空隙、2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域236は、nチャネル用量子井戸層64の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、nチャネル用量子井戸層64とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域236が設けられているので、nチャネル用量子井戸層64内の2次元電子ガス層(2DEG)とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、ゲート側絶縁性領域236は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域236に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ゲート側絶縁性領域236に対応する領域にnチャネル用量子井戸層64及びp型ゲート半導体領域104が形成されている場合には、ゲート側絶縁性領域236に対応する領域に隣接する第2バリア層65に、2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域238は、pチャネル用量子井戸層62の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、pチャネル用量子井戸層62とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域238が設けられているので、pチャネル用量子井戸層62内の2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、ソース側絶縁性領域238は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域238に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ソース側絶縁性領域238に対応する領域にpチャネル用量子井戸層62及びn型ソース半導体領域106が形成されている場合には、ソース側絶縁性領域238に対応する領域に隣接する第1バリア層61に、空隙、2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
次に、半導体装置10Fの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Fはオン状態となる。このとき、第1バリア層61は、自発分極及びピエゾ分極によってpチャネル用量子井戸層62側の界面に負の固定電荷が誘起されるように分極されている。この第1バリア層61の分極により、第1バリア層61とチャネル層63のヘテロ接合面に形成されているpチャネル用量子井戸層62内に2次元正孔ガス層が生成される。一方、第2バリア層65は、自発分極及びピエゾ分極によってnチャネル用量子井戸層64側の界面に正の固定電荷が誘起されるように分極されている。この第2バリア層65の分極により、チャネル層63と第2バリア層65のヘテロ接合面に形成されているnチャネル用量子井戸層64内に2次元電子ガス層が生成される。半導体装置10Fでは、半導体積層体60内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Fは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Fはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体60内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体60内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体60内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体60内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、第2バリア層65の正の固定電荷と第1バリア層61の負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Fは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Fは、高耐圧な特性を有することができる。
さらに、半導体装置10Fでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域236によって半導体積層体60内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体60内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体60内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Fは、高耐圧な特性を有することができる。
さらに、半導体装置10Fでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域234によって半導体積層体60内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域238によって半導体積層体60内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Fは、高耐圧な特性を有することができる。
また、半導体装置10Fでは、第1バリア層61の厚み及び第2バリア層65の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体60の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Fは、高耐圧な特性を有することができる。
また、半導体装置10Fは、2次元電子ガス層及び2次元正孔ガス層の双方が量子井戸内に位置するように構成されている。このため、半導体装置10Fでは、これら量子井戸からキャリアが漏れることが抑えられており、低リーク電流という特性を有することができる。
(第7実施例)
図12に、第7実施例の半導体装置10Gを示す。半導体装置10Gは、基板700、半導体積層体70、ドレイン部100D、ソース部100S及び複数のゲート部100Gを備えている。なお、図示省略するものの、図3及び図4のゲート部1Gと同様に、複数のゲート部100Gは、ドレイン部100Dとソース部100Sを結ぶ方向及び半導体積層体70の積層方向に対して直交する方向に相互に離れて配置されている。
基板700は、半絶縁性GaAs基板である。基板700は、半導体積層体70の結晶性を向上させるために、GaAs系半導体のバッファ層を含んでもよい。
半導体積層体70は、ドレイン部100Dとソース部100Sの間に配置されており、i-AlGaAsの第1バリア層71、n-InGaPの電子供給層72、i-GaAsのチャネル層73、p-InGaPの正孔供給層74、i-AlGaAsの第2バリア層75、n-InGaPの電子供給層76、i-GaAsのチャネル層77、p-InGaPの正孔供給層78、及び、i-AlGaAsの第3バリア層79を有する。第1バリア層71、電子供給層72、チャネル層73、正孔供給層74、第2バリア層75、電子供給層76、チャネル層77、正孔供給層78、及び、第3バリア層79は、有機金属気相成長法を利用して、基板700の表面からこの順に成長して形成される。
半導体装置10Gはさらに、複数のドレイン側絶縁性領域240、複数のゲート側絶縁性領域242及び複数のソース側絶縁性領域244を備えている。これら絶縁性領域240,242,244は、空隙として形成されている。
ドレイン側絶縁性領域240は、正孔供給層74,78の一部とn型ドレイン半導体領域102の一部をエッチングすることで形成されており、正孔供給層74,78とドレイン部100Dのドレイン電極101の間に形成されている。ドレイン側絶縁性領域240が設けられているので、ドレイン側絶縁性領域240に隣接するチャネル層73,77内に2次元正孔ガス層(2DHG)が生成されず、2次元正孔ガス層とn型ドレイン半導体領域102がpn接合で接しないように構成されている。なお、複数のドレイン側絶縁性領域240の各々は、2次元正孔ガス層とn型ドレイン半導体領域102が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域240に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ドレイン半導体領域102の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ゲート側絶縁性領域242は、電子供給層72,76の一部とp型ゲート半導体領域104の一部をエッチングすることで形成されており、電子供給層72,76とゲート部100Gのゲート電極103の間に形成されている。ゲート側絶縁性領域242が設けられているので、ゲート側絶縁性領域242に隣接するチャネル層73,77内に2次元電子ガス層(2DEG)が生成されず、2次元電子ガス層とp型ゲート半導体領域104がpn接合で接しないように構成されている。なお、複数のゲート側絶縁性領域242の各々は、2次元電子ガス層とp型ゲート半導体領域104が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域242に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とp型ゲート半導体領域104の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
ソース側絶縁性領域244は、正孔供給層74,78の一部とn型ソース半導体領域106の一部をエッチングすることで形成されており、正孔供給層74,78とソース部100Sのソース電極105の間に形成されている。ソース側絶縁性領域244が設けられているので、ソース側絶縁性領域244に隣接するチャネル層73,77内に2次元正孔ガス層が生成されず、2次元正孔ガス層とn型ソース半導体領域106がpn接合で接しないように構成されている。なお、複数のソース側絶縁性領域244の各々は、2次元正孔ガス層とn型ソース半導体領域106が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域244に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とn型ソース半導体領域106の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性高抵抗半導体が形成されていてもよい。
次に、半導体装置10Gの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Gはオン状態となる。このとき、電子供給層72とチャネル層73のヘテロ接合面のうちのチャネル層73側に、電子供給層72から電子が供給されて2次元電子ガス層が生成される。チャネル層73と正孔供給層74のヘテロ接合面のうちのチャネル層73側に、正孔供給層74から正孔が供給されて2次元正孔ガス層が生成される。電子供給層76とチャネル層77のヘテロ接合面のうちのチャネル層77側に、電子供給層76から電子が供給されて2次元電子ガス層が生成される。チャネル層77と正孔供給層78のヘテロ接合面のうちのチャネル層77側に、正孔供給層78から正孔が供給されて2次元正孔ガス層が生成される。半導体装置10Gでは、半導体積層体70内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Gは、2次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Gはオフ状態となる。ゲート部100Gのp型ゲート半導体領域104は、半導体積層体70内の2次元正孔ガス層にオーミック接触している。このため、半導体積層体70内の2次元正孔ガス層は、ゲート部100Gのゲート電極103に印加される電位に追随して変動することができる。この場合、ゲート部100Gに負電圧が印加されるので、半導体積層体70内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体70内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、2次元電子ガス層が空乏化された領域に正の固定電荷が残存し、2次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Gは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Gは、高耐圧な特性を有することができる。
さらに、半導体装置10Gでは、ゲート部100Gのp型ゲート半導体領域104が、ゲート側絶縁性領域242によって半導体積層体70内の2次元電子ガス層から絶縁されている。このため、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間の絶縁リークを抑えながら、ゲート部100Gのゲート電極103に十分に低い負電圧を印加することができる。換言すると、半導体積層体70内の2次元正孔ガス層及び2次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部100Gのゲート電極103に印加しても、ゲート部100Gのp型ゲート半導体領域104と2次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体70内の2次元正孔ガス層及び2次元電子ガス層が良好に空乏化され、半導体装置10Gは、高耐圧な特性を有することができる。
さらに、半導体装置10Gでは、ドレイン部100Dのn型ドレイン半導体領域102がドレイン側絶縁性領域240によって半導体積層体70内の2次元正孔ガス層から絶縁され、ソース部100Sのn型ソース半導体領域106がソース側絶縁性領域244によって半導体積層体70内の2次元正孔ガス層から絶縁されている。このため、ドレイン部100Dのn型ドレイン半導体領域102と2次元正孔ガス層の間、及び、ソース部100Sのn型ソース半導体領域106と2次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置10Gは、高耐圧な特性を有することができる。
また、半導体装置10Gでは、第1バリア層71の厚み及び第3バリア層79の厚みが、2次元電子ガス層と2次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体70の全体、すなわち、2次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置10Gは、高耐圧な特性を有することができる。
(第8実施例)
図13に、第8実施例の半導体装置10Hを示す。半導体装置10Hは、図12に示す第7実施例の半導体装置10Gの変形例である。半導体装置10Hは、第7実施例の半導体装置10Gのようなp型ゲート半導体領域104が設けられておらず、ゲート部200Gが、ショットキー電極のみで構成されていることを特徴とする。ゲート部200Gのショットキー電極は、半導体積層体70のGaAs系半導体に対してショットキー接合可能な材料である。半導体装置10Hはさらに、2次元電子ガス層(2DEG)に対応して設けられている複数のゲート側絶縁性領域246と、2次元正孔ガス層(2HG)に対応して設けられている複数のゲート側絶縁性領域248と、を備えていることを特徴とする。これらゲート側絶縁性領域246,248の各々は、空隙として形成されている。
2次元電子ガス層に対応して設けられているゲート側絶縁性領域246は、電子供給層72,76の一部をエッチングすることで形成されており、電子供給層72,76とショットキー電極200Gの間に形成されている。ゲート側絶縁性領域246が設けられているので、ゲート側絶縁性領域246に隣接するチャネル層73,77内に2次元電子ガス層が生成されず、2次元電子ガス層とショットキー電極200Gがショットキー接合で接しないように構成されている。なお、ゲート側絶縁性領域246は、2次元電子ガス層とショットキー電極200Gが直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域242に対応する領域に2次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元電子ガス層とショットキー電極200Gの間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
2次元正孔ガス層に対応して設けられているゲート側絶縁性領域248は、正孔供給層74,78の一部をエッチングすることで形成されており、正孔供給層74,78とショットキー電極200Gの間に形成されている。ゲート側絶縁性領域248が設けられているので、ゲート側絶縁性領域248に隣接するチャネル層73,77内に2次元正孔ガス層が生成されず、2次元正孔ガス層とショットキー電極200Gがショットキー接合で接しないように構成されている。なお、ゲート側絶縁性領域248は、2次元正孔ガス層とショットキー電極200Gが直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域248に対応する領域に2次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、2次元正孔ガス層とショットキー電極200Gの間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
このように、半導体装置10Hでは、2次元正孔ガス層がドレイン部100Dとゲート部100Gとソース部100Sのいずれからも絶縁されており、その電位がフローティングである。
次に、半導体装置10Hの動作を説明する。ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103が接地されていると、半導体装置10Hはオン状態となる。このとき、電子供給層72とチャネル層73のヘテロ接合面のうちのチャネル層73側に、電子供給層72から電子が供給されて2次元電子ガス層が生成される。チャネル層73と正孔供給層74のヘテロ接合面のうちのチャネル層73側に、正孔供給層74から正孔が供給されて2次元正孔ガス層が生成される。電子供給層76とチャネル層77のヘテロ接合面のうちのチャネル層77側に、電子供給層76から電子が供給されて2次元電子ガス層が生成される。チャネル層77と正孔供給層78のヘテロ接合面のうちのチャネル層77側に、正孔供給層78から正孔が供給されて2次元正孔ガス層が生成される。半導体装置10Hでは、半導体積層体70内の2次元電子ガス層を介してドレイン部100Dとソース部100Sの間が導通する。このように、半導体装置10Hは、2次元電子ガス層(2DEG)を介して電流が流れるので、低いオン抵抗を有することができる。
ドレイン部100Dのドレイン電極101に正電圧が印加され、ソース部100Sのソース電極105が接地され、ゲート部100Gのゲート電極103に負電圧が印加されていると、半導体装置10Gはオフ状態となる。上記したように、半導体積層体70内の2次元正孔ガス層の電位がフローティングである。半導体積層体70内の2次元正孔ガス層の電位は、容量結合によりショットキー電極200Gに印加される電位に追随して変動することができる。この場合、ショットキー電極200Gに負電圧が印加されるので、半導体積層体70内の2次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体70内の2次元正孔ガス層及び2次元電子ガス層は空乏化する。2次元正孔ガス層及び2次元電子ガス層が空乏化すると、2次元電子ガス層が空乏化された領域に正の固定電荷が残存し、2次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部100Dとソース部100Sを結ぶ方向に対して直交する方向に発生する。このように、半導体装置10Hは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部100Dとソース部100Sの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部100Dとゲート部100Gの間の電界強度を一様とすることができるので、半導体装置10Hは、高耐圧な特性を有することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。例えば、半導体積層体内に生成される二次元電子ガス層と二次元正孔ガス層の上下方向(積層方向)における順序は、実施例で例示されたものに限定されない。即ち、表面側から二次元電子ガス層、二次元正孔ガス層という順序でもよいし、表面側から二次元正孔ガス層、二次元電子ガス層という順序でもよい。
特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであるが、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。