CN109980001B - 半导体器件 - Google Patents

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Abstract

本申请涉及半导体器件。在具有异质结型超结结构的半导体器件中，漏极部分和源极部分电连接到二维电子气层和二维空穴气层中的一个，并且栅极部分通过绝缘区域防止直接接触二维电子气层和二维空穴气层中的所述一个。

Description

半导体器件
技术领域
本说明书中公开的技术涉及具有异质结型超结结构的半导体器件。
背景技术
在日本未经审查的专利申请公开No.2017-22323(JP 2017-22323 A)和日本未经审查的专利申请公开No.2017-73526(JP 2017-73526 A)中公开了具有异质结型超结结构的半导体器件。这种类型的半导体器件包括漏极部分、源极部分以及设置在漏极部分和源极部分之间的半导体层叠体。半导体层叠体由层叠在一起的多个半导体层组成，并且具有形成二维电子气层的异质结和形成二维空穴气层的异质结。半导体层叠体被构造为使得二维电子气层和二维空穴气层在层叠方向上彼此相对。半导体层叠体可以被构造为使得一对二维电子气层和二维空穴气层在层叠方向上重复出现。这种类型的半导体器件还包括位于漏极部分和源极部分之间并且延伸通过半导体层叠体的二维电子气层和二维空穴气层的栅极部分。
在JP 2017-22323 A和JP 2017-73526 A中公开的半导体器件中，漏极部分和源极部分由n型半导体构成，并且栅极部分由p型半导体构成。通过这种布置，半导体层叠体的二维电子气层与n型半导体的漏极部分和n型半导体的源极部分处于欧姆接触，并且经由p-n结与p型半导体的栅极部分接触。另一方面，半导体层叠体的二维空穴气层与p型半导体的栅极部分处于欧姆接触，并且经由p-n结与n型半导体的漏极部分和n型半导体的源极部分接触。
在这种类型的半导体器件中，二维电子气层通过相邻的栅极部分在漏极部分和源极部分之间延伸。因此，在半导体器件中，电流可以经由二维电子气层在漏极部分和源极部分之间流动。另一方面，当向栅极部分施加负电压时，由于栅极部分和二维空穴气层彼此处于欧姆接触，因此二维空穴气层被施加负电压，并且半导体层叠体的二维电子气层和二维空穴气层被耗尽。二维电子气层和二维空穴气层在半导体层叠体的层叠方向上(即，在与连接漏极部分和源极部分的方向垂直的方向上)彼此相对。因此，当二维电子气层和二维空穴气层被耗尽时，在垂直于连接漏极部分和源极部分的方向的方向上生成电场。像使用p-n结的已知超结结构一样，以上述方式生成电场的异质结型超结结构可以使漏极部分和源极部分之间的电场强度均匀。特别地，可以使漏极部分和栅极部分之间的漂移区域中的电场强度均匀，从而具有异质结型超结结构的半导体器件应具有高击穿电压。
发明内容
在JP 2017-22323 A和JP 2017-73526 A中公开的半导体器件中，通过p-n结建立每个栅极部分和二维电子气层之间的介电隔离。p-n结具有低击穿场强。例如，当负几伏(V)的负电压施加到栅极部分时，在栅极部分和二维电子气层之间可以发生绝缘泄漏。因此，在JP 2017-22323 A和JP 2017-73526 A中公开的半导体器件中，不能将足够低的负电压施加到栅极部分，以避免绝缘泄漏，并且二维电子气层和二维空穴气层不会有利地被耗尽。因此，在JP 2017-22323 A和JP 2017-73526 A中公开的半导体器件中，即使在半导体层叠体中采用异质结型超结结构，其能力也不能充分表现出来，并且击穿电压可以低。
本公开内容提供了在具有异质结型超结结构的半导体器件中有利地耗尽半导体层叠体的二维电子气层和二维空穴气层的技术。
根据本公开的第一方面的半导体器件包括漏极部分、源极部分、半导体层叠体和一个或多个栅极部分。半导体层叠体设置在漏极部分与源极部分之间。半导体层叠体由层叠在一起的多个半导体层组成，并且至少具有第一异质结和第二异质结。半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层。半导体层叠体的一对二维电子气层和二维空穴气层可以在层叠方向上重复出现。栅极部分位于漏极部分与源极部分之间，并且延伸通过半导体层叠体的第一异质结和第二异质结。漏极部分和源极部分电连接到二维电子气层和二维空穴气层中的一个。栅极部分被构造为通过绝缘区域防止直接接触二维电子气层和二维空穴气层中的一个。在这个方面的半导体器件中，二维电子气层和二维空穴气层中的一个与栅极部分通过绝缘区域彼此绝缘，使得不太可能或不可能在这一部分中发生绝缘泄漏。因此，可以将足以有利地耗尽半导体层叠体的二维电子气层和二维空穴气层的电压施加到栅极部分。这个方面的半导体器件可以表现出高击穿电压特点。
根据本公开的第二方面的半导体器件包括漏极部分、源极部分、半导体层叠体和一个或多个栅极部分。半导体层叠体设置在漏极部分和源极部分之间。半导体层叠体由层叠在一起的多个半导体层组成，并且至少具有第一异质结和第二异质结。半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层。半导体层叠体的一对二维电子气层和二维空穴气层可以在层叠方向上重复出现。栅极部分位于漏极部分和源极部分之间，并且延伸通过半导体层叠体的第一异质结和第二异质结。漏极部分具有第一导电类型的漏极半导体区域，并且源极部分具有第一导电类型的源极半导体区域。栅极部分具有第二导电类型的栅极半导体区域。漏极部分的漏极半导体区域和源极部分的源极半导体区域电连接到二维电子气层和二维空穴气层中的一个。栅极部分的栅极半导体区域被构造为通过绝缘区域防止经由p-n结接触二维电子气层和二维空穴气层中的一个。在这个方面的半导体器件中，二维电子气层和二维空穴气层中的一个与栅极部分通过绝缘区域彼此绝缘，使得不太可能或不可能在这一部分中发生绝缘泄漏。因此，可以将足以有利地耗尽半导体层叠体的二维电子气层和二维空穴气层的电压施加到栅极部分。这个方面的半导体器件可以表现出高击穿电压特点。
根据本公开的第三方面的半导体器件包括漏极部分、源极部分、半导体层叠体和一个或多个栅极部分。半导体层叠体设置在漏极部分和源极部分之间。半导体层叠体由层叠在一起的多个半导体层组成，并且至少具有第一异质结和第二异质结。半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层。半导体层叠体的一对二维电子气层和二维空穴气层可以在层叠方向上重复出现。栅极部分位于漏极部分和源极部分之间，并且延伸通过半导体层叠体的第一异质结和第二异质结。栅极部分具有肖特基电极，该肖特基电极由允许肖特基电极和半导体层叠体之间的肖特基结的材料制成。漏极部分和源极部分电连接到二维电子气层和二维空穴气层中的一个。栅极部分的肖特基电极被构造为通过绝缘区域防止经由肖特基结接触二维电子气层和二维空穴气层中的一个。在这个方面的半导体器件中，二维电子气层和二维空穴气层中的一个与栅极部分通过绝缘区域彼此绝缘，使得不太可能或不可能在这一部分中发生绝缘泄漏。因此，可以将足以有利地耗尽半导体层叠体的二维电子气层和二维空穴气层的电压施加到栅极部分。这个方面的半导体器件可以表现出高击穿电压特点。
附图说明
下面将参考附图描述本发明的示例性实施例的特征、优点以及技术和工业重要性，附图中相同的数字表示相同的元件，并且其中：
图1是示意性地示出第一实施例的半导体器件的主要部分的横截面的横截面图，该横截面是沿着图3中的线I-I截取的；
图2是示意性地示出第一实施例的半导体器件的主要部分的横截面的横截面图，该横截面是沿着图3中的线II-II截取的；
图3是示意性地示出第一实施例的半导体器件的主要部分的平面图；
图4是示意性地示出作为第一实施例的修改示例的半导体器件的主要部分的平面图；
图5是示意性地示出第二实施例的半导体器件的主要部分的横截面的横截面图，该横截面是沿着图3中的线I-I截取的；
图6是示意性地示出第一示例的半导体器件的主要部分的横截面图；
图7是示意性地示出第二示例的半导体器件的主要部分的横截面图；
图8是示意性地示出第三示例的半导体器件的主要部分的横截面图；
图9是示意性地示出第四示例的半导体器件的主要部分的横截面图；
图10是示意性地示出第五示例的半导体器件的主要部分的横截面图；
图11是示意性地示出第六示例的半导体器件的主要部分的横截面图；
图12是示意性地示出第七示例的半导体器件的主要部分的横截面图；以及
图13是示意性地示出第八示例的半导体器件的主要部分的横截面图。
具体实施方式
第一实施例
参考图1至图3，将描述具有异质结型超结结构的半导体器件1A。半导体器件1A包括基板10Sub、半导体层叠体6、漏极部分1D、源极部分1S和多个栅极部分1G。
基板10Sub由允许半导体层叠体6的晶体生长的材料形成。在这个实施例中，半导体层叠体6是氮化物半导体。因此，可以使用氮化物半导体或硅的半绝缘基板(例如，蓝宝石基板等)作为基板10Sub，但是并不特别限于这些材料。在半导体层叠体6是基于GaAs的半导体的情况下，可以使用基于GaAs的半绝缘基板、蓝宝石基板等作为基板10Sub，但是并不特别限于这些材料。在这里，本说明书中提到的基板是指在其表面具有界面能级的部分。例如，在提供用于改善半导体层叠体6的结晶性质的缓冲层并且在缓冲层和基板10Sub之间存在界面能级的情况下，缓冲层形成半导体层叠体6的一部分，并且基板10Sub提供本说明书的基板。另一方面，在缓冲层和半导体层叠体6之间存在界面能级的情况下，包括缓冲层的基板10Sub提供本说明书的基板。
半导体层叠体6设置在基板10Sub的表面上，并且具有第一半导体层1、第二半导体层2、第三半导体层3、第四半导体层4和第五半导体层5。在基板10Sub的表面上依次层叠第一半导体层1、第二半导体层2、第三半导体层3、第四半导体层4和第五半导体层5。第一半导体层1、第三半导体层3和第五半导体层5是i-AlGaN层。第二半导体层2和第四半导体层4是i-GaN层。i-AlGaN的带隙比i-GaN的带隙宽。因此，通过在层叠方向上接合相邻的半导体层以形成异质结来构造半导体层叠体6。
第一半导体层1、第三半导体层3和第五半导体层5的i-AlGaN通过自发极化和压电极化而被极化。第一半导体层1在其与第二半导体层2的异质结界面附近具有负固定电荷。因此，在第一半导体层1和第二半导体层2之间的异质结界面的第二半导体层2侧产生二维空穴气层(2DHG)。第三半导体层3在其与第二半导体层2的异质结界面附近具有正固定电荷，并且在其与第四半导体层4的异质结界面附近具有负固定电荷。因此，在第二半导体层2和第三半导体层3之间的异质结界面的第二半导体层2侧产生二维电子气层(2DEG)，并且在第三半导体层3和第四半导体层4之间的异质结界面的第四半导体层4侧产生二维空穴气层。第五半导体层5在其与第四半导体层4的异质结界面附近具有正固定电荷。因此，在第四半导体层4和第五半导体层5之间的异质结界面的第四半导体层4侧产生二维电子气层。因此，在半导体层叠体6中，在层叠方向(Z方向)中，两对二维电子气层和二维空穴气层布置在平行的行中。每对的二维电子气层和二维空穴气层在层叠方向(Z方向)上彼此相对。
漏极部分1D和源极部分1S在半导体层叠体6的主平面中在一个方向(X方向)上彼此间隔开。漏极部分1D设置在用于漏极的沟槽TR1中，该沟槽TR1被形成为通过半导体层叠体6以从半导体层叠体6的表面延伸并到达基板10Sub。但是，漏极部分1D可以不到达基板10Sub，而是仅需要延伸通过二维电子气层和二维空穴气层。源极部分1S设置在用于源极的沟槽TR2中，该沟槽TR2被形成为通过半导体层叠体6以从半导体层叠体6的表面延伸并到达基板10Sub。但是，源极部分1S可以不到达基板10Sub，而是仅需要延伸通过二维电子气层和二维空穴气层。
每个栅极部分1G位于漏极部分1D和源极部分1S之间，并且设置在用于栅极的沟槽TR3中，该沟槽TR3被形成为通过半导体层叠体6以从半导体层叠体6的表面延伸并到达基板10Sub。但是，每个栅极部分1G可以不到达基板10Sub，而是仅需要延伸通过二维电子气层和二维空穴气层。栅极部分1G被布置成在垂直于连接漏极部分1D和源极部分1S的方向(X方向)和半导体层叠体6的层叠方向(Z方向)的方向(Y方向)上彼此间隔开。因此，半导体层叠体6的一部分设置在相邻的栅极部分1G之间(参见图2)。利用这种布置，半导体层叠体6中的二维电子气层和二维空穴气层通过相邻的栅极部分1G之间，并在漏极部分1D和源极部分1S之间延伸。栅极部分1G可以沿着Y方向上的直线布置，或者可以在X方向上稍微移位的同时布置。而且，相邻的栅极部分1G之间的距离1L可以取决于相邻的栅极部分1G的组合而不同。在这个实施例中，栅极部分1G沿着Y方向上的直线规则地布置。因此，相邻的栅极部分1G之间的距离1L相对于相邻栅极部分1G的所有组合是恒定的或相等的。虽然在这个实施例中设置了多个栅极部分1G，但是设置至少一个栅极部分1G就足够了。
漏极部分1D和源极部分1S中的每一个都具有n型半导体区域。漏极部分1D的n型半导体区域可以被布置成填充用于漏极的沟槽TR1，或者可以被设置为覆盖填充用于漏极的沟槽TR1的金属电极的外围。源极部分1S的n型半导体区域也可以被布置成填充用于源极的沟槽TR2，或者可以被设置为覆盖填充用于源极的沟槽TR2的金属电极的外围。在任一种情况下，漏极部分1D和源极部分1S中的每一个都具有位于其表面的、与半导体层叠体6接触的n型半导体区域。
每个栅极部分1G具有p型半导体区域。每个栅极部分1G的p型半导体区域可以被布置成填充用于栅极的沟槽TR3，或者可以被设置为覆盖填充用于栅极的沟槽TR3的金属电极的外围。在任一种情况下，每个栅极部分1G都具有位于其表面的、与半导体层叠体6接触的p型半导体区域。
在图1和图2中，黑色圆圈表示电连接的部分，并且白色方块表示电绝缘的部分。如上所述，漏极部分1D和源极部分1S中的每一个都具有位于其表面的、与半导体层叠体6接触的n型半导体区域。因此，漏极部分1D和源极部分1S中的每一个的n型半导体区域都电连接到(通常为欧姆接触)在半导体层叠体6中产生的二维电子气层(2DEG)。另一方面，漏极部分1D和源极部分1S中的每一个的n型半导体区域都与在半导体层叠体6中产生的二维空穴气层(2DHG)电绝缘。
通过经由p-n结接触空穴气层，漏极部分1D的n型半导体区域可以与在半导体层叠体6中产生的二维空穴气层电绝缘。但是，通过绝缘区域7，防止漏极部分1D的n型半导体区域经由p-n结接触二维空穴气层，从而降低电场强度。更具体而言，漏极部分1D的n型半导体区域可以通过绝缘区域7与二维空穴气层间隔开，以便不直接接触二维空穴气层。在这里，绝缘区域7是用于消除将在不存在绝缘区域7的情况下产生的二维空穴气层的结构。绝缘区域7可以存在于每个二维空穴气层和漏极部分1D之间的区域中，以便消除二维空穴气层，或者可以位于每个二维空穴气层和漏极部分1D之间的区域附近，以便消除二维空穴气层。绝缘区域7的形式是例如空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
通过经由p-n结接触空穴气层，源极部分1S的n型半导体区域可以与在半导体层叠体6中产生的二维空穴气层电绝缘。但是，通过绝缘区域8防止源极部分1S的n型半导体区域经由p-n结接触二维空穴气层，从而降低电场强度。更具体而言，源极部分1S的n型半导体区域可以通过绝缘区域8与二维空穴气层间隔开，以便不直接接触二维空穴气层。在这里，绝缘区域8是用于消除将在不存在绝缘区域8的情况下产生的二维空穴气层的结构。绝缘区域8可以存在于每个二维空穴气层和源极部分1S之间的区域中，以便消除二维空穴气层，或者可以位于每个二维空穴气层和源极部分1S之间的区域附近，以便消除二维空穴气层。绝缘区域8的形式是例如空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
如上所述，每个栅极部分1G具有位于其表面的、与半导体层叠体6接触的p型半导体区域。因此，每个栅极部分1G的p型半导体区域与在半导体层叠体6中产生的二维空穴气层处于欧姆接触。同时，每个栅极部分1G的p型半导体区域与在半导体层叠体6中产生的二维电子气层电绝缘。特别地，通过绝缘区域9防止每个栅极部分1G的p型半导体区域经由p-n结接触二维电子气层。更具体而言，每个栅极部分1G的p型半导体区域通过绝缘区域9与二维电子气层隔开，以便不直接接触二维电子气层。在这里，绝缘区域9是用于消除将在不存在绝缘区域9的情况下产生的二维电子气层的结构。绝缘区域9可以存在于每个二维电子气层与栅极部分1G之间的区域中，以便消除二维电子气层，或者可以位于每个二维电子气层和栅极部分1G之间的区域附近，以便消除二维电子气层。绝缘区域9的形式是例如空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
接下来，将描述半导体器件1A的操作。当正电压施加到漏极部分1D并且源极部分1S接地时，在栅极部分1G接地的同时，半导体器件1A被置于ON状态。在这个时候，漏极部分1D和源极部分1S经由半导体层叠体6中的二维电子气层彼此电连接。因此，半导体器件1A可以提供低ON电阻，因为电流经由二维电子气层流动。
当正电压施加到漏极部分1D并且源极部分1S接地时，在向每个栅极部分1G施加负电压的同时，半导体器件1A被置于OFF状态。栅极部分1G与半导体层叠体6中的二维空穴气层处于欧姆接触。因此，半导体层叠体6中的二维空穴气层的电位可以根据施加到栅极部分1G的电位而变化。在这种情况下，负电压施加到栅极部分1G，使得负电压施加到半导体层叠体6中的二维空穴气层。因此，半导体层叠体6中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷和负固定电荷保留在第一半导体层1、第三半导体层3和第五半导体层5上。因此，这些固定电荷之间的电场在垂直于连接漏极部分1D和源极部分1S的方向的层叠方向上生成。因此，半导体器件1A具有异质结型超结结构，并且可以使漏极部分1D和源极部分1S之间的电场强度均匀，如正常p-n结型的超结结构一样。特别地，可以使漏极部分1D和栅极部分1G之间的漂移区域中的电场强度均匀，使得半导体器件1A可以表现出高击穿电压特点。
另外，在半导体器件1A中，每个栅极部分1G的p型半导体区域通过绝缘区域9与半导体层叠体6中的二维电子气层绝缘。因此，足够低的负电压可以施加到每个栅极部分1G的p型半导体区域，同时抑制每个栅极部分1G的p型半导体区域与二维电子气层之间的绝缘泄漏。换句话说，绝缘区域9被配置为在施加到栅极部分1G的阈值电压处维持其绝缘性能。可以另外说明的是，即使当有利地耗尽半导体层叠体6中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分1G时，绝缘泄漏也不太可能或者不可能在栅极部分1G的p型半导体区域与二维电子气层之间发生。因此，有利地耗尽了半导体层叠体6中的二维空穴气层和二维电子气层，并且半导体器件1A可以表现出高击穿电压特点。
另外，在半导体器件1A中，漏极部分1D和源极部分1S中的每一个的n型半导体区域通过绝缘区域7、8与半导体层叠体6中的二维空穴气层绝缘。因此，在漏极部分1D和源极部分1S中的每一个的n型半导体区域与二维空穴气层之间不太可能或不可能发生绝缘泄漏，并且半导体器件1A可以表现出高击穿电压特点。
将列出半导体器件1A的其它特点。(1)如上所述，当半导体器件1A被置于OFF状态时，在半导体层叠体6中保留的固定电荷之间形成电场。在第二半导体层2、第三半导体层3和第四半导体层4中形成的电场强，并且这些半导体层2、3、4有利地被耗尽。另一方面，在最靠近半导体层叠体6的背表面定位的第一半导体层1中，由于第一半导体层1与基板10Sub之间的界面能级的影响，在第一半导体层1中形成的电场比其它半导体层2、3、4的电场弱。而且，在最靠近半导体层叠体6的顶面的第五半导体层5中，由于其表面能级的影响，在第五半导体层5中形成的电场比其它半导体层2、3、4的电场弱。因此，当半导体器件1A被置于OFF状态时，由第一半导体层1和第五半导体层5中的背景杂质(在制造期间无意中包含的杂质)造成的载流子保留，并且存在第一半导体层1和第五半导体层5不能被完全耗尽的担忧。取决于半导体器件1A所需的击穿电压，可能期望完全耗尽第一半导体层1和第五半导体层5。因此，在半导体器件1A中，调整第一半导体层1的厚度T1和第五半导体层5的厚度T5，以增加在第一半导体层1中形成的电场的强度和在第五半导体层5中形成的电场的强度。例如，施加到第一半导体层1的电场基于从第一半导体层1正上方的二维空穴气层和界面能级产生的电位差。因此，通过减小第一半导体层1的厚度T1，增加施加到第一半导体层1的电场的强度。施加到第五半导体层5的电场基于从第五半导体层5正下方的二维电子气层和表面能级产生的电位差。因此，通过减小第五半导体层5的厚度T5，增加施加到第五半导体层5的电场的强度。第一半导体层1的厚度T1和第五半导体层5的厚度T5可以被调整，使其小于半导体层叠体6中相邻的二维电子气层和二维空穴气层之间的任何距离。在这个实施例中，第一半导体层1的厚度T1和第五半导体层5的厚度T5可以小于其它半导体层2、3、4的厚度T2、T3、T4。半导体层2、3、4的厚度T2、T3、T4相等。通过如此调整第一半导体层1的厚度T1和第五半导体层5的厚度T5，去除了源自第一半导体层1和第五半导体层5中的背景杂质的载流子，并且第一半导体层1和第五半导体层5有利地被耗尽。
(2)如上所述，在半导体器件1A中，在第一半导体层1和基板10Sub之间形成界面能级，并且在第五半导体层5的表面上形成表面能级。但是，界面能级和表面能级由于各种原因而不稳定，并且会变得比预期的能级低。因此，即使将第一半导体层1的厚度T1和第五半导体层5的厚度T5被调整为小，也存在第一半导体层1和第五半导体层5不能有利地被耗尽的担忧。因此，为了充分地产生界面能级和表面能级的效果，可以将缺陷引入第一半导体层1和基板10Sub之间的界面中，使界面缺陷密度变得等于或大于1×1011cm-2，并且可以在第五半导体层5的表面或界面中引入缺陷，使第五半导体层5的表面缺陷密度等于或大于1×1011cm-2。因此，充分地产生界面能级和表面能级的效果，并且当第一半导体层1的厚度T1和第五半导体层5的厚度T5被调整为小时，第一半导体层1和第五半导体层5可以有利地被耗尽。
(3)如果第一半导体层1的厚度T1和第五半导体层5的厚度T5等于其它半导体层2、3、4的厚度T2、T3、T4，那么最接近半导体层叠体6的背表面的载流子气层(在这个示例中，在第一半导体层1和第二半导体层2之间的异质结界面附近的2DHG)的载流子密度以及最接近半导体层叠体6的顶面的载流子气层(在这个示例中，在第四半导体层4和第五半导体层5之间的异质结界面附近的2DEG)的载流子密度变得大于其它二维电子气层和二维空穴气层的载流子密度。因此，在半导体层叠体6中，二维电子气层和二维空穴气层的载流子平衡受损或丧失。在这种情况下，当半导体器件1A被置于OFF状态时，与载流子密度的差异对应的载流子可以保留，并且半导体层叠体6可以不被有利地耗尽。另一方面，如果将第一半导体层1的厚度T1调整为小，那么最接近半导体层叠体6的背表面的载流子气层的载流子密度降低。如果将第五半导体层5的厚度T5调整为小，那么最接近半导体层叠体6的顶面的载流子气层的载流子密度降低。利用这种布置，半导体层叠体6中的所有二维电子气层和二维空穴气层的载流子密度变得基本相等。因此，当半导体器件1A被置于OFF状态时，半导体层叠体6有利地被耗尽，并且半导体器件1A具有高击穿电压特点。就此而言，当载流子密度之差等于或小于10％时，据说两个载流子气层的载流子密度基本上彼此相等。可期望的是两个载流子气层的载流子密度之差等于或小于5％。
但是，半导体层叠体6中的所有二维电子气层和二维空穴气层不必具有基本相同的载流子密度。例如，如果每对相邻的二维电子气层和二维空穴气层具有基本相同的载流子密度，那么半导体层叠体6可以有利地被耗尽。即，在这个实施例的情况下，第一半导体层1和第二半导体层2的异质结界面附近的2DHG与第二半导体层2和第三半导体层3的异质结界面附近的2DEG对具有基本相同的载流子密度就足够了。而且，第三半导体层3和第四半导体层4的异质结界面附近的2DHG与第四半导体层4和第五半导体层5的异质结界面附近的2DEG对具有基本相同的载流子密度就足够了。在这种情况下，前一对的载流子密度可以与后一对的载流子密度相同或不同。因此，调整第一半导体层1的厚度T1和第五半导体层5的厚度T5也是有效的，以满足上述关系。在这种情况下，当半导体器件1A被置于OFF状态时，半导体层叠体6也有利地被耗尽，使得半导体器件1A可以表现出高击穿电压特点。虽然两对二维电子气层和二维空穴气层存在于这个实施例的半导体器件1A中，但是上述布置也可以应用到其中在半导体器件中只存在一对二维电子气层和二维电子空穴层的实施例，以及在半导体器件中存在三对或更多对二维电子气层和二维空穴气层的实施例。
(4)如图3中所示，其中L1表示相邻的栅极部分1G之间的距离，并且L2表示栅极部分1G与漏极部分1D之间的距离，L1<2×L2的关系可以满足。通过满足这个关系，当半导体器件1A被置于OFF状态时，在栅极部分1G和漏极部分1D被耗尽之前，半导体层叠体6的在相邻的栅极部分1G之间的部分被耗尽；因此，半导体器件1A可以表现出高击穿电压特点。只要满足L1<2×L2的关系，距离L1可以最大化。因此，相邻的栅极部分1G之间的距离L1增加，使得可以使沟道电阻最小化。
(5)如图4中所示，其中L1表示相邻的栅极部分1G之间的距离，并且W1表示在连接漏极部分1D和源极部分1S的方向(X方向)上测得的栅极部分1G的宽度，L1<W1的关系可以满足。通过满足这个关系，即使向漏极部分1D施加高电压时，由于负载的短路，例如，也可以保持相邻的栅极部分1G之间的部分被耗尽。因此，半导体器件1A可以表现出高击穿电压特点。
(6)在半导体器件1A中，二维电子气层和二维空穴气层在层叠方向上彼此相邻。因此，存在漏电流可以在二维电子气层和二维空穴气层之间流动的担忧。为了降低这种可能性，半导体层叠体6可以被构造为使得二维电子气层位于量子阱中或超晶格结构中。而且，半导体层叠体6可以被构造为使得二维空穴气层位于量子阱中或超晶格结构中。在这方面，如果二维电子气层和二维空穴气层中的任何一个位于量子阱中或超晶格结构中，那么可以减小漏电流。
第二实施例
图5示出了第二实施例的半导体器件1B。对于与第一实施例的半导体器件1A基本相同的组成元件指派相同的标号，并且可以不提供对这些元件的解释。虽然未在图中示出，但是多个栅极部分2G布置成在垂直于连接漏极部分1D和源极部分1S的方向和半导体层叠体6的层叠方向的方向上彼此间隔开，与图3和图4的栅极部分1G一样。半导体器件1B的特征在于每个栅极部分2G具有肖特基电极。在每个栅极部分2G中，用于栅极的沟槽TR3用肖特基电极填充。另外，在半导体器件1B中，每个栅极部分2G中的肖特基电极与在半导体层叠体6中产生的二维电子气层(2DEG)和二维空穴气层(2DHG)电绝缘。
通过绝缘区域9a防止每个栅极部分2G中的肖特基电极经由肖特基结接触二维电子气层。更具体而言，每个栅极部分2G的肖特基电极与二维电子气层间隔开，其间设置有绝缘区域9a，使得肖特基电极不直接接触二维电子气层。在这里，绝缘区域9a是用于消除将在不存在绝缘区域9a的情况下产生的二维电子气层的结构。绝缘区域9a可以存在于每个二维电子气层和栅极部分2G的肖特基电极之间的区域中，以便消除二维电子气层，或者可以位于二维电子气层和栅极部分2G的肖特基电极之间的区域附近，以便消除二维电子气层。绝缘区域9a的形式是例如空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
通过绝缘区域9b防止每个栅极部分2G中的肖特基电极经由肖特基结接触二维空穴气层。更具体而言，每个栅极部分2G的肖特基电极与二维空穴气层间隔开，其间设置有绝缘区域9b，使得肖特基电极不直接接触二维空穴气层。在这里，绝缘区域9b是用于消除将在不存在绝缘区域9b的情况下产生的二维空穴气层的结构。绝缘区域9b可以存在于每个二维空穴气层和栅极部分2G的肖特基电极之间的区域中，以便消除二维空穴气层，或者可以位于每个二维空穴气层和栅极部分2G的肖特基电极之间的区域附近，以便消除二维空穴气层。绝缘区域9b的形式是例如空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
因此，在半导体器件1B中，半导体层叠体6中的每个二维空穴气层与所有漏极部分1D、源极部分1S和栅极部分2G绝缘；因此，二维空穴气层的电位处于浮动状态。在这里，在半导体器件1B中，由栅极部分2G和二维空穴气层之间的绝缘区域9b提供的电容器与由二维空穴气层和二维电子气层之间的半导体层2、4提供的电容器串联连接，并且串联连接的电容器存在于栅极部分2G和漏极部分1D之间。因此，二维空穴气层和二维电子气层之间的电压Vpn可以用下面的等式表达，其中Cgp表示栅极部分2G和二维空穴气层之间的电容，Cpn表示二维空穴气层和二维电子气层之间的电容，并且Vgn表示栅极部分2G和二维电子气层之间的电压。
Vpn＝Vgn×Cgp/(Cgp+Cpn)
因此，在半导体器件1B中，半导体层叠体6中的二维空穴气层的电位可以根据施加到栅极部分2G的电位通过电容耦合而变化。当向栅极部分2G施加负电压时，负电压被施加到半导体层叠体6中的二维空穴气层。因此，半导体层叠体6中的二维空穴气层和二维电子气层被耗尽。由于二维空穴气层和二维电子气层因此被耗尽，正固定电荷和负固定电荷保留在第一半导体层1、第三半导体层3和第五半导体层5中。然后，在垂直于连接漏极部分1D和源极部分1S的方向的方向上，在这些固定电荷之间生成电场。因此，半导体器件1B具有异质结型超结结构，并且可以使漏极部分1D和栅极部分2G之间的电场强度均匀，如一般的p-n结型超结结构一样。因此，半导体器件1B可以表现出高击穿电压特点。
参考图6至图13，将描述向其应用上述实施例的技术的一些示例。在以下示例中，相同的标号被指派给基本相同的组成元件，可以不提供其描述。
第一示例
如图6中所示，半导体器件10A包括基板100、半导体层叠体10、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体10的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板100是半绝缘GaAs基板。基板100可以包括基于GaAs的半导体的缓冲层，用于改善半导体层叠体10的结晶性质。
半导体层叠体10位于漏极部分100D和源极部分100S之间，并具有i-AlGaAs的第一阻挡层11、p-InGaP的空穴供应层12、i-GaAs的沟道层13、n-InGaP的电子供应层14以及i-AlGaAs的第二阻挡层15。通过金属有机化学气相沉积(MOCVD)方法，从基板100的表面依次生长并形成第一阻挡层11、空穴供应层12、沟道层13、电子供应层14和第二阻挡层15。在半导体层叠体10的表面上，通过化学气相沉积(CVD)方法形成氧化硅保护膜。
漏极部分100D被形成为通过半导体层叠体10，以从半导体层叠体10的表面延伸并到达基板100，并且具有漏极电极101和n型漏极半导体区域102。在漏极电极101和半导体层叠体10之间设置的n型漏极半导体区域102覆盖漏极电极101的侧面和底部的大部分，并且与漏极电极101和半导体层叠体10都接触。因此，漏极部分100D具有位于其表面上的、与半导体层叠体10接触的n型漏极半导体区域102。通过形成用于形成漏极部分100D的沟槽，然后使用倾斜离子注入技术将n型杂质引入沟槽的侧壁和底部，形成n型漏极半导体区域102。
每个栅极部分100G被形成为通过半导体层叠体10，以从半导体层叠体10的表面延伸并到达基板100，并且具有栅极电极103和p型栅极半导体区域104。在栅极电极103和半导体层叠体10之间设置的p型栅极半导体区域104覆盖栅极电极103的侧面和底部的大部分，并且与栅极电极103和半导体层叠体10都接触。因此，栅极部分100G具有位于其表面上的、与半导体层叠体10接触的p型栅极半导体区域104。通过形成用于形成栅极部分100G的沟槽，然后使用倾斜离子注入技术将p型杂质引入沟槽的侧壁和底部，形成p型栅极半导体区域104。
源极部分100S被形成为通过半导体层叠体10，以从半导体层叠体10的表面延伸并到达基板100，并且具有源极电极105和n型源极半导体区域106。在源极电极105和半导体层叠体10之间设置的n型半导体区域106覆盖源极电极105的侧面和底部的大部分，并且与源极电极105和半导体层叠体10都接触。因此，源极部分100S具有位于其表面上的、与半导体层叠体10接触的n型源极半导体区域106。通过形成用于形成源极部分100S的沟槽，然后使用倾斜离子注入技术将n型杂质引入沟槽的侧壁和底部，形成n型源极半导体区域106。
半导体器件10A还包括漏极侧绝缘区域202、栅极侧绝缘区域204和源极侧绝缘区域206。这些绝缘区域202、204、206处于空隙的形式。
漏极侧绝缘区域202通过蚀刻空穴供应层12的一部分和n型漏极半导体区域102的一部分而形成，并且在空穴供应层12和漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域202，在与漏极侧绝缘区域202相邻的沟道层13中不产生二维空穴气层(2DHG)，并且在二维空穴气层和n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不彼此直接接触，那么可以用另一种替代手段代替漏极侧绝缘区域202。例如，可以在与漏极侧绝缘区域202对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型漏极半导体区域102之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
每一个栅极侧绝缘区域204通过蚀刻电子供应层14的一部分和p型栅极半导体区域104的一部分来形成，并且在电子供应层14和栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域204，在与栅极侧绝缘区域204相邻的沟道层13中不产生二维电子气层，并且在二维电子气层和p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不彼此直接接触，那么栅极侧绝缘区域204可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域204对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维电子气层和p型栅极半导体区域104之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
源极侧绝缘区域206通过蚀刻空穴供应层12的一部分和n型源极半导体区域106的一部分而形成，并且在空穴供应层12和源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域206，在与源极侧绝缘区域206相邻的沟道层13中不产生二维空穴气层，并且在二维空穴气层和n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不彼此直接接触，那么源极侧绝缘区域206可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域206对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型源极半导体区域106之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
漏极侧绝缘区域202、栅极侧绝缘区域204和源极侧绝缘区域206可以通过以下过程形成。首先，使用可以蚀刻GaAs和AlGaAs的蚀刻剂A(例如，硫酸和过氧化氢溶液的混合物)，形成从半导体层叠体10的表面延伸通过第二阻挡层15并到达电子供应层14的沟槽，作为用于形成漏极部分100D、栅极部分100G和源极部分100S的沟槽的一部分。然后，在用保护膜填充用于漏极部分100D和源极部分100S的沟槽之后，使用具有对InGaP比对GaAs和AlGaAs更高的蚀刻速率的蚀刻剂B(例如，盐酸)选择性地蚀刻电子供应层14，因此形成栅极侧绝缘区域204。每个栅极侧绝缘区域204的横向宽度为几μm。然后，在去除填充用于漏极部分100D和源极部分100S的沟槽的保护膜之后，进一步使沟槽更深，以便延伸通过沟道层13并到达空穴供应层12。然后，在用保护膜填充用于栅极部分100G的沟槽之后，使用蚀刻剂B选择性地蚀刻空穴供应层12，从而形成漏极侧绝缘区域202和源极侧绝缘区域206。漏极侧绝缘区域202和源极侧绝缘区域206中的每一个的横向宽度是几μm。以这种方式，在形成漏极部分100D、栅极部分100G和源极部分100S的过程中，可以形成漏极侧绝缘区域202、栅极侧绝缘区域204和源极侧绝缘区域206。可以通过下一个过程进一步形成漏极部分100D、栅极部分100G和源极部分100S。在去除填充用于栅极部分100G的沟槽的保护膜之后，使沟槽甚至更深，以便延伸通过第一阻挡层11并到达基板100。然后，在如上所述使用倾斜离子注入技术形成n型漏极半导体区域102、p-型栅极半导体区域104和n型源极半导体区域106之后，通过溅射方法或气相沉积方法在沟槽中形成漏极电极101、栅极电极103和源极电极105。
接下来，将描述半导体器件10A的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10A被置于ON状态。在这个时候，从空穴供应层12向空穴供应层12和沟道层13之间的异质结界面的沟道层13侧供应空穴，以形成二维空穴气层。另一方面，从电子供应层14向沟道层13和电子供应层14之间的异质结界面的沟道层13侧供应电子，以形成二维电子气层。在半导体器件10A中，漏极部分100D和源极部分100S经由半导体层叠体10中的二维电子气层彼此电连接。因此，半导体器件10A可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10A被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体10中的二维空穴气层处于欧姆接触。因此，半导体层叠体10中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于向栅极部分100G施加负电压，因此负电压被施加在半导体层叠体10中的二维空穴气层上。因此，半导体层叠体10中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷保留在电子供应层14中，并且负固定电荷保留在空穴供应层12中，使得这些固定电荷之间的电场在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成。因此，半导体器件10A具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10A可以表现出高击穿电压特点。
另外，在半导体器件10A中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域204与半导体层叠体10中的二维电子气层绝缘。因此，有可能向栅极部分100G的栅极电极103施加足够低的电压，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体10中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体10中的二维空穴气层和二维电子气层被有利地被耗尽，并且半导体器件10A可以表现出高击穿电压特点。
另外，在半导体器件10A中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域202与半导体层叠体10中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域206与半导体层叠体10中的二维空穴气层绝缘。因此，在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间不太可能或不可能发生绝缘泄漏，并且半导体器件10A可以表现出高击穿电压特点。
而且，在半导体器件10A中，第一阻挡层11的厚度和第二阻挡层15的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体10(即，二维载流子气层对和这些层之间的载流子)有利地被耗尽，并且半导体器件10A可以表现出高击穿电压特点。
第二示例
图7示出了第二实施例的半导体器件10B。半导体器件10B包括基板200、半导体层叠体20、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体20的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板200是半绝缘GaAs基板。基板200可以包括基于GaAs的半导体的缓冲层，用于改善半导体层叠体20的结晶性质。
半导体层叠体20位于漏极部分100D和源极部分100S之间，并且具有i-AlGaAs的第一阻挡层21、i-GaAs的p沟道量子阱层22、i-InGaP的空穴供应层23、i-GaAs的沟道层24、i-InGaP的电子供应层25、i-GaAs的n沟道量子阱层26以及i-AlGaAs的第二阻挡层27。在空穴供应层23中，在与p沟道量子阱层22相邻的位置处形成包含p型杂质的p型δ掺杂层。在电子供应层25中，在与n沟道量子阱层26相邻的位置处形成包含n型杂质的n型δ掺杂层。第一阻挡层21、p沟道量子阱层22、空穴供应层23、沟道层24、电子供应层25、n沟道量子阱层26和第二阻挡层27通过金属有机化学气相沉积方法从基板200的表面按这个次序生长并形成。
半导体器件10B还包括漏极侧绝缘区域210、栅极侧绝缘区域212和源极侧绝缘区域214。这些绝缘区域210、212、214处于空隙的形式。
漏极侧绝缘区域210通过蚀刻空穴供应层23的一部分和n型漏极半导体区域102的一部分而形成，并且设置在空穴供应层23与漏极部分100D的漏极电极101之间。利用如此设置的漏极侧绝缘区域210，在与漏极侧绝缘区域210相邻的p沟道量子阱层22中不产生二维空穴气层(2DHG)，并且在二维空穴气层和n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么漏极侧绝缘区域210可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域210对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型漏极半导体区域102之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
每个栅极侧绝缘区域212通过蚀刻电子供应层25的一部分和p型栅极半导体区域104的一部分而形成，并且在电子供应层25和栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域212，在与栅极侧绝缘区域212相邻的n沟道量子阱层26中不产生二维电子气层，并且在二维电子气层与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么栅极侧绝缘区域212可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域212对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维电子气层和p型栅极半导体区域104之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
源极侧绝缘区域214通过蚀刻空穴供应层23的一部分和n型源极半导体区域106的一部分而形成，并且在空穴供应层23和源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域214，在与源极侧绝缘区域214相邻的p沟道量子阱层22中不产生二维空穴气层，并且在二维空穴气层和n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么源极侧绝缘区域214可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域214对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型源极半导体区域106之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
漏极侧绝缘区域210、栅极侧绝缘区域212和源极侧绝缘区域214可以通过以下过程形成。首先，使用可以蚀刻GaAs和AlGaAs的蚀刻剂A(例如，硫酸和过氧化氢溶液的混合物)，形成从半导体层叠体20的表面延伸通过第二阻挡层27和n沟道量子阱层26并到达电子供应层25的沟槽，作为用于形成漏极部分100D、栅极部分100G和源极部分100S的沟槽的一部分。然后，在用保护膜填充用于漏极部分100D和源极部分100S的沟槽之后，使用具有对InGaP比对GaAs和AlGaAs更高的蚀刻速率的蚀刻剂B(例如，盐酸)选择性地蚀刻电子供应层25，以形成栅极侧绝缘区域212。栅极侧绝缘区域212的横向宽度是几μm。然后，在去除填充用于漏极部分100D和源极部分100S的沟槽的保护膜之后，使用蚀刻剂A进一步使沟槽更深以便延伸通过沟道层24并到达空穴供应层23。然后，在用保护膜填充用于栅极部分100G的沟槽之后，使用蚀刻剂B选择性地蚀刻空穴供应层23，使得形成漏极侧绝缘区域210和源极侧绝缘区域214。漏极侧绝缘区域210和源极侧绝缘区域214中的每一个的横向宽度是几μm。以这种方式，在形成漏极部分100D、栅极部分100G和源极部分100S的过程中，可以形成漏极侧绝缘区域210、栅极侧绝缘区域212和源极侧绝缘区域214。可以通过下一个过程进一步形成漏极部分100D、栅极部分100G和源极部分100S。在去除填充用于栅极部分100G的沟槽的保护膜之后，使用蚀刻剂A使沟槽更深，以便延伸通过p沟道量子阱层22和第一阻挡层21并到达基板200。然后，在如上所述使用倾斜离子注入技术形成n型漏极半导体区域102、p型栅极半导体区域104和n型源极半导体区域106之后，通过溅射方法或气相沉积方法在沟槽中形成漏极电极101、栅极电极103和源极电极105。
接下来，将描述半导体器件10B的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10B被置于ON状态。在这个时候，从空穴供应层23的p型δ掺杂层向p沟道量子阱层22和空穴供应层23之间的异质结界面的p沟道量子阱层22侧供应空穴，以形成二维空穴气层。另一方面，从电子供应层25的n型δ掺杂层向电子供应层25与n沟道量子阱层26之间的异质结界面的n沟道量子阱层26侧供应电子，以形成二维电子气层。在半导体器件10B中，漏极部分100D和源极部分100S经由半导体层叠体20中的二维电子气层彼此电连接。因此，半导体器件10B可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10B被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体20中的二维空穴气层处于欧姆接触。因此，半导体层叠体20中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于负电压施加到栅极部分100G，因此负电压施加到半导体层叠体20中的二维空穴气层。因此，半导体层叠体20中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷保留在二维电子气层被耗尽的区域中，并且负固定电荷保留在二维空穴气层被耗尽的区域，使得在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成这些固定电荷之间的电场。因此，半导体器件10B具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D与栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10B可以表现出高击穿电压特点。
另外，在半导体器件10B中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域212与半导体层叠体20中的二维电子气层绝缘。因此，有可能向栅极部分100G的栅极电极103施加足够低的电压，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体20中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体20中的二维空穴气层和二维电子气层被有利地被耗尽，并且半导体器件10B可以表现出高击穿电压特点。
另外，在半导体器件10B中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域210与半导体层叠体20中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域214与半导体层叠体20中的二维空穴气层绝缘。因此，不太可能或不可能在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间发生绝缘泄漏，并且半导体器件10B可以表现出高击穿电压特点。
而且，在半导体器件10B中，第一阻挡层21的厚度和第二阻挡层27的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体20(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10B可以表现出高击穿电压特点。
而且，半导体器件10B被构造为使得在量子阱中产生二维电子气层和二维空穴气层。因此，载流子不太可能或不可能从量子阱泄漏，并且半导体器件10B可以表现出低泄漏电流特点。
第三示例
图8示出了第三实施例的半导体器件10C。半导体器件10C包括基板300、半导体层叠体30、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体30的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板300是半绝缘的GaAs基板。基板300可以包括基于GaAs的半导体的缓冲层，用于改善半导体层叠体30的结晶性质。
半导体层叠体30位于漏极部分100D和源极部分100S之间，并且具有i-AlGaAs的第一阻挡层31、i-InGaP的空穴供应层32、i-GaAs的沟道层33、i-InGaP的电子供应层34和i-AlGaAs的第二阻挡层35。在沟道层33中，在与空穴供应层32相邻的位置处形成包含p型杂质的p型δ掺杂层，并且在与电子供应层34相邻的位置处形成包含n型杂质的n型δ掺杂层。通过金属有机化学气相沉积方法，第一阻挡层31、空穴供应层32、沟道层33、电子供应层34和第二阻挡层35从基板300的表面按这个次序生长并形成。
半导体器件10C还包括漏极侧绝缘区域216、栅极侧绝缘区域218和源极侧绝缘区域220。这些绝缘区域216、218、220处于空隙的形式。
漏极侧绝缘区域216通过蚀刻空穴供应层32的一部分和n型漏极半导体区域102的一部分而形成，并且在空穴供应层32和漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域216，在与漏极侧绝缘区域216相邻的沟道层33中不产生二维空穴气层(2DHG)，并且在二维空穴气层与n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么漏极侧绝缘区域216可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域216对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型漏极半导体区域102之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
每个栅极侧绝缘区域218通过蚀刻电子供应层34的一部分和p型栅极半导体区域104的一部分而形成，并且在电子供应层34和栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域218，在与栅极侧绝缘区域218相邻的沟道层33中不产生二维电子气层(2DEG)，并且在二维电子气层与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么栅极侧绝缘区域218可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域218对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维电子气层和p型栅极半导体区域104之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
源极侧绝缘区域220通过蚀刻空穴供应层32的一部分和n型源极半导体区域106的一部分而形成，并且在空穴供应层32和源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域220，在与源极侧绝缘区域220相邻的沟道层33中不产生二维空穴气层，并且在二维空穴气层与n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么源极侧绝缘区域220可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域220对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型源极半导体区域106之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
接下来，将描述半导体器件10C的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10C被置于ON状态。在这个时候，从沟道层33的p型δ掺杂层向空穴供应层32和沟道层33之间的异质结界面的沟道层33侧供应空穴，以形成二维空穴气层。另一方面，从沟道层33的n型δ掺杂层向沟道层33与电子供应层34之间的异质结界面的沟道层33侧供应电子，以形成二维电子气层。在半导体器件10C中，漏极部分100D和源极部分100S经由半导体层叠体30中的二维电子气层彼此电连接。因此，半导体器件10C可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10C被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体30中的二维空穴气层处于欧姆接触。因此，半导体层叠体30中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于向栅极部分100G施加负电压，因此负电压施加在半导体层叠体30中的二维空穴气层。因此，半导体层叠体30中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷保留在二维电子气层被耗尽的区域中，并且负固定电荷保留在二维空穴气层被耗尽的区域中，使得在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成这些固定电荷之间的电场。因此，半导体器件10C具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10C可以表现出高击穿电压特点。
另外，在半导体器件10C中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域218与半导体层叠体30中的二维电子气层绝缘。因此，有可能向栅极部分100G的栅极电极103施加足够低的电压，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体30中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体30中的二维空穴气层和二维电子气层有利地被耗尽，并且半导体器件10C可以表现出高击穿电压特点。
另外，在半导体器件10C中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域216与半导体层叠体30中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域220与半导体层叠体30中的二维空穴气层绝缘。因此，在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间不太可能或不可能发生绝缘泄漏，并且半导体器件10C可以表现出高击穿电压特点。
而且，在半导体器件10C中，第一阻挡层31的厚度和第二阻挡层35的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体30(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10C可以表现出高击穿电压特点。
第四示例
图9示出了第四实施例的半导体器件10D。半导体器件10D包括基板400、半导体层叠体40、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体40的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板400是半绝缘的GaN基板。基板400可以包括氮化物半导体的缓冲层，用于改善半导体层叠体40的结晶性质。而且，蓝宝石基板或半绝缘的Si基板可以用作基板400，代替半绝缘的GaN基板。
半导体层叠体40位于漏极部分100D与源极部分100S之间，并且具有i-AlGaN的第一阻挡层41、p+-AlGaN的空穴供应层42、i-GaN的沟道层43、n+-AlGaN的电子供应层44和i-AlGaN的第二阻挡层45。第一阻挡层41、空穴供应层42、沟道层43、电子供应层44和第二阻挡层45通过金属有机化学气相沉积方法从基板400的表面按这个次序生长并形成。
半导体器件10D还包括漏极侧绝缘区域222、栅极侧绝缘区域224和源极侧绝缘区域226。这些绝缘区域222、224、226处于空隙的形式。
漏极侧绝缘区域222通过蚀刻空穴供应层42的一部分和n型漏极半导体区域102的一部分而形成，并且在空穴供应层42和漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域222，在与漏极侧绝缘区域222相邻的沟道层43中不产生二维空穴气层(2DHG)，并且在二维空穴气层与n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么漏极侧绝缘区域222可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域222对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型漏极半导体区域102之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
每个栅极侧绝缘区域224通过蚀刻电子供应层44的一部分和p型栅极半导体区域104的一部分而形成，并且在电子供应层44和栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域224，在与栅极侧绝缘区域224相邻的沟道层43中不产生二维电子气层(2DEG)，并且在二维电子气层与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么栅极侧绝缘区域224可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域224对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维电子气层和p型栅极半导体区域104之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
源极侧绝缘区域226通过蚀刻空穴供应层42的一部分和n型源极半导体区域106的一部分而形成，并且在空穴供应层42和源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域226，在与源极侧绝缘区域226相邻的沟道层43中不产生二维空穴气层，并且在二维空穴气层与n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么源极侧绝缘区域226可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域226对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层和n型源极半导体区域106之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
接下来，将描述半导体器件10D的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10D被置于ON状态。在这个时候，空穴供应层42被极化，使得通过自发极化和压电极化在沟道层43侧的界面处感应出负固定电荷。由于空穴是由于空穴供应层42的极化电荷被感应出来的，并且空穴从空穴供应层42的受主杂质供应，因此在空穴供应层42和沟道层43之间的异质结界面的沟道层43侧产生二维空穴气层。另一方面，电子供应层44被极化，使得通过自发极化和压电极化在沟道层43侧的界面处感应出正固定电荷。由于电子是由于电子供应层44的极化电荷被感应出来的，并且电子从电子供应层44的施主杂质供应，因此在沟道层43和电子供应层44之间的异质结界面的沟道层43侧产生二维电子气层。在半导体器件10D中，漏极部分100D和源极部分100S经由半导体层叠体40中的二维电子气层彼此电连接。因此，半导体器件10D可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到栅极部分100G的栅极电极103的同时，半导体器件10D被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体40中的二维空穴气层处于欧姆接触。因此，半导体层叠体40中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于向栅极部分100G施加负电压，因此负电压施加到半导体层叠体40中的二维空穴气层。因此，半导体层叠体40中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，电子供应层44的正固定电荷和空穴供应层42的负固定电荷保留，使得这些固定电荷之间的电场在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成。因此，半导体器件10D具有异质结型超结结构，并且可以使漏极部分100D与源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D与栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10D可以表现出高击穿电压特点。
另外，在半导体器件10D中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域224与半导体层叠体40中的二维电子气层绝缘。因此，有可能将足够低的电压施加到栅极部分100G的栅极电极103，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体40中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体40中的二维空穴气层和二维电子气层有利地被耗尽，并且半导体器件10D可以表现出高击穿电压特点。
另外，在半导体器件10D中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域222与半导体层叠体40中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域226与半导体层叠体40中的二维空穴气层绝缘。因此，不太可能或不可能在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间发生绝缘泄漏，并且半导体器件10D可以表现出高击穿电压特点。
而且，在半导体器件10D中，第一阻挡层41的厚度和第二阻挡层45的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体40(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10D可以表现出高击穿电压特点。
第五示例
图10示出了第五实施例的半导体器件10E。半导体器件10E包括基板500、半导体层叠体50、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体50的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板500是半绝缘的GaN基板。基板500可以包括氮化物半导体的缓冲层，用于改善半导体层叠体50的结晶性质。而且，蓝宝石基板或半绝缘的Si基板可以用作基板500，代替半绝缘的GaN基板。
半导体层叠体50位于漏极部分100D与源极部分100S之间，并且具有i-GaN的n沟道层51、i-AlGaN的阻挡层52和i-GaN的p沟道层53。n沟道层51、阻挡层52和p沟道层53通过金属有机化学气相沉积方法从基板500的表面按这个次序生长并形成。
半导体器件10E还包括漏极侧绝缘区域228、栅极侧绝缘区域230和源极侧绝缘区域232。这些绝缘区域228、230、232处于空隙的形式。
漏极侧绝缘区域228通过蚀刻p沟道层53的一部分和n型漏极半导体区域102的一部分而形成，并且在p沟道层53与漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域228，在p沟道层53中的二维空穴气层(2DHG)与n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么漏极侧绝缘区域228可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域228对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当p沟道层53和n型漏极半导体区域102在与漏极侧绝缘区域228对应的区域中形成时，空隙、绝缘体或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体可以在和与漏极侧绝缘区域228对应的区域相邻的阻挡层52中形成。
每个栅极侧绝缘区域230通过蚀刻n沟道层51的一部分和p型栅极半导体区域104的一部分而形成，并且在n沟道层51与栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域230，在n沟道层51中的二维电子气层(2DEG)与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么栅极侧绝缘区域230可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域230对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当n沟道层51和p型栅极半导体区104在与栅极侧绝缘区域230对应的区域中形成时，空隙、绝缘体或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体可以在和与栅极侧绝缘区域230对应的区域相邻的阻挡层52中形成。
源极侧绝缘区域232通过蚀刻p沟道层53的一部分和n型源极半导体区域106的一部分而形成，并且在p沟道层53与源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域232，在p沟道层53中的二维空穴气层与n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么源极侧绝缘区域232可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域232对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当p沟道层53和n型源极半导体区域106在与源极侧绝缘区域232对应的区域中形成时，空隙、绝缘体或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体可以在和与源极侧绝缘区域232对应的区域相邻的阻挡层52中形成。
接下来，将描述半导体器件10E的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10E被置于ON状态。在这个时候，阻挡层52被极化，使得通过自发极化和压电极化，在更靠近n沟道层51的界面处感应出正固定电荷，并且在更靠近p沟道层53的界面处感应出负固定电荷。通过阻挡层52的极化操作，在n沟道层51与阻挡层52之间的异质结界面的n沟道层51侧产生二维电子气层，并且在阻挡层52与p沟道层53之间的异质结界面的p沟道层53侧产生二维空穴气层。在半导体器件10E中，漏极部分100D和源极部分100S经由半导体层叠体50中的二维电子气层彼此电连接。因此，半导体器件10E可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10E被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体50中的二维空穴气层处于欧姆接触。因此，半导体层叠体50中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于负电压施加到栅极部分100G，因此负电压施加到半导体层叠体50中的二维空穴气层。因此，半导体层叠体50中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，阻挡层52的正固定电荷和负固定电荷保留，从而在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成这些固定电荷之间的电场。因此，半导体器件10E具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。具体而言，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10E可以表现出高击穿电压特点。
另外，在半导体器件10E中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域230与半导体层叠体50中的二维电子气层绝缘。因此，有可能将足够低的电压施加到栅极部分100G的栅极电极103，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体50中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体50中的二维空穴气层和二维电子气层有利地被耗尽，并且半导体器件10E可以表现出高击穿电压特点。
另外，在半导体器件10E中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域228与半导体层叠体50中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域232与半导体层叠体50中的二维空穴气层绝缘。因此，不太可能或不可能在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间发生绝缘泄漏，并且半导体器件10E可以表现出高击穿电压特点。
而且，在半导体器件10E中，n沟道层51的厚度和p沟道层53的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体50(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10E可以表现出高击穿电压特点。
第六示例
图11示出了第六实施例的半导体器件10F。半导体器件10F包括基板600、半导体层叠体60、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体60的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板600是半绝缘的GaN基板。基板600可以包括氮化物半导体的缓冲层，用于改善半导体层叠体60的结晶性质。而且，蓝宝石基板或半绝缘的Si基板可以用作基板600，代替半绝缘的GaN基板。
半导体层叠体60位于漏极部分100D与源极部分100S之间，并且具有i-AlGaN的第一阻挡层61、i-InGaN的p沟道量子阱层62、i-GaN的沟道层63、i-InGaN的n沟道量子阱层64和i-AlGaN的第二阻挡层65。第一阻挡层61、p沟道量子阱层62、沟道层63、n沟道量子阱层64和第二阻挡层65通过金属有机化学气相沉积方法从基板600的表面按这个次序生长并形成。
半导体器件10F还包括漏极侧绝缘区域234、栅极侧绝缘区域236和源极侧绝缘区域238。这些绝缘区域234、236、238处于空隙的形式。
漏极侧绝缘区域234通过蚀刻p沟道量子阱层62的一部分和n型漏极半导体区域102的一部分而形成，并且在p沟道量子阱层62与漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域234，在p沟道量子阱层62中的二维空穴气层(2DHG)与n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么漏极侧绝缘区域234可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域234对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当p沟道量子阱层62和n型漏极半导体区102在与漏极侧绝缘区域234对应的区域中形成时，空隙、或绝缘体或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体可以在和与漏极侧绝缘区域234对应的区域相邻的第一阻挡层61中形成。
每个栅极侧绝缘区域236通过蚀刻n沟道量子阱层64的一部分和p型栅极半导体区域104的一部分而形成，并且在n沟道量子阱层64与栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域236，在n沟道量子阱层64中的二维电子气层(2DEG)与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么栅极侧绝缘区域236可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域236对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当n沟道量子阱层64和p型栅极半导体区域104在与栅极侧绝缘区域236对应的区域中形成时，绝缘体或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体可以在和与栅极侧绝缘区域236对应的区域相邻的第二阻挡层65中形成。
源极侧绝缘区域238通过蚀刻p沟道量子阱层62的一部分和n型源极半导体区域106的一部分而形成，并且在p沟道量子阱层62与源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域238，在p沟道量子阱层62中的二维空穴气层与n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么源极侧绝缘区域238可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域238对应的区域中形成绝缘体或者绝缘或半绝缘高电阻半导体来代替空隙。可替代地，当p沟道量子阱层62和n型源极半导体区域106在与源极侧绝缘区域238对应的区域中形成时，空隙、或绝缘体或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体可以在和与源极侧绝缘区域238对应的区域相邻的第一阻挡层61中形成。
接下来，将描述半导体器件10F的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10F被置于ON状态。在这个时候，第一阻挡层61被极化，使得通过自发极化和压电极化在其更靠近p沟道量子阱层62的界面上感应出负固定电荷。利用如此极化的第一阻挡层61，在形成于第一阻挡层61和沟道层63之间的异质结界面中的p沟道量子阱层62中产生二维空穴气层。另一方面，第二阻挡层65被极化，使得通过自发极化和压电极化在其更靠近n沟道量子阱层64的界面上感应出正固定电荷。利用如此极化的第二阻挡层65，在形成于沟道层63和第二阻挡层65之间的异质结界面中的n沟道量子阱层64中产生二维电子气层。在半导体器件10F中，漏极部分100D和源极部分100S经由半导体层叠体60中的二维电子气层彼此电连接。因此，半导体器件10F可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10F被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体60中的二维空穴气层处于欧姆接触。因此，半导体层叠体60中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于负电压施加到栅极部分100G，因此负电压施加到半导体层叠体60中的二维空穴气层。因此，半导体层叠体60中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，第二阻挡层65的正固定电荷和第一阻挡层61的负固定电荷保留，使得这些固定电荷之间的电场在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成。因此，半导体器件10F具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10F可以表现出高击穿电压特点。
另外，在半导体器件10F中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域236与半导体层叠体60中的二维电子气层绝缘。因此，有可能将足够低的电压施加到栅极部分100G的栅极电极103，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体60中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体60中的二维空穴气层和二维电子气层有利地被耗尽，并且半导体器件10F可以表现出高击穿电压特点。
另外，在半导体器件10F中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域234与半导体层叠体60中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域238与半导体层叠体60中的二维空穴气层绝缘。因此，不太可能或不可能在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间发生绝缘泄漏，并且半导体器件10F可以表现出高击穿电压特点。
而且，在半导体器件10F中，第一阻挡层61的厚度和第二阻挡层65的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体60(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10F可以表现出高击穿电压特点。
而且，半导体器件10F被配置为使得二维电子气层和二维空穴气层都位于量子阱中。因此，载流子不太可能或不可能从量子阱泄漏，并且半导体器件10F可以表现出低漏电流特点。
第七示例
图12示出了第七实施例的半导体器件10G。半导体器件10G包括基板700、半导体层叠体70、漏极部分100D、源极部分100S和多个栅极部分100G。虽然未在图中示出，但是栅极部分100G被布置成在垂直于连接漏极部分100D和源极区域100S的方向和半导体层叠体70的层叠方向的方向上彼此间隔开，如图3和图4的栅极部分1G一样。
基板700是半绝缘的GaAs基板。基板700可以包括基于GaAs半导体的缓冲层，用于改善半导体层叠体70的结晶性质。
半导体层叠体70位于漏极部分100D和源极部分100S之间，并且具有i-AlGaAs的第一阻挡层71、n-InGaP的电子供应层72、i-GaAs的沟道层73、p-InGaP的空穴供应层74、i-AlGaAs的第二阻挡层75、n-InGaP的电子供应层76、i-GaAs的沟道层77、p-InGaP的空穴供应层78，以及i-AlGaAs的第三阻挡层79。第一阻挡层71、电子供应层72、沟道层73、空穴供应层74、第二阻挡层75、电子供应层76、沟道层77、空穴供应层78和第三阻挡层79通过金属有机化学气相沉积方法从基板700的表面按这个次序生长并形成。
半导体器件10G还包括多个漏极侧绝缘区域240、多个栅极侧绝缘区域242和多个源极侧绝缘区域244。这些绝缘区域240、242、244处于空隙的形式。
漏极侧绝缘区域240通过蚀刻空穴供应层74、78的部分和n型漏极半导体区域102的部分而形成，并且在空穴供应层74、78与漏极部分100D的漏极电极101之间形成。利用如此设置的漏极侧绝缘区域240，在与漏极侧绝缘区域240相邻的沟道层73、77中不产生二维空穴气层(2DHG)，并且在二维空穴气层与n型漏极半导体区域102之间不形成p-n结。假如二维空穴气层和n型漏极半导体区域102不直接彼此接触，那么每个漏极侧绝缘区域240可以用另一种替代手段代替。例如，可以在与漏极侧绝缘区域240对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层与n型漏极半导体区域102之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
栅极侧绝缘区域242通过蚀刻电子供应层72、76的部分和p型栅极半导体区域104的部分而形成，并且在电子供应层72、76与每个栅极部分100G的栅极电极103之间形成。利用如此设置的栅极侧绝缘区域242，在与栅极侧绝缘区域242相邻的沟道层73、77中不产生二维电子气层(2DEG)，并且在二维电子气层与p型栅极半导体区域104之间不形成p-n结。假如二维电子气层和p型栅极半导体区域104不直接彼此接触，那么每个栅极侧绝缘区域242可以用另一种替代手段代替。例如，可以在与栅极侧绝缘区域242对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维电子气层与p型栅极半导体区域104之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
源极侧绝缘区域244通过蚀刻空穴供应层74、78的部分和n型源极半导体区域106的部分而形成，并且在空穴供应层74、78与源极部分100S的源极电极105之间形成。利用如此设置的源极侧绝缘区域244，在与源极侧绝缘区域244相邻的沟道层73、77中不产生二维空穴气层，并且在二维空穴气层与n型源极半导体区域106之间不形成p-n结。假如二维空穴气层和n型源极半导体区域106不直接彼此接触，那么每个源极侧绝缘区域244可以用另一种替代手段代替。例如，可以在与源极侧绝缘区域244对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在二维空穴气层与n型源极半导体区域106之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
接下来，将描述半导体器件10G的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10G被置于ON状态。在这个时候，从电子供应层72向电子供应层72与沟道层73之间的异质结界面的沟道层73侧供应电子，以形成二维电子气层。从空穴供应层74向沟道层73与空穴供应层74之间的异质结界面的沟道层73侧供应空穴，以形成二维空穴气层。从电子供应层76向电子供应层76与沟道层77之间的异质结界面的沟道层77侧供应电子，以形成二维电子气层。从空穴供应层78向沟道层77与空穴供应层78之间的异质结界面的沟道层77侧供应空穴，以形成二维空穴气层。在半导体器件10G中，漏极部分100D和源极部分100S经由半导体层叠体70中的二维电子气层彼此电连接。因此，半导体器件10G可以提供低ON电阻，因为电流流过二维电子气层。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10G被置于OFF状态。每个栅极部分100G的p型栅极半导体区域104与半导体层叠体70中的二维空穴气层处于欧姆接触。因此，半导体层叠体70中的二维空穴气层的电位可以根据施加到栅极部分100G的栅极电极103的电位而变化。在这种情况下，由于向栅极部分100G施加负电压，因此负电压施加到半导体层叠体70中的二维空穴气层。因此，半导体层叠体70中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷保留在二维电子气层被耗尽的区域中，并且负固定电荷保留在二维空穴气层被耗尽的区域中，使得这些固定电荷之间的电场在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成。因此，半导体器件10G具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10G可以表现出高击穿电压特点。
另外，在半导体器件10G中，每个栅极部分100G的p型栅极半导体区域104通过栅极侧绝缘区域242与半导体层叠体70中的二维电子气层绝缘。因此，有可能向栅极部分100G的栅极电极103施加足够低的电压，同时抑制栅极部分100G的p型栅极半导体区域104与二维电子气层之间的绝缘泄漏。换句话说，即使当有利地耗尽半导体层叠体70中的二维空穴气层和二维电子气层所需的负电压被施加到栅极部分100G的栅极电极103时，绝缘泄漏也不太可能或不可能在栅极部分100G的p型栅极半导体区域104与二维电子气层之间发生。因此，半导体层叠体70中的二维空穴气层和二维电子气层有利地被耗尽，并且半导体器件10G可以表现出高击穿电压特点。
另外，在半导体器件10G中，漏极部分100D的n型漏极半导体区域102通过漏极侧绝缘区域240与半导体层叠体70中的二维空穴气层绝缘，并且源极部分100S的n型源极半导体区域106通过源极侧绝缘区域244与半导体层叠体70中的二维空穴气层绝缘。因此，不太可能或不可能在漏极部分100D的n型漏极半导体区域102与二维空穴气层之间以及源极部分100S的n型源极半导体区域106与二维空穴气层之间发生绝缘泄漏，并且半导体器件10G可以表现出高击穿电压特点。
而且，在半导体器件10G中，第一阻挡层71的厚度和第三阻挡层79的厚度被调整为小于二维电子气层与二维空穴气层之间的距离。利用这种布置，整个半导体层叠体70(即，二维载流子气层对以及这些层之间的载流子)有利地被耗尽，并且半导体器件10G可以表现出高击穿电压特点。
第八实施例
图13示出了第八实施例的半导体器件10H。半导体器件10H是图12中所示的第七实施例的半导体器件10G的修改示例。半导体器件10H没有像第七实施例的半导体器件10G那样设置有p型栅极半导体区域104，但其特征在于每个栅极部分200G仅由肖特基电极构成。栅极部分200G的肖特基电极由可以经由肖特基结接合到半导体层叠体70的基于GaAs半导体的材料形成。半导体器件10H的特征还在于包括为二维电子气层(2DEG)设置的多个栅极侧绝缘区域246，以及为二维空穴气层(2DHG)设置的多个栅极侧绝缘区域248。栅极侧绝缘区域246、248中的每一个都处于空隙的形式。
为二维电子气层设置的栅极侧绝缘区域246通过蚀刻电子供应层72、76的相应部分而形成，并在电子供应层72、76与肖特基电极200G之间形成。利用如此设置的栅极侧绝缘区域246，在与栅极侧绝缘区域246相邻的沟道层73、77中不产生二维电子气层，并且在二维电子气层与肖特基电极200G之间不形成肖特基结。假如二维电子气层和肖特基电极200G不直接彼此接触，那么栅极侧绝缘区域246可以用另一种替代手段代替。例如，可以在与每个栅极侧绝缘区域246对应的区域中形成绝缘体，或者不产生二维电子气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在每个二维电子气层与肖特基电极200G之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
为二维空穴气层设置的栅极侧绝缘区域248通过蚀刻空穴供应层74、78的相应部分而形成，并且在空穴供应层74、78与肖特基电极200G之间形成。利用如此设置的栅极侧绝缘区域248，在与栅极侧绝缘区域248相邻的沟道层73、77中不产生二维空穴气层，并且在二维电子气层与肖特基电极200G之间不形成肖特基结。假如二维空穴气层和肖特基电极200G不直接彼此接触，那么栅极侧绝缘区域248可以用另一种替代手段代替。例如，可以在与每个栅极侧绝缘区域248对应的区域中形成绝缘体，或者不产生二维空穴气层的材料的绝缘或半绝缘高电阻半导体。可替代地，可以在每个二维空穴气层与肖特基电极200G之间的位置处形成空隙、绝缘体或者绝缘或半绝缘高电阻半导体。
因此，在半导体器件10H中，二维空穴气层与所有漏极部分100D、栅极部分100G和源极部分100S绝缘，并且二维空穴气层的电位处于浮动状态。
接下来，将描述半导体器件10H的操作。当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在栅极部分100G的栅极电极103接地的同时，半导体器件10H被置于ON状态。在这个时候，从电子供应层72向电子供应层72与沟道层73之间的异质结界面的沟道层73侧供应电子，以形成二维电子气层。从空穴供应层74向沟道层73与空穴供应层74之间的异质结界面的沟道层73侧设置空穴，以形成二维空穴气层。从电子供应层76向电子供应层76与沟道层77之间的异质结界面的沟道层77侧供应电子，以形成二维电子气层。从空穴供应层78向沟道层77与空穴供应层78之间的异质结界面的沟道层77侧供应空穴，以形成二维空穴气层。在半导体器件10H中，漏极部分100D和源极部分100S经由半导体层叠体70中的二维电子气层彼此电连接。因此，半导体器件10H可以提供低ON电阻，因为电流流过二维电子气层(2DEG)。
当正电压施加到漏极部分100D的漏极电极101并且源极部分100S的源极电极105接地时，在负电压施加到每个栅极部分100G的栅极电极103的同时，半导体器件10H被置于OFF状态。如上所述，半导体层叠体70中的二维空穴气层的电位处于浮动状态。半导体层叠体70中的二维空穴气层的电位可以根据施加到肖特基电极200G的电位经由电容耦合而变化。在这种情况下，由于负电压施加到肖特基电极200G，因此负电压施加到半导体层叠体70中的二维空穴气层。因此，半导体层叠体70中的二维空穴气层和二维电子气层被耗尽。当二维空穴气层和二维电子气层被耗尽时，正固定电荷保留在二维电子气层被耗尽的区域中，并且负固定电荷保留在二维空穴气层被耗尽的区域中，使得这些固定电荷之间的电场在垂直于连接漏极部分100D和源极部分100S的方向的方向上生成。因此，半导体器件10H具有异质结型超结结构，并且可以使漏极部分100D和源极部分100S之间的电场强度均匀。特别地，可以使漏极部分100D和栅极部分100G之间的漂移区域中的电场强度均匀，使得半导体器件10H可以表现出高击穿电压特点。
虽然已经详细描述了本发明的一些具体实施例，但这些实施例仅仅是示例性的实施例，并不意图限制所附权利要求。例如，从垂直方向(层叠方向)观察，在半导体层叠体中产生的二维电子气层和二维空穴气层的次序不限于上述示例的次序。即，二维电子气层和二维空穴气层可以从顶表面侧按这个次序布置，或者二维空穴气层和二维电子气层可以从顶表面侧按这个次序布置。
可以以各种方式修改或改变上面说明的具体示例，并且修改后的示例也包括在权利要求中描述的技术中。而且，本说明书或附图中描述的技术要素在单独使用或以各种组合使用时表现出技术效用，并且不限于所提交的权利要求中描述的组合。而且，说明书或附图中示出的技术可以同时实现两个或更多个目标，但是仅通过实现其中一个目标就具有技术效用。

Claims (20)

1.一种半导体器件，其特征在于，所述半导体器件包括：
漏极部分；
源极部分；
半导体层叠体，所述半导体层叠体设置在漏极部分与源极部分之间，所述半导体层叠体包括层叠在一起的多个半导体层，并且至少具有第一异质结、第二异质结、第三异质结和第四异质结，所述半导体层叠体具有与第一异质结的界面相邻的第一二维电子气层、与第三异质结的界面相邻的第二二维电子气层、与第二异质结的界面相邻的第一二维空穴气层和与第四异质结的界面相邻的第二二维空穴气层；以及
至少一个栅极部分，所述至少一个栅极部分位于漏极部分与源极部分之间，所述至少一个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，
其中漏极部分和源极部分电连接到第一二维电子气层和第一二维空穴气层中的一个，并且所述至少一个栅极部分被构造为通过绝缘区域防止直接接触第一二维电子气层和第一二维空穴气层中的所述一个。
2.如权利要求1所述的半导体器件，其特征在于，所述至少一个栅极部分被构造为能够基于施加到所述至少一个栅极部分的栅极电压来调整第一二维电子气层和第一二维空穴气层中的另一个的电位。
3.如权利要求2所述的半导体器件，其特征在于，第一二维电子气层和第一二维空穴气层中的所述一个与所述至少一个栅极部分保持彼此绝缘，直到第一二维电子气层和第一二维空穴气层由于第一二维电子气层和第一二维空穴气层中的所述另一个的电位而被耗尽为止。
4.如权利要求2或3所述的半导体器件，其特征在于：
漏极部分具有n型漏极半导体区域，并且源极部分具有n型源极半导体区域，而所述至少一个栅极部分中的每一个栅极部分具有p型栅极半导体区域；以及
漏极部分的n型漏极半导体区域和源极部分的n型源极半导体区域电连接到第一二维电子气层，并且所述至少一个栅极部分中的每一个栅极部分的p型栅极半导体区域电连接到第一二维空穴气层。
5.如权利要求2或3所述的半导体器件，其特征在于，第一二维电子气层和第一二维空穴气层中的所述另一个与漏极部分、源极部分和所述至少一个栅极部分绝缘，并且第一二维电子气层和第一二维空穴气层中的所述另一个的电位处于浮动状态。
6.如权利要求5所述的半导体器件，其特征在于，所述至少一个栅极部分中的每一个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，并且具有肖特基电极，所述肖特基电极包括允许肖特基电极与半导体层叠体之间的肖特基结的材料。
7.如权利要求6所述的半导体器件，其特征在于：
漏极部分具有n型漏极半导体区域，并且源极部分具有n型源极半导体区域；以及
漏极部分的n型漏极半导体区域和源极部分的n型源极半导体区域电连接到第一二维电子气层，并且第一二维空穴气层与漏极部分的n型漏极半导体区域、源极部分的n型源极半导体区域和所述至少一个栅极部分中的每一个栅极部分的肖特基电极绝缘，使得第一二维空穴气层的电位处于浮动状态。
8.如权利要求1所述的半导体器件，其特征在于：
半导体层叠体的所述多个半导体层包括最靠近半导体层叠体的顶表面的第一半导体层，以及最靠近半导体层叠体的背表面的第二半导体层；
第一半导体层的厚度小于半导体层叠体中彼此相邻定位的第一二维电子气层和第一二维空穴气层之间的距离；以及
第二半导体层的厚度小于半导体层叠体中彼此相邻定位的第一二维电子气层和第一二维空穴气层之间的距离。
9.如权利要求8所述的半导体器件，其特征在于：
调整第一半导体层的厚度，使得当半导体器件被置于OFF状态时，第一半导体层被耗尽；以及
调整第二半导体层的厚度，使得当半导体器件被置于OFF状态时，第二半导体层被耗尽。
10.如权利要求8或9所述的半导体器件，其特征在于，彼此相邻定位的每对第一二维电子气层和第一二维空穴气层以及第二二维电子气层和第二二维空穴气层具有相同的载流子密度。
11.如权利要求8或9所述的半导体器件，其特征在于，所述半导体器件还包括基板，其中：
半导体层叠体设置在基板的一个表面上；以及
第一半导体层具有1×1011cm-2或更大的表面缺陷密度，并且第二半导体层和基板之间的界面具有1×1011cm-2或更大的界面缺陷密度。
12.如权利要求1所述的半导体器件，其特征在于，第一二维电子气层和第一二维空穴气层中的至少一个位于量子阱中或超晶格结构中。
13.如权利要求1所述的半导体器件，其特征在于：
所述至少一个栅极部分包括多个栅极部分；以及
所述多个栅极部分中的每个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，并且栅极部分被布置成在垂直于连接漏极部分与源极部分的方向和半导体层叠体的层叠方向的方向上彼此间隔开。
14.一种半导体器件，其特征在于，所述半导体器件包括：
漏极部分；
源极部分；
半导体层叠体，所述半导体层叠体设置在漏极部分与源极部分之间，所述半导体层叠体包括层叠在一起的多个半导体层，并且至少具有第一异质结和第二异质结，所述半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层；以及
至少一个栅极部分，所述至少一个栅极部分位于漏极部分与源极部分之间，所述至少一个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，其中：
漏极部分具有第一导电类型漏极半导体区域，并且源极部分具有第一导电类型源极半导体区域，而所述至少一个栅极部分中的每一个栅极部分都具有第二导电类型栅极半导体区域；以及
漏极部分的第一导电类型漏极半导体区域和源极部分的第一导电类型源极半导体区域电连接到二维电子气层和二维空穴气层中的一个，并且所述至少一个栅极部分中的每一个栅极部分的第二导电类型栅极半导体区域被构造为通过绝缘区域防止经由p-n结接触二维电子气层和二维空穴气层中的所述一个。
15.一种半导体器件，其特征在于，所述半导体器件包括：
漏极部分；
源极部分；
半导体层叠体，所述半导体层叠体设置在漏极部分与源极部分之间，所述半导体层叠体包括层叠在一起的多个半导体层，并且至少具有第一异质结和第二异质结，所述半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层；以及
至少一个栅极部分，所述至少一个栅极部分位于漏极部分与源极部分之间，所述至少一个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，其中
所述至少一个栅极部分中的每一个栅极部分都具有肖特基电极，所述肖特基电极包括允许肖特基电极与半导体层叠体之间的肖特基结的材料；以及
漏极部分和源极部分电连接到二维电子气层和二维空穴气层中的一个，并且所述至少一个栅极部分中的每一个栅极部分的肖特基电极被构造为通过绝缘区域防止经由肖特基结接触二维电子气层和二维空穴气层中的所述一个。
16.一种半导体器件，其特征在于，所述半导体器件包括：
漏极部分；
源极部分；以及
半导体层叠体，所述半导体层叠体设置在漏极部分与源极部分之间，所述半导体层叠体包括层叠在一起的多个半导体层，并且至少具有第一异质结、第二异质结、第三异质结和第四异质结，所述半导体层叠体具有与第一异质结的界面相邻的第一二维电子气层、与第三异质结的界面相邻的第二二维电子气层、与第二异质结的界面相邻的第一二维空穴气层和与第四异质结的界面相邻的第二二维空穴气层，其中：
半导体层叠体的所述多个半导体层包括最靠近半导体层叠体的顶表面的第一半导体层，以及最靠近半导体层叠体的背表面的第二半导体层；
第一半导体层的厚度小于半导体层叠体中彼此相邻定位的第一二维电子气层和第一二维空穴气层之间的距离；以及
第二半导体层的厚度小于半导体层叠体中彼此相邻定位的第一二维电子气层和第一二维空穴气层之间的距离。
17.如权利要求16所述的半导体器件，其特征在于：
调整第一半导体层的厚度，使得当半导体器件被置于OFF状态时，第一半导体层被耗尽；以及
调整第二半导体层的厚度，使得当半导体器件被置于OFF状态时，第二半导体层被耗尽。
18.如权利要求16或17所述的半导体器件，其特征在于，彼此相邻定位的每对第一二维电子气层和第一二维空穴气层以及第二二维电子气层和第二二维空穴气层具有相同的载流子密度。
19.如权利要求16或17所述的半导体器件，其特征在于，所述半导体器件还包括基板，其中：
半导体层叠体设置在基板的一个表面上；以及
第一半导体层具有1×1011cm-2或更大的表面缺陷密度，并且第二半导体层和基板之间的界面具有1×1011cm-2或更大的界面缺陷密度。
20.一种半导体器件，其特征在于，所述半导体器件包括：
漏极部分；
源极部分；
半导体层叠体，所述半导体层叠体设置在漏极部分与源极部分之间，所述半导体层叠体包括层叠在一起的多个半导体层，并且至少具有第一异质结和第二异质结，所述半导体层叠体具有与第一异质结的界面相邻的二维电子气层和与第二异质结的界面相邻的二维空穴气层；以及
至少一个栅极部分，所述至少一个栅极部分位于漏极部分与源极部分之间，所述至少一个栅极部分延伸通过半导体层叠体的第一异质结和第二异质结，
其中漏极部分和源极部分电连接到二维电子气层和二维空穴气层中的一个，并且所述至少一个栅极部分被构造为通过绝缘区域防止直接接触二维电子气层和二维空穴气层中的所述一个，以及
其中所述至少一个栅极部分中的每一个栅极部分具有p型栅极半导体区域，并且所述至少一个栅极部分中的每一个栅极部分的p型栅极半导体区域电连接到二维空穴气层。
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