KR101922123B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

반도체소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자는 기판의 제1면에 구비된 제1 HFET 및 상기 기판의 제2면에 구비된 제2 HFET을 포함할 수 있다. 상기 제1 HFET과 상기 제2 HFET은 서로 다른 특성을 가질 수 있다. 상기 제1 HFET과 상기 제2 HFET은 전기적으로 서로 연결될 수 있다. 상기 제1 및 제2 HFET 중 하나는 n형일 수 있고, 다른 하나는 p형일 수 있다. 상기 제1 및 제2 HFET은 모두 HEMT일 수 있다. 이 경우, 상기 제1 및 제2 HFET 중 하나는 노멀리-온(normally-on) 특성을 가질 수 있고, 다른 하나는 노멀리-오프(normally-off) 특성을 가질 수 있다.

Description

반도체소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
반도체소자 및 그 제조방법, 보다 자세하게는 트랜지스터를 포함하는 반도체소자 및 그 제조방법에 관한 것이다.
헤테로접합 전계효과 트랜지스터(Heterojunction field effect transistor)(이하, HFET)는 화합물 반도체의 이종접합 구조를 이용하는 트랜지스터이다. HFET의 이종접합 계면에 전하가 높은 농도로 집중될 수 있기 때문에, 전하이동도(charge mobility)를 크게 높일 수 있다. 이러한 물성적인 특징으로 인해 HFET은 고전력소자 등 다양한 소자에 유용하게 적용될 수 있다. 특히, 질화갈륨(GaN) 기반의 HFET은 기존 실리콘(Si) 기반의 파워소자(power device)를 대체할 수 있는 소자로 주목받고 있다.
현재 HFET은 주로 사파이어 기판이나 실리콘 기판 등에 에피택셜(epitaxial) 성장 공정을 통해 제조되고 있고, 보통 노멀리-온(normally-on) 특성을 갖는 n형 소자로 제작된다. 이와 관련해서, HFET을 이용해서 다양한 구성의 소자를 제조하기가 어려울 수 있다. HFET의 활용성/응용성을 높이기 위해서는, HFET을 이용해서 다양한 구성의 소자를 용이하게 제작할 수 있는 기술/방법이 요구된다.
HFET의 활용성 및 응용성을 높일 수 있는 기술/방법을 제공한다.
HFET을 이용해서 다양한 구성의 소자를 용이하게 구현할 수 있는 기술/방법을 제공한다.
기판 양면에 HFET을 구비하는 반도체소자 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 기판의 제1면에 구비된 제1 HFET(heterojunction field effect transistor); 및 상기 기판의 제1면과 마주하는 제2면에 구비된 것으로, 상기 제1 HFET과 다른 특성을 갖는 제2 HFET;을 포함하는 반도체소자가 제공된다.
상기 제1 HFET과 상기 제2 HFET은 전기적으로 서로 연결될 수 있다.
상기 제1 및 제2 HFET 중 하나는 2DEG(2-dimensional electron gas)를 포함할 수 있고, 다른 하나는 2DHG(2-dimensional hole gas)를 포함할 수 있다.
상기 제1 HFET은 n형 HFET일 수 있고, 상기 제2 HFET은 p형 HFET일 수 있다.
상기 제1 HFET의 게이트는 상기 제2 HFET의 게이트와 연결될 수 있고, 상기 제1 HFET의 드레인은 상기 제2 HFET의 소오스와 연결될 수 있다.
상기 제1 HFET의 게이트는 상기 제2 HFET의 게이트와 연결될 수 있고, 상기 제1 HFET의 소오스는 상기 제2 HFET의 소오스와 연결될 수 있으며, 상기 제1 HFET의 드레인은 상기 제2 HFET의 드레인과 연결될 수 있다.
상기 제1 및 제2 HFET은 HEMT(high electron mobility transistor)일 수 있다.
상기 제1 HFET은 노멀리-온(normally-on) HEMT일 수 있고, 상기 제2 HFET은 노멀리-오프(normally-off) HEMT일 수 있다. 이 경우,
상기 제1 및 제2 HFET은 캐스코드(cascode) 타입으로 연결될 수 있다.
상기 제1 HFET의 소오스는 상기 제2 HFET의 드레인에 연결될 수 있다.
상기 제1 HFET의 게이트는 상기 제2 HFET의 소오스에 연결될 수 있다.
상기 제1 HFET의 적어도 일부와 상기 제2 HFET의 적어도 일부는 상기 기판을 관통하도록 구비된 적어도 하나의 도전플러그(conductive plug)에 의해서 연결될 수 있다.
상기 제1 HFET의 적어도 일부와 상기 제2 HFET의 적어도 일부는 적어도 하나의 본딩와이어(bonding wire)에 의해서 연결될 수 있다.
상기 제1 HFET의 일부와 상기 제2 HFET의 일부는 상기 기판을 관통하도록 구비된 도전플러그에 의해서 연결될 수 있고, 상기 제1 HFET의 다른 일부와 상기 제2 HFET의 다른 일부는 본딩와이어에 의해서 연결될 수 있다.
상기 제1 및 제2 HFET 중 적어도 하나는 질화갈륨계 물질을 포함할 수 있다.
상기 기판은 단일 기판이거나 다중 기판일 수 있다.
상기 기판은 제1 기판 및 상기 제1 기판 상에 부착된 제2 기판을 포함할 수 있다. 이 경우, 상기 제1 및 제2 HFET 중 하나는 상기 제1 기판의 하면에 구비될 수 있고, 상기 제1 및 제2 HFET 중 다른 하나는 상기 제2 기판의 상면에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 반도체소자를 포함하는 파워소자(power device)가 제공된다.
본 발명의 다른 측면에 따르면, 전술한 반도체소자를 포함하는 인버터(inverter)가 제공된다.
본 발명의 다른 측면에 따르면, 기판의 제1면에 제1 HFET을 형성하는 단계; 및 상기 기판의 제1면과 마주하는 제2면에 상기 제1 HFET과 다른 특성을 갖는 제2 HFET을 형성하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
상기 반도체소자의 제조방법은 상기 제1 HFET과 상기 제2 HFET을 전기적으로 연결하기 위한 연결요소를 형성하는 단계를 더 포함할 수 있다.
상기 연결요소를 형성하는 단계는 상기 기판을 관통하는 적어도 하나의 홀(hole)을 형성하는 단계; 및 상기 홀 내에 도전플러그를 형성하는 단계;를 포함할 수 있다.
상기 연결요소를 형성하는 단계는 상기 제1 HFET과 상기 제2 HFET을 연결하는 적어도 하나의 본딩와이어를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 HFET 중 하나는 n형 HFET일 수 있고, 다른 하나는 p형 HFET일 수 있다.
상기 제1 및 제2 HFET 중 하나는 노멀리-온(normally-on) HEMT일 수 있고, 다른 하나는 노멀리-오프(normally-off) HEMT일 수 있다.
본 발명의 다른 측면에 따르면, 제1 기판에 제1 HFET을 형성하는 단계; 제2 기판에 상기 제1 HFET과 다른 특성을 갖는 제2 HFET을 형성하는 단계; 및 상기 제1 HFET과 제2 HFET 사이에 상기 제1 및 제2 기판이 위치하도록 상기 제1 기판에 상기 제2 기판을 부착하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
상기 반도체소자의 제조방법은 상기 제1 HFET과 상기 제2 HFET을 전기적으로 연결하기 위한 연결요소를 형성하는 단계를 더 포함할 수 있다.
상기 연결요소를 형성하는 단계는 상기 제1 기판을 관통하는 적어도 하나의 제1 도전플러그를 형성하는 단계; 상기 제2 기판을 관통하는 적어도 하나의 제2 도전플러그를 형성하는 단계; 및 상기 제1 도전플러그와 상기 제2 도전플러그를 연결하는 단계;를 포함할 수 있다.
상기 연결요소를 형성하는 단계는 상기 제1 HFET과 상기 제2 HFET을 연결하는 적어도 하나의 본딩와이어를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 HFET 중 하나는 n형 HFET일 수 있고, 다른 하나는 p형 HFET일 수 있다.
상기 제1 및 제2 HFET 중 하나는 노멀리-온(normally-on) HEMT일 수 있고, 다른 하나는 노멀리-오프(normally-off) HEMT일 수 있다.
기판 양면에 HFET을 구비하는 반도체소자를 구현할 수 있다. 기판 양면에 서로 다른 특성을 갖는 HFET을 구비시키고, 이들을 전기적으로 연결하여 반도체소자를 제조함으로써, HFET의 활용성 및 응용성을 높일 수 있고, HFET을 적용한 다양한 소자를 용이하게 구현할 수 있다. 또한, 본 발명의 실시예는 반도체소자의 사이즈 축소 및 집적도 향상에 유리할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 5는 도 1 내지 도 4의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 8은 도 6 및 도 7의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 15는 도 9 내지 도 14의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 16a 내지 도 16e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 17a 내지 도 17h는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 19a 내지 도 19f는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 20a 내지 도 20e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB10)의 제1면(예컨대, 상면)에 제1 HFET(HT10)이 구비될 수 있고, 상기 제1면과 마주하는 기판(SUB10)의 제2면(예컨대, 하면)에 제2 HFET(HT20)이 구비될 수 있다. 기판(SUB10)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 그러나 기판(SUB10)의 종류는 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 제1 HFET(HT10)과 제2 HFET(HT20)은 서로 다른 특성을 가질 수 있다. 예컨대, 제1 및 제2 HFET(HT10, HT20) 중 하나는 2DEG(2-dimensional electron gas)를 포함할 수 있고, 다른 하나는 2DHG(2-dimensional hole gas)를 포함할 수 있다. 이 경우, 제1 및 제2 HFET(HT10, HT20) 중 하나는 n형 HFET일 수 있고, 다른 하나는 p형 HFET일 수 있다. 도 1에는 제1 HFET(HT10)이 2DEG를 포함하는 n형 HFET이고, 제2 HFET(HT20)이 2DHG를 포함하는 p형 HFET인 경우가 도시되어 있다. 이하에서는, 제1 및 제2 HFET(HT10, HT20)의 구성에 대해 보다 구체적으로 설명한다.
제1 HFET(HT10)은 기판(SUB10)의 상기 제1면(예컨대, 상면)에 구비된 제1 채널층(C10)과 제1 채널공급층(CS10)을 포함할 수 있고, 제1 채널공급층(CS10)에 구비된 제1 게이트전극(G10), 제1 소오스전극(S10) 및 제1 드레인전극(D10)을 포함할 수 있다. 제1 채널층(C10)은 반도체층일 수 있다. 제1 채널층(C10)은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 포함할 수 있다. 예컨대, 제1 채널층(C10)은 질화갈륨계 물질(ex, GaN)을 포함할 수 있다. 이 경우, 제1 채널층(C10)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다. 제1 채널층(C10)은 에피택셜(epitaxial) 성장 공정으로 형성된 층일 수 있다. 도시하지는 않았지만, 기판(SUB10)과 제1 채널층(C10) 사이에 소정의 버퍼층(buffer layer)을 더 구비시킬 수 있다. 상기 버퍼층은 기판(SUB10)과 제1 채널층(C10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1 채널층(C10)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 상기 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 상기 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 제1 채널공급층(CS10)은 제1 채널층(C10)과 다른 반도체층일 수 있다. 제1 채널공급층(CS10)은 제1 채널층(C10)에 2DEG를 유발하는 층일 수 있다. 2DEG는 제1 채널층(C10)과 제1 채널공급층(CS10)의 계면 아래의 제1 채널층(C10) 부분에 형성될 수 있다. 제1 채널공급층(CS10)은 제1 채널층(C10)과 분극 특성 및/또는 에너지 밴드갭(bandgap) 및/또는 격자상수가 다른 물질(반도체)을 포함할 수 있다. 제1 채널공급층(CS10)은 제1 채널층(C10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 제1 채널공급층(CS10)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 제1 채널공급층(CS10)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 제1 채널공급층(CS10)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 제1 채널공급층(CS10)의 두께는 수십 ㎚ 이하일 수 있다. 제1 채널공급층(CS10)은, 제1 채널층(C10)과 유사하게, 에피택셜 성장 공정으로 형성된 층일 수 있다.
제1 채널공급층(CS10)의 소정 영역에 제1 게이트전극(G10)이 구비될 수 있다. 제1 게이트전극(G10)은 금속이나 금속화합물 등으로 형성될 수 있다. 제1 게이트전극(G10) 양측에 제1 소오스전극(S10) 및 제1 드레인전극(D10)이 구비될 수 있다. 제1 소오스전극(S10) 및 제1 드레인전극(D10)은 2DEG와 전기적으로 연결될 수 있다. 예컨대, 제1 채널공급층(CS10)과 제1 채널층(C10)의 일부를 식각(리세스)한 후, 식각 영역(리세스 영역)에 제1 소오스전극(S10) 및 제1 드레인전극(D10)을 형성할 수 있다. 이때, 상기 식각 영역(리세스 영역)의 깊이는 2DEG의 깊이보다 깊을 수 있다. 따라서, 제1 소오스전극(S10) 및 제1 드레인전극(D10)은 2DEG의 측면과 직접 접촉할 수 있다. 하지만, 이는 예시적인 것이다. 제1 채널공급층(CS10)의 일부 두께만 식각한 후에, 제1 소오스/드레인전극(S10, D10)을 형성하거나, 식각 없이 제1 채널공급층(CS10)의 상면에 제1 소오스/드레인전극(S10, D10)을 형성할 수도 있다.
제2 HFET(HT20)은 기판(SUB10)의 상기 제2면(예컨대, 하면)에 구비된 제2 채널층(C20)과 제2 채널공급층(CS20)을 포함할 수 있고, 제2 채널공급층(CS20)에 구비된 제2 게이트전극(G20), 제2 소오스전극(S20) 및 제2 드레인전극(D20)을 포함할 수 있다. 제2 채널공급층(CS20)은 제2 채널층(C20)에 2DHG를 유발하는 층일 수 있다. 2DHG는 제2 채널층(C20)과 제2 채널공급층(CS20)의 계면에 인접한 제2 채널층(C20) 부분에 형성될 수 있다. 제2 채널층(C20)은 제1 채널공급층(CS10)과 동일하거나 유사한 물질로 구성될 수 있다. 제2 채널공급층(CS20)은 제1 채널층(C10)과 동일하거나 유사한 물질로 구성될 수 있다. 일례로, 제2 채널층(C20) 및 제2 채널공급층(CS20)은 각각 AlGaN 및 GaN을 포함할 수 있다. 그러나, 제2 채널층(C20) 및 제2 채널공급층(CS20)의 물질은 다양하게 변화될 수 있다. 제2 채널층(C20) 및 제2 채널공급층(CS20)은 에피택셜 성장 공정으로 형성된 층일 수 있다. 제2 채널공급층(CS20)에 구비된 제2 게이트전극(G20), 제2 소오스전극(S20) 및 제2 드레인전극(D20)의 물질/구조는 각각 제1 게이트전극(G10), 제1 소오스전극(S10) 및 제1 드레인전극(D10)의 그것과 동일하거나 유사할 수 있다. 이때, 제2 소오스전극(S20)은 제1 드레인전극(D10)에 대응하는 위치에 구비될 수 있고, 제2 드레인전극(D20)은 제1 소오스전극(S10)에 대응하는 위치에 구비될 수 있다. 제2 게이트전극(G20)은 제1 게이트전극(G10)에 대응하도록 위치할 수 있다.
제1 HFET(HT10)과 제2 HFET(HT20)은 전기적으로 서로 연결될 수 있다. 본 실시예에서 제1 HFET(HT10)의 제1 게이트전극(G10)은 제2 HFET(HT20)의 제2 게이트전극(G20)에 연결될 수 있고, 제1 HFET(HT10)의 제1 드레인전극(D10)은 제2 HFET(HT20)의 제2 소오스전극(S20)에 연결될 수 있다. 제1 게이트전극(G10)과 제2 게이트전극(G20)은 제1 도전플러그(CP10)를 통해서 연결될 수 있고, 제1 드레인전극(D10)과 제2 소오스전극(S20)은 제2 도전플러그(CP20)를 통해서 연결될 수 있다. 제1 및 제2 도전플러그(CP10, CP20)는 기판(SUB10)을 관통하도록 구비될 수 있다. 제1 채널공급층(CS10), 제1 채널층(C10), 기판(SUB10), 제2 채널층(C20) 및 제2 채널공급층(CS20)을 관통하는 제1 및 제2 비아홀(via hole)(H10, H20)이 구비될 수 있고, 제1 및 제2 비아홀(H10, H20) 각각에 제1 및 제2 도전플러그(CP10, CP20)가 구비될 수 있다. 제1 도전플러그(CP10)는 2DEG 및 2DHG와 전기적으로 분리될 수 있다. 이를 위해, 제1 비아홀(H10)의 내측면에 절연층(IL10)이 구비될 수 있고, 절연층(IL10) 내에 제1 도전플러그(CP10)가 구비될 수 있다.
도 1에서는 기판(SUB10)이 단일 기판(single substrate)인 경우를 도시하였지만, 기판(SUB10)의 구성은 달라질 수 있다. 예컨대, 기판(SUB10)은 복수의 단위 기판이 적층된 구조, 즉, 다중 기판(multi-substrate) 구조를 가질 수 있다. 그 일례가 도 2에 도시되어 있다.
도 2를 참조하면, 기판(SUB100)은 제1 기판(SUB10) 및 제2 기판(SUB20)을 포함할 수 있다. 제1 기판(SUB10) 아래에 제2 기판(SUB20)이 구비될 수 있다. 제1 기판(SUB10)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 제2 기판(SUB20)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 제1 기판(SUB10)과 제2 기판(SUB20)은 동일한 기판일 수 있지만, 그렇지 않을 수도 있다. 제1 기판(SUB10)의 상면에 제1 HFET(HT10)이 구비될 수 있고, 제2 기판(SUB20)의 하면에 제2 HFET(HT20)이 구비될 수 있다. 제1 HFET(HT10)은 제1 채널층(C10), 제1 채널공급층(CS10), 제1 게이트전극(G10), 제1 소오스전극(S10) 및 제1 드레인전극(D10)을 포함할 수 있다. 제2 HFET(HT20)은 제2 채널층(C20), 제2 채널공급층(CS20), 제2 게이트전극(G20), 제2 소오스전극(S20) 및 제2 드레인전극(D20)을 포함할 수 있다. 제1 HFET(HT10)과 제2 HFET(HT20) 각각의 구성은 도 1을 참조하여 설명한 바와 동일하거나 그와 유사할 수 있다. 제1 게이트전극(G10)과 제2 게이트전극(G20)은 제1 비아홀(H10') 내에 구비된 제1 도전플러그(CP10')를 통해서 연결될 수 있고, 제1 드레인전극(D10)과 제2 소오스전극(S20)은 제2 비아홀(H20') 내에 구비된 제2 도전플러그(CP20')를 통해서 연결될 수 있다. 제1 비아홀(H10')의 내측면에 절연층(IL10')이 구비될 수 있고, 절연층(IL10') 내에 제1 도전플러그(CP10')가 구비될 수 있다. 절연층(IL10')에 의해 제1 도전플러그(CP10')는 2DEG 및 2DHG와 전기적으로 분리될 수 있다.
도 1 및 도 2에서는 기판(SUB10, SUB100)을 관통하도록 구비된 도전플러그들(CP10, CP10', CP20, CP20')에 의해 제1 및 제2 HFET(HT10, HT20)가 연결되는 경우에 대해서 도시하고 설명하였지만, 제1 및 제2 HFET(HT10, HT20)의 연결 방식은 달라질 수 있다. 예컨대, 제1 및 제2 HFET(HT10, HT20)은 본딩와이어(bonding wire)에 의해서 연결될 수도 있다. 그 예들이 도 3 및 도 4에 도시되어 있다. 도 3은 도 1에서 변형된 구조이고, 도 4는 도 2에서 변형된 구조이다.
도 3 및 도 4를 참조하면, 제1 HFET(HT10)의 제1 게이트전극(G10)과 제2 HFET(HT20)의 제2 게이트전극(G20)은 제1 본딩와이어(W10, W10')에 의해 연결될 수 있고, 제1 HFET(HT10)의 제1 드레인전극(D10)과 제2 HFET(HT20)의 제2 소오스전극(S20)은 제2 본딩와이어(W20, W20')에 의해 연결될 수 있다. 제1 본딩와이어(W10, W10') 및 제2 본딩와이어(W20, W20')는 기판(SUB10, SUB100) 외부에 구비된 연결요소라고 할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1 및 도 2의 연결 방식과 도 3 및 도 4의 연결 방식을 혼합하여 사용할 수도 있다. 즉, 제1 HFET(HT10)의 일부와 제2 HFET(HT20)의 일부는 도전플러그를 이용해서 연결하고, 제1 HFET(HT10)의 다른 일부와 제2 HFET(HT20)의 다른 일부는 본딩와이어를 이용해서 연결할 수 있다. 그 밖에도, 상기 연결 방식은 다양하게 변형될 수 있다.
도 5는 도 1 내지 도 4의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 5를 참조하면, 제1 HFET(HT10)과 제2 HFET(HT20)이 서로 연결되어 있다. 제1 HFET(HT10)은 n형 트랜지스터일 수 있고, 제2 HFET(HT20)은 p형 트랜지스터일 수 있다. 제2 HFET(HT20)의 제2 드레인전극(D20)에 전원단자(VDD)가 연결될 수 있다. 제2 HFET(HT20)의 제2 소오스전극(S20)은 제1 HFET(HT10)의 제1 드레인전극(D10)에 연결될 수 있다. 제2 소오스전극(S20) 및 제1 드레인전극(D10)에 연결된 출력단자(Vout)가 구비될 수 있다. 제1 HFET(HT10)의 제1 소오스전극(S10)은 접지될 수 있다. 제1 HFET(HT10)의 제1 게이트전극(G10)과 제2 HFET(HT20)의 제2 게이트전극(G20)은 서로 연결될 수 있고, 이들에 연결된 입력단자(Vin)가 구비될 수 있다.
전원단자(VDD)에 통해 소정의 동작 전압이 인가된 상태에서 입력단자(Vin)에 소정의 하이(high) 전압이 인가되면, 제1 HFET(HT10)는 온(ON) 상태가 되고 제2 HFET(HT20)는 오프(OFF) 상태가 되어, 출력단자(Vout)를 통해 로우(low) 레벨의 신호가 출력될 수 있다. 한편, 전원단자(VDD)에 통해 소정의 동작 전압이 인가된 상태에서 입력단자(Vin)에 소정의 로우(low) 전압이 인가되면, 제1 HFET(HT10)는 오프(OFF) 상태가 되고 제2 HFET(HT20)는 온(ON) 상태가 되어, 출력단자(Vout)를 통해 하이(high) 레벨의 신호가 출력될 수 있다. 즉, 입력단자(Vin)에 입력되는 신호와 반대 레벨의 신호가 출력단자(Vout)를 통해 출력될 수 있다. 이러한 도 5의 회로는 인버터(inverter)일 수 있다. 상기 인버터는 로직(logic) 인버터일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 6을 참조하면, 기판(SUB11)의 제1면(예컨대, 상면)에 제1 HFET(HT11)이 구비될 수 있고, 상기 제1면과 마주하는 기판(SUB11)의 제2면(예컨대, 하면)에 제2 HFET(HT21)이 구비될 수 있다. 제1 HFET(HT11)과 제2 HFET(HT21)은 서로 다른 특징을 가질 수 있고, 전기적으로 연결될 수 있다. 제1 HFET(HT11)은 2DEG를 포함하는 n형 HFET일 수 있고, 제2 HFET(HT21)은 2DHG를 포함하는 p형 HFET일 수 있다. 제1 HFET(HT11)은 제1 채널층(C11), 제1 채널공급층(CS11), 제1 게이트전극(G11), 제1 소오스전극(S11) 및 제1 드레인전극(D11)을 포함할 수 있다. 제2 HFET(HT21)은 제2 채널층(C21), 제2 채널공급층(CS21), 제2 게이트전극(G21), 제2 소오스전극(S21) 및 제2 드레인전극(D21)을 포함할 수 있다. 제1 채널층(C11), 제1 채널공급층(CS11), 제1 게이트전극(G11), 제1 소오스전극(S11) 및 제1 드레인전극(D11)의 물질은 각각 도 1의 제1 채널층(C10), 제1 채널공급층(CS10), 제1 게이트전극(G10), 제1 소오스전극(S10) 및 제1 드레인전극(D10)과 유사할 수 있다. 또한, 제2 채널층(C21), 제2 채널공급층(CS21), 제2 게이트전극(G21), 제2 소오스전극(S21) 및 제2 드레인전극(D21)의 물질은 각각 도 1의 제2 채널층(C20), 제2 채널공급층(CS20), 제2 게이트전극(G20), 제2 소오스전극(S20) 및 제2 드레인전극(D20)과 유사할 수 있다. 본 실시예에서 제2 소오스전극(S21)은 제1 소오스전극(S11)에 대응하도록 위치할 수 있고, 제2 드레인전극(D21)은 제1 드레인전극(D11)에 대응하도록 위치할 수 있다. 제2 게이트전극(G21)은 제1 게이트전극(G11)에 대응하도록 위치할 수 있다. 또한, 본 실시예에서 제1 게이트전극(G11)은 제1 드레인전극(D11)보다 제1 소오스전극(S11)에 가까이 배치될 수 있다. 이와 유사하게, 제2 게이트전극(G21)은 제2 드레인전극(D21)보다 제2 소오스전극(S21)에 가까이 배치될 수 있다. 본 실시예의 반도체소자는 파워소자의 구성요소로 사용될 수 있으므로, 게이트전극(G11, G21)이 드레인전극(D11, D21)보다 소오스전극(S11, S21)에 가까이 배치되는 것이 동작 특성 향상에 유리할 수 있다. 그러나, 게이트전극(G11, G21)과 소오스전극(S11, S21) 및 드레인전극(D11, D21) 사이의 상대적인 위치는 전술한 바에 한정되지 않고, 달라질 수 있다.
본 실시예에서 제1 게이트전극(G11), 제1 소오스전극(S11) 및 제1 드레인전극(D11)은 각각 제2 게이트전극(G21), 제2 소오스전극(S21) 및 제2 드레인전극(D21)에 연결될 수 있다. 이들의 연결은 기판(SUB11)을 관통하도록 구비된 제1 내지 제3 도전플러그(CP11, CP21, CP31)를 통해 이루어질 수 있다. 제1 내지 제3 도전플러그(CP11, CP21, CP31)는 제1 내지 제3 비아홀(H11, H21, H31) 내에 구비될 수 있다. 제1 도전플러그(CP11)에 의해 제1 게이트전극(G11)과 제2 게이트전극(G21)이 연결될 수 있고, 제2 도전플러그(CP21)에 의해 제1 소오스전극(S11)과 제2 소오스전극(S21)이 연결될 수 있으며, 제3 도전플러그(CP31)에 의해 제1 드레인전극(D11)과 제2 드레인전극(D21)이 연결될 수 있다. 제1 도전플러그(CP11)는 2DEG 및 2DHG와 전기적으로 분리될 수 있다. 이를 위해, 제1 비아홀(H11)의 내에 제1 도전플러그(CP11)를 감싸는 절연층(IL11)이 구비될 수 있다.
제1 HFET(HT11)과 제2 HFET(HT21)의 연결 방식은 전술한 바에 한정되지 않고, 다양하게 변형될 수 있다. 일례로, 제1 HFET(HT11)과 제2 HFET(HT21)은 기판(SUB11) 외부에 형성된 본딩와이어에 의해 연결될 수 있다. 그 일례가 도 7에 도시되어 있다.
도 7을 참조하면, 제1 HFET(HT11)의 제1 게이트전극(G11)과 제2 HFET(HT21)의 제2 게이트전극(G21)은 제1 본딩와이어(W11)에 의해 연결될 수 있고, 제1 HFET(HT11)의 제1 소오스전극(S11)과 제2 HFET(HT21)의 제2 소오스전극(S21)은 제2 본딩와이어(W21)에 의해 연결될 수 있으며, 제1 HFET(HT11)의 제1 드레인전극(D11)과 제2 HFET(HT21)의 제2 드레인전극(D21)은 제3 본딩와이어(W31)에 의해 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 도 6의 연결 방식과 도 7의 연결 방식을 혼합하여 사용할 수도 있다. 즉, 제1 HFET(HT11)의 일부와 제2 HFET(HT21)의 일부는 도전플러그를 이용해서 연결하고, 제1 HFET(HT11)의 다른 일부와 제2 HFET(HT21)의 다른 일부는 본딩와이어를 이용해서 연결할 수 있다.
도 6 및 도 7에서는 기판(SUB11)이 단일 기판(single substrate)인 경우를 도시하였지만, 기판(SUB11)의 구성은 달라질 수 있다. 예컨대, 기판(SUB11)은 복수의 단위 기판이 적층된 구조, 즉, 다중 기판(multi-substrate) 구조를 가질 수 있다. 즉, 기판(SUB11)은 도 2 및 도 4의 기판(다중 기판)(SUB100)과 동일하거나 그와 유사한 구성을 가질 수 있다.
도 8은 도 6 및 도 7의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 8을 참조하면, 제1 HFET(H11)과 제2 HFET(H21)이 서로 연결되어 있다. 제1 HFET(H11)은 n형 트랜지스터일 수 있고, 제2 HFET(H21)은 p형 트랜지스터일 수 있다. 제1 HFET(H11)의 제1 게이트전극(G11)과 제2 HFET(H21)의 제2 게이트전극(G21)이 연결될 수 있고, 제1 HFET(H11)의 제1 소오스전극(S11)과 제2 HFET(H21)의 제2 소오스전극(S21)이 연결될 수 있으며, 제1 HFET(H11)의 제1 드레인전극(D11)과 제2 HFET(H21)의 제2 드레인전극(D21)이 연결될 수 있다. 게이트전극(G11, G21)에 제1 HFET(H11)의 문턱전압 이상의 전압이 인가되면, 제1 및 제2 HFET(H11, H21) 중 제1 HFET(H11)만 선택적으로 온(ON) 상태가 될 수 있고, 제1 HFET(H11)을 통해 제1 방향(즉, 정방향)(d1)으로 전류가 흐를 수 있다. 한편, 게이트전극(G11, G21)에 0V 혹은 음(-)의 전압이 인가되면, 제1 및 제2 HFET(H11, H21) 중 제2 HFET(H21)만 선택적으로 온(ON) 상태가 될 수 있고, 제2 HFET(H21)을 통해 제2 방향(즉, 역방향)(d2)으로 전류가 흐를 수 있다. 이와 같이, 제2 HFET(H21)은 게이트전압(Vg)이 0V 혹은 음(-)의 전압일 때, 제2 방향(즉, 역방향)(d2)으로 전류를 흘려주는 역할을 하므로, FWD(free wheeling diode) 또는 FRD(fast recovery diode)와 같은 기능을 한다고 할 수 있다. 이러한 도 8의 반도체소자는 파워소자(예컨대, 파워 인버터)에 적용될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 9를 참조하면, 기판(SUB12)의 제1면(예컨대, 상면)에 제1 HFET(HT12)이 구비될 수 있고, 상기 제1면과 마주하는 기판(SUB12)의 제2면(예컨대, 하면)에 제2 HFET(HT22)이 구비될 수 있다. 기판(SUB12)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 그러나 기판(SUB12)의 종류는 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 제1 HFET(HT12)과 제2 HFET(HT22)은 서로 다른 특징을 가질 수 있고, 전기적으로 연결될 수 있다. 제1 HFET(HT12)과 제2 HFET(HT22)은 모두 2DEG를 포함할 수 있다. 즉, 제1 HFET(HT12)과 제2 HFET(HT22)은 모두 HEMT(high electron mobility transistor)일 수 있다. 이 경우, 제1 및 제2 HFET(HT12, HT22) 중 하나는 노멀리-온(normally-on) 특성을 가질 수 있고, 다른 하나는 노멀리-오프(normally-off) 특성을 가질 수 있다. 다시 말해, 제1 및 제2 HFET(HT12, HT22) 중 하나는 노멀리-온(normally-on) HEMT일 수 있고, 다른 하나는 노멀리-오프(normally-off) HEMT일 수 있다. 본 실시예에서는 제1 HFET(HT12)이 노멀리-온(normally-on) HEMT이고, 제2 HFET(HT22)이 노멀리-오프(normally-off) HEMT인 경우가 도시되어 있다.
제1 HFET(HT12)은 기판(SUB12)의 상기 제1면(예컨대, 상면)에 구비된 제1 채널층(C12), 제1 채널공급층(CS12), 제1 게이트전극(G12), 제1 소오스전극(S12) 및 제1 드레인전극(D12)을 포함할 수 있다. 제1 채널층(C12), 제1 채널공급층(CS12), 제1 게이트전극(G12), 제1 소오스전극(S12) 및 제1 드레인전극(D12)의 물질은 각각 도 1의 제1 채널층(C10), 제1 채널공급층(CS10), 제1 게이트전극(G10), 제1 소오스전극(S10) 및 제1 드레인전극(D10)과 유사하거나 동일할 수 있다. 제1 게이트전극(G12)은 제1 드레인전극(D12)보다 제1 소오스전극(S12)에 가까이 배치될 수 있다.
제2 HFET(HT22)은 기판(SUB12)의 상기 제2면(예컨대, 하면)에 구비된 제2 채널층(C22), 제2 채널공급층(CS22), 제2 게이트전극(G22), 제2 소오스전극(S22) 및 제2 드레인전극(D22)을 포함할 수 있다. 제2 채널층(C22), 제2 채널공급층(CS22), 제2 게이트전극(G22), 제2 소오스전극(S22) 및 제2 드레인전극(D22)의 물질은 각각 제1 채널층(C12), 제1 채널공급층(CS12), 제1 게이트전극(G12), 제1 소오스전극(S12) 및 제1 드레인전극(D12)과 유사하거나 동일할 수 있다. 제2 게이트전극(G22)은 제2 드레인전극(D22)보다 제2 소오스전극(S22)에 가까이 배치될 수 있다. 제2 드레인전극(D22)은 제1 소오스전극(S12)에 대응하도록 위치할 수 있고, 제2 소오스전극(S22)은 제1 드레인전극(D12)에 대응하도록 위치할 수 있다.
본 실시예에서 제2 HFET(HT22)은 제2 채널공급층(CS22)에 구비된 리세스영역(R22)을 포함할 수 있다. 리세스영역(R22)은, 예컨대, 제2 채널공급층(CS22)과 제2 채널층(C22) 사이의 계면까지 형성되거나, 상기 계면보다 깊은 깊이 혹은 얕은 깊이로 형성될 수 있다. 리세스영역(R22)에 제2 게이트전극(G22)이 구비될 수 있다. 리세스영역(R22)과 제2 게이트전극(G22) 사이에 소정의 게이트절연층(GI22)이 더 구비될 수 있다. 리세스영역(R22)에 의해 그에 대응하는 제2 채널층(C22) 부분에서 2DEG가 끊어지거나 그 특성이 변화될 수 있다. 이와 관련해서, 제2 HFET(HT22)은 노멀리-오프(normally-off) 특성을 가질 수 있다.
제1 HFET(HT12)과 제2 HFET(HT22)은 캐스코드(cascode) 타입으로 연결될 수 있다. 이 경우, 제1 HFET(HT12)의 제1 소오스전극(S12)에 제2 HFET(HT22)의 제2 드레인전극(D22)이 연결될 수 있다. 또한, 제1 HFET(HT12)의 제1 게이트전극(G12)은 제2 HFET(HT22)의 제2 소오스전극(S22)에 연결될 수 있다. 이때, 제1 소오스전극(S12)과 제2 드레인전극(D22)은 기판(SUB12)을 관통하도록 구비된 도전플러그(CP12)에 의해 연결될 수 있다. 한편, 제1 게이트전극(G12)과 제2 소오스전극(S22)은 본딩와이어(W12)에 의해 연결될 수 있다. 이와 같이, 제1 HFET(HT12)과 제2 HFET(HT22)이 캐스코드(cascode) 타입으로 연결된 경우, 이들이 연결된 반도체소자는 '캐스코드 소자'라고 할 수 있다.
도 9에서는 기판(SUB12)이 단일 기판(single substrate)인 경우를 도시하였지만, 단일 기판이 아닌 다중 기판(multi-substrate)을 사용할 수 있다. 그 일례가 도 10에 도시되어 있다.
도 10을 참조하면, 기판(SUB120)은 제1 기판(SUB12) 및 제2 기판(SUB22)을 포함할 수 있다. 제1 기판(SUB12) 아래에 제2 기판(SUB22)이 구비될 수 있다. 제1 기판(SUB12)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 제2 기판(SUB22)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 제1 기판(SUB12)과 제2 기판(SUB22)은 동일한 기판일 수 있지만, 그렇지 않을 수도 있다. 제1 기판(SUB12)의 상면에 제1 HFET(HT12)이 구비될 수 있고, 제2 기판(SUB22)의 하면에 제2 HFET(HT22)이 구비될 수 있다. 제1 소오스전극(S12)과 제2 드레인전극(D22)은 기판(SUB120)을 관통하도록 구비된 도전플러그(CP12')에 의해 연결될 수 있다. 한편, 제1 게이트전극(G12)과 제2 소오스전극(S22)은 본딩와이어(W12')에 의해 연결될 수 있다.
도 9 및 도 10에서 제1 소오스전극(S12)과 제2 드레인전극(D22)의 연결 방식은 달라질 수 있다. 예컨대, 도 11 및 도 12에 도시된 바와 같이, 제1 소오스전극(S12)과 제2 드레인전극(D22)은 제2 본딩와이어(W22, W22')에 의해 연결될 수 있다. 이 경우, 제1 게이트전극(G12)과 제2 소오스전극(S22)을 연결하는 본딩와이어(W12, W12')는 '제1 본딩와이어'라고 할 수 있다.
도 9 내지 도 12의 실시예에서는 리세스영역(R22)을 이용해서 노멀리-오프(normally-off) 특성을 갖는 HEMT(즉, 제2 HFET(HT22))을 구현하였지만, 노멀리-오프(normally-off) HEMT를 구현하는 방법은 다양하게 변화될 수 있다. 예컨대, 디플리션 형성층(depletion forming layer)이나 이온주입영역(ion-implanted region)을 이용해서 노멀리-오프(normally-off) 특성을 갖는 HEMT를 구현할 수 있다. 그 예들이 도 13 및 도 14에 도시되어 있다. 도 13은 디플리션 형성층(DP22)을 이용한 경우이고, 도 14는 이온주입영역(N22)을 이용한 경우이다.
도 13은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 13을 참조하면, 제2 채널공급층(CS22)과 제2 게이트전극(G22') 사이에 디플리션 형성층(depletion forming layer)(DP22)이 구비될 수 있다. 디플리션 형성층(DP22)은 p형 반도체층이거나, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 또한, 디플리션 형성층(DP22)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예컨대, 디플리션 형성층(DP22)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 어느 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로, 디플리션 형성층(DP22)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(DP22)은 제2 채널공급층(CS22)에 의해 제2 채널층(C22)에 유도되는 2DEG에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 디플리션 형성층(DP22)에 의해 그에 대응하는 제2 채널층(C22) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과, 상기 제2 채널층(C22) 부분의 2DEG에 디플리션 영역이 형성될 수 있다. 따라서, 디플리션 형성층(DP22)에 대응하는 2DEG 부분은 끊어지거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 이와 관련해서, 본 실시예의 제2 HFET(HT22')은 노멀리-오프(normally-off) 특성을 가질 수 있다. 제2 HFET(HT22')의 구성이 변화된 것을 제외하면, 도 13의 구조는 도 9와 동일할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 14를 참조하면, 제2 채널공급층(CS22)의 일부 영역 내에 이온주입영역(N22)이 구비될 수 있고, 이온주입영역(N22)에 대응하는 위치에 제2 게이트전극(G22")이 구비될 수 있다. 이온주입영역(N22)과 제2 게이트전극(G22") 사이에는 게이트절연층(미도시)이 더 구비될 수 있다. 이온주입영역(N22)은, 예컨대, 아르곤(Ar) 또는 질소(N)와 같은 불순물이 이온주입된 영역일 수 있다. 이온주입영역(N22)은 제2 채널층(C22) 내부까지 형성되거나, 제2 채널층(C22)과 제2 채널공급층(CS22) 사이의 계면까지 형성되거나, 상기 계면보다 얕은 깊이로 형성될 수 있다. 불순물의 이온주입에 의해 제2 채널공급층(CS22) 또는 제2 채널공급층(CS22)과 제2 채널층(C22)의 결정성이 깨어지고 비정질화될 수 있다. 따라서, 이온주입영역(N22)은 비정질 영역일 수 있다. 이러한 이온주입영역(N22)이 형성된 부분에서는 2DEG가 형성되지 않거나, 2DEG의 특성이 변화될 수 있다. 이와 관련해서, 본 실시예의 제2 HFET(HT22")은 노멀리-오프(normally-off) 특성을 가질 수 있다. 제2 HFET(HT22")의 구성이 변화된 것을 제외하면, 도 14의 구조는 도 9와 동일할 수 있다.
여기에서는, 리세스영역(도 9의 R22), 디플리션 형성층(도 13의 DP22) 및 이온주입영역(도 14의 N22)을 이용해서 노멀리-오프(normally-off) 특성을 갖는 HEMT(HT22, HT22', HT22")를 형성하는 경우에 대해서 도시하고 설명하였지만, 그 밖에 다른 방법으로도 노멀리-오프(normally-off) HEMT를 구현할 수 있고, 이를 본 발명의 실시예에 따른 반도체소자에 적용할 수 있다.
도 15는 도 9 내지 도 14의 실시예에 따른 반도체소자의 회로 구성을 보여주는 회로도이다.
도 15를 참조하면, 반도체소자(SD1)는 제1 HFET(HT12) 및 이에 연결된 제2 HFET(HT22)를 포함할 수 있다. 제1 HFET(HT12)은 노멀리-온(normally-on) 특성을 가질 수 있다. 제1 HFET(HT12)이 노멀리-온(normally-on) 특성을 갖는다는 것은 제1 HFET(HT12)이 공핍 모드(depletion mode)(D-mode) 트랜지스터라는 것을 의미할 수 있다. 제1 HFET(HT12)은 HEMT(high electron mobility transistor)일 수 있다. 예컨대, 제1 HFET(HT12)는 질화물 기반의 HEMT일 수 있다. 상기 질화물은 질화갈륨계 물질일 수 있다. 제1 HFET(HT12)은 도 9 내지 도 14의 제1 HFET(HT12)에 대응될 수 있다. 제2 HFET(HT22)은 노멀리-오프(normally-off) 특성을 가질 수 있다. 제2 HFET(HT22)이 노멀리-오프(normally-off) 특성을 갖는다는 것은 제2 HFET(HT22)이 증가 모드(enhancement mode)(E-mode) 트랜지스터라는 것을 의미할 수 있다. 제2 HFET(HT22)은 질화갈륨계 물질을 기반으로 하는 HEMT일 수 있다. 제2 HFET(HT22)은 도 9 내지 도 14의 제2 HFET(HT22, HT22', HT22")에 대응될 수 있다.
노멀리-온(normally-on) 특성을 갖는 제1 HFET(HT12)에 노멀리-오프(normally-off) 특성을 갖는 제2 HFET(HT22)를 연결함으로써, 제1 HFET(HT12)을 노멀리-오프(normally-off) 소자와 같이 사용할 수 있다. 다시 말해, 제1 HFET(HT12)은 노멀리-온(normally-on) 특성을 갖지만, 제1 HFET(HT12)과 제2 HFET(HT22)을 연결한 소자(즉, 반도체소자(SD1))는 제2 HFET(HT22)에 의해 노멀리-오프(normally-off) 특성을 가질 수 있다.
제1 HFET(HT12)와 제2 HFET(HT22)는 캐스코드(cascode) 타입으로 연결될 수 있다. 제1 HFET(HT12)의 소오스, 드레인, 게이트를 각각 S12, D12, G12이라고 하고, 제2 HFET(HT22)의 소오스, 드레인, 게이트를 각각 S22, D22, G22라고 하면, 제1 HFET(HT12)의 소오스(S12)에 제2 HFET(HT22)의 드레인(D22)이 연결될 수 있다. 또한, 제1 HFET(HT12)의 게이트(G12)는 제2 HFET(HT22)의 소오스(S22)에 연결될 수 있다.
제1 HFET(HT12)와 제2 HFET(HT22)가 연결된 반도체소자(SD1)는 하나의 트랜지스터와 같이 동작할 수 있다. 이때, 반도체소자(SD1)의 소오스, 드레인, 게이트는 각각 S22, D12, G22 일 수 있다. 즉, 제2 HFET(HT22)의 소오스(S22), 제1 HFET(HT12)의 드레인(D12) 및 제2 HFET(HT22)의 게이트(G22)가 각각 반도체소자(SD1)의 소오스, 드레인, 게이트로 사용될 수 있다. 편의상, 반도체소자(SD1)의 소오스, 드레인, 게이트를 각각 S, D, G로 표시한다. 반도체소자(SD1)의 소오스(S), 드레인(D), 게이트(G)는 각각 제2 HFET(HT22)의 소오스(S22), 제1 HFET(HT12)의 드레인(D12), 제2 HFET(HT22)의 게이트(G22)에 대응될 수 있다.
제2 HFET(HT22)가 턴-온(turn-on) 되면, 반도체소자(SD1)가 턴-온(turn-on) 된 것으로 볼 수 있다. 왜냐하면, 제1 HFET(HT12)는 노멀리-온(normally-on) 특성을 갖기 때문에, 노멀리-오프(normally-off) 특성을 갖는 제2 HFET(HT22)에 의해 반도체소자(SD1)의 온/오프가 결정되기 때문이다. 제2 HFET(HT22)가 턴-온(turn-on) 되고, 제1 HFET(HT12)의 드레인(D12)과 제2 HFET(HT22)의 소오스(S22) 사이에 소정의 전압이 인가되면, 드레인(D12)으로부터 소오스(S22)로 소정의 전류가 흐를 수 있다. 문턱전압이 아닌 다른 특성, 예컨대, 내전압 특성이나 역방향 특성 등은 주로 제1 HFET(HT12)에 의해 결정될 수 있다. 제1 HFET(HT12)에 의해 우수한 내전압 특성 및 역방향 특성 등을 확보할 수 있다.
본 발명의 실시예에 따르면, 기판의 양면에 서로 다른 특성을 갖는 HFET을 형성하고 이들을 전기적으로 연결함으로써, 다양한 구성의 소자를 제조할 수 있다. 따라서, HFET의 활용성 및 응용성을 높일 수 있고, HFET을 적용한 다양한 소자를 용이하게 구현할 수 있다. 특히, 기판의 양면에 HFET을 구비시키고 이들의 전기적 연결을 통해 반도체소자를 구현하기 때문에, 소자의 사이즈를 줄일 수 있고, 집적도를 향상시킬 수 있다. 또한, 본 발명의 실시예에 따르면, 불필요한 배선을 줄이거나 배선의 길이를 짧게 할 수 있기 때문에, 기생 인덕턴스(parasitic inductance) 등을 용이하게 줄일 수 있다.
본 발명의 실시예에 따른 다양한 반도체소자는, 앞서 언급한 바와 같이, 파워소자, 논리소자 등 다양한 분야에 여러 가지 목적으로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 반도체소자는 파워 인버터, RF(radio frequency) 파워 증폭기(amplifier), 캐스코드(cascode) 소자, 전력 변환 시스템, 로직(logic) 인버터 등에 적용될 수 있다. 그러나 본 발명의 실시예에 따른 반도체소자의 적용 분야는 전술한 바에 한정되지 않는다. 복수의 트랜지스터로 구성되는 소자이면 어떤 것이든 본 발명의 실시예에 따른 반도체소자의 구조를 적용할 수 있다.
도 16a 내지 도 16e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 16a를 참조하면, 기판(100)의 제1면(SS1) 상에 제1 채널층(110-1) 및 제1 채널공급층(120-1)을 순차로 형성할 수 있다. 기판(100)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 그러나 기판(100)의 종류는 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 제1 채널층(110-1) 및 제1 채널공급층(120-1)의 물질은 각각 도 1의 제1 채널층(C10) 및 제1 채널공급층(CS10)과 동일하거나 유사할 수 있다. 따라서, 제1 채널층(110-1) 및 제1 채널공급층(120-1)은 서로 다른 질화갈륨계 물질을 포함할 수 있다. 제1 채널공급층(120-1)에 의해 제1 채널층(110-1)에 2DEG가 형성될 수 있다.
도 16b를 참조하면, 도 16a의 구조를 위·아래로 뒤집은 상태에서, 기판(100)의 제2면(SS2) 상에 제2 채널층(110-2) 및 제2 채널공급층(120-2)을 순차로 형성할 수 있다. 제2 채널층(110-2) 및 제2 채널공급층(120-2)의 물질은 각각 도 1의 제2 채널층(C20) 및 제2 채널공급층(CS20)과 동일하거나 유사할 수 있다. 따라서, 제2 채널층(110-2) 및 제2 채널공급층(120-2)은 서로 다른 질화갈륨계 물질을 포함할 수 있다. 제2 채널공급층(120-2)에 의해 제2 채널층(110-2)에 2DHG가 형성될 수 있다.
도 16c를 참조하면, 제2 채널공급층(120-2), 제2 채널층(110-2), 기판(100), 제1 채널층(110), 제1 채널공급층(120)을 관통하는 제1 및 제2 비아홀(H1, H2)을 형성한 후, 제1 및 제2 비아홀(H1, H2) 내에 제1 및 제2 도전플러그(151, 152)를 형성할 수 있다. 제1 도전플러그(151)는 2DEG 및 2DHG와 전기적으로 분리되도록 형성할 수 있다. 이를 위해, 제1 비아홀(H1)의 내측면에 절연층(150)을 형성한 후, 절연층(150) 내에 제1 도전플러그(151)를 형성할 수 있다.
도 16d를 참조하면, 제2 채널공급층(120-2) 상에 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)을 형성할 수 있다. 제2 게이트전극(200G-2)은 제1 도전플러그(151)에 접촉하도록 형성할 수 있고, 제2 소오스전극(200S-2)은 제2 도전플러그(152)에 접촉하도록 형성할 수 있다. 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)은 2DHG와 전기적으로 연결될 수 있다. 예컨대, 제2 채널공급층(120-2)과 제2 채널층(110-2)의 일부를 식각(리세스)한 후, 식각 영역(리세스 영역)에 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)을 형성할 수 있다. 이때, 상기 식각 영역(리세스 영역)의 깊이는 2DHG의 깊이보다 깊을 수 있다. 따라서, 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)은 2DHG의 측면과 직접 접촉할 수 있다. 하지만, 이는 예시적인 것이다. 제2 채널공급층(120-2)의 일부 두께만 식각한 후에, 제2 소오스/드레인전극(200S-2, 200D-2)을 형성하거나, 식각 없이 제2 채널공급층(120-2)의 상면에 제2 소오스/드레인전극(200S-2, 200D-2)을 형성할 수도 있다.
도 16e를 참조하면, 도 16d의 구조를 위·아래로 뒤집은 상태에서, 제1 채널공급층(120) 상에 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)을 형성할 수 있다. 제1 게이트전극(200G-1)은 제1 도전플러그(151)에 접촉하도록 형성할 수 있고, 제1 드레인전극(200D-1)은 제2 도전플러그(152)에 접촉하도록 형성할 수 있다.
도 16e에서 제1 채널층(110-1), 제1 채널공급층(120-1), 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)은 제1 HFET(HT100)을 구성할 수 있다. 한편, 제2 채널층(110-2), 제2 채널공급층(120-2), 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)은 제2 HFET(HT200)을 구성할 수 있다. 제1 HFET(HT100)은 n형 HFET일 수 있고, 제2 HFET(HT200)은 p형 HFET일 수 있다. 제1 HFET(HT100) 및 제2 HFET(HT200)은 전기적으로 서로 연결될 수 있다. 도 16e의 구조는 도 1의 구조와 실질적으로 동일하거나 유사할 수 있다.
도 17a 내지 도 17h는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 17a를 참조하면, 제1 기판(100-1) 상에 제1 채널층(110-1) 및 제1 채널공급층(120-1)을 순차로 형성할 수 있다. 제1 기판(100-1), 제1 채널층(110-1) 및 제1 채널공급층(120-1)은 각각 도 16a의 기판(100), 제1 채널층(110-1) 및 제1 채널공급층(120-1)에 대응될 수 있다. 제1 채널공급층(120-1)에 의해 제1 채널층(110-1)에 2DEG가 형성될 수 있다.
도 17b를 참조하면, 제1 기판(100-1), 제1 채널층(110-1) 및 제1 채널공급층(120-1)을 관통하는 제1 및 제2 도전플러그(151-1, 152-1)를 형성할 수 있다. 제1 도전플러그(151-1)는 2DEG와 전기적으로 분리되도록 형성할 수 있다. 이를 위해, 제1 도전플러그(151-1)가 형성되는 비아홀에 절연층(150-1)을 먼저 형성한 후, 절연층(150-1) 내에 제1 도전플러그(151-1)를 형성할 수 있다.
도 17c를 참조하면, 제1 채널공급층(120-1) 상에 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)을 형성할 수 있다. 제1 게이트전극(200G-1)은 제1 도전플러그(151-1)에 접촉하도록 형성할 수 있고, 제1 드레인전극(200D-1)은 제2 도전플러그(152-1)에 접촉하도록 형성할 수 있다. 제1 채널층(110-1), 제1 채널공급층(120-1), 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)은 제1 HFET(HT100)을 구성할 수 있다. 제1 HFET(HT100)은 n형 트랜지스터일 수 있다.
도 17d를 참조하면, 제2 기판(100-2) 상에 제2 채널층(110-2) 및 제2 채널공급층(120-2)을 순차로 형성할 수 있다. 제2 기판(100-2), 제2 채널층(110-2) 및 제2 채널공급층(120-2)의 물질은 각각 도 16b의 기판(100), 제2 채널층(110-2) 및 제2 채널공급층(120-2)과 동일하거나 유사할 수 있다. 제2 채널공급층(120-2)에 의해 제2 채널층(110-2)에 2DHG가 형성될 수 있다.
도 17e를 참조하면, 제2 기판(100-2), 제2 채널층(110-2) 및 제2 채널공급층(120-2)을 관통하는 제1 및 제2 도전플러그(151-2, 152-2)를 형성할 수 있다. 제1 도전플러그(151-2)는 2DHG와 전기적으로 분리되도록 형성할 수 있다. 이를 위해, 제1 도전플러그(151-2)가 형성되는 비아홀에 절연층(150-2)을 먼저 형성한 후, 절연층(150-2) 내에 제1 도전플러그(151-2)를 형성할 수 있다.
도 17f를 참조하면, 제2 채널공급층(120-2) 상에 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)을 형성할 수 있다. 제2 게이트전극(200G-2)은 제1 도전플러그(151-2)에 접촉하도록 형성할 수 있고, 제1 소오스전극(200S-2)은 제2 도전플러그(152-2)에 접촉하도록 형성할 수 있다. 제2 채널층(110-2), 제2 채널공급층(120-2), 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)은 제2 HFET(HT200)을 구성할 수 있다. 제2 HFET(HT200)은 p형 트랜지스터일 수 있다.
도 17g 및 도 17h를 참조하면, 제1 HFET(HT100)가 형성된 제1 기판(100-1)에 제2 HFET(HT200)가 형성된 제2 기판(100-2)을 부착할 수 있다. 그 결과, 도 17h에 도시된 바와 같이, 제1 HFET(HT100)과 제2 HFET(HT200) 사이에 제1 및 제2 기판(100-1, 100-2)이 구비된 반도체소자가 형성될 수 있다. 제1 및 제2 기판(100-1, 100-2)이 하나의 '기판'을 구성한다고 할 수 있다. 제1 HFET(HT100)의 제1 도전플러그(151-1)와 제2 HFET(HT200)의 제1 도전플러그(151-2)가 서로 연결될 수 있고, 제1 HFET(HT100)의 제2 도전플러그(152-1)와 제2 HFET(HT200)의 제2 도전플러그(152-2)가 서로 연결될 수 있다. 따라서, 서로 연결된 제1 도전플러그(151-1, 151-2)에 의해 제1 게이트전극(200G-1)과 제2 게이트전극(200G-2)이 연결될 수 있고, 서로 연결된 제2 도전플러그(152-1, 152-2)에 의해 제1 드레인전극(200D-1)과 제2 소오스전극(200S-2)이 연결될 수 있다. 도 17h의 구조는 도 2의 구조와 실질적으로 동일하거나 유사할 수 있다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 18a를 참조하면, 기판(100)의 제1면(SS1) 상에 제1 채널층(110-1) 및 제1 채널공급층(120-1)을 순차로 형성할 수 있다. 제1 기판(100-1), 제1 채널층(110-1) 및 제1 채널공급층(120-1)은 각각 도 16a의 기판(100), 제1 채널층(110-1) 및 제1 채널공급층(120-1)에 대응될 수 있다. 제1 채널공급층(120-1)에 의해 제1 채널층(110-1)에 2DEG가 형성될 수 있다. 다음, 제1 채널공급층(120-1)에 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)을 형성할 수 있다. 제1 채널층(110-1), 제1 채널공급층(120-1), 제1 게이트전극(200G-1), 제1 소오스전극(200S-1) 및 제1 드레인전극(200D-1)은 제1 HFET(HT100)을 구성할 수 있다.
도 18b를 참조하면, 도 18a의 구조를 위·아래로 뒤집은 상태에서, 기판(100)의 제2면(SS2) 상에 제2 채널층(110-2) 및 제2 채널공급층(120-2)을 순차로 형성할 수 있다. 제2 채널층(110-2) 및 제2 채널공급층(120-2)의 물질은 각각 도 16b의 제2 채널층(110-2) 및 제2 채널공급층(120-2)과 동일하거나 유사할 수 있다. 제2 채널공급층(120-2)에 의해 제2 채널층(110-2)에 2DHG가 형성될 수 있다. 다음, 제2 채널공급층(120-2)에 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)을 형성할 수 있다. 제2 채널층(110-2), 제2 채널공급층(120-2), 제2 게이트전극(200G-2), 제2 소오스전극(200S-2) 및 제2 드레인전극(200D-2)은 제2 HFET(HT200)을 구성할 수 있다.
도 18c를 참조하면, 도 18b의 구조를 위·아래로 뒤집은 상태에서, 제1 및 제2 HFET(HT100, HT200)을 연결하는 제1 및 제2 본딩와이어(251, 252)를 형성할 수 있다. 제1 본딩와이어(251)에 의해 제1 게이트전극(200G-1)과 제2 게이트전극(200G-2)이 연결될 수 있고, 제2 본딩와이어(252)에 의해 제1 드레인전극(200D-1)과 제2 소오스전극(200S-2)이 연결될 수 있다. 제1 및 제2 본딩와이어(251, 252)는, 예컨대, 패키지(package) 단계에서 형성할 수 있다. 도 18c의 구조는 도 3의 구조와 실질적으로 동일하거나 유사할 수 있다.
도 16a 내지 도 16e의 제조방법, 도 17a 내지 도 17h의 제조방법, 도 18a 내지 도 18c의 제조방법은 도 4, 도 6, 도 7 및 이들의 변형 구조를 제조하는데 적용될 수 있다. 도 16a 내지 도 16e의 제조방법, 도 17a 내지 도 17h의 제조방법, 도 18a 내지 도 18c의 제조방법을 이용해서 도 4, 도 6, 도 7 및 이들의 변형 구조를 제조하는 것은 당업자가 용이하게 알 수 있는 것이므로, 이에 대한 자세한 설명은 생략한다.
도 19a 내지 도 19f는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 19a를 참조하면, 기판(102)의 제1면(SS10) 상에 제1 채널층(112-1) 및 제1 채널공급층(122-1)을 순차로 형성할 수 있다. 기판(102)은, 예컨대, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 그러나 기판(102)의 종류는 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 제1 채널층(112-1) 및 제1 채널공급층(122-1)의 물질은 각각 도 9의 제1 채널층(C12) 및 제1 채널공급층(CS12)과 동일하거나 유사할 수 있다. 따라서, 제1 채널층(112-1) 및 제1 채널공급층(122-1)은 서로 다른 질화갈륨계 물질을 포함할 수 있다. 제1 채널공급층(122-1)에 의해 제1 채널층(112-1)에 2DEG가 형성될 수 있다.
도 19b를 참조하면, 도 19a의 구조를 위·아래로 뒤집은 상태에서, 기판(102)의 제2면(SS20) 상에 제2 채널층(112-2) 및 제2 채널공급층(122-2)을 순차로 형성할 수 있다. 제2 채널층(112-2) 및 제2 채널공급층(122-2)의 물질은 각각 도 9의 제2 채널층(C22) 및 제2 채널공급층(CS22)과 동일하거나 유사할 수 있다. 따라서, 제2 채널층(112-2) 및 제2 채널공급층(122-2)은 서로 다른 질화갈륨계 물질을 포함할 수 있다. 제2 채널공급층(122-2)에 의해 제2 채널층(112-2)에 2DHG가 형성될 수 있다.
도 19c를 참조하면, 제2 채널공급층(122-2), 제2 채널층(112-2), 기판(102), 제1 채널층(112-1) 및 제1 채널공급층(122-1)을 관통하는 도전플러그(153)를 형성할 수 있다.
도 19d를 참조하면, 제2 채널공급층(122-2)의 일부 영역을 식각(리세스)하여 리세스영역(R2)을 형성한 후, 리세스영역(R2) 상에 게이트절연층(132)을 형성할 수 있다. 리세스영역(R2)의 게이트절연층(132) 상에 제2 게이트전극(202G-2)을 형성할 수 있다. 또한, 제2 게이트전극(202G-2) 양측의 제2 채널공급층(122-2) 상에 제2 소오스전극(202S-2) 및 제2 드레인전극(202D-2)을 형성할 수 있다. 제2 드레인전극(202D-2)은 도전플러그(153)에 연결(접촉)될 수 있다. 제2 채널층(112-2), 제2 채널공급층(122-2), 제2 게이트전극(202G-2), 제2 소오스전극(202S-2) 및 제2 드레인전극(202D-2) 등은 제2 HFET(HT202)을 구성할 수 있다. 제2 HFET(HT202)은 HEMT일 수 있고, 노멀리-오프(normally-off) 특성을 가질 수 있다.
도 19e를 참조하면, 도 19d의 구조를 위·아래로 뒤집은 상태에서, 제1 채널공급층(122-1) 상에 제1 게이트전극(202G-1), 제1 소오스전극(202S-1) 및 제1 드레인전극(202D-1)을 형성할 수 있다. 제1 소오스전극(202S-1)은 도전플러그(153)에 연결(접촉)될 수 있다. 따라서, 제1 소오스전극(202S-1)은 도전플러그(153)에 의해 제2 드레인전극(202D-2)에 연결될 수 있다. 도 19e에서 제1 채널층(112-1), 제1 채널공급층(122-1), 제1 게이트전극(202G-1), 제1 소오스전극(202S-1) 및 제1 드레인전극(202D-1)은 제1 HFET(HT102)을 구성할 수 있다. 제1 HFET(HT102)은 HEMT일 수 있고, 노멀리-온(normally-on) 특성을 가질 수 있다.
도 19f를 참조하면, 제1 게이트전극(202G-1)과 제2 소오스전극(202S-2)을 연결하는 본딩와이어(253)를 형성할 수 있다. 도 19f의 구조는 도 9의 구조와 실질적으로 동일하거나 유사할 수 있다.
도 20a 내지 도 20e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 20a를 참조하면, 제1 기판(102-1) 상에 제1 채널층(112-1) 및 제1 채널공급층(122-1)을 형성한 후, 이들을 관통하는 도전플러그(153-1)를 형성할 수 있다. 다음, 제1 채널공급층(122-1)에 제1 게이트전극(202G-1), 제1 소오스전극(202S-1) 및 제1 드레인전극(202D-1)을 형성할 수 있다. 도 20a의 단계를 통해서, 제1 기판(102-1) 상에 제1 HFET(HT102)을 형성한 것으로 볼 수 있다. 제1 HFET(HT102)은 도 19f의 제1 HFET(HT102)과 동일하거나 유사한 구조를 가질 수 있다.
도 20b를 참조하면, 제2 기판(102-2) 상에 제2 채널층(112-2) 및 제2 채널공급층(122-2)을 형성한 후, 이들을 관통하는 도전플러그(153-2)를 형성할 수 있다. 제2 채널공급층(122-2)의 일부 영역을 식각(리세스)하여 리세스영역(R2)을 형성한 후, 리세스영역(R2)을 덮는 게이트절연층(132)을 형성할 수 있다. 리세스영역(R2)의 게이트절연층(132) 상에 제2 게이트전극(202G-2)을 형성할 수 있다. 제2 게이트전극(202G-2) 양측의 제2 채널공급층(122-2)에 제2 소오스전극(202S-2) 및 제2 드레인전극(202D-2)을 형성할 수 있다. 도 20b의 단계를 통해서, 제2 기판(102-2) 상에 제2 HFET(HT202)을 형성한 것으로 볼 수 있다. 제2 HFET(HT202)은 도 19f의 제2 HFET(HT202)과 동일하거나 유사한 구조를 가질 수 있다.
도 20c 및 도 20d를 참조하면, 제1 HFET(HT102)가 형성된 제1 기판(102-1)에 제2 HFET(HT202)가 형성된 제2 기판(102-2)을 부착할 수 있다. 그 결과, 도 20d에 도시된 바와 같이, 제1 HFET(HT102)과 제2 HFET(HT202) 사이에 제1 및 제2 기판(102-1, 102-2)이 구비된 반도체소자가 형성될 수 있다. 제1 및 제2 기판(102-1, 102-2)이 하나의 '기판'을 구성한다고 할 수 있다. 제1 HFET(HT102)의 도전플러그(153-1)와 제2 HFET(HT202)의 도전플러그(153-2)가 서로 연결될 수 있다. 서로 연결된 도전플러그(153-1, 153-2)에 의해 제1 소오스전극(202S-1)과 제2 드레인전극(202D-2)이 연결될 수 있다.
도 20e를 참조하면, 제1 게이트전극(202G-1)과 제2 소오스전극(202S-2)을 연결하는 본딩와이어(254)를 형성할 수 있다. 도 20e의 구조는 도 10의 구조와 실질적으로 동일하거나 유사할 수 있다.
도 19a 내지 도 19f의 제조방법 및 도 20a 내지 도 20e의 제조방법은 다양하게 변형될 수 있다. 예컨대, 도 19a 내지 도 19f의 제조방법 및 도 20a 내지 도 20e의 제조방법을 변형하여 도 11 내지 도 14 및 이들의 변형 구조를 제조할 수 있다. 이는 당업자가 용이하게 알 수 있는 것이므로, 이에 대한 자세한 설명은 생략한다.
이와 같이, 본 발명의 실시예에 따르면, 동일한 기판의 양면에 HFET을 형성하거나, 두 기판에 각각 HFET을 형성한 후 웨이퍼 본딩(wafer bonding) 공정을 통해 하나의 반도체소자를 구현할 수 있다. 이때, 두 개의 HFET은 기판 내에 형성된 도전플러그로 연결하거나, 기판 외부의 본딩와이어로 연결할 수 있다. 혹은, 하나의 반도체소자에서 상기 도전플러그와 본딩와이어를 모두 사용할 수도 있다. 이러한 본 발명의 실시예에 따르면, HFET을 적용한 다양한 구성의 소자를 용이하게 제조할 수 있고, 소자의 사이즈를 줄일 수 있으며, 불필요한 배선을 줄이거나 배선의 길이를 줄일 수 있다.
도시하지는 않았지만, 본 발명의 다른 실시예에 따르면, 기판(단일 기판 혹은 다중 기판)의 제1면에 복수의 제1 HFET을 구비시키고, 상기 기판의 제2면에 복수의 제2 HFET을 구비시킬 수 있다. 이때, 상기 복수의 제1 HFET의 적어도 일부는 상기 복수의 제2 HFET의 적어도 일부의 전기적으로 연결될 수 있다. 이러한 구조를 이용해서, 보다 복잡하고 다양한 구성을 갖는 반도체소자를 제조할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 15의 반도체소자의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층 및 채널공급층의 물질로 질화갈륨계 물질 이외에 다른 물질이 적용될 수 있고, 제1 HFET과 제2 HFET의 연결 관계도 달라질 수 있음을 알 수 있을 것이다. 또한, 경우에 따라서는, 기판(단일 기판 혹은 다중 기판)의 양면에 동일한 특성을 갖는 HFET을 형성하여 이들을 이용해서 반도체소자를 구성할 수도 있음을 알 수 있을 것이다. 그리고 도 16a 내지 도 20e를 참조하여 설명한 제조방법도 다양하게 변형될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
C10∼C12 : 제1 채널층 C20∼C22 : 제2 채널층
CS10∼CS12 : 제1 채널공급층 CS20∼CS22 : 제1 채널공급층
CP10, CP11 : 제1 도전플러그 CP20, CP21 : 제2 도전플러그
CP31 : 제3 도전플러그 CP12 : 도전플러그
D10∼D12 : 제1 드레인전극 D20∼D22 : 제2 드레인전극
G10∼G12 : 제1 게이트전극 G20∼G22 : 제2 게이트전극
HT10∼HT12 : 제1 HFET HT20∼HT22 : 제2 HFET
H1, H10, H11 : 제1 비아홀 H2, H20, H21: 제2 비아홀
H31 : 제3 비아홀 IL10, IL11 : 절연층
R2, R22 : 리세스영역 S10∼S12 : 제1 소오스전극
S20∼S22 : 제1 소오스전극 SUB10∼SUB12 : 기판(제1 기판)
SUB20∼SUB22 : 제2 기판 SUB100, SUB120 : 기판
W10∼W12 : 제1 본딩와이어 W20∼W22 : 제2 본딩와이어
W31 : 제3 본딩와이어 100, 102 : 기판
100-1, 102-1 : 제1 기판 100-2, 102-2 : 제2 기판
110-1, 112-1 : 제1 채널층 110-2, 112-2 : 제2 채널층
120-1, 122-1 : 제1 채널공급층 120-2, 122-2 : 제2 채널공급층
150, 150-1, 150-2 : 절연층 151, 151-1, 151-2 : 제1 도전플러그
152, 152-1, 152-2 : 제2 도전플러그 153, 153-1, 153-2 : 도전플러그
200D-1, 202D-1 : 제1 드레인전극 200D-2, 202D-2 : 제2 드레인전극
200G-1, 202G-1 : 제1 게이트전극 200G-2, 202G-2 : 제2 게이트전극
200S-1, 202S-1 : 제1 소오스전극 200S-2, 202S-2 : 제2 소오스전극
253, 254 : 본딩와이어 HT100, HT102 : 제1 HFET
HT200, HT202 : 제2 HFET

Claims (31)

  1. 기판의 제1면에 구비된 제1 HFET(heterojunction field effect transistor); 및
    상기 기판의 제1면과 마주하는 제2면에 구비된 것으로, 상기 제1 HFET과 다른 특성을 갖는 제2 HFET;을 포함하고,
    상기 제1 HFET은 제1 채널층 및 제1 채널공급층을 포함하고, 상기 제1 채널층은 상기 기판의 제1면과 상기 제1 채널공급층 사이에 배치되고,
    상기 제2 HFET은 제2 채널층 및 제2 채널공급층을 포함하고, 상기 제2 채널층은 상기 기판의 제2면과 상기 제2 채널공급층 사이에 배치되며,
    상기 기판, 상기 제1 채널층 및 상기 제2 채널층은 상기 제1 채널공급층과 상기 제2 채널공급층 사이에 배치된 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 HFET과 상기 제2 HFET은 전기적으로 서로 연결된 반도체소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 HFET 중 하나는 2DEG(2-dimensional electron gas)를 포함하고, 다른 하나는 2DHG(2-dimensional hole gas)를 포함하는 반도체소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 HFET은 n형 HFET이고,
    상기 제2 HFET은 p형 HFET인 반도체소자.
  5. 제 4 항에 있어서,
    상기 제1 HFET의 게이트는 상기 제2 HFET의 게이트와 연결되고,
    상기 제1 HFET의 드레인은 상기 제2 HFET의 소오스와 연결된 반도체소자.
  6. 제 4 항에 있어서,
    상기 제1 HFET의 게이트는 상기 제2 HFET의 게이트와 연결되고,
    상기 제1 HFET의 소오스는 상기 제2 HFET의 소오스와 연결되며,
    상기 제1 HFET의 드레인은 상기 제2 HFET의 드레인과 연결된 반도체소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 HFET은 HEMT(high electron mobility transistor)인 반도체소자.
  8. 제 7 항에 있어서,
    상기 제1 HFET은 노멀리-온(normally-on) HEMT이고,
    상기 제2 HFET은 노멀리-오프(normally-off) HEMT인 반도체소자.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 HFET은 캐스코드(cascode) 타입으로 연결된 반도체소자.
  10. 제 9 항에 있어서,
    상기 제1 HFET의 소오스는 상기 제2 HFET의 드레인에 연결된 반도체소자.
  11. 제 9 항에 있어서,
    상기 제1 HFET의 게이트는 상기 제2 HFET의 소오스에 연결된 반도체소자.
  12. 제 1 항에 있어서,
    상기 제1 HFET의 적어도 일부와 상기 제2 HFET의 적어도 일부는 상기 기판을 관통하도록 구비된 적어도 하나의 도전플러그(conductive plug)에 의해서 연결된 반도체소자.
  13. 제 1 항에 있어서,
    상기 제1 HFET의 적어도 일부와 상기 제2 HFET의 적어도 일부는 적어도 하나의 본딩와이어(bonding wire)에 의해서 연결된 반도체소자.
  14. 제 1 항에 있어서,
    상기 제1 HFET의 일부와 상기 제2 HFET의 일부는 상기 기판을 관통하도록 구비된 도전플러그에 의해서 연결되고,
    상기 제1 HFET의 다른 일부와 상기 제2 HFET의 다른 일부는 본딩와이어에 의해서 연결된 반도체소자.
  15. 제 1 항에 있어서,
    상기 제1 및 제2 HFET 중 적어도 하나는 질화갈륨계 물질을 포함하는 반도체소자.
  16. 제 1 항에 있어서,
    상기 기판은 단일 기판이거나 다중 기판인 반도체소자.
  17. 제 1 항에 있어서,
    상기 기판은 제1 기판 및 상기 제1 기판 상에 부착된 제2 기판을 포함하고,
    상기 제1 및 제2 HFET 중 하나는 상기 제1 기판의 하면에 구비되고,
    상기 제1 및 제2 HFET 중 다른 하나는 상기 제2 기판의 상면에 구비된 반도체소자.
  18. 청구항 1에 기재된 반도체소자를 포함하는 파워소자.
  19. 청구항 1에 기재된 반도체소자를 포함하는 인버터.
  20. 기판의 제1면에 제1 HFET을 형성하는 단계; 및
    상기 기판의 제1면과 마주하는 제2면에 상기 제1 HFET과 다른 특성을 갖는 제2 HFET을 형성하는 단계;를 포함하고,
    상기 제1 HFET은 제1 채널층 및 제1 채널공급층을 포함하도록 형성하고, 상기 제1 채널층은 상기 기판의 제1면과 상기 제1 채널공급층 사이에 배치되고,
    상기 제2 HFET은 제2 채널층 및 제2 채널공급층을 포함하도록 형성하고, 상기 제2 채널층은 상기 기판의 제2면과 상기 제2 채널공급층 사이에 배치되며,
    상기 기판, 상기 제1 채널층 및 상기 제2 채널층은 상기 제1 채널공급층과 상기 제2 채널공급층 사이에 배치되는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 HFET과 상기 제2 HFET을 전기적으로 연결하기 위한 연결요소를 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서, 상기 연결요소를 형성하는 단계는,
    상기 기판을 관통하는 적어도 하나의 홀(hole)을 형성하는 단계; 및
    상기 홀 내에 도전플러그를 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  23. 제 21 항에 있어서, 상기 연결요소를 형성하는 단계는,
    상기 제1 HFET과 상기 제2 HFET을 연결하는 적어도 하나의 본딩와이어를 형성하는 단계를 포함하는 반도체소자의 제조방법.
  24. 제 20 내지 23 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 HFET 중 하나는 n형 HFET이고, 다른 하나는 p형 HFET인 반도체소자의 제조방법.
  25. 제 20 내지 23 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 HFET 중 하나는 노멀리-온(normally-on) HEMT이고, 다른 하나는 노멀리-오프(normally-off) HEMT인 반도체소자의 제조방법.
  26. 제1 기판에 제1 HFET을 형성하는 단계;
    제2 기판에 상기 제1 HFET과 다른 특성을 갖는 제2 HFET을 형성하는 단계;
    상기 제1 HFET과 제2 HFET 사이에 상기 제1 및 제2 기판이 위치하도록 상기 제1 기판에 상기 제2 기판을 부착하는 단계;를 포함하고,
    상기 제1 HFET은 제1 채널층 및 제1 채널공급층을 포함하도록 형성하고, 상기 제1 채널층은 상기 제1 기판의 제1면과 상기 제1 채널공급층 사이에 배치되고,
    상기 제2 HFET은 제2 채널층 및 제2 채널공급층을 포함하도록 형성하고, 상기 제2 채널층은 상기 제2 기판의 제1면과 상기 제2 채널공급층 사이에 배치되며,
    상기 제1 기판, 상기 제2 기판, 상기 제1 채널층 및 상기 제2 채널층은 상기 제1 채널공급층과 상기 제2 채널공급층 사이에 배치되는 반도체소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 HFET과 상기 제2 HFET을 전기적으로 연결하기 위한 연결요소를 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
  28. 제 27 항에 있어서, 상기 연결요소를 형성하는 단계는,
    상기 제1 기판을 관통하는 적어도 하나의 제1 도전플러그를 형성하는 단계;
    상기 제2 기판을 관통하는 적어도 하나의 제2 도전플러그를 형성하는 단계;
    상기 제1 도전플러그와 상기 제2 도전플러그를 연결하는 단계;를 포함하는 반도체소자의 제조방법.
  29. 제 27 항에 있어서, 상기 연결요소를 형성하는 단계는,
    상기 제1 HFET과 상기 제2 HFET을 연결하는 적어도 하나의 본딩와이어를 형성하는 단계를 포함하는 반도체소자의 제조방법.
  30. 제 26 내지 29 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 HFET 중 하나는 n형 HFET이고, 다른 하나는 p형 HFET인 반도체소자의 제조방법.
  31. 제 26 내지 29 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 HFET 중 하나는 노멀리-온(normally-on) HEMT이고, 다른 하나는 노멀리-오프(normally-off) HEMT인 반도체소자의 제조방법.
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