KR101103858B1 - 냉각 메커니즘을 포함하는 본딩된 반도체 기판 - Google Patents

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Abstract

두 개의 반도체 기판을 포함하는 본딩된 기판이 제공된다. 각각의 반도체 기판은 반도체 장치들을 포함한다. 적어도 하나의 기판 관통 비아(through substrate via)는 두 개의 반도체 기반 사이에 신호 경로를 제공하기 위해 그들 사이에 제공된다. 두 개의 반도체 기판의 바닥 쪽들은 냉각 메커니즘을 포함하는 적어도 하나의 본딩 물질 층(bonding material layer)에 의해 본딩된다. 일 실시예에 있어서, 냉각 메커니즘은 본딩된 기판에 있는 반도체 장치들이 동작하는 동안 본딩된 반도체 기판을 냉각시키기 위해 냉각 유체(fluid flow)가 흐르는 냉각 채널이다. 다른 실시예에 있어서, 냉각 메커니즘은 두 개의 단부(end portion) 및 그 사이의 인접 경로로 된 전도성 냉각 핀(conductive cooling fin)이다. 냉각 핀은 본딩된 기판에 있는 반도체 장치들이 동작하는 동안 본딩된 반도체 기판을 냉각하기 위해 히트 싱크들(heat sinks)에 연결된다.
Figure R1020090084756
냉각 메커니즘, 냉각 유체, 본딩된 반도체 기판, 히트 싱크

Description

냉각 메커니즘을 포함하는 본딩된 반도체 기판{A BONDED SEMICONDUCTOR SUBSTRATE INCLUDING A COOLING MECHANISM}
본 발명은 본딩 표면에 또는 인접한 곳에 냉각 메커니즘을 가지는 본딩된 반도체 기판 및 그를 위한 디자인 구조체에 관한 것이다.
반도체 칩에서의 열방출(heat dissipation)은 반도체 장치의 크기를 조절하는 주요 문제점인데, 왜냐하면 장치의 면적 밀도와 장치당 전력 소비량의 곱인 반도체 칩의 전력 밀도가 반도체의 평균 면적이 감소함에 따라 증가하기 때문이다. 각각 반도체 장치를 포함하는 적어도 두 개의 반도체 기판이 본딩되는 경우, 본딩된 반도체 기판에서 열방출을 관리하는 것은 더욱 많은 문제가 되는데, 왜냐하면 적어도 두 개의 반도체 기판의 수직 스택킹(vertical stacking)이 단위 면적당 전력 방산기(dissipater)를 더 증가시키기 때문이다.
종래 기술의 방법은 반도체 칩에 히트 싱크(heat sink)를 부착하고 기판 내에 냉각 구조체를 형성하는 것과 같이 단일 반도체 칩을 냉각하는 방법을 제공하지만, 이러한 방법은 냉각 구조체를 제조하는데 많은 프로세싱 단계를 요구하거나 부적절한 냉각을 제공한다. 구체적으로, 종래 기술의 방법은, 적어도 두 개의 반도 체 기판에 있는 반도체 장치들에 의해 열이 발생되는 본딩된 반도체 기판을 위한 비싸지 않으며 효과적인 냉각 메커니즘을 제공하지 않는다.
상기와 같은 관점에 있어서, 본딩된 반도체 기판을 위한 냉각 메커니즘을 포함하는 반도체 구조체 및 이를 위한 디자인 구조체의 필요성이 존재한다.
종래 기술의 방법은, 적어도 두 개의 반도체 기판에 있는 반도체 장치들에 의해 열이 발생되는 본딩된 반도체 기판을 위한 비싸지 않으며 효과적인 냉각 메커니즘을 제공하지 않는다.
본 발명은 냉각 메커니즘(cooling mechanism)을 가지는 본딩된 반도체 기판을 형성하는 구조체, 디자인 구조체 및 방법을 제공한다.
본 발명에 있어서, 두 개의 반도체 기판을 포함하는 본딩된 기판이 제공된다. 각각의 반도체 기판은 반도체 장치들을 포함한다. 적어도 하나의 기판 관통 비아(through substrate via)는 두 개의 반도체 기반 사이에 신호 경로를 제공하기 위해 그들 사이에 제공된다. 두 개의 반도체 기판의 바닥 쪽들은 냉각 메커니즘을 포함하는 적어도 하나의 본딩 물질 층(bonding material layer)에 의해 본딩된다. 일 실시예에 있어서, 냉각 메커니즘은 본딩된 기판에 있는 반도체 장치들이 동작하는 동안 본딩된 반도체 기판을 냉각시키기 위해 냉각 유체(fluid flow)가 흐르는 냉각 채널이다. 다른 실시예에 있어서, 냉각 메커니즘은 두 개의 단부(end portion) 및 그 사이의 인접 경로로 된 전도성 냉각 핀(conductive cooling fin)이다. 냉각 핀은 본딩된 기판에 있는 반도체 장치들이 동작하는 동안 본딩된 반도체 기판을 냉각하기 위해 히트 싱크들(heat sinks)에 연결된다.
본 발명의 일 특징에 따라, 반도체 구조체가 제공된다. 이러한 반도체 구조 는, 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판; 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판; 및 제1 반도체 기판과 제2 반도체 기판 사이에 위치하며, 제1 측방향 개구 및(lateral opening) 제2 측방향 개구를 가지는 인접 캐비티(contiguous cavity)를 포함하는 유전체 물질 층(dielectric material layer) - 제1 반도체 기판 및 제2 반도체 기판은 유전체 물질 층을 통해 본딩됨 - 을 포함한다.
본 발명의 다른 특징에 따라, 반도체 구조체가 제공된다. 이러한 반도체 구조체는 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판; 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판; 제1 반도체 기판과 제2 반도체 기판 사이에 위치하는 유전체 물질 층 - 제1 반도체 기판 및 제2 반도체 기판은 유전체 물질 층을 통해 본딩됨 -; 및 제1 단부(end portion) 및 제2 단부, 그리고 그 사이에 임베드된 부분을 가지는 전도성 핀(conductive fin) - 임베드된 부분은 유전체 물질 층에 임베드됨 - 을 포함한다.
본 발명의 또 다른 특징에 따라, 반도체 구조체를 위한 디자인을 테스트하거나 디자인하거나 제조하는 머신 판독가능 매체에 임베드된 디자인 구조체가 제공된다. 이러한 디자인 구조체는, 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판을 나타내는 제1 데이터; 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판을 나타내는 제2 데이터; 제1 반도체 기판과 제2 반도체 기판 사이에 위치하는 유전체 물질 층을 나타내는 제3 데이터 - 제1 반도체 기판 및 제2 반도체 기판은 유전체 물질 층을 통해 본딩됨 -; 제1 측방 향 개구 및 제2 측방향 개구를 가지며, 유전체 물질 층에 임베드되는 인접 캐비티를 나타내는 제4 데이터; 적어도 하나의 제1 반도체 장치 위에서부터 적어도 하나의 제2 반도체 장치 중 하나로 연장되는 기판 관통 비아를 나타내는 제5 데이터; 캐비티를 채우는 냉각 유체를 나타내는 선택적 제6 데이터; 제1 측방향 개구에 부착되는 유입관(inlet tube)을 나타내는 선택적 제7 데이터; 및 제2 측방향 개구에 부착되는 유출관(outlet tube)을 나타내는 선택적 제8 데이터를 포함한다.
본 발명의 또 다른 특징에 따라, 반도체 구조체를 위한 디자인을 테스트하거나 디자인하거나 제조하는 머신 판독가능 매체에 임베드된 디자인 구조체가 제공된다. 이러한 디자인 구조체는, 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판을 나타내는 제1 데이터; 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판을 나타내는 제2 데이터; 제1 반도체 기판과 제2 반도체 기판 사이에 위치하는 유전체 물질 층을 나타내는 제3 데이터 - 제1 반도체 기판 및 제2 반도체 기판은 유전체 물질 층을 통해 본딩됨 -; 제1 단부 및 제2 단부, 그리고 그 사이에 임베드된 부분을 가지는 전도성 핀을 나타내는 제4 데이터 - 임베드된 부분은 유전체 물질 층에 임베드됨 -; 및 적어도 하나의 제1 반도체 장치 위에서부터 적어도 하나의 제2 반도체 장치 중 하나로 연장되는 기판 관통 비아를 나타내는 제5 데이터를 포함한다.
일 실시예에 있어서, 제4 데이터는 제2 유전체 물질 층의 수평 표면과 동일 평면상인 평면의 최상위 표면 및 제2 유전체 물질 층의 수평 평면과 동일 평면상인 평면의 바닥 표면을 가지는 전도성 핀을 나타내고, 평면의 최상위 표면은 제1 반도 체 기판의 바닥 표면에 평행하며, 평면의 바닥 표면은 제2 반도체 기판의 바닥 표면에 평행하다.
본 발명의 또 다른 특징에 따라, 반도체 구조체를 형성하는 방법이 제공된다. 반도체 구조체를 형성하는 방법으로서, 적어도 하나의 제1 반도체 장치를 그 위에 가지는 제1 반도체 기판을 포함하는 제1 구조체를 제공하는 단계; 적어도 하나의 제2 반도체 장치를 그 위에 가지는 제2 반도체 기판을 포함하는 제2 구조체를 제공하는 단계; 제1 구조체 바로 위에 제1 유전체 물질 층을 형성하는 단계; 제2 구조체 바로 위에 제2 유전체 물질 층을 형성하는 단계; 제1 측방향 개구 및 제2 측방향 개구를 가지는 인접 채널을 형성하기 위해 제2 유전체 물질 층을 패터닝하는 단계; 및 제1 유전체 물질 층 및 제2 유전체 물질 층을 본딩하는 단계를 포함한다.
본 발명의 또 다른 특징에 따라, 반도체 구조체를 형성하는 방법이 제공된다. 적어도 하나의 제1 반도체 장치를 그 위에 가지는 제1 반도체 기판을 포함하는 제1 구조체를 제공하는 단계; 적어도 하나의 제2 반도체 장치를 그 위에 가지는 제2 반도체 기판을 포함하는 제2 구조체를 제공하는 단계; 제2 구조체 바로 위에 전도성 핀을 형성하는 단계; 제2 구조체 바로 위에 제2 유전체 물질 층을 형성하는 단계 - 전도성 핀은 제1 단부 및 제2 단부, 그리고 그 사이에 임베드된 부분을 가지며, 임베드된 부분은 제2 유전체 물질 층에 임베드됨 -; 제1 구조체 바로 위에 또는 제2 유전체 물질 층 바로 위에 제1 유전체 물질 층을 형성하는 단계; 및 제1 유전체 물질 층 및 제2 유전체 물질 층을 본딩하는 단계를 포함한다.
본 발명은 냉각 메커니즘(cooling mechanism)을 가지는 본딩된 반도체 기판을 형성하는 구조체, 디자인 구조체 및 방법을 제공한다.
상기 언급된 바와 같이, 본 발명은 본딩 표면에 또는 인접한 곳에 냉각 메커니즘을 가지는 본딩된 반도체 기판 및 이를 위한 디자인 구조체에 관한 것으로, 본 명세서에 첨부된 도면과 함께 설명된다. 본 명세서에서 사용되는 바와 같이, 본 발명의 또는 본 발명의 바람직한 실시예의 구성 요소를 설명하는 경우, "하나", "한" 및 "상위"는 하나 이상의 구성 요소가 있다는 것을 의미한다. 도면 전체에 걸쳐서, 동일한 참조 번호 또는 문자는 유사하거나 균등한 구성 요소를 지시하는데 사용된다. 본 발명의 청구 대상을 불필요하게 모호하게 하는 공지된 기능 및 구조의 상세한 설명은 명확함을 위해 생략되었다. 도면이 실제 크기로 도시될 필요는 없다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 예시적인 제1 반도체 구조체가 제1 기판(기판1)으로부터 유도된 제1 구조체(99) 및 제2 기판(기판2)으로부터 유도된 제2 구조체(199)를 포함한다. 제1 구조체(99)는 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판(140)을 포함한다. 예를 들어, 적어도 하나의 제1 반도체 장치는 제1 반도체 기판(140)에 있는 바디 영역(body region; 122) 그리고 소스 및 드레인 영역(source and drain region; 124), 및 제1 반도체 기판(140)의 바로 위의(on and above) 게이트 전극(gate electrode; 142) 및 게이트 스페이 서(gate spacer; 144)를 가지는 제1 필드 효과 트랜지스터(field effect transistor)를 포함할 수 있다. 적어도 하나의 제1 반도체 장치는, 제1 반도체 기판(140)의 최상위 표면으로부터 제1 반도체 기판(140)의 바닥 표면으로 연장되는 적어도 하나의 제1 쉘로우 트랜치 고립 구조체(shallow trench isolation structure; 130)에 의해 서로 전기적으로 고립된다.
적어도 하나의 제1 반도체 장치의 일부는, 반도체 물질을 포함하는 제1 반도체 기판(140)의 반도체 부분 내에 위치한다. 반도체 물질은 실리콘, 게르마늄, 실리곤 게루마늄 합금, 실리콘 카본 합금, 실리콘 게르마늄 카본 합금, 비화 갈륨(gallium arsenide), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), Ⅲ-Ⅴ족 화합물 반도체 물질, Ⅱ-Ⅳ족 화합물 반도체 물질, 유기(organic) 반도체 물질 및 기타 화합물 반도체 물질을 포함할 수 있다. 일반적으로, 제1 반도체 기판(140)의 반도체 부분의 반도체 물질은 에피텍시(epitaxy) 반도체 물질, 즉 반도체 물질 전반에 걸쳐 원자 정렬(atomic alignment)을 가지는 단결정 반도체 물질(single crystalline semiconductor material)을 포함한다.
선택적으로, 제1 절연층(insulator layer; 120)은 제1 반도체 기판(140) 바로 아래에 제공될 수 있다. 제1 절연층(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함한다. 기판 컨택트 레벨 금속 상호연결 구조체(substrate-contact level metal interconnect structure; 160)는 적어도 하나의 제1 반도체 장치 및 제1 반도체 기판(140) 바로 위에 형성된다. 기판 컨택트 레벨 금속 상호연결 구조체(160)는 기판 컨택트 레벨 유전체 층(substrate-contact level dielectric layer; 150)을 포함한다. 기판 컨택트 레벨 유전체 층(150)은 유전체 물질을 포함한다. 기판 컨택트 레벨 유전체 층(150)에 사용될 수 있는 유전체 물질은, 이에 한정되는 것은 아니나 실리케이트 유리(silicate glass), 유기실리케이트 유리(organosilicate glass; OSG) 물질, 화학 기상 증착(chemical vapor deposition)에 의해 형성된 SiCOH 기반 낮은 k 물질, 스핀 온 글라스(Spin on Glass; SOG) 또는 스핀 온 낮은 k 유전체 물질(예를 들어, SiLK™) 등을 포함한다. 실리케이트 유리는 USG(undoped silicate glass), BSG(borosilicate glass), PSG(phosphosilicate glass), FSG(fluorosilicate glass), BPSG(borophosphosilicate glass) 등을 포함한다. 유전체 물질은 3.0 미만의 유전 상수를 가지는 낮은 유전 상수(낮은 k) 물질일 수 있다. 유전체 물질은 비다공질(non-porous) 또는 다공질일 수 있다. 적어도 하나의 제1 반도체 장치에 접촉하고 기판 컨택트 레벨 유전체 층(160)의 최상위 표면과 동일 평면상인(coplanar) 최상위 표면을 가지는 제1 컨택트 비아(148)는 기판 컨택트 레벨 유전체 층(150) 내에 형성된다. 제1 컨택트 비아(148)는 W, Cu, Al, TaN, TiN, Ta, Ti 또는 그들의 조합과 같은 전도성 물질을 포함한다.
최상위 핸들 기판(top hand substrate; 181)은 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면에, 예를 들어 본딩에 의해 부착된다. 최상위 핸들 기판(180)은 세라믹 물질, 반도체 물질 또는 유리 또는 알루미늄 산화물과 같은 유전체 물질을 포함할 수 있다. 최상위 핸들 기판(181)은 제1 반도체 기판(140) 및 기판 컨택트 레벨 금속 상호연결 구조체(160), 그리고 존재하는 경우 선택적으 로 제1 절연 층(120)의 스택에 대한 기계적 지지(mechanical support)를 제공한다.
절연 층(120)은 실리콘 온 절연(silicon-on-insulator; SOI) 웨이퍼 내의 절연체일 수 있으며, 기판상의 실리콘 핸들 웨이퍼, 절연체 및 실리콘층으로 원래 구성된다. SOI 웨이퍼가 웨이퍼1 상에 구조체를 형성하는데 사용된 경우, 웨이퍼1의 상위 표면은 최상위 핸들 기판(181)에 임시적으로 부착될 것이고, SOI 웨이퍼 상의 원래 실리콘 핸들은 본 기술 분야에 공지된 에칭 또는 백사이드 그라인딩(backside grinding)의 조합에 의해 제거될 것이다. 또한, 제1 반도체 기판(140) 및 기판 컨택트 레벨 금속 상호연결 구조체(160) 그리고 선택적으로 제1 절연 층(120)의 스택은, 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면에 최상위 핸들 기판(181)을 부착한 후에 반도체 기판의 일부를 클리빙(cleaving)함으로써 제공될 수 있다. 예를 들어, 제1 반도체 기판(140) 및 제1 절연체 층(120)은 반도체 온 절연체(semiconductor-on-insulator; SOI) 층의 상위 부분일 수 있는데, 제1 반도체 기판(140)은 최상위 반도체 층이고, 제1 절연층(120)은 매몰 절연층(buried insulator layer)이다. 또한, 제1 반도체 기판(140)은 벌크 기판의 최상위 부분이고, 제1 절연층(120)은 제1 구조체(99)에 존재하지 않을 수 있다. 이러한 경우에 있어서, 제1 반도체 기판(140)은, 예를 들어 기판을 백사이드 그라인딩(grinding)하거나 백사이드 에칭함으로써 또는 수소 임플란트 표면(hydrogen implanted surface)에 클리빙함으로써 벌크 기판의 나머지로부터 분리될 수 있다.
본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제1 반도체 기판(140)의 두께는 약 50nm에서 약 200㎛일 수 있으며, 일반적으로 약 100nm에서 20㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제1 절연층(120)의 두께는, 존재하는 경우, 약 100nm에서 약 10㎛일 수 있으며, 일반적으로 200nm에서 약 1.0㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 기판 컨택트 레벨 금속 상호연결 구조체(160)의 두께는 약 200nm에서 약 1.0㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 최상위 핸들 기판(181)의 두께는 약 400nm에서 약 2,000㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제1 유전체 층(110)의 두께는 약 50nm에서 약 5㎛일 수 있으며, 일반적으로 200nm에서 약 2㎛일 수 있다.
제1 구조체(99)를 반대로(upside down) 뒤집은(flipping) 후에, 제1 절연층(120)의 바닥 표면 또는 제1 절연층(120)이 존재하지 않는 경우, 제1 유전체 층(110)은 제1 반도체 기판(140)의 바닥 표면에 도포될 수 있다(applied to). 제1 유전체 층(110)은 본딩 목적으로 사용될 수 있는 본딩 가능 물질을 포함할 수 있으며, 이러한 본딩 가능 물질은 폴리이미드(polyimide)와 같은 본딩 가능 폴리머(polymer) 또는 실리콘 산화물과 같은 본딩 가능 유전체 산화물일 수 있다. 제1 유전체 층(110)은, 인접 채널(contiguous channel)의 제1 단(end)에 제1 측방향 개구부(lateral opening) 및 인접 채널의 제2 단(end)에 제2 측방향 개구부를 가지며 제1 유전체 층(110)에 임베드된 인접 채널을 포함하도록 리소그라픽(lithographically)으로 패터닝될 수 있다. 제1 구조체(99) 및 제1 유전체 층(110)의 스택은 반대로 뒤집어질 수 있고, 따라서 제1 유전체 층(110)은 제1 구조체(99)의 아래에 위치한다.
제2 구조체(199)는, 반대로 도시되어 제2 반도체 기판(240)의 최상위 표면이 제2 반도체 기판(240)의 바닥 표면 아래에 도시되는 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판(240)을 포함한다. 예를 들어, 적어도 하나의 제2 반도체 장치는 제2 반도체 기판(240)에 있는 바디 영역(222) 그리고 소스 및 드레인 영역(224), 및 반대로 위치됨에 따라 제1 반도체 기판(140)의 바로 아래에 게이트 전극(242) 및 게이트 스페이서(244)를 가지는 제2 필드 효과 트랜지스터를 포함할 수 있다. 적어도 하나의 제2 반도체 장치는 제2 반도체 기판(240)의 최상위 표면에서부터 제2 반도체 기판(240)의 바닥 표면으로 연장되는 적어도 하나의 제2 쉘로우 트랜치 고립 구조체(230)에 의해 서로 전기적으로 고립된다.
적어도 하나의 제2 반도체 장치의 일부는 반도체 물질을 포함하는 제2 반도체 기판(240)의 반도체 부분 내에 위치할 수 있다. 제2 반도체 기판(240)의 반도체 물질은 상기 기술된 제1 반도체 기판(140)에 사용될 수 있는 임의의 물질을 포함할 수 있다. 일반적으로, 제2 반도체 기판(240)의 반도체 물질은 에피텍시, 다결정 또는 단결정 반도체 물질을 포함한다.
선택적으로, 제2 절연층(220)은 제2 반도체 기판(240)의 최상위 표면 바로 위에 제공될 수 있다. 제2 절연층(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함할 수 있으며, 상기 논의된 제1 반도체 기판(140)에 있는, SOI 기판의 절연 부분을 포함할 수 있다. 제2 금속 상호연결 구조체(260)는 본 기술분야에 공지된 방법을 사용하여 적어도 하나의 제1 반도체 장치 및 제2 반도체 기판(240) 바로 아래(on)에 형성된다. 제2 금속 상호연결 구조체(260)는 제2 상호연결 레벨 유전체 층(250) 및 그 안에 임베드된 제2 금속 와이어링 구조체(248)를 포함한다. 제2 상호연결 레벨 유전체 층(250)은 상기 기술된 바와 같이 기판 컨택트 레벨 금속 상호연결 구조체(160)에 사용될 수 있는 임의의 유전체 물질을 포함할 수 있다. 제2 패시베이션층(passivation layer; 290)은 제2 금속 상호연결 구조체(260)의 최상위 표면상에 형성된다. 제2 패시베이션층(290)은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합과 같은 유전체 물질을 포함한다.
바닥 핸들 기판(bottom handle substrate; 296)은, 예를 들어 본딩에 의해 패시베이션층(290)의 최상위 표면에 부착된다. 바닥 핸들 기판(296)은 핸들 기판(181)과 유사하며, 세라믹 물질, 반도체 물질 또는 유리나 알루미늄 산화물과 같은 유전체 물질을 포함할 수 있다. 바닥 핸들 기판(296)은 제2 반도체 기판(240) 및 제2 금속 상호연결 구조체(260), 그리고 존재하는 경우 선택적으로 제2 절연층(220)의 스택에 대한 기계적 지지를 제공한다.
제2 반도체 기판(240) 및 제2 금속 상호연결 구조체(260), 그리고 선택적으로 제2 절연층(220)의 스택은 제1 반도체 기판(140)의 스택과 유사한 방식으로(즉, 패시베이션층(290)의 최상위 표면에 대해 바닥 핸들 기판(296)을 부착한 후에 반도체 기판의 일부를 클리빙하거나, SOI 기판으로부터 슬로우어 실리콘 층(slower silicon lyaer)을 제거함으로써) 제공될 수 있다. 예를 들어, 제2 반도체 기판(240) 및 제2 절연층(220)은 반도체 온 절연(semiconductor-on-insulator; SOI) 층의 상위 부분일 수 있고, 여기서 제2 반도체 기판(240)은 최상위 반도체 층이고, 제2 절연층(220)은 매립 절연층이다. 또한, 제2 반도체 기판(240)은 벌크 기판의 최상위 부분일 수 있고, 제2 절연층(220)은 제2 구조체(199)에 존재하지 않을 수 있다. 이러한 경우에 있어서, 제2 반도체 기판(240)은, 예를 들어 수소 임플란트 표면에 클리빙함으로써 벌크 기판의 나머지로부터 분리될 수 있다.
본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제2 반도체 기판(240)의 두께는 약 50nm에서 약 200㎛일 수 있으며, 일반적으로 약 100nm에서 20㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제2 절연층(220)의 두께는, 존재하는 경우, 약 100nm에서 약 10㎛일 수 있으며, 일반적으로 200nm에서 약 1.0㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제2 금속 상호연결 구조체(260)의 두께는 약 0.2㎛에서 약 20㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 바닥 핸들 기판(296)의 두께는 약 400㎛에서 약 2,000㎛일 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 제2 유전체 층(210)의 두께는 약 50nm에서 약 5㎛일 수 있으며, 일반적으로 200nm에서 약 2㎛일 수 있다.
제2 반도체 기판(240) 및 제2 금속 상호연결 구조체(260) 그리고 존재하는 경우 제2 절연층(220)의 스택이 제2 구조체(199)에서 반대로 위치된다. 제2 절연층(220)의 바닥 표면 또는 제2 절연층(220)이 존재하지 않는 경우, 제2 유전체 층(210)은 제2 반도체 기판(240)의 바닥 표면에 도포될 수 있다. 제2 유전체 층(210)은 본딩 목적으로 사용될 수 있는 본딩 가능 물질을 포함할 수 있으며, 이러한 본딩 가능 물질은 폴리이미드와 같은 본딩 가능 폴리머 또는 실리콘 산화물과 같은 본딩 가능 유전체 산화물일 수 있다. 제2 유전체 층(210)은, 인접 채널의 제1 단에 제3 측방향 개구부 및 인접 채널의 제2 단에 제4 측방향 개구부를 가지며 제2 유전체 층(210)에 임베드된 인접 채널을 포함하도록 리소그라픽으로 패터닝된다. 어느 경우에 있어서, 제2 유전체 층(210)에서의 패턴은 제1 유전체 층(110)에서의 패턴의 거울 이미지(mirror image)이다.
도 2 및 도 3을 참조하면, 제1 구조체(99) 및 제2 구조체(199)는 제1 유전체 층(110) 및 제2 유전체 층(210)을 통해 본딩된다. 제1 구조체(99), 제2 구조체(199), 제1 유전체 층(110) 및 제2 유전체 층(210)은 본딩된 기판을 집합적으로 구성한다. 제2 유전체 층(210)의 최상위 표면은, 반대로 위치된 제1 유전체 층(110)의 최상위 표면과 본딩된다. 제2 유전체 층(210) 및 제1 유전체 층(110)이 함께 접합되는 경우, 제2 유전체 층(210) 및 제1 유전체 층(110)에서의 패턴은 정렬되고, 따라서 두 개의 채널은 제1 유전체 층(110)의 상위 표면 및 제2 유전체 층(210)의 하위 표면에 의해 수직으로 본딩되는 인접 캐비티(contiguous cavity; 100)를 형성한다. 제1 유전체 층(110)의 측벽들 및 제2 유전체 층(210)의 하위 표면이 인접 캐비티(100)의 측방향으로 경계를 형성한다. 인접 캐비티(100)는 인접 캐비티(100)의 제1 단에서의 제1 측방향 개구부 및 인접 캐비티(100)의 제2 단에서의 제2 측방향 개구부와 함께 제공된다. 인접 캐비티(100)는 파이프 모양을 가지며 벤드들(bends)을 포함할 수 있다. 인접 캐비티(100)는 제1 측방향 개구부 및 제2 측방향 개구부 사이의 유체 유동(fluid flow)에 대해 전도성 있도록 구성되고, 일정한 단면적을 가지는 영역들을 포함할 수 있다. 인접 캐비티(100)는 "인접"하는데, 즉 하나의 연결된 체적이다(in one connected volume). 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나, 인접 캐비티(100)의 수직 높이는 약 100nm에서 약 10㎛일 수 있으며, 일반적으로 약 400nm에서 약 4㎛일 수 있다.
본 발명이, 제1 유전체 층(110) 및 제2 유전체 층(210)이 함께 본딩되어 본딩된 인터페이스가 제1 유전체 층(110) 및 제2 유전체 층(210) 사이에 형성되는 것으로 기술되어 있지만, 제1 유전체 층(110) 및 제2 유전체 층(210) 중 하나만이 제1 구조체(99) 및 제2 구조체(199)를 본딩하기 위해 사용되는 실시예들이 명시적으로 고려될 수 있다. 이러한 경우에 있어서, 채널을 포함하는 제1 유전체 층(110) 및 제2 유전체 층(210) 중 하나는 제1 구조체(99) 및 제2 구조체(199)에 의해 수직으로 접한다. 일 실시예에 있어서, 채널(100)은 각각 10㎛의 너비와 4㎛의 높이를 가진다. 제1 유전체 층(110) 및 제2 유전체 층(210) 사이의 완벽한 정렬이 도 2에 도시되었으나, 제1 유전체 층(110) 및 제2 유전체 층(210)은 두 개의 층들 사이의 오버레이 변동(overlay variation) 및 너비 차이로 인해 일부 정렬되지 않을 수 있다.
도 4를 참조하면, 최상위 핸들 기판(181)이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제거된다. 기판 관통 비아 홀들이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제1 반도체 기판(140) 내의 적어도 하나의 쉘로우 고립 구조체(130), (존재하는 경우) 제1 절연층(120), 제1 유전체 층(110), 제2 유전체 층(210) 및 (존재하는 경우) 제2 절연층(220)을 통해 제2 반도체 기판(240) 내에 및 아래에 위치한 적어도 하나의 제2 반도체 장치의 상위 부분으로 형성된다. 예를 들어, 기판 관통 비아 홀은 제2 반도체 층 내에 및 아래에 위치한 필드 효과 트랜지스터의 소스 및 드레인 영역(224) 또는 바디 영 역(222)까지 형성될 수 있다.
기판 관통 비아 홀들은 전도성 기판 관통 비아(146)들을 형성하기 위해 도핑된 반도체 물질 또는 금속성의 물질과 같은 전도성 물질로 채워진다. 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면 위의 여분의 전도성 물질은, 예를 들어 평면화(planarization)에 의해 제거된다. 기판 관통 비아(146)에 사용될 수 있는 예시적인 반도체 물질은 도핑된 다결정질 또는 아모퍼스 실리콘(amorphous silicon), 게르마늄, 실리콘 게르마늄, 금속(예를 들어, 텅스턴, 티타늄, 탄탈, 루테늄, 코발트, 구리, 알루미늄, 납, 플래티늄, 주석, 은, 금), 전도성 금속성의 화합 물질(예를 들어, 탄탈 질화물, 티타늄 질화물, 텅스턴 실리사이드, 텅스턴 질화물, 티나늄 질화물, 탄탈 질화물, 루테늄 산화물, 코발트 실리사이드, 니켈 실리사이드), 탄소 나노튜브(carbon nanotube) 전도성 탄소 또는 그들의 임의의 적절한 조합을 포함한다. 기판 관통 비아(146)들은 제1 절연층(120)의 적어도 하나의 제1 반도체 장치위에서부터(즉, 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터) 적어도 하나의 제2 반도체 장치로 연장된다.
도 5를 참조하면, 제1 금속 상호연결 구조체(180)는 본 기술분야에 공지된 방법을 사용하여 기판 컨택트 레벨 금속 상호연결 구조체(160)의 바로 위에 형성된다. 제1 금속 상호연결 구조체(180)는 제1 상호연결 레벨 유전체 층(170) 및 그 안에 임베드된 제1 금속 와이어링 구조체(168)를 포함할 수 있다. 제1 상호연결 레벨 유전체 층(170)은 상기 기술된 바와 같이 기판 컨택트 레벨 금속 상호연결 구조체(160)에 사용될 수 있는 임의의 유전체 물질을 포함할 수 있다. 제1 패시베이션 층(190)은 제1 금속 상호연결 구조체(180)의 최상위 표면 위에 형성된다. 제1 패시베이션 층(190)은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합과 같은 유전체 물질을 포함한다.
제1 금속 와이어링 구조체(168)는 제1 패시베이션 층(190) 바로 아래에 위치한 C4(Controlled Collapse Chip Connection) 패드들의 제1 세트를 포함할 수 있다. 제1 패시베이션 층(190)은 C4 패드들의 제1 세트를 노출하기 위해 리소그라픽으로 패터닝된다. C4 볼들(balls)의 제1 세트(192)는 노출된 C4 패드들의 제1 세트 위에 형성된다. 이후에, C4 볼들의 제1 세트(192)는 C4 패드들의 일 세트를 포함하는 다른 반도체 칩 또는 패키징 기판에 본딩될 수 있다.
도 6 및 도 7을 참조하면, 바닥 핸들 기판(296)은 제2 패시베이션 층(290)에서 제거된다. 제2 금속 와이어링 구조체(248)는 제2 패시베이션 층(290) 바로 위에 위치한 C4 패드들의 제2 집합을 포함할 수 있다. 제2 패시베이션 층(290)은 C4 패드들의 제2 세트를 노출하기 위해 리소그라픽으로 패터닝된다. C4 볼들의 제2 세트(192)는 노출된 C4 패드들의 제2 세트 위에 형성된다. 이후에, C4 볼들의 제2 세트(392)가 반도체 칩의 더 수직한 스택킹(stacking)을 위해 C4 패드들의 일 세트를 포함하는 또 다른 반도체 칩 또는 패키징 기판에 본딩될 수 있다.
냉각 유체 공급 라인(cooling fluid supply line)(도시되지 않음)과 냉각 유체 반환 라인(cooling fluid return line)(도시되지 않음)의 연결을 용이하게 하기 위해 유입관(inlet tube; 400)은 인접 캐비티(100)의 제1 측방향 개구부에 부착될 수 있고, 유출관(outlet tube; 410)은 인접 캐비티(100)의 제2 측방향 개구부에 부 착될 수 있으며, 이들은 냉각 유체 순환기(cooling fluid circulator)(도시되지 않음) 및 선택적 열 방열기(heat radiator)에 연결된다. 냉각 유체는 본딩된 반도체 기판에 있는 반도체 장비가 동작하는 동안 인접 캐비티(100)로 공급되고 인접 캐비티(100)를 통해 순환되며, 본딩된 반도체 기판은 위에서 아래로 C4 패드들의 제1 세트, 제1 패시베이션 층(190), 제1 금속 상호연결 구조체(180), 기판 컨택트 레벨 금속 상호연결 구조체(160), 제1 반도체 기판(140), 제1 절연층(120), 제1 유전체 층(110), 제2 유전체 층(210), 제2 절연층(220), 제2 반도체 기판(240), 제2 금속 상호연결 구조체(260), 제2 패시베이션 층(290) 및 C4 패드들의 제2 세트(292)를 포함할 수 있다.
냉각 유체는 열을 전달하기 위해 순환될 수 있는 임의의 유체를 포함할 수 있다. 냉각 유체는 액체이거나 기체일 수 있다. 냉각 유체의 예시적인 물질은, 이에 한정되는 것은 아니나, 액체 헬륨, 액체 수소, 액체 질소, 액체 산소, 물, 글리세린, 메틸 알코올, 에틸 알코올, 이소프로필 알코올(isopropyl alcohol), 물, 부동액(antifreeze solution), 광유(mineral oil), 파마자유(castor oil), 실리콘 오일, 탄화플루오르 오일(fluorocarbon oil), 변압기유(transformer oil), 커팅 윤활제, 냉각제, 공기, 질소 가스, 산소 가스, 불활성 기체(inert gas), 할로메탄(halomethane), 무수 암모니아(anhydrous ammonia), 이산화유황(sulfur dioxide), 이산화탄소(carbon dioxide) 및 그들의 비반응성(non-reactive) 조합을 포함한다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 예시적인 제2 구조체는 제1 실시예와 동일하게 제1 구조체(99) 및 제2 구조체(199)를 포함한다. 제1 실시예와 동일한 방식으로 제1 구조체(99)를 반대로 뒤집은 후에, 제1 유전체 층(110)은 제1 절연층(120)의 바닥 표면 또는 제1 반도체 기판(140)의 바닥 표면에 도포된다. 제1 유전체 층(110)은 본딩 목적으로 사용될 수 있는 본딩 가능 물질을 포함한다. 제1 유전체 층(110)은, 인접 채널의 제1 단에 제1 측방향 개구부 및 인접 채널의 제2 단에 제2 측방향 개구부를 가지며 제1 유전체 층(110)에 임베드된 인접 채널을 포함하도록 리소그라픽으로 패터닝될 수 있다. 제1 구조체(99) 및 제1 유전체 층(110)의 스택은 반대로 뒤집어질 수 있고, 따라서 제1 유전체 층(110)은 제1 구조체(99)의 아래에 위치한다.
바닥 핸들 기판(296)은, 예를 들어 제1 실시예와 동일한 방식인 본딩에 의해 패시베이션 층(290)의 최상위 표면에 부착된다. 이후에, 적어도 하나의 전도성 구조체(202)는 제2 절연층(220) 상에 형성된다. 제2 반도체 기판(240)의 안 및 아래의 적어도 하나의 제2 반도체 장치의 최상위 부분으로 연장되는 적어도 하나의 전도성 구조체(202)는 제2 절연층(220)에 있는 적어도 하나의 비아 홀을 리소그라픽 패터닝함으로써 형성된다. 예를 들어, 적어도 하나의 비아 홀은, 반대로 위치되었기 때문에 제2 반도체 기판(240)의 바닥 표면인 제2 반도체 기판(240)의 상위 표면으로 연장될 수 있다. 전도성 물질은 적어도 하나의 비아 홀 및 제2 절연층(220) 또는 제2 반도체 기판(240)의 상위 표면에서 증착된다(deposited). 전도성 물질은 도핑된 폴리실리콘 또는 도핑된 실리콘 함유 합금과 같은 도핑된 반도체 물질일 수 있거나, W, Cu, Al, TaN, TiN, Ta, Ti 등과 같은 금속성 물질일 수 있다. 적어도 하나의 전도성 구조체(202)를 형성하기 위해 전도성 물질은 제2 절연층(220)의 상위 표면 위에서 리소그라픽으로 패터닝된다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수도 있으나, 적어도 하나의 전도성 구조체(202)의 두께는 약 50nm에서 약 5㎛일 수 있으며, 일반적으로 약 200nm에서 약 2㎛일 수 있다.
제2 유전체 층(210)은 제2 절연층(220) 또는 제1 반도체 기판(140) 위에 도포된다. 제2 유전체 층(210)은 연속적으로 평면화될 수 있고, 따라서 제2 유전체 층(210)의 최상위 표면은 적어도 하나의 전도성 구조체(202)의 최상위 표면(들)과 실질적으로 동일평면상에 있다. 제2 유전체 층(210)은 제1 실시예에서의 본딩 목적을 위해 사용될 수 있는 본딩 가능 물질을 포함한다. 제2 유전체 층(210)은 인접 채널의 제1 단의 제3 측방향 개구부 및 인접 채널의 제2 단에 제4 측방향 개구부를 가지며 제2 유전체 층(210)에 임베드된 인접 채널을 포함하도록 리소그라픽으로 패터닝될 수 있다. 적어도 하나의 전도성 구조체(202)의 각각은 제2 유전체 층(210)에 측방향으로 임베드된다. 하나의 경우에 있어서, 제2 유전체 층(210)에서의 패턴은 제1 유전체 층(110)에서의 패턴의 거울 이미지(mirror image)이고, 따라서 제2 유전체 층(210) 및 제1 유전체 층(110)이 함께 접합되는 경우, 제2 유전체 층(210) 및 제1 유전체 층(110)의 측벽은 실질적으로 수직으로 일치한다.
도 9 및 도 10을 참조하면, 제1 구조체(99) 및 제2 구조체(199)가 제1 실시예와 동일한 방식으로 제1 유전체 층(110) 및 제2 유전체 층(210)을 통해 본딩된다. 제1 구조체(99), 제2 구조체(199), 제1 유전체 층(110) 및 제2 유전체 층(210)은 본딩된 기판을 집합적으로 구성한다. 제2 유전체 층(210)의 최상위 표 면은 반대로 위치됨에 따라 제1 유전체 층(110)의 최상위 표면에 본딩된다. 제2 유전체 층(210) 및 제1 유전체 층(110)이 함께 접합되는 경우, 제2 유전체 층(210) 및 제1 유전체 층(110)에 있는 패턴들은 정렬되고, 따라서 두 개의 채널은 제1 유전체 층(110)의 상위 표면 및 제2 유전체 층(210)의 하위 표면에 의해 수직으로 경계지어 지는 인접 캐비티(100)를 형성한다. 인접 캐비티(100)는 제1 유전체 층(110)의 측벽들 및 제2 유전체 층(210)의 하위 표면에 의해 측방향으로 경계지어진다. 인접 캐비티(100)는 제1 실시예에서의 인접 캐비티(100)와 동일한 기하학적 특성을 가진다. 제1 유전체 층(110) 및 제2 유전체 층(210) 중 하나만이 제1 구조체(99) 및 제2 구조체(199)를 본딩하는데 사용되는 실시예들이 명시적으로 고려될 수 있다.
도 11을 참조하면, 최상위 핸들 기판(181)이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제거된다. 기판 관통 비아 홀은 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면에서부터 제1 반도체 기판(140) 내의 적어도 하나의 쉘로우 트랜치 고립 구조체(130), (존재하는 경우) 제1 절연층(120), 제1 유전체 층(110)을 통해 제2 유전체 층(210)에 임베드된 적어도 하나의 전도성 구조체(202)의 상위 부분으로 형성된다.
기판 관통 비아 홀은 기판 관통 비아(146)들을 형성하기 위해 도핑된 반도체 물질 또는 금속성의 물질과 같은 전도성 물질로 채워진다. 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면 위의 여분의 전도성 물질은, 예를 들어 평면화에 의해 제거된다. 기판 관통 비아(146)는 제1 실시예와 동일한 물질을 포함할 수 있다. 기판 관통 비아(146)는 제1 절연층(120)의 적어도 하나의 제1 반도체 장치 위에서부터(즉, 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면에서부터) 적어도 하나의 전도성 구조체(202)로 연장된다. 기판 관통 비아(146) 및 적어도 하나의 전도성 구조체(202)는 적어도 하나의 제1 반도체 장치 및 적어도 하나의 제2 반도체 장치 사이의 전도성 전기적 연결(conductive electrical connections)을 집합적으로 구성한다.
도 12를 참조하면, 제1 금속 상호연결 구조체(180)는 제1 실시예와 동일한 방식으로 기판 컨택트 레벨 금속 상호연결 구조체(160) 바로 위에 형성된다. 제1 금속 와이어링 구조체(168)는 제1 실시예에서와 같이 제1 패시베이션 층(190) 바로 아래에 위치한 C4 패드들의 제1 세트를 포함할 수 있다. C4 볼들의 제1 세트(192)는 제1 실시예에서와 같이 노출된 C4 패드들의 제1 세트 위에 형성될 수 있다.
도 13 및 도 14를 참조하면, 바닥 핸들 기판(296)은 제2 패시베이션 층(290)으로부터 제거된다. C4 볼들의 제2 세트(292)가 제1 실시예에서와 같이 노출된 C4 패드들의 제2 세트 위에 형성될 수 있다. 냉각 유체 공급 라인(도시되지 않음)과 냉각 유체 반환 라인(도시되지 않음)의 연결을 용이하게 하기 위해 유입관(400) 및 유출관(410)이 인접 캐비티(100)에 부착될 수 있으며, 이들은 냉각 유체 순환기(도시되지 않음) 및 선택적 열 방열기에 연결된다. 제1 실시예와 동일한 방식으로 본딩된 제2 반도체 기판에 있는 반도체 장비가 동작하는 동안 냉각 유체는 인접 캐비티(100)로 공급되고, 인접 캐비티(100)를 통해 순환된다.
도 15를 참조하면, 본 발명의 제3 실시예에 따른 예시적인 제3 구조체는 제1 실시예와 동일하게 제1 구조체(99) 및 제2 구조체(199)를 포함한다. 제1 실시예와 동일한 방식으로 제1 구조체(99)를 반대로 뒤집은 후에, 제1 유전체 층(110)은 제1 절연층(120)의 바닥 표면 또는 제1 반도체 기판(140)의 바닥 표면에 도포된다. 제1 유전체 층(110)은 본딩 목적을 위해 사용될 수 있는 본딩 가능 물질을 포함한다. 제1 유전체 층(110)은, 인접 채널의 제1 단에 제1 측방향 개구부 및 인접 채널의 제2 단에 제2 측방향 개구부를 가지며 제1 유전체 층(110)에 임베드된 인접 채널을 포함하도록 리소그라픽으로 패터닝될 수 있다. 제1 구조체(99) 및 제1 유전체 층(110)의 스택은 반대로 뒤집어질 수 있고, 따라서 제1 유전체 층(110)은 제1 구조체(99)의 아래에 위치한다.
바닥 핸들 기판(296)은, 예를 들어 제1 실시예와 동일한 방식인 본딩에 의해 패시베이션 층(290)의 최상위 표면에 부착된다. 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)가 제2 절연층(220) 위에 형성된다. 제2 반도체 기판(240)의 안 및 아래의 적어도 하나의 제2 반도체 장치의 최상위 부분으로 연장되는 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)는 제2 절연층(220)에 있는 비아 홀들의 리소그라픽 패터닝에 의해 형성된다. 예를 들어, 비아 홀들은, 반대로 위치되었기 때문에 제2 반도체 기판(240)의 바닥 표면인 제2 반도체 기판(240)의 상위 표면으로 연장될 수 있다. 전도성 물질은, 제2 실시예와 동일한 방식으로 비아 홀들 및 제2 절연층(220) 또는 제2 반도체 기판(240)의 상위 표면에 증착된다. 적어도 하나의 전도성 와이어링 구조체(203)의 각각은 저항성 전기적 연결, 즉 제2 반도체 기판(240) 의 적어도 하나의 제2 반도체 장치 중 하나와 적어도 하나의 제2 반도체 장치의 다른 하나 사이의 전도성 와이어링을 제공한다.
제2 유전체 층(210)은 제2 절연층(220) 또는 제1 반도체 기판(140) 위에 도포된다. 제2 유전체 층(210)은 연속적으로 평면화될 수 있고, 따라서 제2 유전체 층(210)의 최상위 표면은 적어도 하나의 전도성 구조체(202)의 최상위 표면(들)과 실질적으로 동일평면상에 있다. 제2 유전체 층(210)은 제1 실시예에서의 본딩 목적을 위해 사용될 수 있는 본딩 가능 물질을 포함한다. 제2 유전체 층(210)은 인접 채널의 제1 단의 제3 측방향 개구부 및 인접 채널의 제2 단에 제4 측방향 개구부를 가지며 제2 유전체 층(210)에 임베드된 인접 채널을 포함하도록 리소그라픽으로 패터닝될 수 있다. 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)의 각각은 제2 유전체 층(210)에 측방향으로 임베드된다. 하나의 경우에 있어서, 제2 유전체 층(210)에서의 패턴은 제1 유전체 층(110)에서의 패턴의 거울 이미지이고, 따라서 제2 유전체 층(210) 및 제1 유전체 층(110)이 함께 접합되는 경우, 제2 유전체 층(210) 및 제1 유전체 층(110)의 측벽들은 실질적으로 수직으로 일치한다.
도 16 및 도 17을 참조하면, 제1 구조체(99) 및 제2 구조체(199)가 제1 실시예와 동일한 방식으로 제1 유전체 층(110) 및 제2 유전체 층(210)을 통해 본딩된다. 제1 구조체(99), 제2 구조체(199), 제1 유전체 층(110) 및 제2 유전체 층(210)은 본딩된 기판을 집합적으로 구성한다. 반대로 위치됨에 따라 제2 유전체 층(210)의 최상위 표면은 제1 유전체 층(110)의 최상위 표면에 본딩된다. 제2 유 전체 층(210) 및 제1 유전체 층(110)이 함께 접합되는 경우, 제1 유전체 층(110) 및 제2 유전체 층(210)에 있는 패턴들은 정렬되고, 따라서 두 개의 채널은 제1 유전체 층(110)의 상위 표면 및 제2 유전체 층(210)의 하위 표면에 의해 수직으로 경계지어 지는 인접 캐비티(100)를 형성한다. 인접 캐비티(100)는 제1 유전체 층(110)의 측벽들 및 제2 유전체 층(210)의 하위 표면에 의해 측방향으로 경계지어 진다. 인접 캐비티(100)는 제1 실시예에서의 인접 캐비티(100)와 동일한 기하학적 특성을 가진다. 제1 유전체 층(110) 및 제2 유전체 층(21) 중 하나만이 제1 구조체(99) 및 제2 구조체(199)를 본딩하는데 사용되는 실시예들이 명시적으로 고려될 수 있다.
도 18을 참조하면, 최상위 핸들 기판(181)이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제거된다. 기판 관통 비아들(146)은 제2 실시예와 동일한 방식으로 형성된다. 기판 관통 비아들(146) 및 적어도 하나의 전도성 구조체(202)는 적어도 하나의 제1 반도체 장치 및 적어도 하나의 제2 반도체 장치 사이의 전도성 전기적 연결을 집합적으로 구성한다.
도 19 및 도 20을 참조하면, 제1 금속 상호연결 구조체(180)는 제1 및 제2 실시예와 동일한 방식으로 기판 컨택트 레벨 금속 상호연결 구조체(160) 바로 위에 형성된다. 제1 금속 와이어링 구조체(168)는 제1 실시예에서와 같이 제1 패시베이션 층(190) 바로 아래에 위치한 C4 패드들의 제1 세트를 포함할 수 있다. C4 볼들의 제1 세트(192)는 제1 실시예에서와 같이 노출된 C4 패드들의 제1 세트 위에 형성될 수 있다. 이후에, 바닥 핸들 기판(296)이 제2 패시베이션 층(290)에서 제거 된다. C4 볼들의 제2 세트(292)가 제1 및 제2 실시예에서와 같이 노출된 C4 패드들의 제2 세트 위에 형성될 수 있다. 냉각 유체 공급 라인(도시되지 않음)과 냉각 유체 반환 라인(도시되지 않음)의 연결을 용이하게 하기 위해 유입관(400) 및 유출관(410)이 인접 캐비티(100)에 부착될 수 있으며, 이들은 냉각 유체 순환기(도시되지 않음) 및 선택적인 열 방열기에 연결된다. 제1 및 제2 실시예와 동일한 방식으로, 본딩된 제2 반도체 기판에 있는 반도체 장비들이 동작하는 동안 냉각 유체는 인접 캐비티(100)로 공급되고, 인접 캐비티(100)를 통해 순환된다.
도 21을 참조하면, 본 발명의 제4 실시예에 따른 예시적인 제4 구조체는 제1 내지 제3 실시예와 동일하게 제1 구조체(99) 및 제2 구조체(199)를 포함한다. 전도성 핀(conductive fin; 302)은 제1 단부(end portion) 및 제2 단부 그리고 제1 단부와 제2 단부를 연결하는 중간부(middle portion)를 가진다. 전도성 핀(302)은, 제2 절연층(220)의 상위 표면 바로 위에서 전도성 물질의 증착되고 라소그라픽 패터닝이 이어짐으로써 형성된다. 전도성 핀(302)은 도핑된 폴리실리콘 또는 도핑된 실리콘 함유 합금과 같은 반도체 물질을 포함할 수 있거나, Cu, W, Al, Ti, Ta, Co, Ni, TaN, TiN 등과 같은 금속성 물질을 포함할 수 있다. 전도성 핀(302)은 완전한 단일한 구성(integral and unitary construction), 즉 그 안에 어떠한 인터페이스도 없이 단일한 인접 조각(single contiguous piece)의 모양이다. 전도성 핀(302)은 벤드들을 포함할 수 있고 일정한 단면적(cross sectional area)을 가지는 영역을 포함할 수 있다. 전도성 핀(302)은 중간부에서부터 제1 단부 및/또는 제2 단부로 열이 전달되도록 구성된다. 전도성 핀(302)의 두께는 본 명세서에서 더 작거나 더 큰 두께가 고려될 수도 있으나 약 100nm에서 약 10㎛일 수 있고, 일반적으로는 약 400nm에서 약 4㎛일 수 있다.
제2 유전체 층(210)은 전도성 핀(302) 및 제1 반도체 기판(140) 및 제2 절연층(220) 중 하나 위에 도포된다. 제2 유전체 층(210)은 연속적으로 평면화될 수 있고, 따라서 제2 유전체 층(210)의 최상위 표면은 전도성 핀(302)의 최상위 표면과 실질적으로 동일평면상에 있다. 제2 유전체 층(210)은 제1 내지 제3 실시예에서의 본딩 목적을 위해 사용될 수 있는 본딩 가능 물질을 포함한다.
어느 경우에 있어서, 제1 유전체 물질 층(310)은 제2 유전체 물질 층(210) 위에 도포된다. 제1 유전체 물질 층(310)은 본딩 가능 물질을 포함하며, 제1 내지 제3 실시예에서의 제1 유전체 층(110)을 위해 사용될 수 있는 임의의 물질을 포함할 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나 제1 유전체 물질 층(310)의 두께는 약 50nm에서 약 5㎛일 수 있고, 일반적으로는 약 200nm에서 약 2㎛일 수 있다.
다른 경우에 있어서, 제1 내지 제3 실시예와 동일한 방식으로 제1 구조체(99)를 반대로 뒤집고, 제1 유전체 물질 층(310)은 제1 절연층(120)의 바닥 표면 또는 제1 반도체 기판(140)의 바닥 표면에 도포된다. 제1 유전체 물질 층(310)은 제1 내지 제3 실시예에서의 제1 유전체 물질 층(110)과 같은 동일한 본딩 가능 물질을 포함한다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나 제1 유전체 물질 층(310)의 두께는 약 50nm에서 약 5㎛일 수 있고, 일반적으로는 약 200nm에서 약 2㎛일 수 있다.
바람직하게는, 전도성 핀(302)의 중간부가 제2 유전체 층(210)에 임베드되는 반면, 제2 유전체 물질 층(210) 및/또는 제1 유전체 물질 층(310)은 전도성 핀(302)의 제1 단부 및 제2 단부를 노출시키기 위해 리소그라픽으로 패터닝된다. 따라서, 전도성 핀(302)의 제1 단부 및 제2 단부는 제2 유전체 물질 층(210)의 측벽들 및/또는 제1 유전체 물질 층(310)의 측벽들의 외부로 돌출된다.
도 22 및 도 23을 참조하면, 제1 구조체(99) 및 제2 구조체(199)가 제1 유전체 층(310) 및 제2 유전체 층(210)을 통해 본딩된다. 어느 경우에 있어서, 본딩 인터페이스는 제2 유전체 층(210)의 최상위 표면 바로 위에 증착됨에 따라, 제1 절연층(120)의 바닥 표면 및 제1 유전체 층(310)의 최상위 표면 사이에 있을 수 있다. 다른 경우에 있어서, 본딩 인터페이스는 제1 내지 제3 실시예와 동일한 방식으로 반대로 위치됨에 따라 제2 유전체 층(210)의 최상위 표면 및 제1 유전체 층(310)의 최상위 표면 사이에 있을 수 있다. 제1 구조체(99), 제2 구조체(199), 제1 유전체 층(310), 제2 유전체 층(210) 및 전도성 핀(302)은 본딩된 기판을 집합적으로 구성한다. 제1 유전체 층(110)을 사용하지 않고 제2 유전체 층(210)만이 제1 구조체(99) 및 제2 구조체(199)를 본딩하기 위해 사용되는 실시예들이 명시적으로 고려된다.
도 24를 참조하면, 최상위 핸들 기판(181)이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제거된다. 기판 관통 비아들(146)은 제2 실시예와 동일한 방식으로 형성된다. 기판 관통 비아(146)는 적어도 하나의 제1 반도체 장치 및 적어도 하나의 제2 반도체 장치 사이의 전도성 전기적 연결들을 구 성한다.
도 25를 참조하면, 제1 금속 상호연결 구조체(180)는 제1 및 제2 실시예와 동일한 방식으로 기판 컨택트 레벨 금속 상호연결 구조체(160) 바로 위에 형성된다. 제1 금속 와이어링 구조체(168)는 제1 실시예에서와 같이 제1 패시베이션 층(190) 바로 아래에 위치한 C4 패드들의 제1 세트를 포함할 수 있다. C4 볼들의 제1 세트(192)는 제1 실시예에서와 같이 노출된 C4 패드들의 제1 세트 위에 형성될 수 있다.
도 26을 참조하면, 바닥 핸들 기판(296)은 이후에 제2 패시베이션 층(290)에서 제거된다. C4 볼들의 제2 세트(292)가 제1 및 제2 실시예에서와 같이 노출된 C4 패드들의 제2 세트 위에 형성될 수 있다. 전도성 핀(302)의 제1 단부 및 제2 단부는 히트 싱크 구조체(heat sink structure)에 연결되고, 따라서 제1 및 제2 반도체 기판(140, 240)에 있는 반도체 장치에 의해 생성된 열은, 전도성 핀(302)의 제1 및 제2 단부를 통해, 전도성 핀(302)의 임베드된 부분인 중간부를 통해 히트 싱크 구조체로 전달된다.
도 27을 참조하면, 본 발명의 제5 실시예를 따른 예시적인 제5 구조체가, 제1 내지 제4 실시예와 동일하게 제1 구조체(99) 및 제2 구조체(199)를 포함한다.
전도성 핀(302), 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)가 제2 절연층(220) 위에 형성된다. 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)는, 제2 반도체 기판(240) 안에 및 아래의 적어도 하나의 제2 반도체 장치의 최상위 부분으로 연장되 는, 제2 절연층(220)에 있는 비아 홀들의 리소그라픽 패터닝에 의해 형성된다. 예를 들어, 비아 홀들은, 반대로 위치됨에 따라 제2 반도체 기판(240)의 바닥 표면인 제2 반도체 기판(240)의 상위 표면으로 연장될 수 있다. 전도성 물질은 제2 및 제3 실시예와 동일한 방식으로 제2 절연층(220) 또는 제2 반도체 기판(240)의 상위 표면 및 비아 홀들 상에 증착된다. 전도성 물질은 전도성 핀(302), 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)를 형성하기 위해 리소그라픽으로 패터닝된다. 전도성 핀(302)은 제4 실시예와 같은 동일한 구조체 및 구성을 가질 수 있다. 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)는 전도성 핀(302)과 동일한 구성을 가지며, 제3 실시예의 적어도 하나의 전도성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)와 동일한 구조적 기능적 특성을 가진다. 적어도 하나의 전도성 와이어링 구조체(203)의 각각은 저항성 전기적 연결(resistive electrical connection), 즉 제2 반도체 기판(240)에 있는 적어도 하나의 제2 반도체 장치 중 하나 및 적어도 하나의 제2 반도체 장치 중 다른 하나 사이에 전도성 와이어링을 제공한다.
하나의 경우에 있어서, 제1 유전체 물질 층(310)은 제2 유전체 물질 층(210) 위에 도포된다. 제1 유전체 물질 층(310)은 본딩 가능 물질을 포함하며, 제1 내지 제3 실시예에서의 제1 유전체 층(110)을 위해 사용될 수 있는 임의의 물질을 포함할 수 있다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나 제1 유전체 물질 층(310)의 두께는 약 50nm에서 약 5㎛일 수 있고, 일반적으로는 약 200nm에서 약 2㎛일 수 있다.
다른 경우에 있어서, 제1 내지 제3 실시예와 동일한 방식으로 제1 구조체(99)를 반대로 플립핑하고, 제1 유전체 물질 층(310)은 제1 절연층(120)의 바닥 표면 또는 제1 반도체 기판(140)의 바닥 표면에 도포된다. 제1 유전체 물질 층(310)은 제1 내지 제3 실시예의 제1 유전체 물질 층(110)과 같은 동일한 본딩 가능 물질을 포함한다. 본 명세서에서 더 작거나 더 큰 두께가 고려될 수 있으나 제1 유전체 물질 층(310)의 두께는 약 50nm에서 약 5㎛일 수 있고, 일반적으로는 약 200nm에서 약 2㎛일 수 있다.
바람직하게는, 전도성 핀(302)의 중간부가 제2 유전체 층(210)에 임베드되는 반면, 제2 유전체 물질 층(210) 및/또는 제1 유전체 물질 층(310)은 전도성 핀(302)의 제1 단부 및 제2 단부를 노출시키기 위해 리소그라픽으로 패터닝된다. 따라서, 전도성 핀(302)의 제1 단부 및 제2 단부는 제2 유전체 물질 층(210)의 측벽들 및/또는 제1 유전체 물질 층(310)의 측벽들의 외부로 돌출된다.
도 28 및 도 29를 참조하면, 제1 구조체(99) 및 제2 구조체(199)가 제1 유전체 층(310) 및 제2 유전체 층(210)을 통해 본딩된다. 하나의 경우에 있어서, 본딩 인터페이스는 제2 유전체 층(210)의 최상위 표면 바로 위에 증착됨에 따라, 제1 절연층(120)의 바닥 표면 및 제1 유전체 층(310)의 최상위 표면 사이에 있을 수 있다. 다른 경우에 있어서, 본딩 인터페이스는 제1 내지 제3 실시예와 동일한 방식으로 반대로 위치됨에 따라 제2 유전체 층(210)의 최상위 표면 및 제1 유전체 층(310)의 최상위 표면 사이에 있을 수 있다. 제1 구조체(99), 제2 구조체(199), 제1 유전체 층(310), 제2 유전체 층(210), 전도성 핀(302) 및 적어도 하나의 전도 성 구조체(202) 및 적어도 하나의 전도성 와이어링 구조체(203)는 본딩된 기판을 집합적으로 구성한다. 제1 유전체 층(110)을 사용하지 않고 제1 구조체(99) 및 제2 구조체(199)를 본딩하기 위해 제2 유전체 층(210)만이 사용되는 실시예들이 명시적으로 고려된다.
도 30을 참조하면, 최상위 핸들 기판(181)이 기판 컨택트 레벨 금속 상호연결 구조체(160)의 최상위 표면으로부터 제거된다. 기판 관통 비아들(146)은 제2 및 제3 실시예와 동일한 방식으로 형성된다. 기판 관통 비아(146) 및 적어도 하나의 전도성 구조체(202)는 적어도 하나의 제1 반도체 장치 및 적어도 하나의 제2 반도체 장치 사이의 전도성 전기적 연결들을 집합적으로 구성한다.
도 31을 참조하면, 제1 금속 상호연결 구조체(180)는 제1 및 제2 실시예와 동일한 방식으로 기판 컨택트 레벨 금속 상호연결 구조체(160) 바로 위에 형성된다. 제1 금속 와이어링 구조체(168)는 제1 실시예와 같이 제1 패시베이션 층(190) 바로 아래에 위치한 C4 패드들의 제1 세트를 포함할 수 있다. C4 볼들의 제1 세트(192)는 제1 실시예와 같이 노출된 C4 패드들의 제1 세트 위에 형성될 수 있다. 바닥 핸들 기판(296)은 이후에 제2 패시베이션 층(290)에서 제거된다. C4 볼들의 제2 세트(292)가 제1 및 제2 실시예와 같이 노출된 C4 패드들의 제2 세트 위에 형성될 수 있다. 전도성 핀(302)의 제1 단부 및 제2 단부는 히트 싱크 구조에 연결되고, 따라서 제1 및 제2 반도체 기판(140, 240)에 있는 반도체 장치들에 의해 생성된 열은, 전도성 핀(302)의 임베드된 부분인 중간부를 통해, 전도성 핀(302)의 제1 및 제2 단부를 통해, 히트 싱크 구조체로 전달된다.
도 32는, 예를 들어 반도체 IC 로직 디자인, 시뮬레이션, 테스트, 레이아웃 및 제조에 사용되는 예시적인 디자인 순서도(900)의 블록도를 도시한다. 디자인 순서도(900)는 도 1 내지 31에 도시되고 상기 기술된 디자인 구조 및/또는 장치의 균등물(equivalent representations)을 논리적으로 또는 기능적으로 생성하기 위해 디자인 구조 또는 장치를 프로세싱하기 위한 프로세스 및 메커니즘을 포함한다. 디자인 순서도(900)에 의해 생성된 디자인 구조 프로세스는 데이터 및/또는 명령어를 포함하는 머신 판독가능 전송 또는 저장소 매체 상에 인코딩될 수 있으며, 이러한 데이터 및/또는 명령어는 데이터 처리 시스템상에서 실행되거나 프로세스되는 경우 논리적으로, 구조적으로, 장치적으로 또는 기능적으로 하드웨어 구성, 회로, 장치 또는 시스템의 균등물을 생성한다. 디자인 순서도(900)는 디자인되는 대표적인 유형에 따라 다양할 수 있다. 예를 들어, ASIC(application specific integrated circuit)를 만들기 위한 디자인 순서도는 표준 구성을 디자인하기 위한 디자인 순서도(900)와 다르거나, 프로그램가능 어레이(예를 들어, Altera® Inc. 또는 Xilinx® Inc에 의해 제공되는 프로그램가능 게이트 어레이(programmable gate array; PGA) 또는 필드 프로그램가능 게이트 어레이(field programmable gate array; FPGA))로 디자인을 설명하기 위한 디자인 순서도(900)와 다를 수 있다.
도 32는 디자인 프로세스(910)에 의해 바람직하게 프로세싱되는 입력 디자인 구조체(920)를 포함하는 다중 디자인 구조체를 도시한다. 디자인 구조체(920)는 하드웨어 장치의 논리적으로 균등한 기능적 표현을 생성하기 위해 디자인 프로세스(910)에 의해 생성되거나 프로세싱된 논리적 시뮬레이션 디자인 구조체일 수 있 다. 디자인 구조체(920)는 또한 디자인 프로세스(910)에 의해 프로세싱되는 경우, 하드웨어 장치의 물리적 구조체의 기능적 표현을 생성하는 데이터 및/또는 프로그램 명령어를 포함할 수도 있다. 기능적 및/또는 구조적 디자인 특성을 표현하건 안하건, 디자인 구조체(920)는 코어 개발자/디자이너에 의해 구현되는 것과 같은 ECAD(electronic computer-aided design)를 사용하여 생성될 수 있다. 머신 판독가능 데이터 전송, 게이트 어레이 또는 저장 매체 상에 인코딩되는 경우, 도 1 내지 31에 도시된 전자적 구성 요소, 회로, 전자적 또는 논리적 모듈, 장치 또는 시스템을 시뮬레이팅하거나 기능적으로 표현하기 위해 디자인 구조체(902)는 디자인 프로세스(910) 내의 하나 이상의 하드웨어 및/또는 소프트웨어 모듈에 의해 액세스되거나 프로세싱될 수 있다. 이러한 경우에, 디자인 구조체(920)는, 디자인 또는 시뮬레이션 데이터 처리 시스템에 의해 프로세싱되는 경우, 회로 또는 하드웨어 논리 디자인의 기타 레벨을 기능적으로 시뮬레이션하거나 표현하는, 사람 및/또는 머신 판독 가능 소스 코드, 컴파일링된 구조체 및 컴퓨터 실행가능 코드 구조체를 포함하는 파일 또는 기타 데이터 구조를 포함할 수 있다. 이러한 데이터 구조는 Verilog 및 VHDL과 같은 로우 레벨 HDL(hardware-description language) 디자인 엔티티 및/또는 C 또는 C++과 같은 하이 레벨 디자인 언어를 따르고/따르거나 이와 호환가능한 HDL 디자인 엔티티 또는 기타 데이터 구조를 포함할 수 있다.
바람직하게는, 디자인 프로세스(910)는 디자인 구조체(920)와 같은 디자인 구조체를 포함할 수 있는 넷리스트(netlist; 980)를 생성하기 위해서 도 1 내지 도 31에 도시된 구성 요소, 회로, 장치 및 논리적 구조체의 디자인/시뮬레이션 기능적 균등물을 종합하고(synthesizing), 변형하고 또는 프로세싱하기 위한 하드웨어 및/또는 소프트웨어 모듈을 사용하고 통합한다. 넷리스트(980)는, 예를 들어 집적 회로 디지안에서의 다른 요소 및 회로에 대한 연결을 기술하는 와이어, 이산 구성, 논리 게이트, 컨트롤 회로, I/O 장치, 모델 등의 리스트를 나타내는 컴파일링되거나 프로세스된 데이터 구조를 포함할 수 있다. 넷리스트(980)는, 넷리스트(980)가 장치의 디자인 상세 및 파라미터에 의존하며 여러 번 다시 종합되는 반복 프로세스(iterative process)를 사용하여 종합될 수 있다. 본 명세서에 기술된 다른 디자인 구조 유형에 따라, 넷리스트(980)는 머신 판독가능 데이터 저장 매체에 기록되거나 또는 프로그램가능 게이트 어레이에 프로그래밍될 수 있다. 매체는 자기 또는 광 디스크 드라이브, 프로그램가능 게이트 어레이, 컴팩트 플래시 또는 기타 플래시 메모리와 같은 비휘발성 저장 매체일 수 있다. 또한, 또는 대체적으로, 매체는, 데이터 패킷이 인터넷 또는 기타 적절한 네트워킹 수단을 통해 전송되거나 중간에 저장될 수 있는 시스템이나 캐시 메모리, 버퍼 스페이스 또는 전기적으로 또는 광학적으로 전도성 장치 및 물질일 수 있다.
디자인 프로세스(910)는 넷리스트(980)를 포함하는 다양한 입력 데이터 구조의 유형을 프로세싱하기 위한 하드웨어 및 소프트웨어 모듈을 포함할 수 있다. 이러한 데이터 구조의 유형은, 예를 들어 라이브러리 요소(930) 내에 상주할 수 있으며, 소정의 제조 기술(예를 들어, 다양한 기술 노드, 32nm, 45nm, 90nm 등)을 위한, 모델, 레이아웃 및 기호적 표현을 포함하여 일반적으로 사용되는 요소, 회로 및 장치의 세트를 포함할 수 있다. 데이터 구조의 유형은 또한 디자인 상세(940), 특성화 데이터(950), 검증 데이터(960), 디자인 규칙(970) 및, 입력 테스트 패턴, 출력 테스트 결과 및 기타 테스팅 정보를 포함하는 테스트 데이터 파일(985)을 더 포함할 수 있다. 디자인 프로세스(910)는 또한, 예를 들어 스트레스 분석, 열 분석, 메커니컬 이벤트 시뮬레이션, 캐스팅과 같은 동작을 위한 프로세스 시뮬레이션, 몰딩 및 다이 프레스 형성(die press forming)등과 같은 표준 메커니컬 디자인 프로세스를 더 포함할 수 있다. 메커니컬 디자인의 기술분야의 당업자는 본 발명의 사상과 범위를 벗어나지 않고 디자인 프로세스(910)에 사용된, 가능한 메커니컬 디자인 툴 및 애플리케이션 범위를 알 수 있다. 디자인 프로세스(910)는 또한 타이밍 분석, 검증, 디자인 규칙 검사, 장소 및 루트 동작 등과 같은 표준 회로 디자인 프로세스를 수행하는 모듈들을 포함할 수도 있다.
디자인 프로세스(910)는, 제2 디자인 구조체(990)를 생성하기 위해, 임의의 추가 메커니컬 디자인 또는 데이터를 따라(응용가능한 경우), 도시된 지원 데이터 구조의 일부 또는 전부와 함께 디자인 구조체(920)를 프로세스하기 위한 HDL 컴파일러 및 시뮬레이션 모델 빌드 툴과 같은 논리적 및 물리적 디자인 툴을 사용하고 통합한다. 디자인 구조체(990)는 메커니컬 장치 및 구조체의 데이터의 교환에 사용되는 데이터 형식(예를 들어, IGES, DXF, Parasolid XT, JT, DRG 또는 이러한 메커니컬 디자인 구조체를 저장하거나 랜더링하기에 적절한 임의의 다른 형식으로 저장된 정보)으로 저장 매체 또는 프로그램가능 게이트 어레이에 상주한다. 디자인 구조체(920)와 유사하게, 디자인 구조체(990)는 바람직하게는, 전송 또는 데이터 저장 매체에 상주하며 ECAD 시스템에 의해 프로세스되는 경우 도 1 내지 도 31에 도시된 본 발명의 하나 이상의 실시예의 논리적으로 또는 기능적으로 동일한 형태를 생성하는 하나 이상의 파일, 데이터 구조, 또는 기타 컴퓨터 인코딩된 데이터 또는 명령어를 포함한다. 일 실시예에 있어서, 디자인 구조체(990)는 도 1 내지 도 31에 도시된 장치를 기능적으로 시뮬레이팅하는, 컴파일링되고 실행가능한 HDL 시뮬레이션 모델을 포함할 수 있다.
디자인 구조체(990)는 또한 집적 회로 및/또는 심볼릭 데이터 형식의 레이아웃 데이터의 교환에 사용되는 데이터 형식(예를 들어, GDSII(GDS2), GL1, OASIS, 맵 파일 또는 이러한 디자인 데이터 구조를 저장하는데 적절한 임의의 다른 형식으로 저장되는 정보)을 사용할 수도 있다. 디자인 구조체(990)는, 예를 들어 도 1 내지 도 31에 도시되고 상기 기술된 장치 또는 구조체를 생성하기 위해 제조자 또는 기타 디자이너/개발자에 의해 요구되는 심볼릭 데이터, 맵 파일, 테스트 데이터 파일, 디자인 콘텐츠 파일, 제조 데이터, 레이아웃 파라미터, 와이어, 금속의 레벨, 비아, 모양, 제조 라인을 통해 라우팅하기 위한 데이터 및 임의의 다른 데이터와 같은 정보를 포함할 수 있다. 이후에, 디자인 구조체(990)는 단계(995)를 진행할 수 있으며, 단계(995)에서 예를 들어 디자인 구조체(990)는 테이프-아웃을 진행하고, 제조로 릴리즈되고, 마스크 하우스(mask house)로 릴리즈되고, 다른 디자인 하우스로 보내지고, 고객에게 다시 보내지는 등을 한다.
본 발명이 특정 실시예의 관점에서 기술되었으나, 전술한 설명의 관점에서 수많은 대체, 수정 및 변형이 본 기술분야의 당업자에게 자명할 것이다. 따라서, 본 발명은 본 발명 및 다음의 특허청구범위의 사상과 범위 안에 포함되는 이러한 대체, 수정 및 변형을 모두 포함한다.
도 1, 2 및 4 내지 6은 제조 과정의 다양한 단계에서 본 발명의 제1 실시예에 따라 예시적인 제1 반도체 구조체의 연속적인 수직 단면도.
도 3은 도 2의 X-X' 평면을 따라 예시적인 제1 반도체 구조체의 수평 단면도 - 도 3의 Y-Y' 평면은 도 2의 수직 단면도의 평면을 나타냄 -.
도 7은 도 6의 X-X' 평면을 따른 예시적인 제1 반도체 구조체의 수평 단면도- 도 7의 Y-Y' 평면은 도 6의 수직 단면도를 나타냄 -.
도 8, 9 및 11 내지 13은 제조 과정의 다양한 단계에서 본 발명의 제2 실시예에 따라 예시적인 제2 반도체 구조체의 연속적인 수직 단면도.
도 10은 도 9의 X-X' 평면을 따라 예시적인 제1 반도체 구조체의 수평 단면도 - 도 10의 Y-Y' 평면은 도 9의 수직 단면도의 평면을 나타냄 -.
도 14는 도 13의 X-X' 평면을 따른 예시적인 제2 반도체 구조체의 수평 단면도 - 도 14의 Y-Y' 평면은 도 13의 수직 단면도를 나타냄 -.
도 15, 16, 18 및 19는 제조 과정의 다양한 단계에서 본 발명의 제3 실시예에 따라 예시적인 제3 반도체 구조체의 연속적인 수직 단면도.
도 17은 도 16의 X-X' 평면을 따라 예시적인 제3 반도체 구조체의 수평 단면도 - 도 17의 Y-Y' 평면은 도 16의 수직 단면도의 평면을 나타냄 -.
도 20은 도 19의 X-X' 평면을 따른 예시적인 제3 반도체 구조체의 수평 단면도 - 도 20의 Y-Y' 평면은 도 19의 수직 단면도를 나타냄 -.
도 21, 22 및 24 내지 26은 제조 과정의 다양한 단계에서 본 발명의 제4 실 시예에 따라 예시적인 제4 반도체 구조체의 연속적인 수직 단면도.
도 23은 도 22의 X-X' 평면을 따라 예시적인 제4 반도체 구조체의 수평 단면도 - 도 23의 Y-Y' 평면은 도 22의 수직 단면도의 평면을 나타냄 -.
도 27, 28, 30 및 31은 제조 과정의 다양한 단계에서 본 발명의 제5 실시예에 따라 예시적인 제5 반도체 구조체의 연속적인 수직 단면도.
도 29는 도 28의 X-X' 평면을 따라 예시적인 제5 반도체 구조체의 수평 단면도 - 도 29의 Y-Y' 평면은 도 28의 수직 단면도의 평면을 나타냄 -.
도 32는 본 발명에 따른 반도체 장치 및 회로의 디자인 및 제조에 사용될 수 있는 디자인 프로세스의 순서도.
<도면의 주요 부분에 대한 부호의 설명>
110: 제1 유전체 층
120: 제1 절연층
130: 제1 쉘로우 트랜치 고립 구조체
140: 제1 반도체 기판
150: 기판 컨택트 레벨 유전체 층
160: 기판 컨택트 레벨 금속 상호연결 구조체

Claims (10)

  1. 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판; 및
    상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 위치하며, 제1 측방향 개구(lateral opening) 및 제2 측방향 개구를 가지는 인접 캐비티(contiguous cavity)를 포함하는 유전체 물질 층(dielectric material layer) - 상기 제1 반도체 기판 및 상기 제2 반도체 기판은 상기 유전체 물질 층을 통해 본딩됨 -
    을 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 반도체 장치 위에서부터 상기 적어도 하나의 제2 반도체 장치 중 하나로 연장되는 기판 관통 비아(through-substrate via)를 더 포함하는 반도체 구조체.
  3. 제1항에 있어서,
    상기 유전체 물질 층에 의해 측방향으로 둘러싸이고, 상기 적어도 하나의 제2 반도체 장치 중 하나로 연장되는 전도성 구조체(conductive structure); 및
    상기 적어도 하나의 제1 반도체 장치 위에서부터 상기 전도성 구조체로 연장 되는 기판 관통 비아를 더 포함하는 반도체 구조체.
  4. 제3항에 있어서,
    상기 유전체 물질 층에 의해 측방향으로 둘러싸이고, 상기 적어도 하나의 제2 반도체 장치 중 하나와 상기 적어도 하나의 제2 반도체 장치 중 다른 하나 사이에 저항성 전기적 연결(resistive electrical connection)을 제공하는 적어도 하나의 전도성 와이어링 구조체(conductive wiring structure)를 더 포함하는 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판은 상기 유전체 물질 층을 통해 백 투 백(back to back)으로 본딩되고, 상기 제1 반도체 기판은 상기 적어도 하나의 제1 반도체 장치와 동일한 레벨 내에서 제1 트랜치 고립 구조체(trench isolation structure)를 포함하며, 상기 제2 반도체 기판은 상기 적어도 하나의 제2 반도체 장치와 동일한 레벨 내에서 제2 쉘로우(shallow) 트랜치 고립 구조체를 포함하고, 상기 적어도 하나의 제1 반도체 장치는 상기 제1 반도체 기판의 최상위 표면 위(on and above)에 위치되고 상기 적어도 하나의 제2 반도체 장치는 상기 제2 반도체 장치의 최상위 표면 아래(on and below)에 위치되는 반도체 구조체.
  6. 제1항에 있어서,
    상기 제1 반도체 기판의 바닥 표면을 수직으로 접하는(abutting) 제1 절연층(insulator layer);
    상기 제1 절연층의 바닥 표면에 수직으로 접하고 상기 유전체 물질 층에 본딩되는 다른 유전체 물질 층; 및
    상기 제2 반도체 기판의 바닥 표면에 수직으로 접하는 제2 절연층 - 상기 유전체 물질 층은 상기 제2 절연층의 바닥 표면에 수직으로 접함 -
    을 더 포함하는 반도체 구조체.
  7. 적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판;
    상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 위치하는 유전체 물질 층 - 상기 제1 반도체 기판 및 상기 제2 반도체 기판은 상기 유전체 물질 층을 통해 본딩됨 -; 및
    제1 단부(end portion) 및 제2 단부, 그리고 그 사이에 임베드된 부분을 가지는 전도성 핀(conductive fin) - 상기 임베드된 부분은 상기 유전체 물질 층에 임베드됨 -
    을 포함하는 반도체 구조체.
  8. 반도체 구조체를 위한 디자인을 테스트하거나, 제조하거나 또는 디자인하기 위해 머신 판독가능 매체에 임베드된 디자인 구조체로서,
    적어도 하나의 제1 반도체 장치를 포함하는 제1 반도체 기판을 나타내는 제1 데이터;
    상기 제1 반도체 기판 아래에 놓이고, 적어도 하나의 제2 반도체 장치를 포함하는 제2 반도체 기판을 나타내는 제2 데이터;
    상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 위치하는 유전체 물질 층을 나타내는 제3 데이터 - 상기 제1 반도체 기판 및 제2 반도체 기판은 상기 유전체 물질 층을 통해 본딩됨 - ;
    제1 측방향 개구 및 제2 측방향 개구를 가지며, 상기 유전체 물질 층에 임베드된 인접 캐비티를 나타내는 제4 데이터; 및
    상기 적어도 하나의 제1 반도체 장치 위에서부터 상기 적어도 하나의 제2 반도체 장치 중 하나로 연장되는 기판 관통 비아를 나타내는 제5 데이터
    를 포함하는 디자인 구조체.
  9. 반도체 구조체를 형성하는 방법으로서,
    제1 반도체 기판을 포함하는 제1 구조체를 제공하는 단계 - 상기 제1 반도체 기판은 그 위에 적어도 하나의 제1 반도체 장치를 가짐 -;
    제2 반도체 기판을 포함하는 제2 구조체를 제공하는 단계 - 상기 제2 반도체 기판은 그 위에 적어도 하나의 제2 반도체 장치를 가짐 -;
    상기 제1 구조체 바로 위에 제1 유전체 물질 층을 형성하는 단계;
    상기 제2 구조체 바로 위에 제2 유전체 물질 층을 형성하는 단계;
    제1 측방향 개구 및 제2 측방향 개구를 가지는 인접 채널을 형성하기 위해 상기 제2 유전체 물질 층을 패터닝하는 단계; 및
    상기 제1 유전체 물질 층 및 상기 제2 유전체 물질 층을 본딩하는 단계
    를 포함하는 반도체 구조체를 형성하는 방법.
  10. 반도체 구조체를 형성하는 방법으로서,
    제1 반도체 기판을 포함하는 제1 구조체를 제공하는 단계 - 상기 제1 반도체 기판은 그 위에 적어도 하나의 제1 반도체 장치를 가짐 -;
    제2 반도체 기판을 포함하는 제2 구조체를 제공하는 단계 - 상기 제2 반도체 기판은 그 위에 적어도 하나의 제2 반도체 장치를 가짐 -;
    상기 제2 구조체 바로 위에 전도성 핀을 형성하는 단계;
    상기 제2 구조체 바로 위에 제2 유전체 물질 층을 형성하는 단계 - 상기 전도성 핀은 제1 단부 및 제2 단부, 그리고 그 사이에 임베드된 부분을 가지며, 상기 임베드된 부분은 상기 제2 유전체 물질 층에 임베드됨 -;
    상기 제1 구조체 바로 위에 또는 상기 제2 유전체 물질 층 바로 위에 제1 유전체 물질 층을 형성하는 단계; 및
    상기 제1 유전체 물질 층 및 상기 제2 유전체 물질 층을 본딩하는 단계
    를 포함하는 반도체 구조체를 형성하는 방법.
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