CN104952843B - 物联网系统芯片及其制备方法 - Google Patents
物联网系统芯片及其制备方法 Download PDFInfo
- Publication number
- CN104952843B CN104952843B CN201510376823.9A CN201510376823A CN104952843B CN 104952843 B CN104952843 B CN 104952843B CN 201510376823 A CN201510376823 A CN 201510376823A CN 104952843 B CN104952843 B CN 104952843B
- Authority
- CN
- China
- Prior art keywords
- chip
- arrangements
- internet
- pad
- things system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 79
- 239000010703 silicon Substances 0.000 claims abstract description 79
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 238000009826 distribution Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明揭示了一种物联网系统芯片，包括：第一芯片，所述第一芯片包括多个排列的第一芯片器件；第二芯片，所述第二芯片包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；所述第一芯片与所述第二芯片键合在一起；所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出。本发明同时提高一种上述物联网系统芯片的制备方法。在上述物联网系统芯片的成本低、集成度高。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种物联网系统芯片及其制备方法。
背景技术
物联网是在计算机互联网的基础上，利用RFID、无线数据通信等技术，构造一个覆盖世界上万事万物的“Internet of Things”。在这个网络中，物品能够彼此进行“交流”，而无需人工干预，其实质是利用射频识别(RFID)技术，通过计算机互联网实现物品的自动识别和信息的互联与共享。随着物联网技术的发展，物联网系统芯片的应用范围越来越广，对物联网系统芯片的需求越来越多。
在现有技术的物联网系统芯片是在封装后在进行整合，成本高且整合的集成度低。因此，设计一款成本低、集成度高的物联网系统芯片已成为本领域技术人员亟待解决的技术问题。。
发明内容
本发明的目的在于，提供一种成本低、集成度高的物联网系统芯片及其制备方法。
为解决上述技术问题，本发明提供一种物联网系统芯片，包括：
第一芯片，包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片包括多个排列的第一芯片器件；
第二芯片，包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；
所述第一芯片与所述第二芯片键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合；
所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出。
进一步的，在所述物联网系统芯片中，所述第一芯片还包括第一垫片，所述第一硅通孔结构位于所述第一芯片和第二芯片内，将所述第一垫片从第二芯片背面电性引出；所述第二芯片还包括第二垫片，所述第二硅通孔结构位于所述第二芯片内，将所述第二垫片从第二芯片背面电性引出。
进一步的，在所述物联网系统芯片中，所述第二芯片背面上还设置有一重新分配层，所述重新分配层导通所述第一硅通孔结构和第二硅通孔结构。
进一步的，在所述物联网系统芯片中，所述第一芯片还包括第三垫片，所述第三垫片位于所述第一芯片正面的表面，所述第二芯片还包括第四垫片，所述第四垫片位于所述第二芯片正面的表面，所述第三垫片电连接所述第四垫片。
进一步的，在所述物联网系统芯片中，所述第一芯片包括微控制单元，所述第二芯片包括传感器。
进一步的，在所述物联网系统芯片中，所述第一芯片器件为微控制单元或射频器件，所述第一芯片包括所述微控制单元和射频器件，所述第二芯片器件为逻辑器件、传感器或电源管理集成电路，所述第二芯片包括逻辑器件、传感器和电源管理集成电路中的几种。
进一步的，在所述物联网系统芯片中，所述第一芯片器件为微控制单元或逻辑器件，所述第一芯片包括所述微控制单元和逻辑器件，所述第二芯片器件为射频器件、传感器或电源管理集成电路，所述第二芯片包括射频器件、传感器和电源管理集成电路中的几种。
进一步的，在所述物联网系统芯片中，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的5％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的5％。
根据本发明的另一面，还提供一种物联网系统芯片的制备方法，包括：
提供一第一晶圆，所述第一晶圆包括多个第一芯片区域，所述第一芯片区域包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片区域包括多个排列的第一芯片器件；
提供一第二晶圆，所述第二晶圆包括多个第二芯片区域，所述第二芯片区域包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片区域包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；
将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合，所述第一芯片区域与第二芯片区域一一匹配；
制备第一硅通孔结构和第二硅通孔结构，所述第一芯片区域通过所述第一硅通孔结构电性引出，所述第二芯片区域通过所述第二硅通孔结构电性引出；
对所述第一晶圆与所述第二晶圆进行切割，所述第一芯片区域形成第一芯片，所述第二芯片区域形成第二芯片，所述第一芯片和第二芯片键合在一起形成物联网系统芯片。
进一步的，在所述物联网系统芯片的制备方法中，所述第一芯片区域还包括第一垫片，所述第二芯片区域还包括第二垫片，所述制备第一硅通孔结构和第二硅通孔结构的过程包括：
在所述第二芯片背面进行刻蚀，形成所述第一硅通孔和第二硅通孔，所述第一硅通孔位于所述第一芯片区域和第二芯片区域内，并暴露出所述第一垫片，所述第二硅通孔位于所述第二芯片区域内，并暴露出所述第二垫片；
对所述第一硅通孔和第二硅通孔进行填充，形成所述第一硅通孔结构和第二硅通孔结构。
进一步的，在所述物联网系统芯片的制备方法中，所述第二芯片背面上形成一重新分配层，所述重新分配层导通所述第一硅通孔结构和第二硅通孔结构。
进一步的，在所述物联网系统芯片的制备方法中，所述第一芯片区域还包括第三垫片，所述第三垫片位于所述第一芯片正面的表面，所述第二芯片区域还包括第四垫片，所述第四垫片位于所述第二芯片正面的表面，所述第三垫片电连接所述第四垫片。
进一步的，在所述物联网系统芯片的制备方法中，所述第一芯片区域包括微控制单元，所述第二芯片区域包括传感器。
进一步的，在所述物联网系统芯片的制备方法中，所述第一芯片器件为微控制单元或射频器件，所述第一芯片区域包括所述微控制单元和射频器件，所述第二芯片器件为逻辑器件、传感器或电源管理集成电路，所述第二芯片区域包括逻辑器件、传感器和电源管理集成电路中的几种。
进一步的，在所述物联网系统芯片的制备方法中，所述第一芯片器件为微控制单元或逻辑器件，所述第一芯片区域包括所述微控制单元和逻辑器件，所述第二芯片器件为射频器件、传感器或电源管理集成电路，所述第二芯片区域包括射频器件、传感器和电源管理集成电路中的几种。
进一步的，在所述物联网系统芯片的制备方法中，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的5％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的5％。
与现有技术相比，本发明提供的物联网系统芯片具有以下优点：
1.在本发明提供的物联网系统芯片中，通过分别在所述第一芯片和第二芯片中设置所述第一芯片器件和第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％，可以节约所述第一芯片和第二芯片的面积，集成度高；且所述第一芯片与所述第二芯片键合在一起，所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出，使得所述物联网系统芯片在切割、封装前完成芯片级的整合，成本低。
2.在本发明提供的物联网系统芯片中，所述第一芯片包括微控制单元，所述第二芯片包括传感器，可以灵活地将不同的器件设置于所述第一芯片或第二芯片上，有利于进一步提高所述物联网系统芯片集成度。
附图说明
图1为本发明一实施例中物联网系统芯片的制备方法的流程图；
图2-图11为本发明一实施例的物联网系统芯片在制备过程中的示意图。
具体实施方式
下面将结合示意图对本发明的物联网系统芯片以及制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种物联网系统芯片，包括：第一芯片，包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片包括多个排列的第一芯片器件；第二芯片，包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；所述第一芯片与所述第二芯片键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合；所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出。通过分别在所述第一芯片和第二芯片中设置所述第一芯片器件和第二芯片器件，可以节约所述第一芯片和第二芯片的面积，集成度高；且所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出，使得所述物联网系统芯片在切割、封装前完成芯片级的整合，成本低。
根据本发明的核心思想，还提供一种制备方法，如图1所示，包括：
步骤S11：提供一第一晶圆，所述第一晶圆包括多个第一芯片区域，所述第一芯片区域包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片包括多个排列的第一芯片器件；
步骤S12：提供一第二晶圆，所述第二晶圆包括多个第二芯片区域，所述第二芯片区域包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片区域包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；
步骤S13：将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合，所述第一芯片区域与第二芯片区域一一匹配；
步骤S14：制备第一硅通孔结构和第二硅通孔结构，所述第一芯片区域通过所述第一硅通孔结构电性引出，所述第二芯片区域通过所述第二硅通孔结构电性引出；
步骤S15：对所述第一晶圆与所述第二晶圆进行切割，所述第一芯片区域形成第一芯片，所述第二芯片区域形成第二芯片，所述第一芯片和第二芯片键合在一起形成物联网系统芯片。
以下，请参阅图1-图11具体说明本发明的物联网系统芯片及其制备方法，其中，图1为本发明一实施例中物联网系统芯片的制备方法的流程图；图2-图10为本发明一实施例的物联网系统芯片在制备过程中的示意图。
首先，如图2所示，图2为本发明一实施例步骤S11中剖面结构示意图，进行步骤S11，提供一第一晶圆100，所述第一晶圆100包括多个第一芯片区域，第一芯片区域用于在切割后形成第一芯片，在图2中，所述第一晶圆100包括两个第一芯片区域100a、100b，在本发明的其它实施例中，所述第一晶圆100还可以包括更多的第一芯片。其中，所述第一芯片区域100a、100b包括第一芯片正面101以及与所述第一芯片正面相对的第一芯片背面102。一般的，所述第一晶圆100包括衬底110以及位于衬底110上的介质层120，所述第一芯片正面101位于所述介质层120背离所述衬底110的一侧，即所述第一芯片正面101为具有互连层的一面，所述第一芯片背面102位于所述衬底110背离所述介质层120的一侧，即所述第一芯片背面102为具有有源区的一面。
如图2所示，所述第一芯片区域100a、100b还包括第一垫片121，所述第一垫片121位于所述第一芯片区域100a、100b内，一般的，所述第一垫片121位于所述介质层120内，以用于互连。在本实施例中，所述第一芯片区域100a、100b还包括第三垫片122，所述第三垫片122位于所述第一芯片正面101的表面，以用于互连。
如图3所示，图3为图2沿箭头方向X的俯视图，所述第一芯片区域100a、100b包括多个排列的第一芯片器件，在图3中，所述第一芯片区域100a、100b均包括两个第一芯片器件130a、130b，在本发明的其它实施例中，所述第一芯片区域100a、100b还可以包括更多的第一芯片器件。
接着，进行步骤S12，如图4所示，图4为本发明一实施例步骤S12中剖面结构示意图，提供一第二晶圆200，所述第二晶圆200包括多个第二芯片区域，第二芯片区域用于在切割后形成第二芯片，在图4中，所述第二晶圆200包括两个第二芯片区域200a、200b，在本发明的其它实施例中，所述第二晶圆200还可以包括更多的第二芯片。其中，所述第二芯片区域200a、200b包括第二芯片正面201以及与所述第二芯片正面201相对的第二芯片背面202。一般的，所述第二晶圆200包括衬底210以及位于衬底210上的介质层220，所述第二芯片正面201位于所述介质层220背离所述衬底210的一侧，即所述第二芯片正面201为具有互连层的一面，所述第二芯片背面202位于所述衬底210背离所述介质层220的一侧，即所述第二芯片背面202为具有有源区的一面。
如图4所示，所述第二芯片区域200a、200b还包括第二垫片221，所述第二垫片221位于所述第二芯片区域200a、200b内，一般的，所述第二垫片221位于所述介质层220内，以用于互连。在本实施例中，所述第二芯片区域200a、200b还包括第四垫片222，所述第四垫片222位于所述第二芯片正面201的表面，以用于互连。
如图5所示，图5为图4沿箭头方向Y的俯视图，所述第二芯片区域200a、200b包括多个排列的第二芯片器件，在图5中，所述第二芯片区域200a、200b均包括三个第二芯片器件230a、230b、230c，在本发明的其它实施例中，所述第二芯片区域200a、200b还可以包括更多的第二芯片器件。
一般的，所述第一芯片区域100a、100b和第二芯片区域200a、200b均为方形，所以，多个所述第一芯片器件排列后的形状可以等效为方形，多个所述第二芯片器件排列后的形状可以等效为方形。如图3所示，所述第一芯片器件130a、130b排列后图形的总长度为L1，所述第一芯片器件130a、130b排列后图形的总宽度为W1；如图5所示，所述第二芯片器件230a、230b、230c排列后图形的总长度为L2，所述第二芯片器件230a、230b、230c排列后图形的总宽度为W2，其中，L2与L1之差小于等于L2的10％，W2与W1之差小于等于W2的10％，可以有效地利用芯片的面积，较佳的，L2与L1之差小于等于L2的5％，W2与W1之差小于等于W2的5％，可以进一步利用芯片的面积。
较佳的，所述第一芯片区域100a、100b包括微控制单元，即有一个所述第一芯片器件130a或130b为微控制单元，所述第二芯片区域200a、200b包括传感器，即有一个所述第二芯片器件230a、230b或230c为传感器，可以灵活地将不同的器件设置于所述第一芯片区域100a、100b或第二芯片区域200a、200b上。
例如，在本实施例中，所述第一芯片器件130a或130b为微控制单元或射频器件，所述第一芯片区域100a、100b包括所述微控制单元和射频器件，所述第二芯片器件230a、230b或230c为逻辑器件、传感器或电源管理集成电路，所述第二芯片区域200a、200b包括逻辑器件、传感器和电源管理集成电路中的几种。或在本发明的其它实施例中，所述第一芯片器件130a或130b为微控制单元或逻辑器件，所述第一芯片区域100a、100b包括所述微控制单元和逻辑器件，所述第二芯片器件230a、230b或230c为射频器件、传感器或电源管理集成电路，所述第二芯片区域200a、200b包括射频器件、传感器和电源管理集成电路中的几种。以上为本发明所述第一芯片器件130a或130b和所述第二芯片器件230a、230b或230c较佳的分布方式，但是本发明并不限于上述分布方式，根据上述描述，本领域的普通技术人员还可以根据芯片或器件的大小进行灵活的分布配置。
然后进行步骤S13，如图6所示，图6为本发明一实施例步骤S13中剖面结构示意图，将所述第一晶圆100与所述第二晶圆200键合在一起，其中，所述第一芯片正面101面向所述第二芯片正面201相键合，所述第一芯片区域100a、100b分别与第二芯片区域200a、200b一一匹配，在本实施例中，所述第三垫片122正对所述第四垫片222，实现所述第三垫片122与第四垫片222的电连接。
之后进行步骤S14，制备第一硅通孔结构和第二硅通孔结构，所述第一芯片通过所述第一硅通孔结构电性引出，所述第二芯片通过所述第二硅通孔结构电性引出。在本实施例中，步骤S14包括以下子步骤S141-S142：
进行子步骤S141，如图7所示，图7为本发明一实施例子步骤S141中剖面结构示意图，对所述第二芯片背面202进行去薄，以方便制备第一硅通孔结构和第二硅通孔结构；
进行子步骤S142，如图8所示，图8为本发明一实施例子步骤S142中剖面结构示意图，在所述第二芯片背面202进行刻蚀，形成所述第一硅通孔130和第二硅通孔230，所述第一硅通孔130位于所述第一芯片110a、100b和第二芯片区域200a、200b内，并暴露出所述第一垫片121，所述第二硅通孔230位于所述第二芯片区域200a、200b内，并暴露出所述第二垫片221；
进行子步骤S143，如图9所示，图9为本发明一实施例子步骤S143中剖面结构示意图，对所述第一硅通孔130和第二硅通孔230进行填充，形成所述第一硅通孔结构131和第二硅通孔结构231，所述第一硅通孔结构131通过所述第一垫片121将所述第一芯片110a、100b电引出，所述第二硅通孔结构231通过所述第二垫片221将所述第二芯片210a、200b电引出。
较佳的，如图10所示，在所述第二芯片背面202上形成一重新分配层240(Redistribution Layer)，所述重新分配层240导通所述第一硅通孔结构131和第二硅通孔结构231，以对电路进行重新分配。在本发明的其它实施例中，还可以不设置所述重新分配层240，通过单独设置输入\输出端以进行电性引出。例如：在所述第二芯片背面202上形成一第一连接端和一第二连接端，所述第一连接端导通所述第一硅通孔结构131，所述第二连接端导通所述第二硅通孔结构231，亦在本发明的思想范围之内，此结构为本领域的普通技术人员可以理解的，在此不作赘述。
最后进行步骤S15，如图11所示，图11为本发明一实施例子步骤S15中剖面结构示意图，对所述第一晶圆100与所述第二晶圆200进行切割，所述第一芯片区域100a、100b形成第一芯片100a’、100b’，所述第二芯片区域200a、200b形成第二芯片200a’、200b’，所述第一芯片100a’、100b’和第二芯片200a’、200b’键合在一起形成物联网系统芯片1a、2a，之后再进行测试和封装。由于所述第一芯片器件130a、130b排列后图形的总长度为L1和所述第二芯片器件230a、230b、230c排列后图形的总长度为L2相差不大，所述第一芯片器件130a、130b排列后图形的总宽度为W1和所述第二芯片器件230a、230b、230c排列后图形的总宽度为W2相差不大，所述第一芯片器件130a、130b紧密排列于所述第一芯片100a’、100b’上，所述第二芯片器件230a、230b、230c紧密排列于所述第二芯片200a’、200b’上，使得切割和封装后的所述物联网系统芯片1a、2a没有多余的硅，节约芯片的面积。
最后，如图11所示，在最终形成的物联网系统芯片1a、2a中，所述物联网系统芯片1a包括第一芯片100a’和第二芯片200a’，所述物联网系统芯片1b包括第一芯片100b’和第二芯片200b’。在所述物联网系统芯片1a中，所述第一芯片100a’与所述第二芯片200a’键合在一起，其中，所述第一芯片正面101面向所述第二芯片正面201相键合；在所述物联网系统芯片1b中，所述第一芯片100b’与所述第二芯片200b’键合在一起，其中，所述第一芯片正面201面向所述第二芯片正面201相键合。通过分别在所述第一芯片100a’、100b’和第二芯片200a’、200b’中设置所述第一芯片器件和第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％，可以节约所述第一芯片100a’、100b’和第二芯片200a’、200b’的面积，集成度高；且所述第一芯片100a’、100b’分别与所述第二芯片200a’、200b’键合在一起，所述第一芯片100a’、100b’通过所述第一硅通孔结构131电性引出，所述第二芯片200a’、200b’通过所述第二硅通孔结构231电性引出，使得所述物联网系统芯片1a、1b在切割、封装前完成芯片级的整合，成本低。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (16)
1.一种物联网系统芯片，其特征在于，包括：
第一芯片，包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片包括多个排列的第一芯片器件；
第二芯片，包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；
所述第一芯片与所述第二芯片键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合；
所述第一芯片通过一第一硅通孔结构电性引出，所述第二芯片通过一第二硅通孔结构电性引出。
2.如权利要求1所述的物联网系统芯片，其特征在于，所述第一芯片还包括第一垫片，所述第一硅通孔结构位于所述第一芯片和第二芯片内，将所述第一垫片从第二芯片背面电性引出；所述第二芯片还包括第二垫片，所述第二硅通孔结构位于所述第二芯片内，将所述第二垫片从第二芯片背面电性引出。
3.如权利要求2所述的物联网系统芯片，其特征在于，所述第二芯片背面上还设置有一重新分配层，所述重新分配层导通所述第一硅通孔结构和第二硅通孔结构。
4.如权利要求1-3中任意一项所述的物联网系统芯片，其特征在于，所述第一芯片还包括第三垫片，所述第三垫片位于所述第一芯片正面的表面，所述第二芯片还包括第四垫片，所述第四垫片位于所述第二芯片正面的表面，所述第三垫片电连接所述第四垫片。
5.如权利要求1所述的物联网系统芯片，其特征在于，所述第一芯片包括微控制单元，所述第二芯片包括传感器。
6.如权利要求5所述的物联网系统芯片，其特征在于，所述第一芯片器件为微控制单元或射频器件，所述第一芯片包括所述微控制单元和射频器件，所述第二芯片器件为逻辑器件、传感器或电源管理集成电路，所述第二芯片包括逻辑器件、传感器和电源管理集成电路中的几种。
7.如权利要求5所述的物联网系统芯片，其特征在于，所述第一芯片器件为微控制单元或逻辑器件，所述第一芯片包括所述微控制单元和逻辑器件，所述第二芯片器件为射频器件、传感器或电源管理集成电路，所述第二芯片包括射频器件、传感器和电源管理集成电路中的几种。
8.如权利要求1所述的物联网系统芯片，其特征在于，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的5％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的5％。
9.一种物联网系统芯片的制备方法，包括：
提供一第一晶圆，所述第一晶圆包括多个第一芯片区域，所述第一芯片区域包括第一芯片正面以及与所述第一芯片正面相对的第一芯片背面，所述第一芯片区域包括多个排列的第一芯片器件；
提供一第二晶圆，所述第二晶圆包括多个第二芯片区域，所述第二芯片区域包括第二芯片正面以及与所述第二芯片正面相对的第二芯片背面，所述第二芯片区域包括多个排列的第二芯片器件，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的10％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的10％；
将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一芯片正面面向所述第二芯片正面相键合，所述第一芯片区域与第二芯片区域一一匹配；
制备第一硅通孔结构和第二硅通孔结构，所述第一芯片区域通过所述第一硅通孔结构电性引出，所述第二芯片区域通过所述第二硅通孔结构电性引出；
对所述第一晶圆与所述第二晶圆进行切割，所述第一芯片区域形成第一芯片，所述第二芯片区域形成第二芯片，所述第一芯片和第二芯片键合在一起形成物联网系统芯片。
10.如权利要求9所述的物联网系统芯片的制备方法，其特征在于，所述第一芯片区域还包括第一垫片，所述第二芯片区域还包括第二垫片，所述制备第一硅通孔结构和第二硅通孔结构的过程包括：
在所述第二芯片背面进行刻蚀，形成所述第一硅通孔和第二硅通孔，所述第一硅通孔位于所述第一芯片区域和第二芯片区域内，并暴露出所述第一垫片，所述第二硅通孔位于所述第二芯片区域内，并暴露出所述第二垫片；
对所述第一硅通孔和第二硅通孔进行填充，形成所述第一硅通孔结构和第二硅通孔结构。
11.如权利要求10所述的物联网系统芯片的制备方法，其特征在于，所述第二芯片背面上形成一重新分配层，所述重新分配层导通所述第一硅通孔结构和第二硅通孔结构。
12.如权利要求9-11中任意一项所述的物联网系统芯片的制备方法，其特征在于，所述第一芯片区域还包括第三垫片，所述第三垫片位于所述第一芯片正面的表面，所述第二芯片区域还包括第四垫片，所述第四垫片位于所述第二芯片正面的表面，所述第三垫片电连接所述第四垫片。
13.如权利要求9所述的物联网系统芯片的制备方法，其特征在于，所述第一芯片区域包括微控制单元，所述第二芯片区域包括传感器。
14.如权利要求13所述的物联网系统芯片的制备方法，其特征在于，所述第一芯片器件为微控制单元或射频器件，所述第一芯片区域包括所述微控制单元和射频器件，所述第二芯片器件为逻辑器件、传感器或电源管理集成电路，所述第二芯片区域包括逻辑器件、传感器和电源管理集成电路中的几种。
15.如权利要求13所述的物联网系统芯片的制备方法，其特征在于，所述第一芯片器件为微控制单元或逻辑器件，所述第一芯片区域包括所述微控制单元和逻辑器件，所述第二芯片器件为射频器件、传感器或电源管理集成电路，所述第二芯片区域包括射频器件、传感器和电源管理集成电路中的几种。
16.如权利要求9所述的物联网系统芯片的制备方法，其特征在于，多个所述第二芯片器件排列后的总长度与多个所述第一芯片器件排列后的总长度之差小于等于多个所述第二芯片器件排列后的总长度的5％，多个所述第二芯片器件排列后的总宽度与多个所述第一芯片器件排列后的总宽度之差小于等于多个所述第二芯片器件排列后的总宽度的5％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510376823.9A CN104952843B (zh) | 2015-07-01 | 2015-07-01 | 物联网系统芯片及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510376823.9A CN104952843B (zh) | 2015-07-01 | 2015-07-01 | 物联网系统芯片及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104952843A CN104952843A (zh) | 2015-09-30 |
| CN104952843B true CN104952843B (zh) | 2017-08-08 |
Family
ID=54167395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510376823.9A Active CN104952843B (zh) | 2015-07-01 | 2015-07-01 | 物联网系统芯片及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104952843B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148360B (zh) * | 2018-08-28 | 2019-12-03 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法 |
| CN111834312A (zh) * | 2020-07-29 | 2020-10-27 | 华进半导体封装先导技术研发中心有限公司 | 一种基于tsv工艺的三维堆叠结构及制作方法 |
| KR20220042765A (ko) | 2020-09-28 | 2022-04-05 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137636A (zh) * | 2011-11-30 | 2013-06-05 | 索尼公司 | 半导体装置、半导体装置制造方法及电子设备 |
| CN104051329A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 用于堆叠器件的互连结构和方法 |
| US8860229B1 (en) * | 2013-07-16 | 2014-10-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonding with through substrate via (TSV) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7943428B2 (en) * | 2008-12-24 | 2011-05-17 | International Business Machines Corporation | Bonded semiconductor substrate including a cooling mechanism |
| JP5729100B2 (ja) * | 2011-04-11 | 2015-06-03 | ソニー株式会社 | 半導体装置の製造方法、半導体装置、電子機器 |
-
2015
- 2015-07-01 CN CN201510376823.9A patent/CN104952843B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137636A (zh) * | 2011-11-30 | 2013-06-05 | 索尼公司 | 半导体装置、半导体装置制造方法及电子设备 |
| CN104051329A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 用于堆叠器件的互连结构和方法 |
| US8860229B1 (en) * | 2013-07-16 | 2014-10-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonding with through substrate via (TSV) |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104952843A (zh) | 2015-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Andry et al. | Fabrication and characterization of robust through-silicon vias for silicon-carrier applications | |
| CN102931102B (zh) | 多芯片晶圆级封装的方法 | |
| CN102931173B (zh) | 多芯片晶圆级封装 | |
| US8455936B2 (en) | Configurable memory sheet and package assembly | |
| US8519543B1 (en) | Large sized silicon interposers overcoming the reticle area limitations | |
| CN104867892B (zh) | 硅-玻璃混合插入层电路 | |
| CN208062047U (zh) | 具有集成dram的系统级封装 | |
| CN102723306A (zh) | 一种利用穿硅通孔的微波多芯片封装结构及其制作方法 | |
| US20100001379A1 (en) | Multi-chip package (MCP) having three dimensional mesh-based power distribution network, and power distribution method of the MCP | |
| CN104952843B (zh) | 物联网系统芯片及其制备方法 | |
| CN109300863A (zh) | 半导体封装结构以及半导体封装方法 | |
| US20140206154A1 (en) | Semiconductor device comprising a passive component of capacitors and process for fabrication | |
| US7700410B2 (en) | Chip-in-slot interconnect for 3D chip stacks | |
| EP2790027B1 (en) | Two-step interconnect testing of semiconductor dies | |
| WO2017074994A1 (en) | Packaging arrangements including high density interconnect bridge | |
| US9553080B1 (en) | Method and process for integration of TSV-middle in 3D IC stacks | |
| CN113410223B (zh) | 芯片组及其制造方法 | |
| CN101814453A (zh) | 一种用于硅通孔互连中的硅片对准方法 | |
| CN104766806B (zh) | 晶圆三维集成的方法 | |
| KR101780145B1 (ko) | 시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스 | |
| US9129973B2 (en) | Circuit probing structures and methods for probing the same | |
| CN104465420A (zh) | 用于获取晶圆级键合结构电阻的方法及其半导体结构 | |
| CN109378294A (zh) | 半导体结构的封装方法 | |
| US20120250286A1 (en) | Apparatus and Method for Increasing Bandwidths of Stacked Dies | |
| CN104766828B (zh) | 晶圆三维集成的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |
|
| CP03 | Change of name, title or address |