CN111834312A - 一种基于tsv工艺的三维堆叠结构及制作方法 - Google Patents

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Abstract

本发明公开了一种基于TSV工艺的三维堆叠结构，包括：第一芯片，所述第一芯片具有第一芯片焊盘和第一介质层；第二芯片，所述第二芯片具有第二芯片焊盘和第二介质层，所述第二芯片通过所述第二介质层所在表面键合至所述第一芯片的所述第一介质层表面；第一导电硅通孔，所述第一导电硅通孔电连接至所述第一芯片焊盘；第二导电硅通孔，所述第二导电硅通孔电连接至所述第二芯片焊盘；外接焊盘，所述外接焊盘电连接至所述第一导电通孔、第二导电通孔；以及外接焊球，所述外接焊球设置在所述外接焊盘上。

Description

一种基于TSV工艺的三维堆叠结构及制作方法
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种晶圆级基于TSV工艺的三维堆叠结构及制作方法。
背景技术
随着便携式设备的智能化、小型化、普及化，芯片的封装尺寸要求越来越小，成本也要求越来越低。三维堆叠封装是芯片系统级封装小型化的解决方案之一，例如多芯片堆叠、基于转接板的三维封装等。但现有的三维封装主要如图1所示，通过在多层芯片上分布形成TSV，然后再进行三维堆叠，存在如下缺点：1)需要进行多次TSV，工艺复杂，成本较高；2)通常为芯片级对准堆叠，需要事先进行芯片分割，在独立进行堆叠封装，封装效率较低，成本也及其高昂。
针对现有的多芯片三维堆叠存在的工艺复杂、成本较高的问题，本发明提出一种晶圆级基于TSV工艺的三维堆叠结构及制作方法，至少部分的克服了上述现有技术存在的问题。
发明内容
针对现有的多芯片三维堆叠存在的工艺复杂、成本较高的问题，根据本发明的一个实施例，提供一种一种基于TSV工艺的三维堆叠结构，包括：
第一芯片，所述第一芯片具有第一芯片焊盘和第一介质层；
第二芯片，所述第二芯片具有第二芯片焊盘和第二介质层，所述第二芯片通过所述第二介质层所在表面键合至所述第一芯片的所述第一介质层表面；
第一导电硅通孔，所述第一导电硅通孔电连接至所述第一芯片焊盘；
第二导电硅通孔，所述第二导电硅通孔电连接至所述第二芯片焊盘；
外接焊盘，所述外接焊盘电连接至所述第一导电通孔、第二导电通孔；以及
外接焊球，所述外接焊球设置在所述外接焊盘上。
在本发明的一个实施例中，所述第一芯片包括有源器件，但在所述第一芯片焊盘和所述第二芯片焊盘下方的所述第一芯片的区域中没有有效的有源器件。
在本发明的一个实施例中，所述第一芯片焊盘和所述第二芯片焊盘在水平投影方向上相互分离。
在本发明的一个实施例中，所述第一导电硅通孔贯穿所述第一芯片的硅衬底；所述第二导电硅通孔贯穿所述第一芯片的硅衬底和所述第一介质层。
在本发明的一个实施例中，所述第一导电硅通孔和或所述第二导电硅通孔的填充材料为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层。
在本发明的一个实施例中，所述绝缘层是通过PECVD或ALD等工艺形成的氧化硅、氮化硅或者多层复合介质层，所述阻挡层的材料为Ta、TaN/Ta、Cr、Ti。
在本发明的一个实施例中，基于TSV工艺的三维堆叠结构还包括设置在所述第一芯片背面的重新布局布线层，所述重新布局布线层电连接至所述第一导电硅通孔和所述第二导电硅通孔，所述外接焊盘设置在所述重新布局布线层最外层金属层上。
根据本发明的另一个实施例，提供一种基于TSV工艺的三维堆叠结构的制作方法，包括：
提供含第一芯片的晶圆和含第二芯片的晶圆；
将含第一芯片的晶圆和含第二芯片的晶圆的焊盘面进行晶圆键合；
进行含第一芯片的晶圆的背面减薄；
在减薄后的含第一芯片的晶圆的背面制作硅通孔；
在硅通孔的底部继续形成介质层通孔；
形成硅通孔和介质层通孔的金属化填充，对应性形成第一导电硅通孔和第二导电硅通孔；
在第一芯片的晶圆的背面形成金属焊盘；
在金属焊盘上形成外接焊球；以及
对晶圆级结构进行切割，形成基于TSV工艺的三维堆叠结构。
在本发明的另一个实施例中，所述第一导电硅通孔设置成电连接至所述第一芯片的第一芯片焊盘；所述第二导电硅通孔设置成电连接至所述第二芯片的第二芯片焊盘。
在本发明的另一个实施例中，所述第一导电硅通孔和或所述第二导电硅通孔的填充材料为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层，绝缘层是通过PECVD或ALD等工艺形成的氧化硅、氮化硅或者多层复合介质层，所述阻挡层的材料为Ta、TaN/Ta、Cr、Ti。
本发明提供一种晶圆级基于TSV工艺的三维堆叠结构及制作方法，首先提供已经制作好芯片，但芯片焊盘水平错位的两个晶圆；然后将两个晶圆的焊盘面进行键合，其中焊盘键合面具有介质层；接下来对其中一个晶圆进行背面减薄后制作连接两个芯片焊盘的TSV导电通孔；最后制作外接焊盘及焊球后进行切割分离，形成基于TSV工艺的三维堆叠结构。基于本发明提供的该种晶圆级基于TSV工艺的三维堆叠结构及制作方法作为晶圆级封装工艺，同时只进行一次TSV制作，封装效率高，成本低，拓展了TSV等工艺在三维封装技术上的应用，具有广阔的市场前景。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术的一种基于TSV工艺的三维堆叠结构100的示意图。
图2示出根据本发明的一个实施例形成的一种基于TSV工艺的三维堆叠结构200的剖面示意图。
图3A至图3I示出根据本发明的一个实施例形成该基于TSV工艺的三维堆叠结构200的过程剖面示意图。
图4示出根据本发明的一个实施例形成基于TSV工艺的三维堆叠结构200的方法的流程图400。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种晶圆级基于TSV工艺的三维堆叠结构及制作方法，首先提供已经制作好芯片，但芯片焊盘水平错位的两个晶圆；然后将两个晶圆的焊盘面进行键合，其中焊盘键合面具有介质层；接下来对其中一个晶圆进行背面减薄后制作连接两个芯片焊盘的TSV导电通孔；最后制作外接焊盘及焊球后进行切割分离，形成基于TSV工艺的三维堆叠结构。基于本发明提供的该种晶圆级基于TSV工艺的三维堆叠结构及制作方法作为晶圆级封装工艺，同时只进行一次TSV制作，封装效率高，成本低，拓展了TSV等工艺在三维封装技术上的应用，具有广阔的市场前景。
下面结合图2来详细介绍根据本发明的一个实施例的一种基于TSV工艺的三维堆叠结构。图2示出根据本发明的一个实施例形成的一种基于TSV工艺的三维堆叠结构200的剖面示意图。如图2所示，该基于TSV工艺的三维堆叠结构进一步包括第一芯片210，第二芯片220、第一导电硅通孔230、第二导电硅通孔240、外接焊盘250以及外接焊球。
第一芯片210进一步包括位于芯片正面的第一芯片焊盘211和第一介质层212。在本发明的一个实施例中，第一芯片210包括有源器件，但在第一芯片焊盘211下方的芯片中没有有效的有源器件。在本发明的又一实施例中，第一芯片210可以是CPU、MCU、FPGA等逻辑处理芯片，也可以是EPROM、FLASH、NAND等存储芯片，还可以是接口类、通讯类或传感器类芯片。
第二芯片220的芯片正面键合设置在第一芯片210的正面，第二芯片220进一步包括位于芯片正面的第二芯片焊盘221和第二介质层222，其中第二芯片焊盘221与第一芯片焊盘211在平面上错位，即两者的水平投影分离。在本发明的一个实施例中，第二芯片220的第二芯片焊盘221下方的第一芯片210中没有有效的有源器件。在本发明的又一实施例中，第二芯片220可以是CPU、MCU、FPGA等逻辑处理芯片，也可以是EPROM、FLASH、NAND等存储芯片，还可以是接口类、通讯类或传感器类芯片。
第一导电硅通孔230贯穿第一芯片210的衬底，电连接至第一芯片210的第一芯片焊盘211。在本发明的一个具体实施例中，第一导电硅通孔230的导电材料主要为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层，其中绝缘层可以是通过PECVD或ALD等工艺形成的氧化硅、氮化硅或者多层复合介质层，阻挡层可以是Ta(钽)、TaN/Ta、Cr(铬)、Ti(钛)等材料形成的阻挡层，以防止铜金属对器件的玷污。
第二导电硅通孔240贯穿第一芯片210的衬底、第一介质层212，电连接至第二芯片220的第二芯片焊盘221。在本发明的一个具体实施例中，与第一导电硅通孔230类似，第二导电硅通孔240的导电材料主要也为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层，其中绝缘层可以是通过PECVD或ALD等工艺形成的氧化硅、氮化硅或者多层复合介质层，阻挡层可以是Ta(钽)、TaN/Ta、Cr(铬)、Ti(钛)等材料形成的阻挡层，以防止铜金属对器件的玷污。
外接焊盘250设置在第一芯片210的背面，电连接至第一导电硅通孔230、第二导电硅通孔240。在本发明的一个实施例中，还包括设置在第一芯片210背面的重新布局布线层，该重新布局布线层电连接至第一导电硅通孔230、第二导电硅通孔240，可以是单层或多层，其中外接焊盘250位于该新布局布线层最外层金属层上。
外接焊球260设置在外接焊盘250上，可以通过植球或电镀回流工艺形成。在本发明的一个实施例中，外接焊球260可以是无铅焊球或导电铜柱(Copper pillar)。
下面结合图3A至图3I以及图4来详细介绍根据本发明的一个实施例的一种形成该基于TSV工艺的三维堆叠结构200的方法。图3A至图3I示出根据本发明的一个实施例形成该基于TSV工艺的三维堆叠结构200的过程剖面示意图；图4示出根据本发明的一个实施例形成基于TSV工艺的三维堆叠结构200的方法的流程图400。
首先，在步骤410，如图3A所示，提供含第一芯片310的晶圆和含第二芯片320的晶圆。其中第一芯片310进一步包括第一芯片焊盘311和第一介质层312；第二芯片320进一步包括第二芯片焊盘321和第二介质层322。其中第二芯片焊盘321与第一芯片焊盘311在平面上错位，即两者的水平投影分离。第一芯片焊盘311和第二芯片焊盘321对应的第一芯片310位置没有有效的有源器件。
接下来，在步骤420，如图3B所示，将含第一芯片310的晶圆和含第二芯片320的晶圆的焊盘面进行晶圆键合。在本发明的一个实施例中，通过第三介质层实现含第一芯片310的晶圆和含第二芯片320的晶圆之间的键合。
然后，在步骤430，如图3C所示，进行含第一芯片310的晶圆的背面减薄。在本发明的一个实施例中，可以通过研磨、抛光等工艺实现背面减薄。在本发明又一实施例中，第一芯片310的晶圆的背面减薄后的硅衬底厚度约为100微米至40微米。
接下来，在步骤440，如图3D所示，在减薄后的含第一芯片310的晶圆的背面制作硅通孔330。硅通孔330的位置对应第一芯片310的第一芯片焊盘311和第二芯片320的第二芯片焊盘321。在本发明的一个具体实施例中，通过形成图形化硬掩模(hard mask)，在通过硬掩模进行硅通孔330刻蚀，位于第一芯片310的第一芯片焊盘311位置的硅通孔330在刻蚀到第一芯片焊盘311时自动停止；位于第二芯片320的第二芯片焊盘321位置的硅通孔330在刻蚀到第二芯片焊盘321下方的第一介质层312时自动停止.
然后，在步骤450，如图3E所示，在硅通孔330的底部继续形成介质层通孔340，介质层通孔340位于硅通孔330底部到第二芯片焊盘321之间的第一介质层312中。在本发明的一个具体实施例中，前述步骤的硬掩模与第一介质层312的材料相同，可以直接进行硬掩模与第一介质层312的刻蚀，形成介质层通孔340，介质层通孔340在刻蚀到第二芯片焊盘321后自动停止。
接下来，在步骤460，如图3F所示，形成硅通孔330和介质层通孔340的金属化填充，对应性形成第一导电硅通孔350和第二导电硅通孔360。在本发明的一个实施例中，通过电镀工艺形成第一导电硅通孔350和第二导电硅通孔360。在本发明的又一实施例中，第一导电硅通孔350和第二导电硅通孔360的材料主要为铜金属，在铜金属和硅衬底以及第一介质层间还设置有绝缘层和/或阻挡层，其中绝缘层可以是通过PECVD或ALD等工艺形成的氧化硅、氮化硅或者多层复合介质层，阻挡层可以是Ta(钽)、TaN/Ta、Cr(铬)、Ti(钛)等材料形成的阻挡层，以防止铜金属对器件的玷污。
然后，在步骤470，如图3G所示，在第一芯片310的晶圆的背面形成金属焊盘370。金属焊盘370电连接至第一导电硅通孔350、第二导电硅通孔360。在本发明的一个实施例中，还包括设置在第一芯片310背面的重新布局布线层，该重新布局布线层电连接至第一导电硅通孔350、第二导电硅通孔360，可以是单层或多层，其中外接焊盘370位于该新布局布线层最外层金属层上。在本发明的又一实施例中，金属焊盘370通过电镀工艺形成。
接下来，在步骤480，如图3H所示，在金属焊盘370上形成外接焊球380。外接焊球380可以通过植球或电镀回流工艺形成。在本发明的一个实施例中，外接焊球380可以是无铅焊球或导电铜柱(Copper pillar)。
最后，在步骤490，如图3I所示，对晶圆级结构进行切割，形成基于TSV工艺的三维堆叠结构200。
基于本发明提供的该种晶圆级基于TSV工艺的三维堆叠结构及制作方法，首先提供已经制作好芯片，但芯片焊盘水平错位的两个晶圆；然后将两个晶圆的焊盘面进行键合，其中焊盘键合面具有介质层；接下来对其中一个晶圆进行背面减薄后制作连接两个芯片焊盘的TSV导电通孔；最后制作外接焊盘及焊球后进行切割分离，形成基于TSV工艺的三维堆叠结构。基于本发明提供的该种晶圆级基于TSV工艺的三维堆叠结构及制作方法作为晶圆级封装工艺，同时只进行一次TSV制作，封装效率高，成本低，拓展了TSV等工艺在三维封装技术上的应用，具有广阔的市场前景。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种基于TSV工艺的三维堆叠结构，包括：
第一芯片，所述第一芯片具有第一芯片焊盘和第一介质层；
第二芯片，所述第二芯片具有第二芯片焊盘和第二介质层，所述第二芯片通过所述第二介质层所在表面键合至所述第一芯片的所述第一介质层表面；
第一导电硅通孔，所述第一导电硅通孔电连接至所述第一芯片焊盘；
第二导电硅通孔，所述第二导电硅通孔电连接至所述第二芯片焊盘；
外接焊盘，所述外接焊盘电连接至所述第一导电通孔、第二导电通孔；以及
外接焊球，所述外接焊球设置在所述外接焊盘上。
2.如权利要求1所述的基于TSV工艺的三维堆叠结构，其特征在于，所述第一芯片包括有源器件，但在所述第一芯片焊盘和所述第二芯片焊盘下方的所述第一芯片的区域中没有有效的有源器件。
3.如权利要求1所述的基于TSV工艺的三维堆叠结构，其特征在于，所述第一芯片焊盘和所述第二芯片焊盘在水平投影方向上相互分离。
4.如权利要求1所述的基于TSV工艺的三维堆叠结构，其特征在于，所述第一导电硅通孔贯穿所述第一芯片的硅衬底；所述第二导电硅通孔贯穿所述第一芯片的硅衬底和所述第一介质层。
5.如权利要求1所述的基于TSV工艺的三维堆叠结构，其特征在于，所述第一导电硅通孔和或所述第二导电硅通孔的填充材料为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层。
6.如权利要求5所述的基于TSV工艺的三维堆叠结构，其特征在于，所述绝缘层是通过PECVD或ALD工艺形成的氧化硅、氮化硅或者多层复合介质层，所述阻挡层的材料为Ta、TaN/Ta、Cr或Ti。
7.如权利要求1所述的基于TSV工艺的三维堆叠结构，其特征在于，还包括设置在所述第一芯片背面的重新布局布线层，所述重新布局布线层电连接至所述第一导电硅通孔和所述第二导电硅通孔，所述外接焊盘设置在所述重新布局布线层最外层金属层上。
8.一种基于TSV工艺的三维堆叠结构的制作方法，包括：
提供含第一芯片的晶圆和含第二芯片的晶圆；
将含第一芯片的晶圆和含第二芯片的晶圆的焊盘面进行晶圆键合；
进行含第一芯片的晶圆的背面减薄；
在减薄后的含第一芯片的晶圆的背面制作硅通孔；
在硅通孔的底部继续形成介质层通孔；
形成硅通孔和介质层通孔的金属化填充，对应性形成第一导电硅通孔和第二导电硅通孔；
在第一芯片的晶圆的背面形成金属焊盘；
在金属焊盘上形成外接焊球；以及
对晶圆级结构进行切割，形成基于TSV工艺的三维堆叠结构。
9.如权利要求8所述的基于TSV工艺的三维堆叠结构的制作方法，其特征在于，所述第一导电硅通孔设置成电连接至所述第一芯片的第一芯片焊盘；所述第二导电硅通孔设置成电连接至所述第二芯片的第二芯片焊盘。
10.如权利要求8所述的基于TSV工艺的三维堆叠结构的制作方法，其特征在于，所述第一导电硅通孔和或所述第二导电硅通孔的填充材料为铜金属，在铜金属和硅衬底间还设置有绝缘层和/或阻挡层，其中所述绝缘层是通过PECVD或ALD工艺形成的氧化硅、氮化硅或者多层复合介质层，所述阻挡层的材料为Ta、TaN/Ta、Cr或Ti。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517263A (zh) * 2021-07-12 2021-10-19 上海先方半导体有限公司 一种堆叠结构及堆叠方法
CN114068336A (zh) * 2016-09-30 2022-02-18 西安紫光国芯半导体有限公司 堆叠式fpga的制作方法以及堆叠式fpga

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
CN104952843A (zh) * 2015-07-01 2015-09-30 武汉新芯集成电路制造有限公司 物联网系统芯片及其制备方法
CN106611756A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 晶片对晶片对接结构及其制作方法
US20170345738A1 (en) * 2016-05-27 2017-11-30 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
CN104952843A (zh) * 2015-07-01 2015-09-30 武汉新芯集成电路制造有限公司 物联网系统芯片及其制备方法
CN106611756A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 晶片对晶片对接结构及其制作方法
US20170345738A1 (en) * 2016-05-27 2017-11-30 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068336A (zh) * 2016-09-30 2022-02-18 西安紫光国芯半导体有限公司 堆叠式fpga的制作方法以及堆叠式fpga
CN113517263A (zh) * 2021-07-12 2021-10-19 上海先方半导体有限公司 一种堆叠结构及堆叠方法

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