TW202245200A - 半導體元件 - Google Patents

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layer
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張任遠
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台灣積體電路製造股份有限公司
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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Abstract

一種元件包含基材；位於基材之上且包含第一介電常數的至少一第一介電層；位於至少一第一介電層之上且包含第二介電常數的至少一第二介電層，第二介電常數大於第一介電常數；以及包含第一導電圖案與第二導電圖案之虛設圖案，第一導電圖案於至少一第一介電層中具有第一圖案密度，第二導電圖案於至少一第二介電層中具有第二圖案密度。第一圖案密度等於或大於第二圖案密度。

Description

減少凹陷之虛設圖案結構
本揭露是有關於一種堆疊晶粒組件之圖案布局，且特別是有關於減少凹陷與侵蝕效應之金屬層結構。
半導體晶粒可電性連接封裝基材中之其他電路。封裝基材提供電性連接至印刷電路板上之其他電路。半導體晶粒可具有不同的功能，且難以使用相同的半導體處理技術來處理，因此他們是分開製造的。藉由組合多個晶粒至元件中，可獲得具有高性能之大的多功能元件。多個晶粒可堆疊在一起，以形成晶粒群組，晶粒群組可經平坦化，以具有用於接合平面基材之平坦表面。可利用化學機械研磨(CMP)製程來達到平坦化。然而，晶粒或晶粒群組之不同層可能具有不同的材料，這些材料具有不同的研磨速率，如此可能造成凹陷或侵蝕效應。
以下揭露提供許多不同實施方式或例子，以實施所提供之標的之不同特徵。以下描述組件及排列的特定例子以簡化本揭露。這些當然僅為例子，而非作為限制。舉例而言，在描述中，第一特徵形成於第二特徵之上或上方可包含第一特徵與第二特徵以直接接觸形成的實施方式，亦可包含額外特徵形成於第一特徵與第二特徵之間，而使得第一特徵和第二特徵可非直接接觸的實施方式。除此之外，本揭露可在多個例子中重複參考符號及/或字母。此重複為簡明與清楚之目的，並非本質上規定在所討論之多個實施方式及/或配置之間的關係。
可在此使用空間關係的用語，例如「下方(beneath)」、「在…之下(below)」、「較低的(lower)」、「上方(above)」、「較高的(upper)」，及類似用語，以簡明描述如圖式所繪示之一元件或特徵與另一(另一些)元件或特徵之關係的敘述。這些空間關係的術語，除了在圖中所描繪的方向外，意欲包含元件在使用上或操作時的不同方向。設備可以其他方式定向(旋轉90度或其他方向)，而在此使用的空間關係描述詞也可依此解讀。介係詞，例如「在…之上(on)」與「側(side)」(如「側壁」)，是相對於晶圓或基材之上表面之上的常規平面或表面定義，與晶圓或基材的方向無關。用語「水平」係定義為與晶圓或基材之常規平面或表面平行之平面，與晶圓或基材之方向無關。用語「直立」是指垂直於上述定義之水平的方向，即垂直於基材之表面。可在此使用用語「第一」、「第二」、「第三」，及「第四」來描述多個元件、構件、區域、層，及/或部分，這些元件、構件、區域、層，及/或部分不應為這些用語所限制。這些用語僅用來區別一元件、構件、區域、層，或部分與另一區域、層，或部分。因此，在不脫離本揭露之教示的情況下，以下討論之第一元件、構件、區域、層，或部分可稱為第二元件、構件、區域、層，或部分。
有許多容納半導體之封裝技術，例如2D扇出(先晶片)積體電路整合、2D翻轉晶片積體電路整合、堆疊式封裝(package-on-package；PoP)、系統級封裝(system-in-package；SiP)或異質整合、2D扇出(後晶片)積體電路整合、2.1D翻轉晶片積體電路整合、具有橋之2.1D翻轉晶片積體電路整合、具有橋之2.1D扇出積體電路整合、2.3D扇出(先晶片)積體電路整合、2.3D翻轉晶片積體電路整合、2.3D扇出(後晶片)積體電路整合、2.5D(焊接凸塊)積體電路整合、2.5D(微凸塊)積體電路整合、微凸塊3D積體電路整合、微凸塊小晶片3D積體電路整合、無凸塊3D積體電路整合、無凸塊小晶片3D積體電路整合、系統整合晶片(SoIC TM)及/或任何其他封裝技術。應理解的是，雖然在此揭露之多個實施方式係描述且說明為特定半導體封裝技術之內容，但非意於將本揭露僅限制在此封裝技術。在此技術領域中具有通常知識者應理解那些實施方式可依照本揭露所提供之原理、概念、動機，及/或見解而應用於其他半導體技術中。
系統整合晶片(SoIC TM)為進階封裝技術之近期發展。系統整合晶片技術將均質與非均質小晶片整合成具有較小面積與較薄輪廓之類似系統單晶片(SoC)的單一晶片，其可全面地整合至進階的晶圓級系統整合(WLSI)(如眾所皆知的基材上晶圓上晶片(CoWoS)封裝服務與整合型扇出(InFO)封裝技術)中。從外觀看來，新型積體晶片就像是尚未內嵌所需及異質整合功能的一般系統單晶片。系統整合晶片實現了具額外效能、功率，及形狀因子優勢的3D小晶片整合。在許多其他特徵中，系統整合晶片以高效能、低功率，及最小RLC(電阻電感電容)之超高密度直立堆疊為特色。系統整合晶片將主動與被動晶片整合成新的積體系統整合晶片系統，以達成較佳的形狀因子與效能。名為「系統整合晶片之晶片結構」之美國專利號第20200168527號提供關於一些例示系統整合晶片的一些描述。引用美國專利號第20200168527號之內容併入本文。系統整合晶片之另一例子可於https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/SoIC.htm找到，亦透過引用將其本體併入本揭露。
相較於傳統技術，藉由本揭露之方式可達到許多利益與優點。舉例而言，多個實施方式提供位於至少一層間金屬層中的導電圖案布局結構，其能夠減少或消除凹陷與侵蝕效應。多個實施方式克服與半導體元件之平坦化有關的問題，且特別在平坦化牽涉在半導體元件的側表面上使用研磨墊時，其中此半導體元件含有具不同研磨速率之不同介電層。本揭露的這些與其他實施方式，以及本揭露的許多優點與特徵，將結合以下文字與對應的圖式來詳細描述。
在此描述之實施方式是有關於具有設於基底基材之上之直立堆疊晶片的多晶片元件。如在此所使用，可互換晶片與晶粒，他們是指半導體晶圓之多個片段，且這些片段是藉由分割半導體晶圓成個別晶粒所形成，其中此半導體晶圓係已進行半導體製造製程。晶片或晶粒可包含具有相同硬體布局或不同硬體布局，或相同功能或不同功能之經處理的半導體電路。一般而言，晶片或晶粒具有基材、數個金屬線、插設於金屬線之間的數個介電層、電性連接此些金屬線之數個介層窗，及主動及/或被動元件。晶粒可組合在一起而成為多晶片元件或晶粒群組。如在此所使用，晶片或晶粒亦可指包含配置以處理及/或存放資料之電路的積體電路。晶片、晶粒，或積體電路的例子包含場域可編程閘極陣列(如field programmable gate array(FPGA))、處理單元(如圖形處理單元(graphics processing unit；GPU)或中央處理單元(central processing unit；CPU)、特殊應用積體電路(application specific integrated circuit；ASIC)、記憶體元件(如記憶體控制器或記憶體)，及類似物。 依照本揭露之晶粒與晶粒群組
在此部分中，提供例示個別晶粒結構、晶粒群組中之例示堆疊晶粒結構，及具有此些例示之堆疊晶粒結構之例示晶圓對晶圓配置，來說明本揭露可應用的一些實施方式。應理解的是，此部分所示之例子僅用來說明而理解本揭露可如何應用於其他例子中。因此，這些例子不應解讀成意欲限制本揭露。在此技術領域中具有通常知識者將理解本揭露可應用在任意適合的其他半導體封裝技術中。 依照本揭露之一例示個別晶粒結構
圖1係繪示依照一些例示實施方式之半導體元件10的剖面視圖。請參照圖1，半導體元件10包含基材101、形成於基材101之表面上的主動區102、數個介電層103、形成於介電層103中的數個金屬線與數個介層窗104，及位於上層間金屬層106中的金屬結構105。在一實施方式中，半導體元件10亦包含被動元件，例如電阻、電容、二極體、電感，及類似元件。基材101可為半導體基材或非半導體基材。舉例而言，基材101可包含塊體矽基材。在一些實施方式中，基材101可包含元素半導體，例如結晶結構之矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；或其組合。基材101亦可包含絕緣體上半導體(SOI)基材。在一實施方式中，基材101為絕緣體上半導體基材之矽層。基材101可根據設計需求包含多個摻雜區，例如n型井或p型井。這些摻雜區可摻雜有p型摻質，例如硼；n型摻質，例如磷或砷；或其組合。主動區102可包含電晶體。介電層103可包含層間介電(ILD)層與層間金屬介電(IMD)層。在一些實施方式中，層間介電層與層間金屬介電層可為具有介電常數(k值)小於預設數值(如約3.9、小於約3.0、小於約2.5)之低k介電層。在一些其他實施方式中，介電層103可包含具有介電常數等於或大於3.9之非低k介電材料。金屬線與介層窗可包含銅、鋁、鎳、鎢、鈷，或其合金。 依照本揭露之一例示堆疊晶粒結構
圖2係繪示依照一些實施方式之具有堆疊在彼此之上之數個晶粒的晶粒群組20的剖面視圖。請參照圖2，晶粒群組20包含堆疊晶粒結構210，堆疊晶粒結構210包含數個晶粒，且此些晶粒係實質水平排列地堆疊在彼此之上。在一實施方式中，每個晶粒可類似於圖1之半導體元件10的半導體元件。舉例而言，堆疊晶粒結構210包含堆疊晶粒211、212，及213。在一實施方式中，堆疊晶粒透過鈍化層207彼此隔開。堆疊晶粒211、212，及213之每一者包含基材201、形成於基材201之表面上的主動區202、數個介電層203、形成於介電層203中的數個金屬線與數個介層窗204，及位於上層間金屬層206上的鈍化層207。在一實施方式中，堆疊晶粒亦可包含被動元件，例如電阻、電容、二極體、電感，及類似元件。基材201可為半導體基材或非半導體基材。舉例而言，基材201可包含塊體矽基材。在一些實施方式中，基材201可包含元素半導體，例如結晶結構之矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；或其組合。可能的基材201亦可包含絕緣體上半導體(SOI)基材。在一實施方式中，基材201為絕緣體上半導體基材之矽層。基材201可根據需求包含多個摻雜區，例如n型井或p型井。摻雜區可摻雜有p型摻質，例如硼；n型摻質，例如磷或砷；或其組合。主動區102可包含電晶體。介電層203可包含層間介電(ILD)層與層間金屬介電(IMD)層。在一些實施方式中，層間介電層與層間金屬介電層可為具有介電常數(k值)小於預設值(如約3.9、小於約3、小於2.5)之低k介電層。在一些實施方式中，介電層203可包含具有介電常數等於或大於3.9之非低k介電材料。金屬線與介層窗可包含銅、鋁、鎳、鎢或其合金。
晶粒群組20亦可包含一或多個矽穿孔(TSV)或氧化物穿孔(TOV)208，且此或此些矽穿孔或氧化物穿孔208係配置以將堆疊晶粒211、212，及213中的一或多個金屬線彼此電性連接。此或此些矽穿孔或氧化物穿孔208可包含銅、鋁、鎢或其合金。在一些實施方式中，堆疊晶粒211、212，及213之每一者亦可包含位於堆疊晶粒之側壁上的側邊金屬內連接結構209。側邊金屬內連接結構209可包含延伸穿過介電層203的暴露表面之一或多個金屬線路。側邊金屬內連接結構209與金屬層同時形成，並在晶粒211、212，及213已接合在一起，且藉由化學機械研磨(CMP)製程研磨側表面後，暴露出晶粒群組20之側表面。
在一些實施方式中，可使用熔融鍵合、共晶鍵合、金屬對金屬鍵合、混合鍵合製程，及類似製程，將數個晶圓接合在一起，來形成晶粒群組20。熔融鍵合包含將一晶圓之氧化層與另一晶圓之氧化層鍵合。在一實施方式中，氧化層可包含氧化矽。在共晶鍵合製程中，將二共晶材料置放在一起，並對他們施加特定之壓力與溫度，來融化共晶材料。在金屬對金屬鍵合製程中，將二金屬墊置放在一起，並對此些金屬墊提供壓力與高溫，以將其彼此鍵合。在混合鍵合製程中，於高壓與高溫下將二晶圓之金屬墊鍵合在一起，且二晶圓之氧化表面同時鍵合。
在一些實施方式中，每個晶圓可包含數個晶粒，例如圖1之半導體元件。接合的晶圓包含具有數個堆疊晶粒之數個晶圓群組。可利用機械鋸切、雷射切割、電漿蝕刻，及類似技術來將接合的晶圓分成多個個別的晶粒群組，這些晶粒群組可為圖2所示之晶粒群組20。 依照本揭露之一例示晶圓堆疊(Wafer on Wafer；WoW)配置
圖3A係繪示依照一些實施方式之三維(3D)配置之堆疊在彼此之上的數個晶圓的簡化透視圖。請參照圖3A，第一晶圓301a為基底晶圓，第一晶圓301a上可形成數個晶粒。第二晶圓301b為中間晶圓，第二晶圓301b上可形成數個晶粒，第三晶圓301c為上晶圓，第三晶圓301c上可形成數個晶粒。這些晶圓可具有基材穿孔及/或氧化物穿孔，以及背側接合層(例如，金屬化層及/或介電層)302b與302c，可利用任意已知的鍵合技術，例如熔融鍵合、共晶鍵合、金屬鍵合、混合鍵合或類似技術，來將這些晶圓接合在一起，以形成3D堆疊晶圓配置。此三晶圓301a、301b，及301c基材穿孔(TSV)、氧化物穿孔(TOV)及/或背側金屬化層與介電層彼此電性連接。這些晶圓可具有不同的晶粒。舉例而言，第一晶圓301a可包含中央處理單元、圖形處理單元，及邏輯之晶粒；第二晶圓301b可包含記憶體元件與記憶體控制器之晶粒；且第三晶圓301c可包含匯流排界面、輸入/輸出埠，及通訊與連網元件之晶粒。在圖3A所示之例子中，使用三個晶圓，但應理解的是，此數量僅為說明用途，且此數量係選擇來描述例示實施方式而不應構成限制。在一些實施方式中，鈍化層形成於每個晶圓的上表面上，鈍化層包含提供基材與金屬化層之間之分隔的厚度。在一實施方式中，鈍化層包含氧化材料。
圖3B係繪示依照一例示實施方式之圖3A的堆疊晶圓配置，其中堆疊晶圓配置已經切割並分成個別的條狀物。舉例而言，可利用機械鋸切、電漿蝕刻、雷射切割，及類似技術，將堆疊晶圓切割成個別的條狀物311與個別的晶粒群組312。請參照圖3B，每個晶圓包含基材、包含層間介電層(ILD)與層間金屬介電層(IMD)的數個介電層，及形成於介電層103中的數個金屬線與數個介層窗104。堆疊晶圓之晶粒透過基材穿孔與氧化物穿孔彼此電性耦合。在一些實施方式中，將個別的條狀物放置於研磨墊上，且條狀物的表面於切成小塊或分成晶粒群組前先經研磨。
圖3C係繪示依照一例示實施方式之包含數個堆疊晶粒之個別的晶粒群組30的簡化透視圖。請參照圖3C，晶粒群組30包含堆疊於彼此之上的第一晶粒321a、第二晶粒321b，及第三晶粒321c。第一晶粒、第二晶粒與第三晶粒之每一者可包含基材320、包含數個主動元件(未示出)之主動區、數個介電層303，及位於介電層303中之數個金屬線與介層窗304。這些晶粒透過基材穿孔與氧化物穿孔308彼此電性耦合。晶粒群組30更包含暴露於晶粒群組30之側表面上的金屬結構309。在一實施方式中，晶粒群組30亦包含接合層317，接合層317包含氧化材料，例如氧化矽。在一些實施方式中，接合層317可包含數個接合薄膜。在一些實施方式中，晶粒群組30包含類似於圖2之半導體晶粒或晶片的數個半導體晶粒或晶片。 晶粒群組中之晶粒的橫向堆疊
請將注意力集中在晶粒群組中之個別晶粒的堆疊。一般而言，晶圓群組中之個別晶粒可能有兩種堆疊方式：水平(或共平面)與直立(或橫向)堆疊。在共平面堆疊中，個別的晶粒平坦鋪設，使得他們的基材面向(或反向)晶粒群組所位在的基底基材。晶粒群組中之共平面堆疊的個別晶粒的例子示於圖2。在橫向堆疊中，個別的晶粒在晶粒群組中彼此橫向依靠「站立」，使得他們的基材相對於基底基材橫向放置。作為概念性的說明，因此非意欲構成限制，晶粒群組中之個別晶粒的橫向堆疊可視為書架上之二書本端之間的數個站立的書本，其中這些書本為個別的晶粒(這些書本中之一給定書本的底部封面可視為那個書本的基材)，書架可視為晶粒群組所位在的基底基材。在共平面堆疊中，書本一本接著一本疊放在書架上。 晶粒群組中之晶粒的例示橫向堆疊
圖4A係繪示依照一例示實施方式之多晶粒結構40的簡化剖面示圖。圖4A係繪示依照多個實施方式之晶粒群組中之個別晶粒的例示橫向堆疊。請參照圖4A，多晶粒結構40包含具有上表面410a與下表面410b之第一晶粒群組41，以及具有上表面420a之第二晶粒群組42，第一晶粒群組與第二晶粒群組實質垂直於彼此設置。第一晶粒群組41包含相鄰堆疊之數個晶粒401a、401b，及401c，每個晶粒包含基材411、數個介電層413，及位於介電層413中的數個金屬線與介層窗414。晶粒401a、401b，及401c透過基材穿孔與氧化物穿孔418彼此電性耦合。第一晶粒群組41亦包含位於上表面410a之上的鈍化層417，以及設於第一晶粒群組41之平坦側表面之上的側邊金屬結構419。鈍化層417包含氧化材料。在一實施方式中，鈍化層417不含金屬內連接結構。第一晶粒群組41可與圖2之晶粒群組20或圖3C之晶粒群組30類似或相同，為了簡明起見，在此將不再重複對其之描述。
第二晶粒群組42包含基材421、數個介電層423、位於介電層423中的數個金屬線與介層窗424，及位於第二晶粒群組42之上表面420a上的鈍化層427。鈍化層427包含氧化材料。在一實施方式中，鈍化層427可為混合鈍化層，其具有位於氧化材料中且透過此鈍化層彼此電性分離之數個金屬墊425。第二晶粒群組42亦包含一或多個矽穿孔與氧化物穿孔428，此一或多個矽穿孔與氧化物穿孔428直接或透過金屬墊425與金屬結構419電性耦合。在一實施方式中，第二晶粒群組42並未包含主動元件(例如，電晶體)或被動元件(電阻、二極體、電感)。在一實施方式中，基材421可包含形成於其上之主動及/或被動元件。基材421可包含摻雜或未摻雜之矽；絕緣體上半導體(SOI)之主動層或其他半導體材料，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁鎵、砷化銦鎵、磷化銦鎵；或其組合。亦可使用其他基材，例如多層或梯度基材。在一實施方式中，元件(如電晶體、二極體、電容、電阻)可形成於基材中，這些元件可藉由位於一或多個介電層423中之金屬化圖案之內連接結構內連接。在圖4A所示之例子中，第二晶粒群組42使用單一基材421，但應理解的是，此數量僅作為說明用途，此數量是選來描述例示實施方式而不應構成限制。換言之，在一些實施方式中，第二晶粒群組42可包含堆疊在彼此之上的晶粒堆疊。
透過第一鈍化層417與第二鈍化層427及/或透過側邊金屬結構419與位於混合鈍化層427中之金屬墊425，第一晶粒群組41附接第二晶粒群組42。在一些實施方式中，第一晶粒群組41與第二晶粒群組42透過熔融鍵合、直接鍵合、介電鍵合、金屬鍵合、混合鍵合或類似技術來鍵合。在熔融鍵合中，鈍化層417與427之氧化表面鍵合在一起。在金屬鍵合中，於高溫下將側邊金屬結構419之金屬表面與金屬墊425之金屬表面互相壓靠，金屬之互相擴散使側邊金屬結構419與金屬墊425鍵合。在混合鍵合中，側邊金屬結構419之金屬表面與金屬墊425之金屬表面鍵合在一起，且鈍化層417與427之氧化表面鍵合在一起。在一些實施方式中，第二晶粒群組42為基底晶粒群組或下晶粒群組，其配置以向附接之第一晶粒群組41提供機械支承與電性線路。第一晶粒群組41稱為上晶粒群組，第二晶粒群組42稱為下晶粒群組。在一些實施方式中，第二晶粒群組42可具有位於基材421之下表面421b上的數個接合墊429，每個接合墊與下方之金屬凸塊或微凸塊430電性耦合，金屬凸塊或微凸塊430配置以透過印刷電路板(PCB)、中介層或類似物提供至外部電路的電性連接。在一實施方式中，金屬墊425具有與鈍化層427之上表面共平面的表面。在一些實施方式中，多晶粒結構40亦包含圍繞晶粒介電層433，圍繞晶粒介電質433層於第一晶粒群組41與第二晶粒群組42接合在一起後包覆第一晶粒群組41與第二晶粒群組42。在一實施方式中，圍繞晶粒介電質433包含四乙氧基矽烷(TEOS)、氧化矽，及類似物。
圖4B係繪示圖4A之多晶粒結構40的放大部分440(虛線矩形所示)的剖面視圖。請參照圖4B，第一鈍化層417與第二鈍化層427之氧化表面熔融鍵合在一起。鈍化層417與427之每一者包含氧化材料且作為接合層。在一實施方式中，金屬結構419與金屬墊425為金屬對金屬鍵合在一起。在一實施方式中，金屬結構419與金屬墊425之每一者可包含銅，以便進行銅對銅鍵合。在一實施方式中，金屬結構419與金屬墊425之每一者可包含鋁，以便進行鋁對鋁鍵合。在一實施方式中，金屬結構419與金屬墊425之每一者可包含錫或錫合金，以便進行錫對錫或錫合金鍵合。金屬結構419與金屬墊425作為內連接層。在一實施方式中，金屬結構419與金屬墊425作為接合層，而不是作為內連接層。在一實施方式中，金屬結構419與金屬墊425作為散熱層，以減緩晶粒群組中之熱點。在一實施方式中，針對晶粒群組之一些功能元件的電性屏蔽，金屬結構419與金屬墊425連接至接地平面。在一實施方式中，金屬結構419與金屬墊425可具有多於一種的上述功能。在一實施方式中，金屬墊425可包含微金屬凸塊或焊接凸塊。金屬墊具有比鈍化層(例如，氧化鍵合層)高之熱膨脹係數(CTE)。不同的熱膨脹係數可能在接合鈍化層時造成問題，例如第二晶粒群體42之翹曲與破裂(晶片破裂)。 晶粒群組結構之例子
請將注意力集中在圖5至圖6，圖5至圖6示出晶粒群組結構的二例子，以說明本揭露所關注之多晶粒群組結構。他們將參照圖1至圖4B來說明。
圖5A係繪示例示三維(3D)晶粒群組結構50A的剖面示圖。請參照圖5A，三維晶粒群組結構50A包含第一晶粒群組501、第二晶粒群組502，及第三晶粒群組503。第一晶粒群組501與第二晶粒群組502之每一者可包含利用接合薄膜573彼此堆疊的數個晶粒。舉例而言，第一晶粒群組501包含基底晶粒511、位於基底晶粒511上的第一中間晶粒512、位於第一中間晶粒512上的第二中間晶粒513，及位於第二中間晶粒513上的上晶粒514。類似於圖1之半導體元件10，基底晶粒511、第二晶粒512、第三晶粒513，及上晶粒514之每一者包含基材510、數個介電層，及位於介電層中的數個金屬線與介層窗。類似於圖2之晶粒群組20或圖3C之晶粒群組30，基底晶粒511、第二晶粒512、第三晶粒513，及上晶粒514堆疊於彼此之上，以形成第一晶粒群組501，且數個基材穿孔(TSV)與氧化物穿孔(TOV)518提供堆疊晶粒之間的電性連接。類似地，第二晶粒群組502包含基底晶粒521、位於基底晶粒521上的第一中間晶粒522、位於第一中間晶粒522上的第二中間晶粒523，及位於第二中間晶粒523上的上晶粒524。類似於圖1之半導體元件10，基底晶粒521、第二晶粒522、第三晶粒523，及上晶粒524之每一者包含基材520，及位於介電層之上的數個介電層數個金屬線與介層窗。類似於圖2之晶粒群組20或圖3C之晶粒群組30，基底晶粒521、第二晶粒522、第三晶粒523，及上晶粒524堆疊於彼此之上，以形成第二晶粒群組502，且數個基材穿孔與氧化物穿孔528提供堆疊晶粒之間的電性連接。第一晶粒群組與第二晶粒群組可具有相同功能或不同功能。舉例而言，第一晶粒群組可包含一或多個中央處理單元、圖形處理單元，及網路內連接單元，這些單元可利用基材穿孔(TSV)或氧化物穿孔(TOV)彼此電性耦合，第二晶粒單元可包含配置以存放資料之一或多個記憶體單元，這些資料由第一晶粒群組之處理單元所讀取。第一晶粒群組與第二晶粒群組各自包含位於上晶粒之表面上的接合件515與525。在一實施方式中，接合件包含一或多個介電層，此一或多個介電層包含氧化材料(例如，氧化矽)。在一實施方式中，接合件515與525可不含金屬內連接結構。舉例而言，第一晶粒群組包含接合件515，且接合件515設於上晶粒514之上表面上且不含金屬內連接結構，而第二晶粒群組包含接合件525，且接合件525設於上晶粒524之上表面上且不含金屬內連接結構。在一實施方式中，第一晶粒群組亦包含位於第一晶粒群組之平坦側表面上的金屬連接件516，第二晶粒群組亦包含位於第二晶粒群組之平坦側表面上的金屬連接件526。
在一實施方式中，第三晶粒群組503作為支承基材、載體積板，或中介層，且具有大於第一晶粒群組與第二晶粒群組之總尺寸的尺寸。在一例示實施方式中，第三晶粒群組包含基材530及線路，其中此些線路係配置以提供第一晶粒群組與第二晶粒群組之間的電性連接。在一實施方式中，第三晶粒群組亦包含位於基材之上的數個主動元件537、位於主動元件之上的數個介電層533，及位於介電層533中的數個金屬線與介層窗534。第三晶粒群組亦包含接合件535，接合件535具有平坦表面，且平坦表面係配置以接合第一晶粒群組與第二晶粒群組之接合層515與525。在一實施方式中，接合件535為混合接合件，其包含氧化物材料(例如，氧化矽)及位於氧化物材料中的數個接合墊，接合件535配置以分別耦合第一晶粒群組與第二晶粒群組之金屬連接件516與526。在一實施方式中，第三晶粒群組亦包含位於其下表面上的數個下方金屬凸塊或微凸塊539。在一實施方式中，三維晶粒群組結構50A亦包含圍繞晶粒介電層540，於第一晶粒群組與第二晶粒群組安裝於或接合至第三晶粒群組後，圍繞晶粒介電層540覆蓋第一晶粒群組、第二晶粒群組，及第三晶粒群組。圍繞晶粒介電層540包含四乙氧基矽烷或氧化矽。在一實施方式中，第一晶粒群組、第二晶粒群組，及第三晶粒群組亦包含密封環結構550，且密封環結構550係配置以防止濕氣與污染進入晶粒群組。
在一些實施方式中，第一晶粒群組與第二晶粒群組之每一者透過接合彼此堆疊之數個晶圓來形成，對接合之晶圓進行切割處理(電漿蝕刻、機械鋸切、雷射切割)，以將接合之晶圓分成個別的條狀物；接著研磨條狀物並切割為個別的晶粒群組。在一實施方式中，可藉由機械切鋸來進行切割製程。在一實施方式中，可使用適合的技術，例如電漿蝕刻、雷射切割來進行切割製程，以防止破裂與剝落。
請參照圖5A，如圖5A所示，相較於圖2所示之晶粒群組20，第一晶粒群組501與第二晶粒群組502之每一者如上述般橫向堆疊，如此接合件515與525透過相應之接合件515與525的側(邊緣)表面直立地(垂直地)設於第三晶粒群組503之接合件535的上表面(主要表面)之上。第一晶粒群組與第二晶粒結構透過相應之連接件516與526皆電性耦合於第三晶粒群組。在一實施方式中，連接件為圖2之側邊金屬內連接結構209或圖4A與圖4B之側邊金屬結構419。在一實施方式中，第三晶粒群組可具有彼此堆疊之一或多個晶粒。第三晶粒群組之一或多個晶粒可透過數個下方金屬凸塊或微凸塊539電性連接印刷電路板(未示出)之上的電路。在圖5A所示之例子中，第一晶粒群組與第二晶粒群組各自包含彼此平行堆疊的四個晶粒，但應理解的是，此數量僅作為說明用途，而不應構成限制。換言之，第一晶粒群組與第二晶粒群組可具有相同數量之晶粒或不同數量的晶粒，這些晶粒彼此平行設置。在此技術領域中具有通常知識者將理解，第一晶粒群組與第二晶粒群組之每一者中平行堆疊的晶粒係對齊於相關的晶粒群組的平坦側表面，以及接合件515之邊緣表面515a與第一晶粒群組501之平坦側表面齊平，且接合件525之邊緣表面525a與第二晶粒群組502之平坦側表面齊平，以便於安裝在第三晶粒群組503之接合件535的表面上後提供對於熱應力之好的機械穩定性。在所示之實施方式中，二上晶粒群組501與502垂直地安裝於基底晶粒群組503之上；應理解的是，此數量僅作為說明用途，而不應構成限制。在一些實施方式中，少於或多於二上晶粒群組，例如一或三、四、五、六上晶粒群組可安裝於基底晶粒群組503之上。 化學機械研磨製程所造成之凹陷與侵蝕
在此部分中，描述及說明與製造晶粒群組結構50A有關之副作用，例如凹陷或侵蝕效應。這些效應將利用圖5B至圖5D來描述與說明。在圖5B中，提供製造晶粒群組結構50A中的化學機械研磨製程。在圖5C中，對於晶粒群組501或502中之任一晶粒的凹陷與侵蝕效應進行描述與說明。
圖5B係繪示圖5A之三維晶粒群組結構的一部分50B(圖5A中以虛線矩形標示)的一例子。請參照圖5B，在此例子中，部分50B包含前端製程(FEOL)，前端製程代表積體電路(晶粒)之製造的第一部分，其中個別元件(例如，電晶體、電容、二極體、電阻、電感，及類似元件)形成於半導體基材中及半導體基材之上。前端製程可包含在半導體基材之上表面部分中定義出主動區；形成隔離個別元件之溝渠隔離結構；進行形成井之摻雜；以及形成閘極結構及源極與汲極區。部分50B亦包含後端製程(BEOL)，後端製程代表前端製程後之晶粒製造的第二部分。後端製程包含基於所形成之個別元件的位置形成金屬與介層窗圖案。舉例而言，先沉積層間介電層(ILD)551於基材530之上，金屬與介層窗層之圖案接續圖案化於其中。層間介電層551可包含介電材料或絕緣材料。適合的介電材料的例子包含氧化矽、摻雜的氧化矽、此技術領域中已知的多種低k介電材料與高k介電材料，及上述材料之組合。層間介電層551可包含數個介電層，且可藉由傳統技術，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)，及物理氣相沉積(PVD)，或藉由其他沉積方法來形成。介層窗552形成穿過層間介電層551，以提供至元件553之電性連接。在一實施方式中，介層窗522包含鎢(W)或銅。
數個層間金屬介電(IMD)層556形成於層間介電層551上方。在一實施方式中，層間金屬介電層156可包含形成於層間介電層551上方的數個極低k介電層554，以及位於數個極低k接電層554上方的數個低k介電層555。極低k介電層554包含具有介電常數小於約3.5、小於約3.0，及小於約2.5之極低k介電材料，例如摻雜多孔碳之氧化矽；聚合物，例如聚醯亞胺；類似物；或其組合。低k介電層555包含具有介電常數小於3.9之低k介電材料，例如摻雜碳的氧化物、未摻雜的矽玻璃(USG)、氟矽玻璃(FSG)、類似物，或其組合。數個金屬與介層窗層557形成於層間金屬介電層556中。
在一實施方式中，金屬與介層窗層557包含一或多個金屬或其他導電結構。這些導電結構包含具有多種金屬材料之內連接線。用詞金屬或金屬材料可包含多種金屬之合金、堆疊，或組合。舉例而言，內連接線可包含銅、鋁、鎢、銀、金、鉑，及其合金。鈍化層558形成於層間金屬介電層556之上表面上方。數個內連接墊559形成於鈍化層558之上，且電性連接金屬與介層窗層557。內連接墊559可包含金屬材料，例如鋁、銅、鎢、銀、金、鉑，或其合金。晶粒介電層560形成於內連接墊559之上。接合層561形成於晶粒介電層560之上。接觸562(如由銅、鎢、錫銅、錫金、金銦、錫鋅，及/或任意其他適合材料所形成)形成於接合層561中，且電性接觸內連接墊559。在一實施方式中，可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)，及其他適合的沉積製程藉由沉積金屬接觸層，來形成接觸562於接合層561之上。在一實施方式中，利用化學機械研磨(CMP)製程移除過量的金屬，來平坦化金屬接觸層，以獲得接觸562。
上述化學機械研磨製程包含使用研磨墊來平坦化金屬接觸層，如此接觸562之上表面與接合層561之上表面齊平。在一實施方式中，具有與接合層561之上表面實質齊平之表面的經平坦化的接合層561與接觸562形成接合件535。然而，具有極低k介電層554(具高多孔性之材料)且具有低密度之金屬與介層窗層557之下方的層間金屬介電層556可能遭受化學機械研磨所造成的凹陷及/或侵蝕效應(例如，化學機械研磨製程期間的不平均研磨速率)。舉例而言，於化學機械研磨製程後，可觀察到凹陷形狀形成於接合層561之上表面之上。
圖5C係繪示依照一些實施方式之在平坦化後遭受凹陷效應之半導體元件50C的側表面的剖面視圖。半導體元件50C可為第一晶粒群組501之晶粒511、512、513，或514，或第二晶粒群組502之晶粒521、522、523，或524中之任一者。請參照圖5C，介電層581形成於基材580之上，數個極低k介電層564形成於介電層581之上，數個低k介電層565形成於極低k介電層564之上，且基材560上的主動元件563透過填充有導電材料之接觸與溝渠561a連接金屬線與介層窗567。在一實施方式中，鈍化層568形成於層間金屬介電層566之上表面上方。數個內連接墊569形成於鈍化層568之上，且電性連接金屬與介層窗層567。內連接墊569可包含金屬材料，例如鋁、銅、鎢、銀、金、鉑，或其合金。晶粒介電層570形成於內連接墊569之上。接合層571形成於晶粒介電層570之上。接觸572(如由銅、鎢、錫銅、錫金、金銦、鉛錫，或類似物所構成)形成於接合層571中且電性接觸內連接墊569。在一實施方式中，可利用化學氣相沉積(CVD)、物理氣相沉積(PVD)，及其他適合的沉積製程藉由沉積金屬接觸層，來形成接觸572於接合層571之上。在一實施方式中，利用化學機械研磨(CMP)來平坦化金屬接觸層，以獲得接觸572。在一實施方式中，半導體元件50C可利用接合層571與接觸572來與下個晶粒接合，以形成堆疊晶粒群組(例如，第一晶粒群組501或第二晶粒群組502)。
在一些實施方式中，半導體元件50C之側表面的不同介電層具有不同的研磨速率，而在平坦化後遭受凹陷效應577。利用旋轉研磨墊進行研磨時，每個介電層經歷一些材料損失。凹陷效應使表面具有凹陷形狀，這不利於半導體元件50C接合至載體基材(例如，第三晶粒群組503)。舉例而言，半導體元件50C之凹陷表面並未對於金屬結構566與載體基材中之金屬墊562之間提供好的接觸。
圖5D係繪示依照一些實施方式在平坦化後遭受凹陷效應之半導體元件50D的上表面的剖面視圖。請參照圖5D，凹陷效應578可能出現於對接合層561與接觸562進行研磨製程時，因為他們因不同的材料而具有不同的研磨速率。 減少凹陷與侵蝕之虛設圖案
描述過與依照本揭露製造晶粒群組結構有關的多種副作用後，此部分描述解決這些效應的新技術。
圖6係繪示一些實施方式之解決與依照本揭露製造晶粒群組結構有關之一些副作用之具有在層間金屬介電層中之虛設圖案結構的半導體元件60的剖面視圖。請參照圖6，半導體元件60包含具有數個元件(例如，電晶體、電阻、電容，及類似元件)611形成於其上的基材61、位於基材61之上的層間介電(ILD)層62、位於層間介電層62之上的層間金屬介電層(IMD)結構66，及位於層間金屬介電層結構66之上的鈍化層69。在一實施方式中，層間金屬介電層結構66包含具有第一介電常數值之一或多個極低k介電層64，以及位於此一或多個極低k介電層64之上且具有第二介電常數值之一或多個低k介電層65，第二介電常數值大於第一介電常數值。在一實施方式中，層間金屬介電層結構66類似於圖5B之結構556。半導體元件60亦包含位於層間金屬介電層結構66中的數個主動結構67，這些主動結構67含有數個金屬線與介層窗657。主動結構是指包含一或多個金屬線與介層窗的多層結構，此或此些金屬線與介層窗透過一或多個介層窗652電性連接基材61中的一或多個元件；因此，主動結構可執行電路功能。半導體元件60更包含插設於二或多個鄰近的主動結構67間之虛設圖案結構68。
在一實施方式中，虛設圖案結構68包含位於一或多個極低k介電層64中的第一虛設導電圖案681，以及位於一或多個低k介電層65中的第二虛設導電圖案682。第一虛設導電圖案681包含具有第一虛設圖案密度之數個第一虛設金屬線與虛設介層窗681a，第二虛設導電圖案682包含具有第二虛設圖案密度之數個第二虛設金屬線與虛設介層窗682a。虛設金屬線與虛設介層窗是指可連接至電源、接地，或處於浮接(floating)狀態，且不具有關於電路功能之任何功能的金屬內連接，即第一虛設導電圖案681與第二虛設導電圖案682未連接基材61之上的元件。
半導體元件60更包含位於鈍化層69中且電性耦合至主動結構67的數個內連接墊691。在一實施方式中，虛設圖案結構68亦包含位於鈍化層69中且耦合至一或多個低k介電層65中之第二虛設金屬線與虛設介層窗682a的數個接合墊692。在一實施方式中，內連接墊691與接合墊692對應於圖4A與圖4B中之第二晶粒群組42的金屬墊425。在一實施方式中，內連接墊691與接合墊692之圖案密度係介於層間金屬介電層結構66中之主動結構67之金屬線與介層窗657的圖案密度的約±50百分比之間，即內連接墊691與接合墊692之圖案密度為層間金屬介電層結構66中之主動結構67之金屬線與介層窗657的圖案密度的百分之50、百分之80、百分之100、百分之130，或百分之150。如在此所定義，用語「圖案密度」是指一或多個介電層之一給定面積或體積中的導電元件(例如，金屬線、介層窗)的數量。用語「圖案密度」亦指導電元件之面積或體積除以對應的非導電圖案面積或體積，即導電元件之面積或體積相對於非導電圖案面積或體積的比值。導電元件可包含但不限於鉻、銅、鋁、鈦、鎢、銀、金，及類似物。非導電圖案面積或體積是與介電層有關的區域。
在一實施方式中，極低k介電層64中之數個第一虛設金屬線與虛設介層窗681a的第一虛設圖案密度等於或大於低k介電層65中之數個第二虛設金屬線與虛設介層窗682a的第二虛設圖案密度。藉由使極低k介電層64中之第一虛設金屬線與虛設介層窗681a的第一虛設圖案密度等於或大於低k介電層65中之第二虛設金屬線與虛設介層窗682a的第二虛設圖案密度，可減少或消除平坦化製程中之凹陷或侵蝕效應。
藉由將虛設圖案結構68插入層間金屬層結構中之二或多個鄰近的主動結構67之間，增加了層間金屬介電層中的導電圖案密度。因此，減少了化學機械研磨之凹陷效應。依照一些實施方式，需對晶粒或晶粒群組之表面進行平坦化時，可將虛設圖案結構加入上晶粒群組中之晶粒、下晶粒群組中之晶粒，或上晶粒群組與下晶粒群組二者中。
圖7係繪示依照本揭露之解決製造晶粒群組結構之上述副作用的虛設圖案的一例子。請參照圖7，半導體元件70包含基材(例如，矽基材)71、位於基材71之上的層間介電層72，及延伸穿過層間介電層72且電性耦合至基材71上之元件的數個接觸721。在一實施方式中，接觸721包含鎢(W)。半導體元件70亦包含覆蓋層間介電層72之下層間金屬介電(IM)層結構73，以及覆蓋下層間金屬介電層結構73之上層間金屬介電層結構74。在一實施方式中，下金屬層間介電層結構73包含具有介電常數(k值)小於約3.5的數個極低k介電層與低k介電層。上層間金屬介電層結構74包含具有k值約3.5或更高的一或多個介電層。舉例而言，上層間金屬介電層結構74可包含未摻雜的矽玻璃(USG)、氟矽玻璃(FSG)、氧化矽，及類似物。換言之，下層間金屬介電層結構73具有介電常數小於上層間金屬介電層結構74之介電常數的介電材料。數個金屬線與介層窗731設於下層間金屬介電層結構73中，數個金屬線與介層窗741設於上層間金屬介電層結構74中。在一實施方式中，金屬線可包含填充有金屬，例如銅(Cu)、鋁(Al)、鎢(W)、其他導電材料，或其合金的溝渠。半導體元件70亦包含覆蓋上金屬層間介電層74的鈍化層76；包含金屬結構(如鋁或銅接觸墊)且位於鈍化層76上的數個接觸墊77；及覆蓋接觸墊77與鈍化層76的介電層78。半導體元件70更包含覆蓋介電層78的接合層79，以及延伸穿過介電層78且電性連接接觸墊719的接合金屬結構719。在一實施方式中，藉由沉積金屬材料於接合層79之上，並對金屬材料進行研磨(例如，化學機械研磨)製程來形成接合金屬結構719，如此接合金屬結構719具有與接合層79之上表面實質齊平的上表面。因為研磨包含在半導體元件70之表面上施以研磨墊，所以凹陷可能出現在大面積的金屬材料中，且特別是在具有低金屬線密度之低k介電層的層間金屬介電層結構73上方的區域中。
在一些實施方式中，將虛設圖案結構768加入半導體元件70。虛設圖案結構768包含虛設導電圖案，例如下層間金屬介電層結構73與上介電層結構74中，填充有金屬材料的溝渠；位於介電層78中的金屬墊771；及暴露於接合層79之平坦上表面處的虛設接觸墊結構720，來增加金屬圖案密度，以減少或消除凹陷效應。在一些實施方式中，當設於下層間金屬介電層結構73中之數個金屬線與介層窗731具有等於或大於設於上層間金屬介電層結構74中之數個金屬線與介層窗741之第二圖案密度的第一圖案密度時，可有效減少凹陷與侵蝕效應。在一些實施方式中，當虛設接觸墊結構720之虛設圖案密度介於接合金屬結構719之圖案密度的約±50百分比(例如，60%、100%、130%、150%)時，可有效減少凹陷與侵蝕效應。圖案密度是指此至少一介電層之一給定面積或體積中之導電元件(例如，金屬線、介層窗)的數量。圖案密度亦指導電元件之面積或體積除以對應的非導電圖案面積或體積。在一實施方式中，虛設圖案結構768中的金屬線與介層窗並未連接基材71上的元件711，且不具有關於電路功能的功能。換言之，將虛設圖案結構768加入半導體元件70時，減少或消除了接合層79與接合金屬719的非必要損失(凹陷與侵蝕)。應注意的是，上層間金屬介電層74包含一或多個介電層，此或此些介電層具有大於層間金屬介電層結構73之介電常數值的介電常數值。
圖8係繪示依照本揭露之解決製造晶粒群組結構之上述副作用的虛設圖案的另一例子。請參照圖8，半導體元件80包含基材81、位於基材81之上的層間介電層82，及位於層間介電層82之上的層間金屬介電結構85。層間金屬介電結構85包含覆蓋層間介電層82的下層間金屬介電層結構83，以及覆蓋下層間金屬介電層結構83的上層間金屬介電層結構84。下層間金屬介電層結構83包含具有介電常數小於約3.5、小於約3.0，及小於約2.5之數個極低k介電層與低k介電層。上層間金屬介電層結構84包含具有介電常數約3.5、約3.7，及約3.9之數個介電層。數個金屬線與介層窗85設於層間金屬介電層結構83中。包含數個電路871之電路結構87設於上層間金屬介電層結構84中。
如上所述，利用化學機械研磨(CMP)來平坦化半導體元件80之上表面，而使得電路結構87具有與半導體元件80之上表面齊平之上表面時，凹陷可能因多孔且軟的低k中間介電材料結構83與84而發生。在一些實施方式中，將虛設圖案結構86插入二或多個鄰近的電路871之間，虛設圖案結構86包含可連接電壓供應源、接地，或處於浮接狀態之虛設導電圖案，例如虛設金屬線與介層窗。虛設圖案結構86並未具有電路功能，而僅是用來增加半導體元件80之導電圖案密度。在一實施方式中，虛設圖案結構86包含第一導電圖案831與第二導電圖案841，第一導電圖案831於下層間金屬介電層結構83中具有第一圖案密度，且第二導電圖案841於上層間金屬介電層結構84中具有第二圖案密度。第一導電圖案831之第一密度等於或大於第二導電圖案841之第二圖案密度。在一實施方式中，半導體元件80亦包含接合件815，接合件815包含一或多個接合層816與817，此或此些接合層816與817具有與半導體元件80之平坦側表面811實質齊平的邊緣表面818。在一實施方式中，可利用平坦側表面811與邊緣表面818將半導體元件80垂直安裝於基底或載體基材之平坦表面之上。
在一些實施方式中，電路結構87之接觸墊結構872具有配置以滿足半導體元件80之輸入與輸出(I/O)功率需求的導電圖案密度，即電路結構87之接觸墊結構872的導電圖案密度至少等於或大於輸入與輸出功率供應之功率密度。在一些實施方式中，電路結構87之接觸墊結構872的導電圖案密度配置以滿足半導體元件80之核心功率需求，即電路結構87之接觸墊結構872的導電圖案密度至少等於或大於核心功率供應的功率密度。
圖9係繪示依照一例示實施方式之形成多晶粒半導體元件的方法900的簡化流程圖。請參照圖9，方法900包含，在方塊901中，提供第一半導體晶粒，第一半導體晶粒包含基材；位於基材之上且具有第一介電常數值的至少一第一介電層；及位於基材之上且具有第二介電常數值的至少一第二介電層，第二介電常數值大於第一介電常數值。第一半導體晶粒亦包含虛設圖案結構，虛設圖案結構包含第一導電圖案與第二導電圖案，第一導電圖案於至少一第一介電層中具有第一圖案密度，且第二導電圖案於至少一第二介電層中具有第二圖案密度。第一圖案密度等於或大於第二圖案密度。圖案密度是指至少一介電層處之一給定面積或體積中之導電元件(例如，金屬線、介層窗)的數量。圖案密度亦指導電元件之面積或體積除以對應之非導電圖案的面積或體積。第一半導體晶粒更包含具有數個主動結構之主動圖案結構，其中一或多個主動結構設於虛設圖案結構之相對側之上。換言之，虛設圖案結構設於二或多個主動結構之間，且與主動圖案結構電性分離。在一實施方式中，第一半導體晶圓可為圖6之半導體元件60。
方法900更包含，在方塊903中，第二半導體晶粒包含基材；位於基材之上且具有第一介電常數值的至少一第一介電層；及位於該基材上且具有第二介電常數值的至少一第二介電層，第二介電常數值大於第一介電常數值。第二半導體晶粒亦包含虛設圖案結構，虛設圖案結構包含第一導電圖案與第二導電圖案，第一導電圖案於至少一第一介電層中具有第一圖案密度，且第二導電圖案於至少一第二介電層中具有第二圖案密度。第一圖案密度等於或大於第二圖案密度。第二半導體晶粒亦包含具有數個主動結構之主動圖案結構，虛設圖案結構與主動圖案結構電性分離，且不具有與電路功能有關之功能。
第二半導體晶粒亦包含設於其上表面之上的接合件。接合件包含與第二半導體晶粒之平坦側表面實質齊平的邊緣部分。在一實施方式中，第二半導體晶粒可類似於圖8之半導體元件80。
在方塊905中，方法900更包含藉由邊緣部分直接接觸第一半導體晶粒之上表面，來將第二半導體晶粒直立地或垂直地安裝於第一半導體晶粒之上。在一實施方式中，直立地或垂直地安裝第二半導體晶粒於第一半導體晶粒之上包含具有氧化物對氧化物鍵合及/或金屬對金屬鍵合之混合鍵合。
圖10係繪示依照本揭露之解決製造晶粒群組結構之上述副作用的虛設圖案的又一例子。請參照圖10，半導體元件110包含第一半導體晶粒111與第二半導體晶粒121，第二半導體晶粒121垂直地安裝於第一半導體晶粒111之上。第一半導體晶粒111包含基材1101；具有一或多個下層間金屬層且位於基材1101之上的下層間金屬(IM)層結構1104；具有一或多個上層間金屬層且位於下層間金屬層1104之上的上層間金屬層結構1105；及位於上層間金屬層結構1105之上的接合層1108。第一半導體晶粒111亦包含位於基材1101之上的數個主動圖案結構1106，以及設於二或多個鄰近的主動圖案結構1106之間的虛設圖案結構1107。在一實施方式中，上層間金屬層結構1105具有大於下層間金屬層結構1104之介電常數值的介電常數值；虛設圖案結構1107包含在下層間金屬層結構1104中具有第一圖案密度的第一導電圖案1104a，以及在上層間金屬層結構1105中具有第二圖案密度的第二導電圖案1105a，第一圖案密度等於或大於第二圖案密度。在一實施方式中，主動圖案結構1106包含位於基材之上及下層間金屬層結構1104與上層間金屬層結構1105中的數個主動金屬線與主動介層窗1106a。虛設圖案結構1107包含第一導電圖案1104a與第二導電圖案1105a，且未電性連接主動圖案結構1106之主動金屬線與主動介層窗1106a。
第二半導體晶粒121包含基材1201；位於基材1201之上且具有一或多個下層間金屬層的下層間金屬(IM)層結構1204；具有一或多個上層間金屬層且位於下層間金屬層結構1204之上的上層間金屬層結構1205；及位於上層間金屬層結構1205之上的接合層1208。接合層1208具有與第二半導體晶粒121之平坦側表面1245齊平的邊緣表面1208a。第一半導體晶粒110亦包含位於基材1101之上的數個主動圖案結構1206，以及設於二或多個主動圖案結構1206之間的虛設圖案結構1207。在一實施方式中，上層間金屬層結構1205具有大於下層間金屬層結構1204之介電常數值的介電常數值，虛設圖案結構1207包含在下層間金屬層結構1204中具有第一圖案密度的第一導電圖案1204a，及在上層間金屬層結構1205中具有第二圖案密度的第二導電圖案1205a，第一圖案密度等於或大於第二圖案密度。在一些實施方式中，第二半導體晶粒121藉由將其邊緣表面及平坦側表面與接合層1108之上表面1108a接合，而安裝於第一半導體晶粒111之上。
在一些實施方式中，應注意的是第三半導體晶粒131(虛線方框表示)亦可類似地安裝於第一半導體晶粒111上，如圖11所示。在一些實施方式中，亦應注意的是，除了第二半導體晶粒或第三半導體晶粒外，亦可將類似於圖7之第一晶粒群組501與第二晶粒群組502的一或多個晶粒堆疊安裝於第一半導體晶粒111上。
數個實施方式提供一種元件，包含基材；位於基材之上且具有第一介電常數值的至少一第一介電層；以及位於至少一第一介電層之上且具有第二介電常數值的至少一第二介電層，第二介電常數值大於第一介電常數值。此元件亦包含虛設圖案，虛設圖案包含第一導電圖案與第二導電圖案，其中第一導電圖案於至少一第一介電層中具有第一圖案密度，且第二導電圖案位於至少一第二介電層中且包含第二圖案密度。第一圖案密度等於或大於第二圖案密度。
數個實施方式亦提供一種半導體元件，包含第一晶粒與第二晶粒。第一晶粒垂直安裝於第二晶粒之主表面。第一晶粒包含第一基材；位於第一基材之上且具有第一介電常數值的至少一第一介電層；位於至少一第一介電層之上且具有第二介電常數值的至少一第二介電層，第二介電常數值大於第一介電常數值；以及第一虛設圖案，包含第一導電圖案與第二導電圖案，其中第一導電圖案於至少一第一介電層中具有第一圖案密度，且第二導電圖案於至少一第二介電層中具有第二圖案密度。第二晶粒直立安裝第一晶粒之上。第一圖案密度等於或大於第二圖案密度。
數個實施方式亦提供一種半導體元件之製造方法。此方法包含：提供第一半導體晶粒，第一半導體晶粒包含虛設圖案結構及平坦界面層，虛設圖案結構具有第一導電圖案與第二導電圖案，第一導電圖案於至少一第一介電層中具有第一圖案密度，第二導電圖案於至少一第二介電層中具有第二圖案密度，此至少一第二介電層位於此至少一第一介電層上方，平坦界面層位於此第二介電層之上，其中第一圖案密度等於或大於第二圖案密度。此方法更包含提供第二半導體晶粒，第二半導體晶粒包含接合件，接合件具有與第二半導體晶粒之平坦側表面齊平的邊緣表面；以及垂直地安裝第二半導體晶粒於第一半導體晶粒之平坦界面層之上。
上述僅概述本揭露之數個實施方式的特徵。基於在此之教示，對所述實施方式之各種修改與替代對於在此技術領域中具有通常知識者是顯而易見的。在此技術領域中具有通常知識者將理解到，這類對等架構並未脫離本揭露之範圍，且他們可在不脫離本揭露之精神與範圍下，在此進行更動、取代，與修改。
10:半導體元件 20:晶粒群組 30:晶粒群組 40:多晶粒結構 41:第一晶粒群組 42:第二晶粒群組 50A:三維晶粒群組結構、晶粒群組結構 50B:部分 50C:半導體元件 50D:半導體元件 60:半導體元件 61:基材 62:層間介電層 64:極低k介電層 65:低k介電層 66:層間金屬介電層結構、層間金屬介電層 67:主動結構 68:虛設圖案結構 69:鈍化層 70:半導體元件 71:基材 72:層間介電層 73:下層間金屬介電層結構、層間金屬介電層結構 74:上層間金屬介電層結構、上層間金屬介電層、上介電層結構 76:鈍化層 77:接觸墊 78:介電層 79:接合層 80:半導體元件 81:基材 82:層間介電層 83:下層間金屬介電層結構、層間金屬介電層結構、低k中間介電材料結構 84:上層間金屬介電層結構、低k中間介電材料結構 85:層間金屬介電結構 86:虛設圖案結構 87:電路結構 101:基材 102:主動區 103:介電層 104:金屬線與介層窗 105:金屬結構 106:上層間金屬層 110:半導體元件 111:第一半導體晶粒 121:第二半導體晶粒 131:第三半導體晶粒 201:基材 202:主動區 203:介電層 204:金屬線與介層窗 206:層間金屬層 207:鈍化層 208:矽穿孔或氧化物穿孔 209:側邊金屬內連接結構 210:堆疊晶粒結構 211:堆疊晶粒、晶粒 212:堆疊晶粒、晶粒 213:堆疊晶粒、晶粒 301a:第一晶圓、晶圓 301b:第二晶圓、晶圓 301c:第三晶圓、晶圓 302b:背側接合層 302c:背側接合層 303:介電層 304:金屬線與介層窗 308:基材穿孔與氧化物穿孔 309:金屬結構 311:條狀物 312:晶粒群組 317:接合層 320:基材 321a:第一晶粒 321b:第二晶粒 321c:第三晶粒 401a:晶粒 401b:晶粒 401c:晶粒 410a:上表面 410b:下表面 411:基材 413:介電層 414:金屬線與介層窗 417:鈍化層、第一鈍化層 418:基材穿孔與氧化物穿孔 419:金屬結構、側邊金屬結構 420a:上表面 421:基材 421b:下表面 423:介電層 424:金屬線與介層窗 425:金屬墊 427:鈍化層、第二鈍化層、混合鈍化層 428:矽穿孔與氧化物穿孔 429:接合墊 430:金屬凸塊或微凸塊 433:圍繞晶粒介電層、圍繞晶粒介電質 440:放大部分 501:第一晶粒群組、上晶粒群組、晶粒群組 502:第二晶粒群組、上晶粒群組、晶粒群組 503:第三晶粒群組、基底晶粒群組 510:基材 511:基底晶粒、晶粒 512:第一中間晶粒、第二晶粒、晶粒 513:第二中間晶粒、第三晶粒、晶粒 514:上晶粒、晶粒 515:接合層、接合件 515a:邊緣表面 516:金屬連接件、連接件 518:基材穿孔與氧化物穿孔 520:基材 521:基底晶粒、晶粒 522:第一中間晶粒、第二晶粒、晶粒 523:第二中間晶粒、第三晶粒、晶粒 524:上晶粒、晶粒 525:接合層、接合件 525a:邊緣表面 526:金屬連接件、連接件 528:基材穿孔與氧化物穿孔 530:基材 533:介電層 534:金屬線與介層窗 535:接合件 537:主動元件 539:下方金屬凸塊或微凸塊 540:圍繞晶粒介電層 550:密封環結構 551:層間介電層 552:介層窗 553:元件、主動元件 554:極低k介電層 555:低k介電層 556:層間金屬介電層、結構 557:金屬與介層窗層 558:鈍化層 559:內連接墊 560:晶粒介電層 561:接合層 561a:接觸與溝渠 562:接觸 564:極低k介電層 565:低k介電層 566:層間金屬介電層、金屬結構 567:金屬線與介層窗、金屬與介層窗層 568:鈍化層 569:內連接墊 570:晶粒介電層 571:接合層 572:接觸 573:接合薄膜 577:凹陷效應 578:凹陷效應 580:基材 581:介電層 611:元件 652:介層窗 657:金屬線與介層窗 681:第一虛設導電圖案 681a:第一虛設金屬線與虛設介層窗 682:第二虛設導電圖案 682a:第二虛設金屬線與虛設介層窗 691:內連接墊 692:接合墊 711:元件 719:接合金屬結構、接合金屬 720:虛設接觸墊結構 721:接觸 731:金屬線與介層窗 741:金屬線與介層窗 768:虛設圖案結構 771:金屬墊 811:平坦側表面 815:接合件 816:接合層 817:接合層 818:邊緣表面 831:金屬線與介層窗、第一導電圖案 841:第二導電圖案 871:電路 872:接觸墊結構 900:方法 901:方塊 903:方塊 905:方塊 1101:基材 1104:下層間金屬層結構 1104a:第一導電圖案 1105:上層間金屬層結構 1105a:第二導電圖案 1106:主動圖案結構 1106a:主動金屬線與主動介層窗 1107:虛設圖案結構 1108:接合層 1108a:上表面 1201:基材 1204:下層間金屬層結構 1204a:第一導電圖案 1205:上層間金屬層結構 1205a:第二導電圖案 1206:主動圖案結構 1207:虛設圖案結構 1208:接合層 1208a:邊緣表面
下列詳細的描述配合附圖閱讀可使本揭露獲得最佳的理解。應注意的是，依照業界的標準實務，許多特徵並未按比例繪示。事實上，可任意增加或減少各特徵的尺寸，以使討論清楚。 圖1係繪示依照一些例示實施方式之一種半導體元件結構的剖面視圖。 圖2係繪示依照一些實施方式之具有堆疊在彼此之上之數個晶粒的晶粒群組的剖面視圖。 圖3A係繪示依照一些實施方式之三維(3D)配置中堆疊在彼此之上的數個晶圓的簡化側視圖。 圖3B係繪示依照一例示實施方式之圖3A的堆疊晶圓配置的簡化側視圖，其中晶圓堆疊配置經切割並分成個別的條狀物。 圖3C係繪示依照一例示實施方式之包含數個堆疊晶粒之個別晶粒群組的簡化側視圖。 圖4A係繪示依照一例示實施方式之多晶粒結構的簡化剖面視圖。 圖4B係繪示圖4A之多晶粒結構之放大部分的剖面視圖。 圖5A係繪示依照一些實施方式之三維(3D)晶粒群組結構的剖面視圖。 圖5B係繪示圖5A之一部分的3D晶粒群組結構的放大剖面視圖。 圖5C係繪示依照一些實施方式之平坦化後受到凹陷效應之半導體元件的側表面的剖面視圖。 圖5D係繪示依照一些實施方式之平坦化後受到凹陷效應之半導體元件的上表面的剖面視圖。 圖6係繪示依照一些實施方式之包含位於層間金屬介電層結構中之虛設圖案結構的半導體元件的剖面視圖。 圖7係繪示依照一例示實施方式之半導體元件的剖面視圖。 圖8係繪示依照一例示實施方式之半導體元件的剖面視圖。 圖9係繪示依照一例示實施方式之形成多晶粒半導體元件之方法的簡化流程圖。 圖10係繪示依照一些實施方式之半導體元件的簡化剖面視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
60:半導體元件
61:基材
62:層間介電層
64:極低k介電層
65:低k介電層
66:層間金屬介電層結構、層間金屬介電層
67:主動結構
68:虛設圖案結構
69:鈍化層
611:元件
652:介層窗
657:金屬線與介層窗
681:第一虛設導電圖案
681a:第一虛設金屬線與虛設介層窗
682:第二虛設導電圖案
682a:第二虛設金屬線與虛設介層窗
691:內連接墊
692:接合墊

Claims (20)

  1. 一種元件，包含： 一基材； 至少一第一介電層，位於該基材之上且包含一第一介電常數值； 至少一第二介電層，位於該至少一第一介電層之上且包含一第二介電常數值，該第二介電常數值大於該第一介電常數值；以及 一虛設圖案，包含一第一導電圖案與一第二導電圖案，其中該第一導電圖案於該至少一第一介電層中具有一第一圖案密度，且該第二導電圖案位於該至少一第二介電層中且包含一第二圖案密度， 其中該第一圖案密度等於或大於該第二圖案密度。
  2. 如請求項1所述之元件，更包含複數個主動結構，其中該虛設圖案設於二或多個該些主動結構之間。
  3. 如請求項2所述之元件，其中該些主動結構包含複數個導電內連接，該些導電內連接包含位於該至少一第二介電層中且具有一圖案密度之一導電內連接件。
  4. 如請求項3所述之元件，其中該導電內連接件之該圖案密度配置以滿足該半導體元件之核心功率或輸入與輸出功率需求。
  5. 如請求項1所述之元件，其中該第一介電常數值小於氧化矽之一介電常數，且該第二介電常數值大於該第一介電常數值。
  6. 如請求項1所述之元件，其中該至少一第一介電層包含複數個低k介電層，該第一導電圖案包含複數個虛設金屬線，該些虛設金屬線設於該些低k介電層中，該些虛設金屬線透過複數個虛設介層窗彼此電性連接，該些虛設金屬線與該些虛設介層窗不具有與電路功能有關之功能。
  7. 一種半導體元件，包含： 一第一晶粒，包含： 一第一基材； 至少一第一介電層，位於該第一基材之上且包含一第一介電常數值； 至少一第二介電層，位於該至少一第一介電層之上且包含一第二介電常數值，該第二介電常數值大於該第一介電常數值；以及 一第一虛設圖案，包含一第一導電圖案與一第二導電圖案，其中該第一導電圖案於該至少一第一介電層中具有一第一圖案密度，且該第二導電圖案於該至少一第二介電層中具有一第二圖案密度，其中該第一圖案密度等於或大於該第二圖案密度；以及 一第二晶粒，垂直地安裝於該第一晶粒之上。
  8. 如請求項7所述之半導體元件，其中該第一晶粒更包含複數個第一主動結構，該第一虛設圖案設於二或多個該些第一主動結構之間，且該第一虛設圖案未電性連接該些第一主動結構。
  9. 如請求項8所述之半導體元件，其中該些第一主動結構包含位於該第一基材上之複數個主動金屬線與複數個主動介層窗，該第一虛設圖案包含位於該第一基材上之複數個虛設金屬線與複數個虛設介層窗，且該些虛設金屬線與該些虛設介層窗不具有與電路功能有關之功能。
  10. 如請求項7所述之半導體元件，其中該第二晶粒更包含： 一第二基材； 至少一下介電層，位於該第二基材之上且包含一低k介電常數值，該低k介電常數值小於氧化矽之一介電常數； 至少一上介電層，位於該至少一下介電層之上且包含一介電常數值，該介電常數值大於該低k介電常數值；以及 一第二虛設圖案，包含一第三導電圖案與一第四導電圖案，該第三導電圖案於該至少一下介電層中具有一第三圖案密度，該第四導電圖案於該至少一上介電層中具有一第四圖案密度，其中該第三圖案密度等於或大於該第四圖案密度。
  11. 如請求項10所述之半導體元件，其中該第二晶粒更包含設於該第二晶粒之一上表面上之一第二接合件，且該第二接合件包含與該第二晶粒之一平坦側表面齊平之一邊緣表面，該第一晶粒更包含設於該第一晶粒上之一第一接合件，且該第一晶粒具有一平坦上表面，該第二晶粒利用該第二晶粒之該邊緣表面接合於該第一晶粒之該平坦上表面之上。
  12. 如請求項11所述之半導體元件，其中該第二晶粒更包含位於該第二晶粒之該平坦側表面中之一第五導電圖案，該第一晶粒更包含一第六導電圖案，該第六導電圖案具有與該第一晶粒之該平坦上表面齊平之一表面，且該第二晶粒之該第五導電圖案接合於該第一晶粒之該第六導電圖案。
  13. 如請求項10所述之半導體元件，其中該第二晶粒更包含複數個第二主動結構，該第二虛設圖案設於二或多個該些第二主動結構之間，且該第二虛設圖案未電性連接該些第二主動結構。
  14. 如請求項13所述之半導體元件，其中該些第二主動結構包含位於該第二基材上之複數個主動金屬線與複數個主動介層窗，該第二虛設圖案包含位於該第二基材上之複數個第二虛設金屬線與複數個第二虛設介層窗，該些第二虛設金屬線與該些第二虛設介層窗不具有與電路功能有關之功能。
  15. 如請求項7所述之半導體元件，其中該第一晶粒更包含一第一平坦界面層，該第一平坦界面層包含一第一接合層與一第一導電接觸結構，第二晶粒包含一第二平坦界面層，該第二平坦界面層包含一第二接合層與一第二接觸結構，且該第一晶粒與該第二晶粒透過該第一平坦界面層與該第二平坦界面層接合在一起。
  16. 一種半導體元件之製造方法，包含： 提供一第一半導體晶粒，其中該第一半導體晶粒包含一虛設圖案結構及一平坦界面層，該虛設圖案結構具有一第一導電圖案與一第二導電圖案，該第一導電圖案於至少一第一介電層中具有一第一圖案密度，該第二導電圖案於至少一第二介電層中具有一第二圖案密度，該至少一第二介電層於該至少一第一介電層上，該平坦界面層位於該第二介電層之上，其中該第一圖案密度等於或大於該第二圖案密度； 提供一第二半導體晶粒，其中該第二半導體晶粒包含一接合件，該接合件具有與該第二半導體晶粒之一平坦側表面齊平之一邊緣表面；以及 垂直地安裝該第二半導體晶粒於該第一半導體晶粒之該平坦界面層之上。
  17. 如請求項16所述之方法，其中該第一半導體晶粒更包含複數個主動結構，該虛設圖案結構設於二或多個該些主動結構之間且與該些主動結構電性分離。
  18. 如請求項17所述之方法，其中該些主動圖案結構包含複數個主動金屬線與複數個主動介層窗，該虛設圖案結構包含複數個虛設金屬線與複數個虛設介層窗，該些虛設金屬案與該些虛設介層窗不具有與電路功能之功能。
  19. 如請求項16所述之方法，其中該至少一第一介電層包含具有一第一介電常數之一介電材料，該第一介電常數小於該至少一第二介電層之一第二介電常數。
  20. 如請求項16所述之方法，其中該安裝該第二半導體晶粒之操作包含一混合鍵合(hybrid bonding)，該混合鍵合包含氧化物對氧化物鍵合與金屬對金屬鍵合。
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