CN113517263A - 一种堆叠结构及堆叠方法 - Google Patents

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Abstract

本发明提供一种堆叠结构及堆叠方法，堆叠结构包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，n为大于等于1小于等于N的整数；第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N‑1的整数；贯穿第一介质层的第一焊料件；第j+1封装模块还包括：覆盖第j+1半导体单元的第二表面的第二介质层；贯穿第二介质层的第二焊料件；其中，第j封装模块的第一介质层与第j+1封装模块的第二介质层相互键合；第j封装模块的第一焊料件与第j+1半导体模块的第二焊料件焊接在一起。堆叠结构具有较高的结构稳定性，保证了堆叠结构的正常工作。

Description

一种堆叠结构及堆叠方法
技术领域
本发明涉及半导体技术领域，具体涉及一种堆叠结构及堆叠方法。
背景技术
随着便携式设备的智能化、小型化和普及化，以硅通孔(Throμgh Silicon Via，TSV)技术为代表的三维立体集成技术越发受到电子行业的关注。硅通孔技术使得多个芯片相互堆叠集成成为可能，从而将芯片集成从二维集成扩展到三维集成。具体的，采用硅通孔工艺得到的三维堆叠结构包括：依次堆叠设置的若干个具有硅通孔的芯片、位于相邻两个芯片之间的有机填料和若干个微凸块，有机填料用于对相邻两个芯片之间的间隙进行封装，微凸块与相邻两个芯片的硅通孔连接，从而实现了相邻芯片的连接以及垂直互联。
三维堆叠结构的正常工作与三维堆叠结构中芯片的连接强度相关。当芯片的连接强度较大时，三维堆叠结构保持稳定连接，从而保证了三维堆叠结构的正常工作；当芯片连接强度较小时，相邻两个芯片容易在环境影响或外力作用下发生分离，从而影响了三维堆叠结构正常工作。
然而，由于微凸点的尺寸较小，使得三维堆叠结构的连接强度较小。
发明内容
因此，本发明要解决的技术问题在于克服现有三维堆叠结构的连接强度较小的缺陷，从而提供一种堆叠结构及堆叠方法。
本发明提供一种堆叠结构，包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，所述第n半导体单元具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N-1的整数；贯穿所述第一介质层的第一焊料件；第j+1封装模块还包括：覆盖第j+1半导体单元的第二表面的第二介质层；贯穿所述第二介质层的第二焊料件；其中，所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合；所述第j封装模块的第一焊料件与所述第j+1半导体模块的第二焊料件焊接在一起。
可选的，所述第一介质层中具有贯穿所述第一介质层的第一开口，所述第一焊料件位于所述第一开口中；所述第二介质层中具有贯穿所述第二介质层的第二开口，所述第二焊料件位于所述第二开口中；对于焊接在一起的第一焊料件和第二焊料件，自所述第一焊料件至第二焊料件的方向上，所述第一焊料件的横截面积逐渐减小，自所述第二焊料件至第一焊料件的方向上，所述第二焊料件的横截面积逐渐减小。
可选的，所述第一焊料件与所述第一介质层之间具有间隙，所述第二焊料件与所述第二介质层之间具有间隙。
可选的，所述第n封装模块还包括:贯穿所述第n半导体单元的第n导电件；所述第k导电件的两端分别与第k封装模块中的第一焊料件和第二焊料件电学连接，k为大于等于2且小于等于N-1的整数；第一导电件的一端与第一封装模块中的第一焊料件电学连接，第N半导体单元中的第N导电件的一端与第N封装模块中的第二焊料件电学连接；所述第一封装模块还包括位于第一半导体单元的第一表面的第一导电线路层，所述第一导电线路层与所述第一导电件电学连接；所述第j+1封装模块还包括位于所述第j+1半导体单元的第二表面的第j+1导电线路层，所述第j+1导电线路层与所述第j+1导电件电学连接。
可选的，所述第一开口内还设置有位于所述第一焊料件底部的第一导电保护层；所述第二开口内还设置有位于所述第二焊料件底部的第二导电保护层。
可选的，所述第一介质层的厚度为2μm-10μm，所述第二介质层的厚度为2μm-10μm。
可选的，所述第一开口的内径为5μm-30μm，所述第二开口的内径为5μm-30μm。
可选的，所述第一焊料件的体积与所述第一开口的体积比值为0.8-1.2，所述第二焊料件的体积与所述第二开口的体积比值为0.8-1.2。
可选的，所述第一焊料件和所述第二焊料件的材料包括锡合金；所述第一介质层和所述第二介质层的材料包括氧化硅。
可选的，所述第一焊料件和所述第二焊料件的材料为SnAg。
可选的，所述第n半导体单元包括动态随机存取存储器。
本发明还提供一种堆叠方法，包括：形成依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，所述第n半导体单元具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；形成第j封装模块的步骤还包括：形成覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N-1的整数；形成贯穿所述第一介质层的第一焊料件；形成第j+1封装模块的步骤还包括：形成覆盖第j+1半导体单元的第二表面的第二介质层；形成贯穿所述第二介质层的第二焊料件；形成依次垂直层叠且电学连接的第一封装模块至第N封装模块的步骤包括：将所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合之后，将所述第j封装模块的第一焊料件与所述第j+1半导体模块的第二焊料件焊接在一起。
可选的，形成贯穿所述第一介质层的第一焊料件的步骤包括：在所述第一介质层中形成贯穿所述第一介质层的第一开口；在所述第一开口中形成覆盖第j半导体单元的第一焊料层；形成贯穿所述第二介质层的所述第二焊料件的步骤包括：在所述第二介质层中形成贯穿所述第二介质层的第二开口；在所述第二开口中形成覆盖第j+1半导体单元的第二焊料层；将所述第j封装模块的第一焊料层与所述第j+1半导体模块的第二焊料层焊接后，所述第一焊料层变形构成第一焊料件，所述第二焊料层变形构成第二焊料件。
可选的，所述第一焊料层的厚度大于等于所述第一开口的内径的三分之二且小于所述第一介质层的厚度；所述第二焊料层的厚度大于等于所述第二开口的内径的三分之二且小于所述第二介质层的厚度。
可选的，将所述第j封装模块的第一焊料层与所述第j+1半导体模块的第二焊料层焊接的工艺包括回流焊工艺。
可选的，所述回流焊工艺的参数包括：回流焊的温度为220℃-280℃，回流焊的时间为30s-60s。
可选的，所述堆叠方法还包括：在所述第一开口中形成所述第一焊料层之前，在所述第一开口中形成覆盖第j半导体单元的第一导电保护层；在形成所述第一焊料层之后，所述第一导电保护层位于所述第一焊料层的底部；在所述第二开口中形成所述第二焊料层之前，在所述第二开口中形成覆盖第j+1半导体单元的第二导电保护层；在形成所述第二焊料层之后，所述第二导电保护层位于所述第二焊料层的底部。
本发明技术方案，具有如下优点：
1.本发明提供的堆叠结构，所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合，具有较大的连接强度；与此同时，所述第j封装模块的第一焊料件还与所述第j+1半导体模块的第二焊料件焊接在一起，这显著提高了第j封装模块和第j+1封装模块的连接强度，使相邻封装模块不易发生分离，进而提高了堆叠结构的结构稳定性，避免了相邻封装模块在环境影响或外力作用下发生分离，保证了堆叠结构的正常工作。此外，第一介质层和第二介质层的导热性能优于有机填料，从而能够提高堆叠结构的散热效率，进而有效避免堆叠结构内部温度过高对堆叠结构造成不良影响，有利于堆叠结构的正常工作。
2.本发明提供的堆叠结构，对于焊接在一起的第一焊料件和第二焊料件，自所述第一焊料件至第二焊料件的方向上，所述第一焊料件的横截面积逐渐减小，所述第一焊料件与所述第一介质层之间具有间隙；自所述第二焊料件至第一焊料件的方向上，所述第二焊料件的横截面积逐渐减小，所述第二焊料件与所述第二介质层之间具有间隙，在保证了相邻封装模块垂直互联的同时，缩小了第一焊料件和第二焊料件的用量，节约了成本。
3.本发明提供的堆叠结构，通过在所述第一开口内设置位于所述第一焊料件底部的第一导电保护层，隔离了所述第一焊料件和导电件，避免了在回流焊工艺过程中第一焊料件与导电件发生反应导致的导电件电传输性能受到影响；通过在所述第二开口内设置位于所述第二焊料件底部的第二导电保护层，隔离了所述第二焊料件和导电件，避免了在回流焊工艺过程中第二焊料件与导电件发生反应导致的导电件电传输性能受到影响。
4.本发明提供的堆叠结构，所述第一介质层的厚度为2μm-10μm，所述第二介质层的厚度为2μm-10μm。所述第一焊料件的厚度受到第一介质层厚度的限制，所述第二焊料件的厚度受到第二介质层厚度的限制，因此，所述第一焊料件的厚度为2μm-10μm，所述第二焊料件的厚度为2μm-10μm。通过将第一介质层和第二介质层的厚度进行上述限定，控制了相邻封装模块的间距，从而提高了集成密度；同时也减小了由导电件、第一焊料件和第二焊料件构成的垂直互联结构的整体长度，从而减小了垂直互联结构的整体电阻值，继而减小了垂直互联结构产生的热量，最终减小了堆叠结构产生的总热量。
5.本发明提供的堆叠方法，通过所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合，使所述第j封装模块与所述第j+1封装模块具有较大的连接强度；并通过所述第j封装模块的第一焊料件还与所述第j+1半导体模块的第二焊料件焊接在一起，显著提高第j封装模块和第j+1封装模块的连接强度，使相邻封装模块不易发生分离，进而提高了堆叠结构的结构稳定性，保证了堆叠结构的正常工作。此外，第一介质层和第二介质层的导热性能优于有机填料，能够增加堆叠结构的散热速度，从而能够有效避免堆叠结构内温度过高对堆叠结构的性能造成不良影响，有利于堆叠结构的正常工作。
6.本发明提供的堆叠方法，利用了焊料在熔化后呈半球形的特点。具体的，在焊接过程中第一焊料层和第二焊料层熔化呈半球形液态，这使第一焊料层和第二焊料层的高度增大，从而使液态的第一焊料层和第二焊料层相接触，并在冷却后连接为一体，其中，变形后的第一焊料层构成第一焊料件，变形后的第二焊料层构成第二焊料件，因此第一焊料层无需填充满所述第一开口以及第二焊料层无需填充满所述第二开口，这减少了焊料的用量；通过在第一开口内形成第一焊料层以及在第二开口内形成第二焊料层，限定了第一焊料层和第二焊料层的形成区域，一方面便于实现对第一焊料层和第二焊料层的形成体积的控制，一方面仅需保证第一开口和第二开口相对设置即可保证熔化后的第一焊料层和第二焊料层相对设置，从而保证熔化呈半球形液态的第一焊料层和第二焊料层在冷却后连接在一起，即，第一介质层和第二介质层的设置不仅能够连接相邻封装模块，还有利于第一焊料件和第二焊料件顺利连接。
7.本发明提供的堆叠方法，所述第一焊料层的厚度大于等于所述第一开口的内径的三分之二且小于所述第一介质层的厚度；所述第二焊料层的厚度大于等于所述第二开口的内径的三分之二且小于所述第二介质层的厚度。通过对所述第一焊料层和第二焊料层的厚度进行上述限定，保证了熔化后的第一焊料层和第二焊料层能够接触并在冷却后连接为一体。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的堆叠结构的结构示意图；
图2为本发明实施例提供的堆叠方法的工艺流程图；
图3-图17为堆叠过程中的结构示意图；
附图标记说明：
11-第一半导体单元；12-第二半导体单元；13-第三半导体单元；1n-第n半导体单元；1N-第N半导体单元；21-第一导电件；22-第二导电件；23-第三导电件；2n-第n导电件；2N-第N导电件；3-第一介质层；31-第一开口；32-第一焊料件；33-第一焊料层；4-第二介质层；41-第二开口；42-第二焊料件；43-第二焊料层；5-第一介质材料层；6-第二介质材料层；7-开口；8-焊料层。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参见图1，本实施例还提供一种堆叠结构，包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元1n，所述第n半导体单元1n具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层3，j为大于等于1小于等于N-1的整数；贯穿所述第一介质层3的第一焊料件32；第j+1封装模块还包括：覆盖第j+1半导体单元的第二表面的第二介质层4；贯穿所述第二介质层4的第二焊料件42；其中，所述第j封装模块的第一介质层3与所述第j+1封装模块的第二介质层4相互键合；所述第j封装模块的第一焊料件32与所述第j+1半导体模块的第二焊料件42焊接在一起。
上述堆叠结构，所述第j封装模块的第一介质层3与所述第j+1封装模块的第二介质层4相互键合，具有较大的连接强度；与此同时，所述第j封装模块的第一焊料件32还与所述第j+1半导体模块的第二焊料件42焊接在一起，这显著提高了第j封装模块和第j+1封装模块的连接强度，使相邻封装模块不易发生分离，进而提高了堆叠结构的结构稳定性，避免了相邻封装模块在环境影响或外力作用下发生分离，保证了堆叠结构的正常工作。此外，第一介质层3和第二介质层4的导热性能优于有机填料，从而能够提高堆叠结构的散热效率，进而有效避免堆叠结构内部温度过高对堆叠结构造成不良影响，有利于堆叠结构的正常工作。
具体的，所述第一介质层3的厚度为2μm-10μm，所述第二介质层4的厚度为2μm-10μm。所述第一焊料件32的厚度受到第一介质层3厚度的限制，所述第二焊料件42的厚度受到第二介质层4厚度的限制，因此，所述第一焊料件32的厚度为2μm-10μm，所述第二焊料件42的厚度为2μm-10μm。通过将第一介质层3和第二介质层4的厚度进行上述限定，控制了相邻封装模块的间距，从而提高了集成密度；同时也减小了由导电件、第一焊料件32和第二焊料件42构成的垂直互联结构的整体长度，从而减小了垂直互联结构的整体电阻值，继而减小了垂直互联结构产生的热量，最终减小了堆叠结构产生的总热量。
在本实施例中，所述第一介质层3中具有贯穿所述第一介质层3的第一开口31，所述第一焊料件32位于所述第一开口31中；所述第二介质层4中具有贯穿所述第二介质层4的第二开口41，所述第二焊料件42位于所述第二开口41中；对于焊接在一起的第一焊料件32和第二焊料件42，自所述第一焊料件32至第二焊料件42的方向上，所述第一焊料件32的横截面积逐渐减小，自所述第二焊料件42至第一焊料件32的方向上，所述第二焊料件42的横截面积逐渐减小。
具体的，所述第一开口31的内径为5μm-30μm，所述第二开口41的内径为5μm-30μm。所述第一焊料件32的尺寸受到第一开口31尺寸的限制，所述第二焊料件42的尺寸受到第二开口41尺寸的限制，通过将所述第一开口31和第二开口41的内径限定在上述范围，能够控制第一焊料件32和第二焊料件42的用量。
进一步地，在一个实施例中，所述第一焊料件32与所述第一介质层3之间具有间隙，所述第二焊料件42与所述第二介质层4之间具有间隙，在保证了相邻封装模块垂直互联的同时，缩小了第一焊料件32和第二焊料件42的用量，节约了成本。具体的，所述第一焊料件32的体积与所述第一开口31的体积比值为0.8-1.2，所述第二焊料件42的体积与所述第二开口41的体积比值为0.8-1.2。
在本实施例中，所述第一焊料件32和所述第二焊料件42的材料包括锡合金；具体的，所述第一焊料件32和所述第二焊料件42的材料可以为SnAg。所述第一介质层3和所述第二介质层4的材料包括氧化硅。所述导电件的材料包括但不限于铜。
在本实施例中，所述第n封装模块还包括贯穿所述第n半导体单元1n的第n导电件2n；第k导电件的两端分别与第k封装模块中的第一焊料件32和第二焊料件42电学连接，k为大于等于2且小于等于N-1的整数；第一导电件21的一端与第一封装模块中的第一焊料件32电学连接，第N半导体单元1N中的第N导电件2N的一端与第N封装模块中的第二焊料件42电学连接，正如图1中所示，第二导电件22贯穿第二半导体单元12，第三导电件23贯穿第三半导体单元13；所述第一封装模块还包括位于第一半导体单元11的第一表面的第一导电线路层(图中未示出)，所述第一导电线路层与所述第一导电件21电学连接；所述第j+1封装模块还包括位于所述第j+1半导体单元的第二表面的第j+1导电线路层，所述第j+1导电线路层与所述第j+1导电件电学连接。第一导电件21至第N导电件2N、第一导电线路层至第N导电线路层、第一封装模块中的第一焊料件32、第二封装模块至第N-1封装模块中的第一焊料件32和第二焊料件42、以及第N封装模块中的第二焊料件42构成堆叠结构的互连结构，实现了电气连通。具体的，所述第n导电件2n的直径为5μm-30μm。
在本实施例中，所述第n半导体单元1n内设置有第n功能结构(图中未示出)，所述第n功能结构位于第n导电线路层下方且与第n导电线路层电学连接，所述导电件位于所述第n功能结构侧部。所述互联结构用以驱动第一功能结构至第N功能结构工作。
作为一个可选的实施方式，所述第一开口31内还设置有位于所述第一焊料件32底部的第一导电保护层(图中未示出)，隔离了所述第一焊料件和导电件，避免了在回流焊工艺过程中第一焊料件与导电件发生反应导致的导电件电传输性能受到影响；所述第二开口41内还设置有位于所述第二焊料件42底部的第二导电保护层(图中未示出)，隔离了所述第二焊料件和导电件，避免了在回流焊工艺过程中第二焊料件与导电件发生反应导致的导电件电传输性能受到影响。
具体的，所述第一导电保护层和所述第二导电保护层的材料包括Ti/Cμ/Ni复合层，其中，Ni层与焊料件接触。所述第一导电保护层和所述第二导电保护层的厚度为1μm-2μm。
在本实施例中，所述第一半导体单元11的第二表面设置有第一凸点下金属化层，所述第一凸点下金属化层与所述第一导电件21电学连接，所述第一凸点下金属化层背离所述第一导电件21的一侧表面设置有若干焊球，用以与其他半导体结构进行电学连接；所述第N半导体单元1N的第一表面设置有第二凸点下金属化层，所述第二凸点下金属化层背离所述第N导电件2N的一侧表面设置有若干焊球用以与其他半导体结构进行电学连接。
在本实施例中，所述第n半导体单元1n包括但不限于动态随机存取存储器；当第1半导体单元至第N半导体单元1N均为动态随机存取存储器时，所述堆叠结构适于与逻辑芯片组成高带宽存储器。
本实施例还提供一种堆叠方法，包括：形成依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元1n，所述第n半导体单元1n具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；形成第j封装模块的步骤还包括：形成覆盖第j半导体单元的第一表面的第一介质层3，j为大于等于1小于等于N-1的整数；形成贯穿所述第一介质层3的第一焊料件32；形成第j+1封装模块的步骤还包括：形成覆盖第j+1半导体单元的第二表面的第二介质层4；形成贯穿所述第二介质层4的第二焊料件42；形成依次垂直层叠且电学连接的第一封装模块至第N封装模块的步骤包括：将所述第j封装模块的第一介质层3与所述第j+1封装模块的第二介质层4相互键合之后，将所述第j封装模块的第一焊料件32与所述第j+1半导体模块的第二焊料件42焊接在一起。
上述堆叠方法通过所述第j封装模块的第一介质层3与所述第j+1封装模块的第二介质层4相互键合，使所述第j封装模块与所述第j+1封装模块具有较大的连接强度；并通过所述第j封装模块的第一焊料件32还与所述第j+1半导体模块的第二焊料件42焊接在一起，显著提高第j封装模块和第j+1封装模块的连接强度，使相邻封装模块不易发生分离，进而提高了堆叠结构的结构稳定性，保证了堆叠结构的正常工作。此外，第一介质层3和第二介质层4的导热性能优于有机填料，能够增加堆叠结构的散热速度，从而能够有效避免堆叠结构内温度过高对堆叠结构的性能造成不良影响，有利于堆叠结构的正常工作。
在本实施例中，形成贯穿所述第一介质层3的第一焊料件32的步骤包括：在所述第一介质层3中形成贯穿所述第一介质层3的第一开口31；在所述第一开口31中形成覆盖第j半导体单元的第一焊料层33；形成贯穿所述第二介质层4的所述第二焊料件42的步骤包括：在所述第二介质层4中形成贯穿所述第二介质层4的第二开口41；在所述第二开口41中形成覆盖第j+1半导体单元的第二焊料层43；将所述第j封装模块的第一焊料层33与所述第j+1半导体模块的第二焊料层43焊接后，所述第一焊料层33变形构成第一焊料件32，所述第二焊料层43变形构成第二焊料件42。
本实施例形成第一焊料件32和第二焊料件42的步骤利用了焊料在熔化后呈半球形的特点。具体的，在焊接过程中第一焊料层33和第二焊料层43熔化呈半球形液态，这使第一焊料层33和第二焊料层43的高度增大，从而使液态的第一焊料层33和第二焊料层43相接触，并在冷却后连接为一体，其中，变形后的第一焊料层33构成第一焊料件32，变形后的第二焊料层43构成第二焊料件42，因此第一焊料层33无需填充满所述第一开口31以及第二焊料层43无需填充满所述第二开口41，这减少了焊料的用量；通过在第一开口31内形成第一焊料层33以及在第二开口41内形成第二焊料层43，限定了第一焊料层33和第二焊料层43的形成区域，一方面便于实现对第一焊料层33和第二焊料层43的形成体积的控制，一方面仅需保证第一开口31和第二开口41相对设置即可保证熔化后的第一焊料层33和第二焊料层43相对设置，从而保证熔化呈半球形液态的第一焊料层33和第二焊料层43在冷却后连接在一起，即，第一介质层3和第二介质层4的设置不仅能够连接相邻封装模块，还有利于第一焊料件32和第二焊料件42顺利连接。
进一步地，所述第一焊料层33的厚度大于等于所述第一开口31的内径的三分之二且小于所述第一介质层3的厚度；所述第二焊料层43的厚度大于等于所述第二开口41的内径的三分之二且小于所述第二介质层4的厚度。通过对所述第一焊料层33和第二焊料层43的厚度进行上述限定，保证了熔化后的第一焊料层33和第二焊料层43能够接触并在冷却后连接为一体。
下面结合图2-图15对本实施例提供的堆叠方法进行清楚、完整地描述。
S1、参见图6，提供第一初始封装模块至第N初始封装模块。
具体的，形成第n初始封装模块的步骤包括：
S11、提供第n半导体单元1n，所述第n半导体单元1n的正面设置有第n导电线路层。具体的，所述第n半导体单元1n内还设置有第n功能结构，所述第n功能结构位于第n导电线路层下方且与第n导电线路层电学连接。
S12、参见图3，形成延伸至所述第n半导体单元1n的部分深度的第n导电件2n，所述第n半导体单元1n的正面暴露出所述第n导电件2n的一侧表面，所述第n导电件2n与所述第n导电线路层电学连接。具体的，所述第n导电件2n位于所述第n功能结构的侧部。第一半导体单元11的正面构成所述第一半导体单元11的第一表面，所述第一半导体单元11的背面构成所述第一半导体单元11的第二表面，所述第j+1半导体单元的背面构成所述第j+1半导体单元的第一表面，所述第j+1半导体单元的正面构成所述第j+1半导体单元的第二表面。形成所述第n导电件2n的工艺为硅通孔(TSV)工艺。
S13、参见图4，形成覆盖第n导电线路层和所述第n导电件2n的第一介质材料层5；具体的，形成所述第一介质材料层5的工艺包括化学气相淀积工艺。
S14、参见图5，形成贯穿所述第一介质材料层5的开口7，以暴露所述第n导电件2n。具体的，位于所述第一半导体单元11表面的第一介质材料层5构成第一初始封装模块的第一介质层3，位于第一介质层3中的开口7构成第一开口31；位于所述第j+1半导体单元表面的第一介质材料层5构成第j+1初始封装模块的第二介质层4，位于第二介质层4中的开口7构成第二开口41。形成贯穿所述第一介质材料层5的开口的工艺包括光刻工艺。
S15、参见图6，形成位于所述第一介质材料层5的开口7内的焊料层8，得到第n初始封装模块。具体的，位于所述第一半导体单元11表面的焊料层8构成第一初始封装模块的第一焊料层33，位于所述第j+1半导体单元表面的焊料层8构成第j+1初始封装模块的第二焊料层43。形成位于所述第一介质材料层5的开口7内的焊料层8的工艺包括电镀工艺。
S2、参见图7，将第j+1初始封装模块放置在第j初始封装模块上之后，将第j初始封装模块的第一介质层3与第j+1初始封装模块的第二介质层4键合在一起。具体的，将所述第j封装模块的第一介质层3与所述第j+1封装模块的第二介质层4相互键合包括激活、对位和键合步骤。
S3、参见图8，将第j初始封装模块的第一焊料层33与第j+1初始封装模块的第二焊料层43焊接在一起。将所述第j封装模块的第一焊料层33与所述第j+1半导体模块的第二焊料层43焊接的工艺包括回流焊工艺，回流焊工艺的温度易于控制焊接过程中还能避免氧化。具体的，所述回流焊工艺的参数包括：回流焊的温度为220℃-280℃，回流焊的时间为30s-60s。
S4、参见图9，对第j+1初始封装模块的背面进行减薄，暴露出第j+1导电件的表面；具体的，对第j+1初始封装模块的背面进行减薄的工艺包括化学机械研磨工艺。
S5、形成位于第k初始封装模块背面的第一介质层3，所述第一介质层3具有第一开口31，k为大于等于2且小于等于N-1的整数；
具体的，形成位于第k初始封装模块背面的第一介质层3的步骤包括：
S51、参见图10，形成覆盖第k初始封装模块背面的第二介质材料层6；具体的，形成所述第二介质材料层6的工艺包括化学气相淀积工艺。
S52、参见图11，形成贯穿所述第二介质材料层6的第一开口31，以暴露所述第k导电件，得到第一介质层3。具体的，形成贯穿所述第二介质材料层6的第一开口31的工艺包括光刻工艺。
S6、参见图12，形成位于所述第二介质材料层6的第一开口31内的第一焊料层33。具体的，形成位于所述第二介质材料层6的第一开口31内的第一焊料层33的工艺包括电镀工艺。
S7、参见图13-图16，重复进行步骤S2-S6，至第N-1初始封装模块的第一焊料件32和第N初始封装模块的第二焊料件42焊接在一起；其中，所述第N半导体单元1N、第N导电件2N、第N半导体单元1N的第二表面的第二介质层4和第二焊料件42构成第N封装模块；所述第k半导体单元、第k导电件、以及位于第k半导体单元两侧的第一介质层3、第二介质层4、第一焊料件32和第二焊料件42构成第k封装模块。
S8、参见图17，对所述第一初始封装模块的第二表面进行减薄，以暴露第一导电件21；所述第一半导体单元11、第一导电件21、第一半导体单元11的第一表面的第一介质层3和第一焊料件32构成第一封装模块。具体的，对所述第一初始封装模块的第二表面进行减薄的工艺包括化学机械研磨工艺。
S9、在所述第一半导体单元11的第二表面形成第一凸点下金属化层(图中未示出)，随后在所述第一凸点下金属化层背离所述第一导电件21的一侧表面设置若干焊球；在所述第N半导体单元1N的第一表面形成第二凸点下金属化层，随后在所述第二凸点下金属化层背离所述第N导电件2N的一侧表面设置若干焊球。
下面对步骤S2-S8进行简要说明：
当堆叠结构中封装模块的数量为2时，首先，如图7所示，将第二初始封装模块放置在第一初始封装模块上；随后将第一初始封装模块的第一介质层3与第二初始封装模块的第二介质层4键合在一起；随后，如图8所示，对第一初始封装模块的第一焊料层33与第二初始封装模块的第二焊料层43进行回流焊处理，第一焊料层33和第二焊料层43变形得到第一焊料件32和第二焊料件42，且第一焊料件32和第二焊料件42焊接在一起；随后，如图9所示，对第二初始封装模块背离所述第一初始封装模块的一侧表面即第二初始封装模块的第一表面进行减薄，暴露出第二导电件的一侧表面；随后，对所述第一初始封装模块的第二表面进行减薄以暴露第一导电件21的一侧表面，从而得到电学连接的第一封装模块和第二封装模块。
当堆叠结构中封装模块的数量为3时，则在对第二初始封装模块的第一表面进行减薄后，不对所述第一初始封装模块的第二表面进行减薄，而是进行以下步骤：在所述第二初始封装模块的第一表面依次形成第二初始封装模块的第一介质层3和第一焊料层33；随后将第三初始封装模块放置在第二初始封装模块上，依次进行第二初始封装模块的第一介质层3与第三初始封装模块的第二介质层4的键合、第一初始封装模块的第一焊料件32与第二初始封装模块的第二焊料件42的焊接、第三初始封装模块的第一表面的减薄、所述第一初始封装模块的第二表面的减薄，即可得到电学连接的第一封装模块、第二封装模块和第三封装模块。当堆叠结构中封装模块的数量大于3时，重复上述步骤至减薄第N初始封装模块的第一表面以暴露出第N导电件2N的一侧表面，并在第N初始封装模块的第一表面减薄后，对所述第一初始封装模块的第二表面进行减薄。
在本实施例中，所述堆叠方法还包括：在所述第一开口31中形成所述第一焊料层33之前，在所述第一开口31中形成覆盖第j半导体单元的第一导电保护层；在形成所述第一焊料层33之后，所述第一导电保护层位于所述第一焊料层33的底部；在所述第二开口41中形成所述第二焊料层43之前，在所述第二开口41中形成覆盖第j+1半导体单元的第二导电保护层；在形成所述第二焊料层43之后，所述第二导电保护层位于所述第二焊料层43的底部。具体的，形成第一导电保护层和第二导电保护层的工艺包括电镀工艺。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (17)

1.一种堆叠结构，其特征在于，包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，所述第n半导体单元具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；
第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N-1的整数；贯穿所述第一介质层的第一焊料件；
第j+1封装模块还包括：覆盖第j+1半导体单元的第二表面的第二介质层；贯穿所述第二介质层的第二焊料件；
其中，所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合；所述第j封装模块的第一焊料件与所述第j+1半导体模块的第二焊料件焊接在一起。
2.根据权利要求1所述的堆叠结构，其特征在于，所述第一介质层中具有贯穿所述第一介质层的第一开口，所述第一焊料件位于所述第一开口中；所述第二介质层中具有贯穿所述第二介质层的第二开口，所述第二焊料件位于所述第二开口中；对于焊接在一起的第一焊料件和第二焊料件，自所述第一焊料件至第二焊料件的方向上，所述第一焊料件的横截面积逐渐减小，自所述第二焊料件至第一焊料件的方向上，所述第二焊料件的横截面积逐渐减小。
3.根据权利要求2所述的堆叠结构，其特征在于，所述第一焊料件与所述第一介质层之间具有间隙，所述第二焊料件与所述第二介质层之间具有间隙。
4.根据权利要求2或3所述的堆叠结构，其特征在于，所述第n封装模块还包括:贯穿所述第n半导体单元的第n导电件；第k导电件的两端分别与第k封装模块中的第一焊料件和第二焊料件电学连接，k为大于等于2且小于等于N-1的整数；第一导电件的一端与第一封装模块中的第一焊料件电学连接，第N半导体单元中的第N导电件的一端与第N封装模块中的第二焊料件电学连接；
所述第一封装模块还包括位于第一半导体单元的第一表面的第一导电线路层，所述第一导电线路层与所述第一导电件电学连接；所述第j+1封装模块还包括位于所述第j+1半导体单元的第二表面的第j+1导电线路层，所述第j+1导电线路层与所述第j+1导电件电学连接。
5.根据权利要求4所述的堆叠结构，其特征在于，所述第一开口内还设置有位于所述第一焊料件底部的第一导电保护层；所述第二开口内还设置有位于所述第二焊料件底部的第二导电保护层。
6.根据权利要求1-3任一项所述的堆叠结构，其特征在于，所述第一介质层的厚度为2μm-10μm，所述第二介质层的厚度为2μm-10μm。
7.根据权利要求2所述的堆叠结构，其特征在于，所述第一开口的内径为5μm-30μm，所述第二开口的内径为5μm-30μm。
8.根据权利要求2或3所述的堆叠结构，其特征在于，所述第一焊料件的体积与所述第一开口的体积比值为0.8-1.2，所述第二焊料件的体积与所述第二开口的体积比值为0.8-1.2。
9.根据权利要求1所述的堆叠结构，其特征在于，所述第一焊料件和所述第二焊料件的材料包括锡合金；所述第一介质层和所述第二介质层的材料包括氧化硅。
10.根据权利要求9所述的堆叠结构，其特征在于，所述第一焊料件和所述第二焊料件的材料为SnAg。
11.根据权利要求1所述的堆叠结构，其特征在于，所述第n半导体单元包括动态随机存取存储器。
12.一种堆叠方法，其特征在于，包括：
形成依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，所述第n半导体单元具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；
形成第j封装模块的步骤还包括：形成覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N-1的整数；形成贯穿所述第一介质层的第一焊料件；
形成第j+1封装模块的步骤还包括：形成覆盖第j+1半导体单元的第二表面的第二介质层；形成贯穿所述第二介质层的第二焊料件；
形成依次垂直层叠且电学连接的第一封装模块至第N封装模块的步骤包括：将所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合之后，将所述第j封装模块的第一焊料件与所述第j+1半导体模块的第二焊料件焊接在一起。
13.根据权利要求12所述的堆叠方法，其特征在于，形成贯穿所述第一介质层的第一焊料件的步骤包括：在所述第一介质层中形成贯穿所述第一介质层的第一开口；在所述第一开口中形成覆盖第j半导体单元的第一焊料层；
形成贯穿所述第二介质层的所述第二焊料件的步骤包括：在所述第二介质层中形成贯穿所述第二介质层的第二开口；在所述第二开口中形成覆盖第j+1半导体单元的第二焊料层；
将所述第j封装模块的第一焊料层与所述第j+1半导体模块的第二焊料层焊接后，所述第一焊料层变形构成第一焊料件，所述第二焊料层变形构成第二焊料件。
14.根据权利要求13所述的堆叠方法，其特征在于，所述第一焊料层的厚度大于等于所述第一开口的内径的三分之二且小于所述第一介质层的厚度；所述第二焊料层的厚度大于等于所述第二开口的内径的三分之二且小于所述第二介质层的厚度。
15.根据权利要求13所述的堆叠方法，其特征在于，将所述第j封装模块的第一焊料层与所述第j+1半导体模块的第二焊料层焊接的工艺包括回流焊工艺。
16.根据权利要求15所述的堆叠方法，其特征在于，所述回流焊工艺的参数包括：回流焊的温度为220℃-280℃，回流焊的时间为30s-60s。
17.根据权利要求13所述的堆叠方法，其特征在于，还包括：
在所述第一开口中形成所述第一焊料层之前，在所述第一开口中形成覆盖第j半导体单元的第一导电保护层；在形成所述第一焊料层之后，所述第一导电保护层位于所述第一焊料层的底部；
在所述第二开口中形成所述第二焊料层之前，在所述第二开口中形成覆盖第j+1半导体单元的第二导电保护层；在形成所述第二焊料层之后，所述第二导电保护层位于所述第二焊料层的底部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023284384A1 (zh) * 2021-07-12 2023-01-19 上海先方半导体有限公司 一种堆叠结构及堆叠方法

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101355845A (zh) * 2007-07-25 2009-01-28 欣兴电子股份有限公司 具有导电凸块的基板及其工艺
US20090078745A1 (en) * 2007-09-26 2009-03-26 Ee Hua Wong Method for forming interconnects
CN102169845A (zh) * 2011-02-22 2011-08-31 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
CN102237331A (zh) * 2011-05-25 2011-11-09 北京索爱普天移动通信有限公司 一种层叠封装件及其制造方法
CN102347298A (zh) * 2009-11-05 2012-02-08 台湾积体电路制造股份有限公司 基板上的凸块结构与其形成方法
CN102593012A (zh) * 2011-01-14 2012-07-18 株式会社东芝 半导体装置的制造方法
CN102956547A (zh) * 2011-08-25 2013-03-06 南茂科技股份有限公司 半导体封装结构及其制作方法
CN103107150A (zh) * 2011-11-09 2013-05-15 台湾积体电路制造股份有限公司 用于半导体器件的中介层及其制造方法
CN103779351A (zh) * 2012-10-23 2014-05-07 格科微电子（上海）有限公司 三维封装结构及其制造方法
CN104465583A (zh) * 2014-12-09 2015-03-25 三星半导体(中国)研究开发有限公司 球栅阵列封装件及将其安装在基板上的方法
CN104576417A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 封装结构和封装方法
JP2015115387A (ja) * 2013-12-10 2015-06-22 マイクロン テクノロジー， インク． 半導体装置の製造方法
CN105407638A (zh) * 2015-12-01 2016-03-16 杨小荣 一种高导热低成本柔性线路板及其生产方法
CN111834312A (zh) * 2020-07-29 2020-10-27 华进半导体封装先导技术研发中心有限公司 一种基于tsv工艺的三维堆叠结构及制作方法
CN112447530A (zh) * 2019-08-30 2021-03-05 台湾积体电路制造股份有限公司 芯片封装结构及其形成方法
CN112599483A (zh) * 2020-12-11 2021-04-02 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片
CN112670249A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979226B (zh) * 2015-06-24 2018-09-07 武汉新芯集成电路制造有限公司 一种铜的混合键合方法
CN113517263A (zh) * 2021-07-12 2021-10-19 上海先方半导体有限公司 一种堆叠结构及堆叠方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101355845A (zh) * 2007-07-25 2009-01-28 欣兴电子股份有限公司 具有导电凸块的基板及其工艺
US20090078745A1 (en) * 2007-09-26 2009-03-26 Ee Hua Wong Method for forming interconnects
CN102347298A (zh) * 2009-11-05 2012-02-08 台湾积体电路制造股份有限公司 基板上的凸块结构与其形成方法
CN102593012A (zh) * 2011-01-14 2012-07-18 株式会社东芝 半导体装置的制造方法
CN102169845A (zh) * 2011-02-22 2011-08-31 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
CN102237331A (zh) * 2011-05-25 2011-11-09 北京索爱普天移动通信有限公司 一种层叠封装件及其制造方法
CN102956547A (zh) * 2011-08-25 2013-03-06 南茂科技股份有限公司 半导体封装结构及其制作方法
CN103107150A (zh) * 2011-11-09 2013-05-15 台湾积体电路制造股份有限公司 用于半导体器件的中介层及其制造方法
CN103779351A (zh) * 2012-10-23 2014-05-07 格科微电子（上海）有限公司 三维封装结构及其制造方法
CN104576417A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 封装结构和封装方法
JP2015115387A (ja) * 2013-12-10 2015-06-22 マイクロン テクノロジー， インク． 半導体装置の製造方法
CN104465583A (zh) * 2014-12-09 2015-03-25 三星半导体(中国)研究开发有限公司 球栅阵列封装件及将其安装在基板上的方法
CN105407638A (zh) * 2015-12-01 2016-03-16 杨小荣 一种高导热低成本柔性线路板及其生产方法
CN112447530A (zh) * 2019-08-30 2021-03-05 台湾积体电路制造股份有限公司 芯片封装结构及其形成方法
CN112670249A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
CN111834312A (zh) * 2020-07-29 2020-10-27 华进半导体封装先导技术研发中心有限公司 一种基于tsv工艺的三维堆叠结构及制作方法
CN112599483A (zh) * 2020-12-11 2021-04-02 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023284384A1 (zh) * 2021-07-12 2023-01-19 上海先方半导体有限公司 一种堆叠结构及堆叠方法

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