CN112599483A - 半导体器件及其制作方法、芯片 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 75
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000010410 layer Substances 0.000 claims description 582
- 235000012431 wafers Nutrition 0.000 claims description 280
- 229910052751 metal Inorganic materials 0.000 claims description 165
- 239000002184 metal Substances 0.000 claims description 165
- 238000000034 method Methods 0.000 claims description 48
- 239000011229 interlayer Substances 0.000 claims description 40
- 230000003750 conditioning effect Effects 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 14
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 claims description 6
- 150000004760 silicates Chemical class 0.000 claims description 6
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 238000009966 trimming Methods 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 44
- 230000008569 process Effects 0.000 description 21
- 238000002161 passivation Methods 0.000 description 16
- 238000005452 bending Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 238000007906 compression Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003472 neutralizing effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Computer Hardware Design (AREA)
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Abstract
本发明提供一种半导体器件及其制作方法、芯片，包括：提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于‑200MPa。第一高压缩应力介质层具有压缩应力，第一高压缩应力介质层的压缩应力使调整晶圆发生的形变与硅通孔中的互连层使调整晶圆发生的形变相反，以中和硅通孔中的互连层引起的调整晶圆形变，有效减小调整晶圆的翘曲程度，避免调整晶圆翘曲失控的问题，进而提高产品的稳定性良率。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制作方法、芯片。
背景技术
TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，由于TSV能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且大大改善芯片速度和低功耗的性能，成为目前电子封装技术中最引人注目的一种技术。
TSV技术将在垂直方向堆叠层数、晶圆厚度、硅通孔直径、引脚间距等方面继续向微细化方向发展。在垂直方向上随着堆叠层数不断增加，而为使堆叠多层芯片的封装仍能符合封装总厚度的要求，晶圆减薄的厚度、硅通孔的直径以及引脚间距都将减小。
然而，硅通孔中填充互连层(例如铜)后会造成严重的晶圆形变，晶圆翘曲(也称弯曲)会急剧变化,翘曲度增加>100μm。翘曲过大会影响晶圆的品质及半导体制程工艺的进行，例如，在光刻蚀过程中，若晶圆发生形变，其光照表面不平整，会导致掩膜结构不能形成清晰的图像，从而影响刻蚀的精准性。键合过程中对准精度也变差。又如，在部分工艺制程中，需要采用吸附工具吸附固定住晶圆，若晶圆翘曲较大则难以吸附固定住，从而导致该工艺制程无法进行。这些问题都会导致晶圆性能的不稳定、以及降低良率。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、芯片，减小晶圆的翘曲程度，避免晶圆翘曲失控的问题。
本发明提供一种半导体器件的制作方法，包括：
提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
进一步的，还包括：在所述调整晶圆的所述第一高压缩应力介质层中形成与所述互连层电连接的再分布金属层。
进一步的，所述调整晶圆的远离所述硅通孔的贯穿开口的一侧表面形成有低应力介质层，所述低应力介质层的应力范围为：-100MPa～100MPa。
进一步的，所述半导体器件包括2片所述调整晶圆的晶圆堆叠，所述方法还包括：
将第2片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第1片所述调整晶圆的再分布金属层和第一高压缩应力介质层键合。
进一步的，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，所述方法还包括：依次将N片所述调整晶圆进行键合形成晶圆堆叠，其中，第i片所述调整晶圆与第i-1片所述调整晶圆的键合步骤，包括：
将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa；
在第i-1片所述调整晶圆的第二高压缩应力介质层中形成键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
将第i片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合；
其中，N为大于等于3的自然数，3≤i≤N，且i为整数。
进一步的，将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层包括：
暴露出所述低应力介质层；
去除部分厚度或全部厚度的所述低应力介质层；
在第i-1片所述调整晶圆去除所述低应力介质层后的表面形成所述第二高压缩应力介质层。
进一步的，所述调整晶圆还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
进一步的，所述第一高压缩应力介质层和所述第二高压缩应力介质层均包括：氮化硅层、氧化层、氧化硅层、氮化钽层、氟化硅酸盐玻璃或硼磷硅玻璃中的任意一种或两种以上的组合。
进一步的，所述第一高压缩应力介质层和所述第二高压缩应力介质层均采用等离子体增强化学气相沉积法形成。
本发明还提供一种半导体器件，包括：
至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整晶圆的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
进一步的，所述调整晶圆的所述第一高压缩应力介质层中形成有与所述互连层电连接的再分布金属层。
进一步的，所述半导体器件为包括2片所述调整晶圆的晶圆堆叠，第2片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第1片所述调整晶圆的再分布金属层和第一高压缩应力介质层键合。
进一步的，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，其中，N为大于等于3的自然数；3≤i≤N，且i为整数，其中，
第i-1片所述调整晶圆的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整晶圆的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
第i片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合。
进一步的，所述调整晶圆还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
本发明还提供一种芯片，包括：
至少一调整芯片，所述调整芯片具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整芯片的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
进一步的，所述调整芯片的所述第一高压缩应力介质层中形成有与所述互连层电连接的再分布金属层。
进一步的，所述芯片为包括2片所述调整芯片的芯片堆叠，第2片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第1片所述调整芯片的再分布金属层和第一高压缩应力介质层键合。
进一步的，所述芯片为包括N片所述调整芯片的芯片堆叠，其中，N为大于等于3的自然数；3≤i≤N，且i为整数，其中，
第i-1片所述调整芯片的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整芯片的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整芯片的所述互连层电连接；
第i片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整芯片的所述键合金属层和所述第二高压缩应力介质层键合。
进一步的，所述调整芯片还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。与现有技术相比，本发明具有如下有益效果：
本发明提供一种半导体器件及其制作方法、芯片，包括：提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。第一高压缩应力介质层具有压缩应力，第一高压缩应力介质层的压缩应力使调整晶圆发生的形变与硅通孔中的互连层使调整晶圆发生的形变相反，以中和硅通孔中的互连层引起的调整晶圆形变，有效减小调整晶圆的翘曲程度，避免调整晶圆翘曲失控的问题，进而提高产品的稳定性良率。
附图说明
图1为本发明实施例的一种半导体器件的制作方法流程示意图。
图2a至图11为本发明实施例的半导体器件的制作方法各步骤示意图。
其中，附图标记如下：
10-第1片调整晶圆；20-第2片调整晶圆；i0-第i片调整晶圆；11、21、i1-衬底；12、22、i2-低应力介质层；13a、23a、i3a-第一介质层；13b、23b、i3b-氮化硅层；13、23、i3-层间介质层；14a、24a、i4a-金属层；14b、24b、i4b-引出金属层；14c、24c、i4c-互连层；14d、24d、i4d-再分布金属层；15、25、i5-隔离层；16、26、i6-钝化层；17、27、i7-第一高压缩应力介质层；A1、A2、Ai-载片晶圆；18、28-第二高压缩应力介质层；29-键合金属层。b1-衬底；b2-介质层；b3-金属层；b4-钝化层；b5-键合层；b6-键合金属层。
具体实施方式
基于上述研究，本发明实施例提供了一种半导体器件的制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件的制作方法，如图1所示，包括：
步骤S1、提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
步骤S2、在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
下面结合图2a至图9详细介绍本发明实施例的半导体器件的制作方法的各步骤。
提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力。在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层。具体的，以第1片调整晶圆为例详细说明，如图2a所示，提供第1片调整晶圆10，所述第1片调整晶圆包括衬底11，位于衬底11上的层间介质层13，嵌设在层间介质层13中的金属层14a。衬底11采用含硅材质的衬底，例如Si、SOI、SiGe或SiC等。层间介质层13包括层叠交错设置的第一介质层13a和氮化硅层13b。第一介质层13a例如为氧化硅层或氟化硅酸盐玻璃(FSG)。金属层14a通过硅通孔中的互连层14c将电信号引出。将金属层14a电信号引出工序通常包括：在金属层14a远离衬底11的一侧依次形成氮化硅层13b和第一介质层13a，在第一介质层13a的开孔中形成引出金属层14b，引出金属层14b与金属层14a电连接。接着形成依次覆盖引出金属层14b的氮化硅层13b和低应力介质层12。将低应力介质层12与载片晶圆A1键合。衬底11远离金属层14a的一侧表面形成有钝化层16，钝化层16例如为层叠的氧化硅层和氮化硅层。形成硅通孔V1，所述硅通孔V1自一贯穿开口延伸以贯穿所述衬底11，本实施方式中，所述硅通孔自所述钝化层16朝向所述引出金属层14b延伸，以贯穿钝化层16、衬底11和部分厚度的层间介质层暴露出引出金属层14b，并在所述钝化层16上形成所述贯穿开口，在硅通孔中填充互连层14c，互连层14c与引出金属层14b电连接。采用化学机械研磨工艺平坦化互连层14c和钝化层16。互连层14c的材质包括铜或钨。硅通孔的侧壁周圈形成有隔离层15，防止互连层14c中的金属离子向衬底11扩散。应当理解，所述钝化层16上形成的所述贯穿开口，在化学机械研磨的过程中，随着互连层14c和钝化层16的研磨，所述贯穿开口也随之研磨并下降，研磨后的贯穿开口仍作为硅通孔的贯穿开口。
所述调整晶圆的远离所述硅通孔V1的贯穿开口的一侧表面形成有低应力介质层，所述低应力介质层的应力范围为：-100MPa～100MPa；所述调整晶圆的低应力介质层与一载片晶圆键合。低应力介质层包括：氮化硅层、氧化硅层、氮氧化硅层、氟化硅酸盐玻璃(FSG)或硼磷硅玻璃(BPSG)中的任意一种或两种以上的组合。低应力介质层可具有压缩应力，也可具有拉伸应力。以第1片调整晶圆为例，第1片调整晶圆10的远离所述硅通孔V1的贯穿开口的一侧表面形成有低应力介质层12，所述低应力介质层12的应力范围例如可为：-100MPa～100MPa，低应力介质层12与载片晶圆A1键合。常规工艺生产的介质层通常为低应力的介质层。
在第1片调整晶圆10的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层17，所述第一高压缩应力介质层17的应力小于-200MPa。所述第一高压缩应力介质层17覆盖互连层14c和钝化层16。
调整晶圆翘曲的主因就是应力，介质层在生长过程中会产生可控的拉伸应力或压缩应力，根据调整晶圆的实际翘曲形变调控介质层的相应的应力，以抵消调整晶圆的翘曲形变。
如图2b所示，第1片调整晶圆10在形成硅通孔V1之前较为平整，但在形成硅通孔V1且在硅通孔V1中填充互连层14c之后发生翘曲，如翘曲后的第1片调整晶圆10’。互连层14c为金属层，具有拉伸应力，拉伸应力符号记为“+”，互连层14c的拉伸应力使第1片调整晶圆10边缘向上弯曲、中间凹陷。
硅通孔V1中的互连层14c(例如铜)填充量很大，所以在退火工艺后使得调整晶圆产生翘曲度的突变，造成后续工艺无法进行。若是在形成硅通孔V1和互连层14c之前(提前)使用高应力介质层，单独的高应力介质层又会造成诸如键合对准，曝光对准，初始翘曲度过大等其他问题。所以采用先做硅通孔V1、互连层14c以及退火工艺后，再形成第一高压缩应力介质层17或第二高压缩应力介质层28调节翘曲度，能够更好的兼容工艺需求。
如图2a和2b所示，第一高压缩应力介质层17覆盖互连层14c和钝化层16。第一高压缩应力介质层17具有压缩应力，压缩应力符号记为“-”，第一高压缩应力介质层17的压缩应力使调整晶圆10’发生调整晶圆边缘向下弯曲、中间凸起的形变，以中和硅通孔V1中的互连层14c引起的调整晶圆形变，有效减小调整晶圆的翘曲程度，避免调整晶圆翘曲失控的问题，进而提高产品的稳定性良率。
例如将调整晶圆的翘曲度控制在-200μm～200μm的可接受范围内。调整晶圆的翘曲状态可采用翘曲度进行表征，翘曲度一般是指调整晶圆平放时最高点与最低点之间的距离，调整晶圆边缘向上弯曲、中间凹陷与调整晶圆边缘向下弯曲、中间凸起的两种翘曲状态可以通过翘曲度取值的正负进行区分，翘曲度为0时说明调整晶圆较为平整，翘曲度的绝对值越大，表示调整晶圆的翘曲程度越大。
具体的，第一高压缩应力介质层17包括：氮化硅层、氧化层、氧化硅层、氮化钽层、氟化硅酸盐玻璃(FSG)或硼磷硅玻璃(BPSG)中的任意一种或两种以上的组合。第一高压缩应力介质层17的应力小于-200MPa。
第一高压缩应力介质层17可采用等离子体增强化学气相沉积(PECVD)法形成。第一高压缩应力介质层17的高压缩应力主要来自于高能粒子的轰击作用。第一高压缩应力介质层17以氮化硅层为例，其形成方法具体包括：以硅烷和氨气为反应物，在氮气环境下，利用高频功率源和低频功率源相结合的方式，采用等离子体增强化学气相沉积法在所述互连层14c和钝化层16的表面生长具有高压缩应力的氮化硅层。具体的，氮化硅层(SiN)的高压缩应力主要来自于高能粒子的轰击作用。在NH3、SiH4、N2环境下PECVD氮化硅层过程中，氮化硅层会具有一定的本征压缩应力。如果在淀积过程中引入低频功率源，采用高低频相结合的办法，由于低频电场作用下，粒子加速时间长，到达反应面时具有的速度大，就会产生高能粒子的轰击效果。在粒子的轰击下，可导致原子、离子的结合或者重新排布，进而使氮化硅层结构膨胀变形，产生高压缩应力，从而形成具有高压缩应力的氮化硅层。经过原子、离子重新结合过的氮化硅层也会变得更加致密。
接着，在每片所述调整晶圆的所述第一高压缩应力介质层中形成与各自调整晶圆的所述互连层电连接的再分布金属层。以第1片调整晶圆10为例，如图3所示，形成再分布金属层14d，具体的，在第一高压缩应力介质层17中形成暴露出互连层14c的开孔，并在开孔中形成再分布金属层14d，再分布金属层14d与互连层14c电连接，实现将金属层14a的电信号引至第1片调整晶圆10的顶面，即引至第1片调整晶圆10临近所述贯穿开口的一侧。
在一实施例中，所述半导体器件包括2片所述调整晶圆的晶圆堆叠，将第2片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第1片所述调整晶圆的再分布金属层和第一高压缩应力介质层键合。第1片所述调整晶圆的低应力介质层和/或第2片所述调整晶圆的低应力介质层可替换为第二高压缩应力介质层；第1片所述调整晶圆的低应力介质层和第2片所述调整晶圆的低应力介质层也可均保持原样，不替换为第二高压缩应力介质层；根据调整晶圆的翘曲程度设置。
具体的，如图4所示，将第2片所述调整晶圆20与第1片所述调整晶圆10键合。第2片所述调整晶圆20包括衬底21，位于衬底21上的层间介质层23，嵌设在层间介质层23中的金属层24a。层间介质层23包括层叠交错设置的第一介质层23a和氮化硅层23b。金属层24a通过硅通孔中的互连层24c将电信号引出。将第2片所述调整晶圆20的金属层24a电信号引至互连层24c的工序与第1片所述调整晶圆10对应工序相同，不再赘述。低应力介质层22与载片调整晶圆A2键合。衬底21远离金属层24a的一侧表面形成有钝化层26。形成第一高压缩应力介质层27，所述第一高压缩应力介质层27覆盖互连层24c和钝化层26。形成再分布金属层24d，具体的，在第一高压缩应力介质层27中形成暴露出互连层24c的开孔，并在开孔中形成再分布金属层24d，再分布金属层24d与互连层24c电连接，实现将金属层24a的电信号引至第2片所述调整晶圆20的临近其所述硅通孔的贯穿开口的一侧。
第2片所述调整晶圆20的再分布金属层24d和第一高压缩应力介质层27面向第1片所述调整晶圆10的再分布金属层14d和第一高压缩应力介质层17键合，第2片所述调整晶圆20的再分布金属层24d和第1片所述调整晶圆10的再分布金属层14d电连接，实现两片调整晶圆的电信号互连。第2片所述调整晶圆20与第1片所述调整晶圆10均具有硅通孔结构，两调整晶圆的器件性能可以相同，也可以不同，根据实际需要设置。
在另一实施例中，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，N为大于等于3的自然数，3≤i≤N，且i为整数；依次将N片所述调整晶圆进行键合形成所述晶圆堆叠，其中，第i片所述调整晶圆与第i-1片所述调整晶圆的键合步骤，包括：
将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa；
在第i-1片所述调整晶圆的第二高压缩应力介质层中形成键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
将第i片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合。
如图4至8所示，所述半导体器件包括N片所述调整晶圆的晶圆堆叠，N为大于等于3的自然数。以i＝3，第3片所述调整晶圆与第2片所述调整晶圆20的键合步骤为例介绍。将第2片所述调整晶圆20中的部分厚度或全部厚度的所述低应力介质层22替换为第二高压缩应力介质层28，所述第二高压缩应力介质层28的应力小于-200MPa。
具体的，如图4和图5所示，去除与第2片所述调整晶圆20键合的所述载片调整晶圆A2暴露出所述低应力介质层22，可采用化学机械研磨(CMP)方法去除所述载片调整晶圆A2。
如图5和图6所示，去除第2片所述调整晶圆20中部分厚度或全部厚度的低应力介质层22，具体的，可采用干法刻蚀或湿法腐蚀的方法去除低应力介质层22。湿法腐蚀的方法可采用酸性溶液例如磷酸、氢氟酸等，腐蚀去除部分厚度或全部厚度的低应力介质层22。在第2片所述调整晶圆20去除所述低应力介质层后的表面形成所述第二高压缩应力介质层28，所述第二高压缩应力介质层28的应力小于-200MPa。第二高压缩应力介质层28包括：氮化硅层、氧化层、氧化硅层、氮化钽层、氟化硅酸盐玻璃(FSG)或硼磷硅玻璃(BPSG)中的任意一种或两种以上的组合。第二高压缩应力介质层28也可采用等离子体增强化学气相沉积(PECVD)法形成。
如图7所示，在第2片所述调整晶圆20的第二高压缩应力介质层28中形成键合金属层29，所述键合金属层29与第2片所述调整晶圆20的所述互连层24c电连接。具体的，在第二高压缩应力介质层28中形成开孔，开孔贯穿第二高压缩应力介质层28、剩余的低应力介质层22和氮化硅层23b暴露出引出金属层24b，并在开孔中形成键合金属层29，键合金属层29与引出金属层24b电连接，实现将金属层24a的电信号引至第2片调整晶圆20远离其所述硅通孔的贯穿开口的一侧表面。
如图8所示，以i＝3为例，将第3片所述调整晶圆的再分布金属层i4d和第一高压缩应力介质层i7面向第2片所述调整晶圆的所述键合金属层29和所述第二高压缩应力介质层28键合。
采用上述相同的方法，依次键合第4片调整晶圆直至第N片调整晶圆形成晶圆堆叠。
图8示出了一种较佳实施例，形成包括N片所述调整晶圆的晶圆堆叠，在第i片所述调整晶圆与第i-1片所述调整晶圆的键合步骤中，将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层(例如28)，相邻调整晶圆(例如10和20)之间的第一高压缩应力介质层(例如17和27)，或者相邻调整晶圆(例如20和i0)之间的第一高压缩应力介质层(例如i7)和第二高压缩应力介质层(例如28)均起到中和硅通孔中的互连层引起的调整晶圆形变作用，有效减小调整晶圆的翘曲程度，避免调整晶圆翘曲失控的问题，进而提高产品的稳定性良率。
图9示出了另一种实施例，在每片所述调整晶圆的临近所述贯穿开口的一侧形成第一高压缩应力介质层(例如17、27和i7)，没有将第i-1片所述调整晶圆中远离其所述硅通孔的贯穿开口一侧的部分厚度或全部厚度的所述低应力介质层(例如22)替换为第二高压缩应力介质层，例如第2片所述调整晶圆20中的低应力介质层22没有被替换。相邻调整晶圆之间的第一高压缩应力介质层(例如17、27和i7)也均起到中和硅通孔中的互连层引起的调整晶圆形变作用，也减小调整晶圆的翘曲程度，避免调整晶圆翘曲失控的问题，进而提高产品的稳定性良率。
在又一实施例中，如图10所示，半导体器件的制作方法包括：将所述调整晶圆与不含所述第一高压缩应力介质层的晶圆B键合，不含所述第一高压缩应力介质层的晶圆B，简称晶圆B，可理解为平整晶圆(没有翘曲)，不需要调整翘曲的晶圆。以第1片调整晶圆10为例，调整晶圆10与晶圆B采用混合键合，晶圆B包括衬底b1、位于衬底b1上的介质层b2、嵌设在介质层b2中的金属层b3、位于衬底背面的钝化层b4、位于衬底正面的键合层b5、嵌设在键合层b5中的键合金属层b6，键合金属层b6与金属层b3电连接。键合金属层b6面向再分布金属层14d键合并电连接。
较佳的，如图10和图11所示，将所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa。以第1片调整晶圆10为例，将第1片调整晶圆10中的部分厚度或全部厚度的所述低应力介质层12替换为第二高压缩应力介质层18。
本发明还提供一种半导体器件，包括：
至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整晶圆的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
所述调整晶圆的所述第一高压缩应力介质层中形成有与各自调整晶圆的所述互连层电连接的再分布金属层。
图2a示出了一片调整晶圆的情况。
在一实施例中，所述半导体器件包括N片所述调整晶圆，其中，N为自然数；图8示出了N＞1的情况，每片所述调整晶圆的所述第一高压缩应力介质层(例如17、27、i7)中形成有与各自调整晶圆的所述互连层(例如14c、24c、i4c)电连接的再分布金属层(例如14d、24d、i4d)。
在一实施例中，参图4至图6所示，所述半导体器件包括2片所述调整晶圆的晶圆堆叠，第2片所述调整晶圆20的再分布金属层24d和第一高压缩应力介质层27面向第1片所述调整晶圆10的再分布金属层14d和第一高压缩应力介质层17键合。第1片所述调整晶圆的低应力介质层12和/或第2片所述调整晶圆的低应力介质层22可替换为第二高压缩应力介质层28；第1片所述调整晶圆的低应力介质层12和第2片所述调整晶圆的低应力介质层22也可均保持原样，不替换为第二高压缩应力介质层28；根据调整晶圆的翘曲程度设置。第2片所述调整晶圆20与第1片所述调整晶圆10均具有硅通孔结构，两调整晶圆的器件性能可以相同，也可以不同，根据实际需要设置。
在另一实施例中，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，当N为大于等于3的自然数，3≤i≤N，且i为整数时；参图8所示，其中，
第i-1片所述调整晶圆的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整晶圆的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
第i片所述调整晶圆i0的再分布金属层i4d和第一高压缩应力介质层i7面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合。
以第1片所述调整晶圆10为例，调整晶圆10包括衬底11、位于所述衬底上的层间介质层13、嵌设于所述层间介质层中的金属层14a和引出金属层14b，所述引出金属层与所述金属层电连接，所述互连层14c与所述引出金属层14b电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层12；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
在又一实施例中，如图10所示，半导体器件包括：所述调整晶圆10与不含所述第一高压缩应力介质层的晶圆B键合。
本发明还提供一种芯片，包括：
至少一调整芯片，所述调整芯片具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整芯片的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
所述调整芯片的所述第一高压缩应力介质层中形成有与所述互连层电连接的再分布金属层。
所述调整芯片为所述调整晶圆划片后获得，图2a也为示意该调整芯片的示意图。
在一实施例中，所述芯片包括2片所述调整芯片的芯片堆叠，第2片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第1片所述调整芯片的再分布金属层和第一高压缩应力介质层键合。第1片所述调整芯片的低应力介质层和/或第2片所述调整芯片的低应力介质层可替换为第二高压缩应力介质层；第1片所述调整芯片的低应力介质层和第2片所述调整芯片的低应力介质层也可均保持原样，不替换为第二高压缩应力介质层；根据调整芯片的翘曲程度设置。第2片所述调整芯片与第1片所述调整芯片均具有硅通孔结构，两调整芯片的器件性能可以相同，也可以不同，根据实际需要设置。
上述包括2片所述调整芯片的芯片堆叠为由包括2片所述调整晶圆的晶圆堆叠划片后获得，图4及图5也为示意所述包括2片所述调整芯片的芯片堆叠的示意图。在另一实施例中，所述芯片为包括N片所述调整芯片的芯片堆叠，N为大于等于3的自然数，3≤i≤N，且i为整数；其中，
第i-1片所述调整芯片的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整芯片的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整芯片的所述互连层电连接；
第i片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整芯片的所述键合金属层和所述第二高压缩应力介质层键合。
上述包括N片所述调整芯片的芯片堆叠为由包括N片所述调整晶圆的晶圆堆叠划片后获得，图8也为示意所述包括N片所述调整芯片的芯片堆叠的示意图。
与所述调整晶圆对应，所述调整芯片还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
在又一实施例中，所述芯片还包括：不含所述第一高压缩应力介质层的芯片，所述调整芯片与不含所述第一高压缩应力介质层的芯片键合。
所述调整芯片为所述调整晶圆划片后所得，所述芯片为对应所述半导体器件划片后的单个元件。
综上所述，本发明提供了一种半导体器件及其制作方法、芯片，有效降低调整晶圆的翘曲程度，将调整晶圆的翘曲控制在可控范围内，从而可以降低工艺难度、提高工艺质量，比如可以有效避免调整晶圆破裂问题、提高光刻版图对准的精准性等，同样可以解决翘曲过大而无法进行制程工艺的问题。在对调整晶圆的翘曲状态进行调整后，即可将调整晶圆用于光刻、沉积、镀膜、光阻涂布等对调整晶圆翘曲程度要求较高的制程工艺中，以降低工艺难度、提高工艺质量。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (19)
1.一种半导体器件的制作方法，其特征在于，包括：
提供至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整晶圆的临近所述贯穿开口的一侧表面形成第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
在所述调整晶圆的所述第一高压缩应力介质层中形成与所述互连层电连接的再分布金属层。
3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述调整晶圆的远离所述硅通孔的贯穿开口的一侧表面形成有低应力介质层，所述低应力介质层的应力范围为：-100MPa～100MPa。
4.如权利要求3所述的半导体器件的制作方法，其特征在于，所述半导体器件包括2片所述调整晶圆的晶圆堆叠，所述方法还包括：
将第2片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第1片所述调整晶圆的再分布金属层和第一高压缩应力介质层键合。
5.如权利要求4所述的半导体器件的制作方法，其特征在于，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，所述方法还包括：
依次将N片所述调整晶圆进行键合形成所述晶圆堆叠，其中，第i片所述调整晶圆与第i-1片所述调整晶圆的键合步骤，包括：
将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa；
在第i-1片所述调整晶圆的第二高压缩应力介质层中形成键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
将第i片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合；
其中，N为大于等于3的自然数，3≤i≤N，且i为整数。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，将第i-1片所述调整晶圆中的部分厚度或全部厚度的所述低应力介质层替换为第二高压缩应力介质层包括：
暴露出所述低应力介质层；
去除部分厚度或全部厚度的所述低应力介质层；
在第i-1片所述调整晶圆去除所述低应力介质层后的表面形成所述第二高压缩应力介质层。
7.如权利要求3至6任意一项所述的半导体器件的制作方法，其特征在于，所述调整晶圆还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
8.如权利要求5所述的半导体器件的制作方法，其特征在于，所述第一高压缩应力介质层和所述第二高压缩应力介质层均包括：氮化硅层、氧化层、氧化硅层、氮化钽层、氟化硅酸盐玻璃或硼磷硅玻璃中的任意一种或两种以上的组合。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一高压缩应力介质层和所述第二高压缩应力介质层均采用等离子体增强化学气相沉积法形成。
10.一种半导体器件，其特征在于，包括：
至少一调整晶圆，所述调整晶圆具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整晶圆的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
11.如权利要求10所述的半导体器件，其特征在于，所述调整晶圆的所述第一高压缩应力介质层中形成有与所述互连层电连接的再分布金属层。
12.如权利要求11所述的半导体器件，其特征在于，所述半导体器件为包括2片所述调整晶圆的晶圆堆叠，第2片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第1片所述调整晶圆的再分布金属层和第一高压缩应力介质层键合。
13.如权利要求12所述的半导体器件，其特征在于，所述半导体器件为包括N片所述调整晶圆的晶圆堆叠，其中，N为大于等于3的自然数；3≤i≤N，且i为整数，其中，
第i-1片所述调整晶圆的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整晶圆的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整晶圆的所述互连层电连接；
第i片所述调整晶圆的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整晶圆的所述键合金属层和所述第二高压缩应力介质层键合。
14.如权利要求10至13任意一项所述的半导体器件，其特征在于，所述调整晶圆还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
15.一种芯片，其特征在于，包括：
至少一调整芯片，所述调整芯片具有衬底以及自一贯穿开口延伸以贯穿所述衬底的硅通孔，所述硅通孔中填充有互连层，所述互连层具有拉伸应力；
在所述调整芯片的临近所述贯穿开口的一侧表面形成有第一高压缩应力介质层，所述第一高压缩应力介质层的应力小于-200MPa。
16.如权利要求15所述的芯片，其特征在于，所述调整芯片的所述第一高压缩应力介质层中形成有与所述互连层电连接的再分布金属层。
17.如权利要求16所述的芯片，其特征在于，所述芯片为包括2片所述调整芯片的芯片堆叠，第2片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第1片所述调整芯片的再分布金属层和第一高压缩应力介质层键合。
18.如权利要求17所述的芯片，其特征在于，所述芯片为包括N片所述调整芯片的芯片堆叠，其中，N为大于等于3的自然数；3≤i≤N，且i为整数，其中，
第i-1片所述调整芯片的远离所述硅通孔的贯穿开口的一侧表面形成有第二高压缩应力介质层，所述第二高压缩应力介质层的应力小于-200MPa，所述第i-1片所述调整芯片的第二高压缩应力介质层中形成有键合金属层，所述键合金属层与第i-1片所述调整芯片的所述互连层电连接；
第i片所述调整芯片的再分布金属层和第一高压缩应力介质层面向第i-1片所述调整芯片的所述键合金属层和所述第二高压缩应力介质层键合。
19.如权利要求15至18任意一项所述的芯片，其特征在于，所述调整芯片还包括位于所述衬底上的层间介质层、嵌设于所述层间介质层中的金属层和引出金属层，所述引出金属层与所述金属层电连接，所述互连层与所述引出金属层电连接；所述层间介质层远离所述衬底的一侧形成有所述低应力介质层；所述硅通孔贯穿所述衬底和部分厚度的所述层间介质层且暴露出所述引出金属层。
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| Application Number | Priority Date | Filing Date | Title |
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| CN112599483A true CN112599483A (zh) | 2021-04-02 |
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| CN202011459629.4A Active CN112599483B (zh) | 2020-12-11 | 2020-12-11 | 半导体器件及其制作方法、芯片 |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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