TWI739413B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包括承載晶圓、堆疊晶圓、多個矽穿孔、多個第三導電凸塊以及多個導電端子。承載晶圓具有承載面以及位於承載面上的多個第一導電凸塊。堆疊晶圓具有第一表面、相對於第一表面的第二表面以及位於第一表面上的多個第二導電凸塊。堆疊晶圓位於承載晶圓上。第一表面面向承載面。第二導電凸塊與第一導電凸塊直接接觸並電性連接。矽穿孔位於堆疊晶圓中。第三導電凸塊位於第二表面上。部分第三導電凸塊藉由矽穿孔與第二導電凸塊電性連接。導電端子位於第三導電凸塊上。另提供一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法
本發明是有關於一種裝置及其製造方法，且特別是有關於一種半導體裝置及其製造方法。
為符合攜帶性電子產品日益講求輕薄短小且高性能的趨勢，對於高密度之半導體裝置需求亦日趨越高。有人提出一種晶圓堆疊組合構造的技術能朝向高功率、高密度與微小化等高精密度製程發展，即矽穿孔(Through Silicon Via, TSV)技術。然而，當半導體裝置內部矽穿孔的佈局密度越來越高，在其運作時會產生較大的熱應力，進而可能會對半導體裝置產生不良影響。
本發明提供一種半導體裝置及其製造方法，其可以減少運作時所產生的熱應力，進而降低熱應力可能會對其產生不良影響的機率。
本發明的一種半導體裝置，包括承載晶圓、堆疊晶圓、多個矽穿孔、多個第三導電凸塊以及多個導電端子。承載晶圓具有承載面以及位於承載面上的多個第一導電凸塊。堆疊晶圓具有第一表面、相對於第一表面的第二表面以及位於第一表面上的多個第二導電凸塊。堆疊晶圓位於承載晶圓上。第一表面面向承載面。第二導電凸塊與第一導電凸塊直接接觸並電性連接。矽穿孔位於堆疊晶圓中。第三導電凸塊位於第二表面上。部分第三導電凸塊藉由矽穿孔與第二導電凸塊電性連接。導電端子位於第三導電凸塊上。
本發明的一種半導體裝置的製造方法，包括提供承載晶圓，其中承載晶圓具有承載面以及位於承載面上多個第一導電凸塊。進行堆疊步驟，包括提供堆疊晶圓，其中堆疊晶圓具有第一表面、相對於第一表面的第二表面以及位於第一表面上的多個第二導電凸塊。進行混合接合製程將堆疊晶圓接合於承載晶圓上，其中第一表面面對承載面，第二導電凸塊與第一導電凸塊直接接觸並電性連接。對第二表面進行薄化製程。形成多個矽穿孔於堆疊晶圓中。形成多個第三導電凸塊於第二表面上，其中部分第三導電凸塊藉由矽穿孔與第二導電凸塊電性連接。形成多個導電端子於第三導電凸塊上。
基於上述，本發明的半導體裝置中第二導電凸塊與第一導電凸塊直接接觸並電性連接，且部分第三導電凸塊藉由矽穿孔與第二導電凸塊電性連接，因此藉由前述導電凸塊之間的配置並利用混合接合使導電凸塊之間直接接合的方式進行電性連接，可以有效地降低半導體裝置中矽穿孔的佈局密度，減少半導體裝置運作時所產生的熱應力，進而可以降低熱應力可能會對半導體裝置產生不良影響的機率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。
除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1G是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。
請參照圖1A，半導體裝置100的製造過程可以包括以下步驟。首先，提供承載晶圓110。承載晶圓110具有承載面110a以及位於承載面110a上的多個第一導電凸塊112。
在一實施例中，承載晶圓110的承載面110a上可以具有多個第一接墊1111與多個第二接墊1112，多個第二接墊1112可以圍繞多個第一接墊1111，其中部分第一導電凸塊112可以位於第一接墊1111上，而另一部分第一導電凸塊112可以位於第二接墊1112上。在此，第一接墊1111可以是用於電性連接的接墊，第二接墊1112可以是用於測試的接墊。然而，本發明不限於此，第一接墊1111與第二接墊1112的功能可以視實際設計上的需求而調整。
在一實施例中，承載晶圓110例如是矽晶圓。然而，本發明不限於此。其他合適的晶圓材料也可以被使用，只要所述晶圓材料能夠承載在其之上所形成的結構且能夠承受後續的製程即可。
在一些實施例中，第一導電凸塊112例如是藉由電鍍製程所形成。第一導電凸塊112的材料可以是銅、鎳、錫、銀或上述之組合。然而，本發明不限於此，第一導電凸塊112可以藉由其他適宜的材料與方法所形成。
請參照圖1B，為了有效維持第一導電凸塊112的電特性，可以於承載晶圓110上形成介電層120，以包封第一導電凸塊112。舉例而言，介電層120可以藉由電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)或其他類似者所形成。介電層120的材料例如是二氧化矽或其他適宜的介電材料。
在本實施例中，介電層120可以是藉由以下步驟所形成。首先，可以於承載晶圓110的承載面110a上形成覆蓋第一導電凸塊112的頂面112a的介電材料(未繪示)。接著，對介電材料進行平坦化製程，以形成介電層120，使介電層120的頂面120a與第一導電凸塊112的頂面112a實質上共面(coplanar)，其中平坦化製程可以包括化學機械研磨製程(chemical-mechanical polishing, CMP)、機械研磨製程(mechanical grinding process)、蝕刻製程或其他適宜的製程。然而，本發明不限於此，介電層120可以藉由其他適宜的方法所形成。
請參照圖1C，接著，進行堆疊步驟如下。首先，提供堆疊晶圓130，其中堆疊晶圓130具有第一表面130a、相對於第一表面130a的第二表面130b以及位於第一表面130a上的多個第二導電凸塊132。然後，進行混合接合(hybrid bonding)製程將堆疊晶圓130接合於承載晶圓110上，其中第一表面130a面對承載面110a，第二導電凸塊132與第一導電凸塊112直接接觸並電性連接。
在本實施例中，堆疊晶圓130與第二導電凸塊132之間也可以配置有類似於第一接墊1111與第二接墊1112的接墊，於此不再贅述。另一方面，進行混合接合製程之前，為了有效維持第二導電凸塊132的電特性，可以於堆疊晶圓130上形成介電層122，以包封第二導電凸塊132。
在一些實施例中，介電層120的材料可以是與介電層122的材料實質上相同，因此進行混合接合製程之後介電層120與介電層122之間可以不具有介面。然而，本發明不限於此，在另一些實施例中，介電層120的材料也可以是與介電層122的材料不同。
在一實施例中，堆疊晶圓130例如是矽晶圓。然而，本發明不限於此。其他合適的晶圓材料也可以被使用。此外，第二導電凸塊132例如是藉由電鍍製程所形成。第二導電凸塊132的材料可以是銅、鎳、錫、銀或上述之組合。然而，本發明不限於此，第二導電凸塊132可以藉由其他適宜的材料與方法所形成。
請參照圖1D，進行混合接合製程之後，可以對第二表面130b進行薄化製程，以減少堆疊晶圓130的整體厚度，其中薄化製程例如是對第二表面130b執行機械研磨製程(mechanical grinding process)、化學機械研磨製程(chemical-mechanical polishing, CMP)或其他適宜的製程，但本發明不限於此。
請參照圖1E，接著，於堆疊晶圓130中形成多個矽穿孔(through-silicon vias，TSV)140。然後，於第二表面130b上形成多個第三導電凸塊150，其中部分第三導電凸塊150藉由矽穿孔140與第二導電凸塊132電性連接。在一實施例中，另一部分線路層150可以不與矽穿孔140電性連接，但本發明不限於此。
本實施例的半導體裝置100中第二導電凸塊132與第一導電凸塊112直接接觸並電性連接，且部分第三導電凸塊150藉由矽穿孔140與第二導電凸塊132電性連接，因此藉由前述導電凸塊之間的配置並利用混合接合使導電凸塊之間直接接合的方式進行電性連接，可以有效地降低半導體裝置100中矽穿孔140的佈局密度，減少半導體裝置100運作時所產生的熱應力，進而可以降低熱應力可能會對半導體裝置100產生不良影響的機率。
在一些實施例中，矽穿孔140例如是藉由蝕刻、鑽孔或其他適宜的製程，以於堆疊晶圓130中形成多個從第二表面130b朝向第一表面130a且暴露出第一接墊1111的通孔142。接著，於通孔中形成晶種（seed）材料及導體材料，以形成矽穿孔140，其中矽穿孔140可以電性連接至第一接墊1111。但本發明對於矽穿孔140的形成方式並不加以限制。
在本實施例中，多個第一導電凸塊112的頂面112a可以實質上共面，多個第二導電凸塊132的頂面132a可以實質上共面，且多個第三導電凸塊150的頂面150a可以實質上共面，因此，多個第一導電凸塊112之間、多個第二導電凸塊132或多個第三導電凸塊150之間可以位於同一平面上，以進一步提升半導體裝置100的電性效能，但本發明不限於此。
在一些實施例中，為了有效維持第三導電凸塊150與矽穿孔140的電特性，還可以於通孔142內以及第二表面130b上形成介電層124，以覆蓋矽穿孔140的側壁與包封第三導電凸塊150。應說明的是，在圖1E中的第三導電凸塊150與介電層124可以形成單層線路結構，但本發明不限於此。在未繪示的實施例中，第三導電凸塊150與介電層124可以是交替堆疊的多層重佈線路層(redistribution layer, RDL)。
請同時參照圖1F與圖1G，可以重複前述堆疊步驟至預定的堆疊層數，其中前述堆疊步驟可以是提供堆疊晶圓130；進行混合接合製程將堆疊晶圓130接合於承載晶圓110上；對第二表面130b進行薄化製程；形成多個矽穿孔140於堆疊晶圓130中；及形成多個第三導電凸塊150於第二表面130b上。接著，於多個第三導電凸塊150上形成多個導電端子160。導電端子160例如是焊球，但本發明不限於此。
舉例而言，堆疊晶圓130、多個矽穿孔140與多個第三導電凸塊150可以構成一組重複之內連線結構。此外，如圖1G所示，一組重複之內連線結構是依序多疊的多組重複之內連線結構，且多組重複之內連線結構中相鄰的第二導電凸塊132與第三導電凸塊150可以直接接觸。換句話說，上方的堆疊晶圓130上的第二導電凸塊132可以是直接接合於下方的第三導電凸塊150上。
在一實施例中，形成多個導電端子160之後可以更包括對承載晶圓110相對於承載面110a的表面進行薄化製程，以有效地改善半導體裝置100中的翹曲問題，但本發明不限於此。
在一實施例中，在形成導電端子160後，可以進行切割或切單(singulation)製程，以獲得多個半導體裝置100。切單製程例如包括以旋轉刀片或雷射光束進行切割。
經過上述製程後即可大致上完成本實施例之半導體裝置100的製作，其中本實施例的半導體裝置100例如是高頻寬記憶體(High Bandwidth Memory, HBM)，但本發明不限於此。半導體裝置100包括承載晶圓110、堆疊晶圓130、多個矽穿孔140、多個第三導電凸塊150以及多個導電端子160。承載晶圓110具有承載面110a以及位於承載面110a上的多個第一導電凸塊112。堆疊晶圓130具有第一表面130a、相對於第一表面130a的第二表面130b以及位於第一表面130a上的多個第二導電凸塊132。堆疊晶圓130位於承載晶圓110上。第一表面130a面向承載面110a。第二導電凸塊132與第一導電凸塊112直接接觸並電性連接。矽穿孔140位於堆疊晶圓130中。第三導電凸塊150位於第二表面130b上。部分第三導電凸塊150藉由矽穿孔140與第二導電凸塊132電性連接。導電端子160位於第三導電凸塊150上。
在此必須說明的是，以下實施例沿用圖1A至圖1G的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2D是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。首先，如圖2A所示，本實施例的堆疊步驟中進行混合接合製程之前堆疊晶圓230中可以更包括多個插入件231。插入件231可以是位於第一表面230a與第二表面230b之間。接著，對第二表面230b進行薄化製程移除部分插入件231，以形成矽穿孔140。
請繼續參照圖2A至圖2D，介電層124與第三導電凸塊150的形成步驟可以如下。首先，進行混合接合製程之前堆疊晶圓230中可以先形成部分介電層124以包封插入件231。接著，對第二表面230b進行薄化製程移除部分插入件231與部分介電層124。然後，再於第二表面230b上形成另一部分介電層124，並對介電層124進行圖案化製程(如微影蝕刻製程)，以形成多個開口1241。之後，於多個開口1241中形成第三導電凸塊150。然而，本發明不限於此，介電層124與第三導電凸塊150可以藉由其他適宜的方式所形成。
應說明的是，本實施例與前述實施例的差異為堆疊步驟中介電層124、矽穿孔140與第三導電凸塊150的形成方式。然而，本發明不限制介電層124、矽穿孔140與第三導電凸塊150的形成方式，只要後續可以形成如圖1G的半導體裝置100皆是屬於本發明的保護範圍。
圖3是依據本發明另一實施例的半導體裝置的部分剖面示意圖。為了提升半導體裝置100的集成度，本實施例的半導體裝置300更包括電子元件370。電子元件370可以位於半導體裝置100的導電端子160上並與導電端子160電性連接。舉例而言，半導體裝置100與電子元件370例如是藉由覆晶技術(flip chip)進行接合。電子元件370可以是邏輯積體電路，但本發明不限於此，電子元件370可以是其他適宜的電子元件。
綜上所述，本發明的半導體裝置中第二導電凸塊與第一導電凸塊直接接觸並電性連接，且部分第三導電凸塊藉由矽穿孔與第二導電凸塊電性連接，因此藉由前述導電凸塊之間的配置並利用混合接合使導電凸塊之間直接接合的方式進行電性連接，可以有效地降低半導體裝置中矽穿孔的佈局密度，減少半導體裝置運作時所產生的熱應力，進而可以降低熱應力可能會對半導體裝置產生不良影響的機率。此外，多個第一導電凸塊的頂面可以實質上共面，多個第二導電凸塊的頂面可以實質上共面，且多個第三導電凸塊的頂面可以實質上共面，因此，多個第一導電凸塊之間、多個第二導電凸塊或多個第三導電凸塊之間可以位於同一平面上，以進一步提升半導體裝置的電性效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、300:半導體裝置 110:承載晶圓 110a:承載面 1111:第一接墊 1112:第二接墊 112:第一導電凸塊 112a、132a、150a:頂面 120、122、124:介電層 130、230:堆疊晶圓 130a、230a:第一表面 130b、230b:第二表面 132:第二導電凸塊 140:矽穿孔 142:通孔 150:第三導電凸塊 160:導電端子 231:插入件 370:電子元件
圖1A至圖1G是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。 圖2A至圖2D是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。 圖3是依據本發明另一實施例的半導體裝置的部分剖面示意圖。
100:半導體裝置
110:承載晶圓
110a:承載面
1111:第一接墊
112:第一導電凸塊
130:堆疊晶圓
130a:第一表面
130b:第二表面
132:第二導電凸塊
140:矽穿孔
150:第三導電凸塊
160:導電端子

Claims (10)

  1. 一種半導體裝置，包括： 承載晶圓，具有承載面以及位於所述承載面上的多個第一導電凸塊； 堆疊晶圓，具有第一表面、相對於所述第一表面的第二表面以及位於所述第一表面上的多個第二導電凸塊，其中所述堆疊晶圓位於所述承載晶圓上，所述第一表面面向所述承載面，所述多個第二導電凸塊與所述多個第一導電凸塊直接接觸並電性連接； 多個矽穿孔，位於所述堆疊晶圓中； 多個第三導電凸塊，位於所述第二表面上，其中部分所述多個第三導電凸塊藉由所述多個矽穿孔與所述多個第二導電凸塊電性連接；以及 多個導電端子，位於所述多個第三導電凸塊上。
  2. 如請求項1所述的半導體裝置，其中另一部分所述多個第三導電凸塊不與所述多個矽穿孔電性連接。
  3. 如請求項1所述的半導體裝置，其中所述堆疊晶圓、所述多個第三導電凸塊與所述多個矽穿孔構成至少一組重複之內連線結構。
  4. 如請求項3所述的半導體裝置，其中所述至少一組重複之內連線結構是依序多疊的多組重複之內連線結構，且所述多組重複之內連線結構中相鄰的所述多個第二導電凸塊與所述多個第三導電凸塊直接接觸。
  5. 如請求項1所述的半導體裝置，其中所述多個第一導電凸塊的頂面實質上共面，所述多個第二導電凸塊的頂面實質上共面，所述多個第三導電凸塊的頂面實質上共面。
  6. 如請求項1所述的半導體裝置，更包括電子元件，位於所述多個導電端子上並與所述多個導電端子電性連接。
  7. 一種半導體裝置的製造方法，包括： 提供承載晶圓，其中所述承載晶圓具有承載面以及位於所述承載面上的多個第一導電凸塊； 進行堆疊步驟，包括： 提供堆疊晶圓，其中所述堆疊晶圓具有第一表面、相對於所述第一表面的第二表面以及位於所述第一表面上的多個第二導電凸塊； 進行混合接合製程將所述堆疊晶圓接合於所述承載晶圓上，其中所述第一表面面對所述承載面，所述多個第二導電凸塊與所述多個第一導電凸塊直接接觸並電性連接； 對所述第二表面進行薄化製程； 形成多個矽穿孔於所述堆疊晶圓中； 形成多個第三導電凸塊於所述第二表面上，其中部分所述多個第三導電凸塊藉由所述多個矽穿孔與所述多個第二導電凸塊電性連接；以及 形成多個導電端子於所述多個第三導電凸塊上。
  8. 如請求項7所述的半導體裝置的製造方法，其中重複所述堆疊步驟至預定的堆疊層數。
  9. 如請求項7所述的半導體裝置的製造方法，其中進行混合接合製程之前所述堆疊晶圓中更包括多個插入件，位於所述第一表面與所述第二表面之間，且對所述第二表面進行薄化製程移除部分所述多個插入件，以形成所述多個矽穿孔。
  10. 如請求項7所述的半導體裝置的製造方法，其中形成所述多個導電端子之後更包括對所述承載晶圓相對於所述承載面的表面進行薄化製程。
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