TWI780293B - 半導體裝置及其製造方法 - Google Patents

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TWI780293B
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余振華
邱文智
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台灣積體電路製造股份有限公司
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Abstract

提供一種包括第一積體電路元件、第二積體電路元件、第三積體電路元件及介電包封體的半導體裝置。第二積體電路元件堆疊在第一積體電路元件上且電連接到第一積體電路元件。第三積體電路元件堆疊在第二積體電路元件上且電連接到第二積體電路元件。介電包封體在側向上包封第二積體電路元件或第三積體電路元件。另外，提供上述半導體裝置的製造方法。

Description

半導體裝置及其製造方法
本發明的實施例是有關於一種半導體裝置及其製造方法，特別是有關於一種包括堆疊的積體電路元件的半導體裝置及其製造方法。
當前，三維積體電路（three-dimensional integrated circuit；3D-IC）元件在多個半導體晶粒彼此堆疊的半導體封裝（例如層疊式封裝（package-on-package；PoP）及系統封裝（system-in-package；SiP）封裝技術）中得到廣泛開發。舉例來說，三維積體電路元件的一些優勢包括展現出較小的佔用面積，藉由減小訊號內連線的長度減少電力消耗，提高良率及降低製作成本。隨著半導體技術的進一步進步，進行晶片到晶圓（chip-to-wafer）結合或晶圓到晶圓（wafer-to-wafer）結合的結合技術用在三維積體電路元件的製作中。舉例來說，在晶圓到晶圓結合技術中，已開發出各種方法來將兩個封裝元件（例如晶圓）結合在一起。混合結合（hybrid bonding）是用於三維積體電路的一種結合技術類型，其中使用混合結合技術來將兩個半導體晶圓結合在一起。
根據本發明的一些實施例，提供一種包括第一積體電路元件、第二積體電路元件、第三積體電路元件及介電包封體的半導體裝置。所述第二積體電路元件堆疊在所述第一積體電路元件上且電連接到所述第一積體電路元件。所述第三積體電路元件堆疊在所述第二積體電路元件上且電連接到所述第二積體電路元件。介電包封體在側向上包封所述第二積體電路元件或所述第三積體電路元件。
根據本發明的一些實施例，提供一種半導體裝置的製造方法。所述方法包括以下步驟。將多個積體電路元件與第一半導體晶圓進行結合。在所述第一半導體晶圓上形成介電包封體以在側向上包封所述積體電路元件。在所述積體電路元件及所述介電包封體上形成結合層。將所述第二半導體晶圓與所述結合層進行結合。
根據本發明的一些實施例，提供一種半導體裝置的製造方法。所述方法包括以下步驟。將第一半導體晶圓與第二半導體晶圓進行結合。將多個積體電路元件與所述第二半導體晶圓進行結合。在所述第二半導體晶圓上形成介電包封體以在側向上包封所述積體電路元件。
以下公開內容提供許多不同的實施例或實例以用於實施本發明的實施例的不同特徵。以下闡述元件及配置形式的具體實例以簡化本公開內容。當然，這些僅為實例而並非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡明及清晰的目的，而自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（例如，旋轉90度或處於其他取向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
另外，為易於說明，本文中可能使用例如“第一”、“第二”等用語來闡述圖中所示出的相似或不同的元件或特徵且可依據存在的次序或說明的上下文而互換地使用。
其他特徵和製程也可能包括在內。例如可以包括測試結構以説明3D包裝或3DIC裝置的驗證測試。測試結構可以包括，例如形成在重佈線層中或基底上的測試接墊，其允許測試3D封裝或3DIC，探針及/或探針卡的使用等。驗證測試可以在中間結構以及最終結構上進行。另外，本文公開的結構和方法可以與包含已知良好晶粒的中間驗證的測試方法結合使用，以增加良率並降低成本。
圖1到圖7是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。參考圖1，將多個半導體晶粒或積體電路元件200與第一半導體晶圓W1進行結合。可在晶粒到晶圓級（die-to-wafer level）下執行所述結合或者可在晶粒到晶粒級（die-to-die level）下或在晶圓到晶圓級（wafer-to-wafer level）下執行所述結合，如本文中稍後將闡述。
在一些實施例中，第一半導體晶圓W1包括：第一基板1100；第一內連線層1200，其形成在第一基板1100之上；第一介電層1300，其形成在第一內連線層1200之上；及多個第一導電連接件1400（在下文中也稱為第一導電導體1400），其嵌入在第一介電層1300中。第一基板1100可以是可經過摻雜（例如利用p型摻雜劑或n型摻雜劑）或未經摻雜的半導體基板，例如塊狀半導體等。第一基板1100可以是矽晶圓。還可使用其他適合的基板，例如多層基板（例如絕緣體上半導體（semiconductor-on-insulator；SOI）基板）、梯度基板（gradient substrate）等。第一基板1100的半導體材料可包括矽、鍺、化合物半導體（例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦等）、合金半導體或上述材料的組合。可使用各種各樣的電元件（例如電晶體、電容器、電阻器、上述元件的組合等）來產生設計第一基板1100的結構要求及功能要求。在一些實施例中，根據設計要求，第一基板1100不具有半導體穿孔（through semiconductor via）。在替代實施例中，半導體穿孔形成在晶圓的半導體基板中，如本文中稍後將闡述。在一些實施例中，第一內連線層1200包括嵌入在第一介電材料1220中的多個第一導電圖案1210。第一內連線層1200可被稱為金屬間介電（inter-metallization dielectric，IMD）層。在一些實施例中，第一導電導體1400嵌入在第一介電層1300中。第一導電導體1400可包括藉由第一內連線層1200電耦合到第一基板1100的導電接墊。在一些實施例中，第一導電導體1400的材料包括金屬材料（例如金屬或金屬合金，如銅、銀、金、鎢、鈷、鋁或上述金屬的合金）。第一介電層1300可為下伏的結構提供一定程度的保護。舉例來說，第一介電層1300可由氧化矽、氮化矽、氮氧化矽、低k值電介質、上述材料的組合等形成。在一些實施例中，藉由第一介電層1300顯露出第一導電導體1400的至少一部分。第一導電導體1400的頂表面與第一介電層1300的頂表面可實質上齊平。在一些實施例中，第一導電導體1400的頂表面及第一介電層1300的頂表面被統稱為第一晶圓結合表面WS1。
積體電路元件200可包括邏輯晶粒（例如中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、微控制器等）、記憶體晶粒（例如動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、靜態隨機存取記憶體（static random access memory；SRAM）晶粒等）、功率管理晶粒（例如功率管理積體電路（power management integrated circuit；PMIC）晶粒）、射頻（radio frequency；RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system；MEMS）晶粒等、或上述晶粒的組合。在某些實施例中，處理、儲存及/或電子控制功能性可整合在同一積體電路元件上。在一些實施例中，每一積體電路元件200包括：半導體基板210；至少一個半導體穿孔212，其形成在半導體基板210中；內連線結構220，其形成在半導體基板210之上且電連接到半導體穿孔212；介電層230，其形成在內連線結構220之上；及多個晶粒連接件240（在下文中也稱為晶粒導體240），其嵌入在介電層230中且電連接到內連線結構220。應注意，半導體穿孔212的數目僅作為說明性實例，本發明實施例並不僅限於此。
舉例來說，積體電路元件200的半導體基板210可以是矽基板，所述矽基板包括形成在所述矽基板中的主動元件（例如電晶體等）及/或被動元件（例如電阻器、電容器、電感器等）；晶粒連接件240可包括鋁接墊、銅接墊或其他適合的金屬接墊；介電層230可以是氧化矽層、氮化矽層、氮氧化矽層或由其他適合的介電材料形成的介電層。如本文中所述，積體電路元件200的半導體穿孔212並不旨在限於任何特定的導電材料類型或任何特定的製作方法。可提供電連接且在厚度方向上貫穿的導電柱（無論是實心的還是中空的）或其他電性內連結構均可被視為半導體穿孔212。形成在半導體基板210之上的積體電路元件200的內連線結構220被設計成連接各種電性元件以形成功能電路。舉例來說，內連線結構220由介電材料與導電材料的交替層形成且可藉由任何適合的製程（例如沉積（deposition）、鑲嵌（damascene）、雙鑲嵌（dual damascene）等）來形成。
在一些實施例中，藉由介電層230的開口部分地顯露出積體電路元件200的包括導電接墊在內的晶粒連接件240。在一些實施例中，晶粒導體240的頂表面及介電層230的頂表面被統稱為每一積體電路元件200的主動表面AS。舉例來說，每一積體電路元件200可包括：主動表面AS；後表面RS’，其與主動表面AS相對；及側壁SW，其連接到主動表面AS及後表面RS’。在一些實施例中，在此階段，半導體穿孔212未藉由後表面RS’顯露出。在一些實施例中，晶粒導體240的頂表面與介電層230的頂表面可實質上位於同一水準高度處，以為後續結合製程提供恰當的主動表面AS。
在一些實施例中，將積體電路元件200拾起並放置到第一半導體晶圓W1的第一晶圓結合表面WS1上。在一些實施例中，在兩個鄰近積體電路元件200之間形成間隙G。在一些替代實施例中，各種積體電路元件200中的一些可直接鄰近彼此，以使得在積體電路元件200之間不形成間隙。換句話說，積體電路元件200可被間隔開或被設置成緊密相鄰。在一些實施例中，以面對面對齊方式來結合積體電路元件200與第一半導體晶圓W1。舉例來說，每一積體電路元件200的主動表面AS與第一半導體晶圓W1的第一晶圓結合表面WS1可面向彼此且可彼此實體接觸。在一些實施例中，第一半導體晶圓W1的第一導電連接件1400與積體電路元件200的晶粒導體240實質上對齊且接觸。舉例來說，第一導電連接件1400的中心可實質上被定位到晶粒導體240的中心。使用混合結合（hybrid bonding）、熔融結合（fusion bonding）、直接結合（direct bonding）、電介質結合（dielectric bonding）、金屬結合（metal bonding）、焊料接合（solder joint）或其他適用的技術來結合積體電路元件200與第一半導體晶圓W1，以將積體電路元件200電連接到第一半導體晶圓W1。
舉例來說，使用直接的電介質到電介質結合（dielectric-to-dielectric bonding）來將積體電路元件200的介電層230結合到第一半導體晶圓W1的第一介電層1300，並且使用直接的金屬到金屬結合（direct metal-to-metal bonding）來將每一積體電路元件200的晶粒連接件240結合到第一半導體晶圓W1的第一導電連接件1400。在這些實施例中，與氧化物層（例如積體電路元件200的介電層230）形成共價鍵（covalent bond）。在一些實施例中，在執行結合製程之前，可對積體電路元件200執行表面處理。接下來，可執行預結合製程（pre-bonding process）以將積體電路元件200與第一半導體晶圓W1對齊。舉例來說，可使用光學感測、對齊標記或其他適用的技術來實現積體電路元件200與第一半導體晶圓W1的對齊。隨後，可將積體電路元件200與第一半導體晶圓W1按壓抵靠在一起，以在這兩者之間的介面處形成弱結合。舉例來說，可施加按壓力來將積體電路元件200及第一半導體晶圓W1按壓成彼此抵靠。在一些實施例中，可在室溫下執行預結合步驟。在替代實施例中，在預結合步驟期間可使用更高的溫度。
在預結合製程之後，使用例如退火製程（annealing process）或其他加熱技術等來對積體電路元件200及第一半導體晶圓W1進行處理，以加強弱結合。舉例來說，在退火製程期間，積體電路元件200的介電層230與第一半導體晶圓W1的第一介電層1300中的OH鍵可斷裂，以在積體電路元件200與第一半導體晶圓W1之間形成強結合，因此積體電路元件200與第一半導體晶圓W1藉由例如熔融結合或凡德瓦力（Van Der Waals force）而彼此結合。在一些實施例中，在混合結合期間，積體電路元件200的晶粒連接件240中的金屬（例如銅）及第一半導體晶圓W1的第一導電連接件1400中的金屬可擴散到彼此，以在積體電路元件200與第一半導體晶圓W1之間還形成金屬到金屬結合。然後，在積體電路元件200與第一半導體晶圓W1之間所得的結合是混合結合。積體電路元件200的晶粒連接件240的尺寸與第一半導體晶圓W1的第一導電連接件1400的尺寸可類似。舉例來說，晶粒連接件240的寬度可與對應第一導電連接件1400的寬度實質上相同，以使得在結合之後，第一導電連接件1400與對應晶粒連接件240的間距相匹配。在替代實施例中，積體電路元件200的晶粒連接件240的尺寸與第一半導體晶圓W1的對應第一導電連接件1400的尺寸是不同的。積體電路元件200的晶粒連接件240的尺寸可大於第一半導體晶圓W1的對應第一導電連接件1400的尺寸。在替代實施例中，第一半導體晶圓W1的第一導電連接件1400的尺寸可大於對應晶粒連接件240的尺寸。
參考圖2及圖3，在結合積體電路元件200與第一半導體晶圓W1之後，在第一半導體晶圓W1上形成介電包封體層3000以在側向上包封積體電路元件200。在一些實施例中，形成介電材料層3000’以覆蓋第一半導體晶圓W1及每一積體電路元件200。舉例來說，介電材料層3000’形成在第一半導體晶圓W1的第一晶圓結合表面WS1之上且包繞積體電路元件200。介電材料層3000’可填充相鄰的積體電路元件200之間的間隙G，以使介電材料層3000’覆蓋積體電路元件200的側壁SW及後表面RS’。在一些實施例中，介電材料層3000’包含無機材料（例如二氧化矽、Si-O-N、Si-C-N、Si-C-O等）、有機材料（例如環氧樹脂、聚醯亞胺（polyimide；PI）、聚苯並惡唑（polybenzoxazole；PBO）等）或無機材料與有機材料的混合物（例如二氧化矽與環氧樹脂的混合物等）。介電材料層3000’可被稱為“間隙填充電介質（gap-fill dielectric）”。在替代實施例中，介電材料層3000’包含模塑化合物（molding compound）、模塑底膠（molding underfill；MUF）、樹脂等。可藉由化學氣相沉積（chemical vapor deposition；CVD）、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、原子層沉積（atomic layer deposition，ALD）或其他適合的技術來形成介電材料層3000’。
隨後，部分地移除介電材料層3000’來顯露出積體電路元件200以形成介電包封體層3000。舉例來說，在形成介電材料層3000’之後，可對介電材料層3000’執行平坦化製程（planarization process）。在一些實施例中，平坦化製程包括機械研磨製程（mechanical grinding process）及/或化學機械拋光（chemical mechanical polishing，CMP）製程或其他適用的製程。在一些實施例中，對介電材料層3000’及積體電路元件200的後表面RS’執行平坦化製程，由此獲得實質上平坦的表面形貌（topography）。舉例來說，對介電材料層3000’進行研磨以形成介電包封體層3000的頂表面3000s，也對積體電路元件200的後表面RS’進行研磨以形成經平坦化的後表面RS。積體電路元件200的經平坦化的後表面RS的表面粗糙度（surface roughness）及介電包封體層3000的頂表面3000s的表面粗糙度可小於0.5 μm。在一些實施例中，積體電路元件200的經平坦化的後表面RS與介電包封體層3000的頂表面3000s實質上共面。可對積體電路元件200進行研磨，直到藉由積體電路元件200的經平坦化的後表面RS顯露出用於進一步電連接的半導體穿孔212為止。
在一些實施例中，在平坦化製程之後，半導體穿孔212可穿透過半導體基板210，以使半導體穿孔212實現對應積體電路元件200的前側與後側之間的電通訊。在一些其他實施例中，在顯露出半導體穿孔212之後，還可對積體電路元件200的半導體基板210進行研磨，以達到所期望的積體電路元件200的厚度。在一些其他實施例中，在對介電材料層3000’進行薄化（thinning）期間，可同時對第一半導體晶圓W1的第一基板1100進行薄化，由此減小結構的總厚度。
參考圖4，在積體電路元件200及介電包封體層3000上形成結合層4000。在一些實施例中，結合層4000包括介電層4100及由介電層4100在側向上包繞的導電特徵4200。舉例來說，可藉由旋塗（spin-coating）、層壓（laminating）或其他適合的沉積技術來在積體電路元件200的經平坦化的後表面RS及介電包封體層3000的頂表面3000s之上形成介電材料（未示出）。接下來，使用例如微影（lithography）及蝕刻（etching）製程或其他適合的方法來將介電材料圖案化，以形成具有多個開口（未示出）的介電層4100。介電層4100的開口可在經平坦化的後表面RS上暴露出積體電路元件200的半導體穿孔212的至少一部分。隨後，可使用鍍覆（plating）、濺射（sputtering）或其他適合的沉積製程來在介電層4100的開口中形成導電材料，以形成導電特徵4200。形成在經平坦化的後表面RS上的導電特徵4200可電連接且實體連接到積體電路元件200的半導體穿孔212以用於進一步電連接。結合層4000的導電特徵4200可形成在經平坦化的後表面RS的區域內。在一些替代實施例中，結合層4000的導電特徵4200可形成為擴展得比經平坦化的後表面RS的區域寬，以重新路由積體電路元件200的電訊號。
參考圖5，將第二半導體晶圓W2與結合層4000進行結合。在一些實施例中，第二半導體晶圓W2包括：第二基板5100；至少一個第二半導體穿孔5120，其嵌入在第二基板5100中；第二內連線層5200，其形成在第二基板5100之上；第二介電層5300，其形成在第二內連線層5200之上；及多個第二導電連接件5400（在下文中也稱為第二導電導體5400），其嵌入在第二介電層5300中。第二基板5100可以是矽晶圓、半導體基板（例如可經過摻雜或未經摻雜的塊狀半導體）或其他適合的基板（例如多層的梯度基板等）。第二基板5100的半導體材料可與第一半導體晶圓W1的第一基板1100的半導體材料類似。在一些實施例中，第二基板5100可包括各種電元件（例如電晶體、電容器、電阻器、電感器、上述元件的組合等）及彼此內連的金屬化圖案以執行一種或多種功能。
在一些實施例中，第二半導體穿孔5120形成為延伸到第二基板5100中。舉例來說，可藉由借助蝕刻、雷射鑽孔（laser drilling）、蝕刻與雷射鑽孔的組合等在第二基板5100中形成凹槽來形成第二半導體穿孔5120。在一些實施例中，可使用氧化技術（oxidation technique）等來在凹槽中形成薄介電材料（未示出）。可藉由任何適合的沉積技術在第二基板5100之上及在凹槽中共形地沉積障壁層（未示出）。隨後，可藉由鍍覆、濺射、沉積等在障壁層之上沉積導電材料。可藉由例如化學機械拋光製程等從第二基板5100移除導電材料的及障壁層的多餘部分。第二半導體穿孔5120均包含障壁層及導電材料，其中障壁層位於導電材料與第二基板5100之間。應注意，第二半導體穿孔5120的數目僅作為說明性實例，本發明實施例並不僅限於此。在一些實施例中，第二半導體穿孔5120穿透過第二基板5100且第二基板5100的表面暴露出第二半導體穿孔5120的至少一部分以用於進一步電連接。舉例來說，第二半導體穿孔5120的頂表面與第二基板5100的表面實質上共面，第二半導體穿孔5120的頂表面與第二基板5100的表面可被統稱為第二半導體晶圓W2的後表面RS2。
在一些實施例中，第二內連線層5200包括嵌入在第二介電材料5220中的多個第二導電圖案5210。在一些實施例中，第二介電層5300在側向上包繞第二導電導體5400。第二導電導體5400可包括導電接墊，所述導電接墊藉由第二內連線層5200電耦合到第二半導體穿孔5120。第二導電導體5400及第二介電層5300的材料可類似於第一半導體晶圓W1的第一導電導體1400及第一介電層1300的材料。在一些實施例中，藉由第二介電層5300顯露出第二導電導體5400的至少一部分。舉例來說，第二導電導體5400的頂表面與第二介電層5300的頂表面實質上齊平且可被統稱為第二晶圓結合表面WS2。
在一些實施例中，藉由混合結合將第二半導體晶圓W2附著到結合層4000。舉例來說，可執行預結合製程，其中第二晶圓結合表面WS2面朝向結合層4000，將第二半導體晶圓W2的第二導電導體5400與結合層4000的導電特徵4200對齊。將第二半導體晶圓W2與下伏的結構按壓抵靠在一起以形成弱結合。在預結合製程之後，可執行退火製程以加強弱結合並形成熔融結合。在退火期間，OH鍵的H除氣（outgas）形式被去除，由此在第二半導體晶圓W2與下伏結構之間形成Si-O-Si鍵，因而加強結合。在混合結合期間，還可在第二半導體晶圓W2的第二導電導體5400與結合層4000的導電特徵4200之間形成直接的金屬到金屬結合。因此，所得的結合是包括Si-O-Si結合及金屬到金屬直接結合的混合結合。在一些實施例中，可在晶圓到晶粒到晶圓級（wafer-to-die-to-wafer）下對圖5中所示的結構執行結合。
參考圖6，在第二半導體晶圓W2上設置多個輸入/輸出（input/output，I/O）端子7000，並且將所述多個I/O端子7000電連接到第二半導體晶圓W2的第二半導體穿孔5120。在一些實施例中，在將第二半導體晶圓W2與結合層4000結合之後，可在第二半導體晶圓W2的後表面RS2之上形成包括一個或多個介電層6100及金屬化圖案6200的線路結構6000。嵌入在介電層6100中的金屬化圖案6200可與第二半導體晶圓W2的第二半導體穿孔5120電接觸及實體接觸。在一些實施例中，金屬化圖案6200包括用於後續端子安裝製程的凸塊下金屬（under-ball metallurgy，UBM）特徵。
在一些實施例中，在形成線路結構6000之後，在線路結構6000上形成I/O端子7000以藉由線路結構6000的金屬化圖案6200使I/O端子7000與第二半導體晶圓W2電連接。舉例來說，I/O端子7000藉由焊料助焊劑（solder flux）形成在金屬化圖案6200的凸塊下金屬特徵上。I/O端子7000可以是例如金屬柱、焊球、球柵陣列（ball grid array；BGA）球、受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊、微凸塊（micro bump）、無電鍍鎳無電鍍鈀浸金（electroless nickel-electroless palladium-immersion gold；ENEPIG）形成的凸塊、上述各項的組合等。在一些實施例中，I/O端子7000由低電阻率的導電材料製成，例如Sn、Pb、Ag、Cu、Ni、Bi或上述材料的合金。在一些實施例中，I/O端子7000的形成是藉由首先借助例如蒸鍍、鍍覆、印刷、焊料轉移、植球等來形成焊料層。當焊料層形成後，便可執行回焊（reflow）以將材料塑形成所期望的端子形狀。在替代實施例中，I/O端子7000是藉由濺射、印刷、鍍覆等形成的金屬柱（例如無焊料（solder free）且具有實質上垂直的側壁）。在某些實施例中，藉由鍍覆製程在I/O端子7000的頂部上形成金屬蓋帽層（metal cap layer）（未示出）。
在一些實施例中，在形成I/O端子7000之後，可執行單體化製程（singulation process）以切割第一半導體晶圓W1、第二半導體晶圓W2及介電包封體層3000。在一些實施例中，單體化製程涉及利用旋轉刀片或雷射光束進行鋸割。鋸割或單體化製程包括雷射切割製程、機械切割製程或其他適合的製程。在一些實施例中，在單體化製程期間，可沿著切割道（scribe line）切開第一半導體晶圓W1、第二半導體晶圓W2及介電包封體層3000以將其劃分成多個半導體裝置10A（如圖7中所示）。
參考圖7，半導體裝置10A包括多層級的積體電路元件堆疊，所述多層級的積體電路元件堆疊中至少一個離散晶粒（discrete die）（例如積體電路元件200）封裝在其中。在一些實施例中，半導體裝置10A可被稱為積體電路上系統（system on integrated circuit，SoIC）裝置。舉例來說，半導體裝置10A包括第一積體電路元件100（例如從第一半導體晶圓W1單體化而來）；積體電路元件200（即，第二積體電路元件），其堆疊在第一積體電路元件100上且電連接到第一積體電路元件100；介電包封體300（例如從介電包封體層3000單體化而來），其在側向上包封積體電路元件200；結合層400（例如從結合層4000單體化而來），其設置在積體電路元件200與第三積體電路元件500之間；第三積體電路元件500（例如從第二半導體晶圓W2單體化而來），其堆疊在積體電路元件200上且電連接到積體電路元件200；線路層600（例如從線路結構6000單體化而來），其堆疊在積體電路元件200上且電連接到積體電路元件200的半導體穿孔212；以及多個I/O端子700，其設置在第三積體電路元件500上且電連接到第三積體電路元件500的第二半導體穿孔512。
在一些實施例中，積體電路元件200與第三積體電路元件500藉由結合層400彼此電連接。介電包封體300可設置在第一積體電路元件100上且可在側向上包封積體電路元件200，並且第三積體電路元件500可設置在積體電路元件200及介電包封體300上。舉例來說，介電包封體300的內側壁IS接觸積體電路元件200的側壁SW，以使積體電路元件200的側壁SW受到良好保護。在一些實施例中，介電包封體300的外側壁OS與第一積體電路元件100的側壁SW1及第三積體電路元件500的側壁SW3實質上對齊。積體電路元件200可包括半導體穿孔212，第三積體電路元件500可包括電連接到積體電路元件200的半導體穿孔212的第二半導體穿孔512。
圖8是示出根據本發明的一些示例性實施例的半導體裝置的應用的示意性剖視圖。參考圖8，提供包括半導體裝置10A的電子裝置ED，半導體裝置10A被封裝在電子裝置ED中。舉例來說，電子裝置ED包括至少第一封裝結構P1。在一些實施例中，第一封裝結構P1包括：半導體裝置10A，由絕緣包封體20包繞；重佈線結構30，其形成在半導體裝置10A及絕緣包封體20之上；以及多個導電端子40，其形成在重佈線結構30之上以用於進一步電連接。絕緣包封體20可以是模塑化合物、環氧樹脂等，並且可藉由壓縮模塑（compression molding）、轉移模塑（transfer molding）等來形成。重佈線結構30可由介電材料32及導電材料34的交替層形成且可藉由適合的沉積技術、圖案化技術及金屬化技術來形成，其中通孔（via）將導電材料34的多個層內連起來。連接到重佈線結構30的導電材料34的導電端子40可以是球柵陣列（ball grid array；BGA）端子、焊球等。在一些實施例中，第一封裝結構P1還包括至少一個絕緣穿孔（through insulating via）TIV，所述至少一個絕緣穿孔TIV嵌入在絕緣包封體20中且位於半導體裝置10A旁，以用於進一步電堆疊。在一些實施例中，第一封裝結構P1被稱為積體扇出型（integrated fan-out；InFO）封裝結構。
在一些實施例中，電子裝置ED還包括第二封裝結構P2，第二封裝結構P2堆疊在第一封裝結構P1上以形成層疊式封裝（PoP）結構。在一些實施例中，第二封裝結構P2的多個外部端子P2a與第一封裝結構P1的絕緣穿孔TIV電接觸及實體接觸。第二封裝結構P2可藉由絕緣穿孔TIV及重佈線結構30電耦合到半導體裝置10A。在一些實施例中，第二封裝結構P2包括具有處理、儲存、電子控制及/或其他功能的至少一個半導體晶粒（未示出）。在一些實施例中，在第一封裝結構P1與第二封裝結構P2之間形成底膠UF以包封外部端子P2a。舉例來說，底膠UF可由在第一封裝結構P1與第二封裝結構P2之間分配液態環氧樹脂，然後對所述液態環氧樹脂進行固化以使其硬化而製成。在替代實施例中，不使用底膠。
在一些實施例中，電子裝置ED還包括連接到第一封裝結構P1的導電端子40的封裝元件P3。第一封裝結構P1的半導體裝置10A可電耦合到第二封裝結構P2及封裝元件P3。舉例來說，封裝元件P3是印刷電路板（printed circuit board；PCB），例如單層印刷電路板或多層印刷電路板。在一些實施例中，金屬內連線（未示出）可形成在封裝元件P3中/形成在封裝元件P3上，並且電耦合到第一封裝結構P1的導電端子40。在一些其他實施例中，封裝元件P3包括裝置封裝、中介層（interposer）或任何其他類型的封裝元件。應瞭解，以上實例是出於說明目的而提供，其他實施例可利用更少或額外的元件。另外，可針對給定應用視情況使用其他封裝結構/元件。
圖9到圖12是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。在各個圖式中，相同或類似編號將標示相同或類似的元件，所述元件的細節不再贅述。參考圖9，將積體電路元件200與第一半導體晶圓W1’進行結合。第一半導體晶圓W1’可類似於圖1中所示的第一半導體晶圓W1且差異在於第一半導體晶圓W1’包括嵌入在第一基板1100’中的多個第一半導體穿孔1120。
舉例來說，第一基板1100’設置有多個開口（未示出）且導電材料形成在所述多個開口中，由此在第一基板1100’中形成第一半導體穿孔1120。第一基板1100’的開口可穿透過或可不穿透過第一基板1100’。在一些實施例中，可藉由沉積製程或其他適合的技術來在第一基板1100’的開口內形成襯層（例如擴散障壁層（diffusion barrier layer）、黏附層（adhesion layer）等；未示出）。接下來，可在第一基板1100’的開口內沉積可包括銅或銅合金的晶種層（seed layer）（未示出），然後可使用例如鍍覆或其他適合的技術來在開口內形成導電材料。導電材料可以是包括金屬或金屬合金的金屬材料，例如銅、銀、金、鎢、鈷、鋁或上述金屬的合金。視需要執行平坦化製程以移除多餘導電材料，以使第一半導體穿孔1120的頂表面與第一基板1100’實質上共面。然後，在第一基板1100’及第一半導體穿孔1120之上形成第一內連線層1200，以使第一內連線層1200電連接到第一半導體穿孔1120。隨後，在第一內連線層1200之上形成第一介電層1300及第一導電連接件1400，第一導電連接件1400藉由第一內連線層1200電連接到第一半導體穿孔1120。第一半導體晶圓W1’可包括第一晶圓結合表面WS1及與第一晶圓結合表面WS1相對的後表面BS1。在一些實施例中，第一半導體穿孔1120在此階段不穿透過第一基板1100’，因此後表面BS1未暴露出第一半導體穿孔1120。每一個第一半導體穿孔1120的一端與第一內連線層1200實體接觸及電接觸，每一個第一半導體穿孔1120的相對端埋入在第一基板1100’內。
在一些實施例中，使用例如混合結合或其他適用的技術來將積體電路元件200結合到第一半導體晶圓W1’的第一晶圓結合表面WS1。在結合之後，可將分佈在第一晶圓結合表面WS1上的積體電路元件200彼此分離，以使得在兩個鄰近的積體電路元件200之間形成間隙G。在一些實施例中，第一半導體晶圓W1’的第一導電連接件1400實質上是對齊的且與積體電路元件200的晶粒導體240直接接觸。
參考圖10，在結合了積體電路元件200與第一半導體晶圓W1之後，在第一半導體晶圓W1’之上形成介電包封體層3000，以在側向上包封積體電路元件200。圖10中的介電包封體層3000可類似於圖3中所述的介電包封體層3000，因此本文中省略詳細說明。在一些實施例中，介電包封體層3000填充兩個鄰近的積體電路元件200之間的間隙G且覆蓋每一個積體電路元件200的側壁SW以起保護作用。在一些實施例中，積體電路元件200的半導體穿孔212的至少一部分可由經平坦化的後表面RS暴露出，以用於進一步電連接。積體電路元件200的經平坦化的後表面RS與介電包封體層3000的頂表面3000s可實質上共面。在一些替代實施例中，當部分地移除介電材料層3000’以顯露出積體電路元件200來形成介電包封體層3000時，還可對第一半導體晶圓W1’的第一基板1100’進行薄化，直到藉由第一半導體晶圓W1’的後表面BS1顯露出用於進一步電連接的第一半導體穿孔1120為止。
參考圖11，在積體電路元件200及介電包封體層3000之上形成結合層4000，將第二半導體晶圓W2’與結合層4000進行結合。包括介電層4100及導電特徵4200的結合層4000可類似於圖4中所示的結合層4000，為簡潔起見省略詳細說明。在形成了結合層4000之後，藉由混合結合將第二半導體晶圓W2’附著到結合層4000。圖11中的第二半導體晶圓W2’可類似於圖5中所述的第二半導體晶圓W2，這二者之間的差異在於第二半導體晶圓W2’在第二基板5100’中不具有半導體穿孔。
參考圖12，後表面BS1暴露出第一半導體晶圓W1’的第一半導體穿孔1120，多個I/O端子7000設置在第一半導體晶圓W1’上且電耦合到第一半導體穿孔1120。在結合了第二半導體晶圓W2之後，視情況將結構翻轉（例如上下倒置）以對第一半導體晶圓W1’的後表面BS1進行進一步處理。可使用機械研磨製程及/或化學機械拋光製程或其他適合的製程來對第一基板1100’進行薄化，直到藉由第一半導體晶圓W1’的後表面BS1顯露出第一半導體穿孔1120為止。在一些實施例中，在暴露出第一半導體穿孔1120之後，可在第一半導體晶圓W1’的後表面BS1之上形成包括介電層6100’及金屬化圖案6200’的線路結構6000’。嵌入在介電層6100’中的金屬化圖案6200’可與第一半導體晶圓W1’的第一半導體穿孔1120電接觸及實體接觸。金屬化圖案6200’可包括用於安裝I/O端子7000的凸塊下金屬特徵。在形成之後，沿著切割道對所述結構執行單體化製程，以獲得多個半導體裝置10B（圖12中示出）。
參考圖13，半導體裝置10B包括：第一積體電路元件100’（例如從第一半導體晶圓W1’單體化而來）；積體電路元件200（即，第二積體電路元件），其堆疊在第一積體電路元件100’上且電連接到第一積體電路元件100’；介電包封體300（例如從介電包封體層3000單體化而來），其在側向上包封積體電路元件200；結合層400（例如從結合層4000單體化而來），其設置在積體電路元件200與第三積體電路元件500’之間；第三積體電路元件500’（例如從第二半導體晶圓W2’單體化而來），其堆疊在積體電路元件200上且電連接到積體電路元件200；線路層600’（例如從線路結構6000’單體化而來），其堆疊在第一積體電路元件100’上且電連接到第一積體電路元件100’的第一半導體穿孔112；及多個I/O端子700，其設置在線路層600’上且藉由線路層600’電連接到第一積體電路元件100’的第一半導體穿孔112。在一些實施例中，第一積體電路元件100’的第一半導體穿孔112與積體電路元件200的半導體穿孔212是電連接的。半導體裝置10B可執行不同應用所需的各種電功能。應瞭解，可使用適合的封裝技術對半導體裝置10B進行進一步封裝，以形成層疊式封裝（PoP）結構或系統封裝（SiP）結構。半導體裝置10B的應用並不僅限於本發明實施例中。
圖14到圖18是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。參考圖14，結合可在晶圓到晶圓級下進行，舉例來說，將第一半導體晶圓W1與第二半導體晶圓W2進行結合。在一些實施例中，第一半導體晶圓W1的第一晶圓結合表面WS1與第二半導體晶圓W2的第二晶圓結合表面WS2緊密接觸。舉例來說，藉由將第二導電連接件5400與第一導電導體1400對齊來實現第二半導體晶圓W2到第一半導體晶圓W1的結合。在一些實施例中，對第一半導體晶圓W1及第二半導體晶圓W2施加壓力，以在這二者之間形成結合。舉例來說，在利用電介質到電介質結合將第一介電層1300與第二介電層5300進行結合之後，利用金屬到金屬結合來將第一導電連接件1400與第二導電導體5400進行結合。在一些實施例中，可使用熱退火製程（thermal anneal process）或其他加熱技術來施加熱量以加強所述結合。在一些實施例中，第一半導體晶圓W1在第一基板1100中可不具有半導體穿孔，而第二半導體晶圓W2可包括穿透過第二基板5100的多個第二半導體穿孔5120。
隨後，可在與第一半導體晶圓W1相對的第二半導體晶圓W2上形成結合層4000’。舉例來說，可在第二半導體晶圓W2之上形成介電材料（未示出），並使用微影及蝕刻或其他適合的製程來對介電材料進行圖案化，以形成具有多個開口（未示出）的介電層4100。介電層4100的開口可暴露出第二半導體穿孔5120的至少一部分。接下來，可在介電層4100的開口中沉積導電特徵4200，以在第二半導體晶圓W2上形成用於進一步電堆疊的結合層4000’。
參考圖15，藉由結合層4000’將積體電路元件200與第二半導體晶圓W2進行結合。在一些實施例中，將積體電路元件200拾起並放置在結合層4000’之上，可將積體電路元件200的晶粒導體240與結合層4000’的導電特徵4200對齊。在對齊製程之後，可藉由例如施加壓力及熱量或藉由其他適合的方法來將積體電路元件200與結合層4000’混合結合在一起。此後，利用電介質到電介質結合來將積體電路元件200的介電層230與結合層4000’的介電層4100進行結合，而利用金屬到金屬結合來將積體電路元件200的晶粒導體240與結合層4000’的導電特徵4200進行結合。積體電路元件200的晶粒導體240藉由結合層4000’的導電特徵4200電連接到第二半導體晶圓W2的第二半導體穿孔5120。
參考圖16，在第二半導體晶圓W2上形成介電包封體層3000以在側向上包封積體電路元件200。在一些實施例中，在藉由結合層4000’結合了積體電路元件200與第二半導體晶圓W2之後，在結合層4000’上形成介電包封體層3000以包封積體電路元件200，以使介電包封體層3000覆蓋每一個積體電路元件200的側壁SW且還與介電層4100接觸。在一些實施例中，在結合製程期間積體電路元件200的半導體穿孔212不從半導體基板210顯露出，並且在形成了介電包封體層3000之後，積體電路元件200的半導體穿孔212藉由經平坦化的後表面RS及介電包封體層3000暴露出。介電包封體層3000的形成可類似於圖3中所示的介電包封體層3000的形成，為簡潔起見省略詳細說明。在一些實施例中，可在晶圓到晶圓到晶粒級（wafer-to-wafer-to-die level）下對圖16中所示的結構執行結合。
參考圖17，在積體電路元件200上形成I/O端子7000且I/O端子7000電連接到積體電路元件200的半導體穿孔212。在一些實施例中，可在積體電路元件200的經平坦化的後表面RS及介電包封體層3000的頂表面3000s之上形成包括介電層6100’’及金屬化圖案6200’’的線路結構6000’’。金屬化圖案6200’’可與積體電路元件200的半導體穿孔212電接觸及實體接觸。在形成了線路結構6000’’之後，可在線路結構6000’’的金屬化圖案6200’’上形成I/O端子7000，以使I/O端子7000電耦合到下伏的積體電路元件200、第二半導體晶圓W2及第一半導體晶圓W1。線路結構6000’’及I/O端子7000的形成可分別類似於圖6中所述的線路結構6000及I/O端子7000的形成，為簡潔起見省略詳細說明。此後，可執行單體化製程以沿著切割道切割第一半導體晶圓W1、第二半導體晶圓W2及介電包封體層3000來形成多個半導體裝置10C（圖18中示出）。
參考圖18，半導體裝置10C包括第一積體電路元件100’’（例如從第一半導體晶圓W1單體化而來）；第二積體電路元件500’’（例如從第二半導體晶圓W2單體化而來），其堆疊在第一積體電路元件100’’上且電連接到第一積體電路元件100’’；積體電路元件200（即，第三積體電路元件），其堆疊在第二積體電路元件500’’上且電連接到第二積體電路元件500’’；介電包封體300（例如從介電包封體層3000單體化而來），其在側向上包封積體電路元件200；結合層400’（例如從結合層4000’單體化而來），其設置在積體電路元件200與第二積體電路元件500’’之間；線路層600’’（例如從線路結構6000’’單體化而來），其堆疊在積體電路元件200及介電包封體300上且電連接到積體電路元件200的半導體穿孔212；多個I/O端子700，其設置在積體電路元件200上且藉由線路層600’’電連接到積體電路元件200的半導體穿孔212。
在一些實施例中，第二積體電路元件500’’被積體電路元件200及介電包封體300覆蓋。在一些實施例中，介電包封體300的內側壁IS與積體電路元件200的側壁SW接觸，介電包封體300的外側壁OS與第一積體電路元件100’’的側壁SW1及第二積體電路元件500’’的側壁SW2實質上對齊。在一些實施例中，第二積體電路元件500’’包括多個第二半導體穿孔512且積體電路元件200包括電連接到第二半導體穿孔512的多個半導體穿孔212。應瞭解，可使用適合的封裝技術對半導體裝置10C進行進一步封裝，以形成層疊式封裝（PoP）結構、系統封裝（SiP）結構或形成其他類型的電子應用。
圖19到圖22是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。參考圖19，結合可在晶圓級下進行，舉例來說，將第一半導體晶圓W1’與第二半導體晶圓W2進行結合。可在與第一半導體晶圓W1’相對的第二半導體晶圓W2之上形成結合層4000’。圖19中所示的結構可類似於圖14中所示的結構，這二者的差異在於第一半導體晶圓W1’包括嵌入在第一基板1100’中的多個第一半導體穿孔1120。圖19中的第一半導體晶圓W1’可類似於圖9中所述的第一半導體晶圓W1’，因此為簡潔起見省略詳細說明。
參考圖20，藉由結合層4000’將多個積體電路元件200與第二半導體晶圓W2進行結合，並且在第二半導體晶圓W2上形成介電包封體層3000以在側向上包封積體電路元件200。積體電路元件200的結合製程及介電包封體層3000的形成製程可類似於圖15及圖16中所述的製程，因此為簡潔起見將詳細說明簡化。在一些實施例中，使用例如混合結合技術來將積體電路元件200與結合層4000’進行結合。可將積體電路元件200的介電層230與結合層4000’的介電層4100彼此結合，並將積體電路元件200的晶粒導體240與結合層4000’的導電特徵4200結合在一起。積體電路元件200的晶粒導體240藉由結合層4000’的導電特徵4200電連接到第二半導體晶圓W2的第二半導體穿孔5120。隨後，在結合層4000’上形成介電包封體層3000，以使介電包封體層3000包封積體電路元件200且還與介電層4100接觸。在一些實施例中，當減小介電材料層3000’（如圖2中所示）的厚度以暴露出積體電路元件200的半導體穿孔212時，還可對第一基板1100’進行薄化，直到藉由第一半導體晶圓W1’的後表面BS1顯露出用於進一步電連接的第一半導體穿孔1120為止。在替代實施例中，在形成了介電材料層3000’之後，跳過平坦化製程，以使介電材料層3000’可保護積體電路元件200的側壁SW且也保護積體電路元件200的背側。
參考圖21，在顯露出第一半導體穿孔1120之後，在第一半導體晶圓W1’上形成線路結構6000’及I/O端子7000。線路結構6000’及I/O端子7000的形成製程可類似於圖12中所分別闡述的線路結構6000’及I/O端子7000的形成製程，為簡潔起見省略詳細說明。在形成之後，可沿著切割道對結構執行單體化製程以獲得多個半導體裝置10D（在圖22中示出）。
參考圖22，半導體裝置10D包括：第一積體電路元件100’（例如從第一半導體晶圓W1’單體化而來）；第二積體電路元件500’’（例如從第二半導體晶圓W2’單體化而來），其堆疊在第一積體電路元件100’上且電連接到第一積體電路元件100’；積體電路元件200（即，第三積體電路元件），其堆疊在第一積體電路元件100上且電連接到第一積體電路元件100；介電包封體300（例如從介電包封體層3000單體化而來），其設置在第二積體電路元件500’’上且在側向上包封積體電路元件200；結合層400’（例如從結合層4000’單體化而來），其設置在積體電路元件200與第二積體電路元件500’’之間；線路層600’（例如從線路結構6000’ 單體化而來），其堆疊在第一積體電路元件100’上且電連接到第一積體電路元件100’的第一半導體穿孔112；及多個I/O端子700，其設置在線路層600’上且藉由線路層600’電連接到第一積體電路元件100’的第一半導體穿孔112。
在一些實施例中，第二積體電路元件500’’被積體電路元件200及介電包封體300覆蓋。在一些實施例中，介電包封體300的內側壁IS與積體電路元件200的側壁SW接觸，介電包封體300的外側壁OS與第一積體電路元件100’的側壁SW1及第二積體電路元件500’’的側壁SW2實質上對齊。在一些實施例中，第一積體電路元件100’包括多個第一半導體穿孔112，第二積體電路元件500’’包括電連接到第一半導體穿孔112的多個第二半導體穿孔512。積體電路元件200可包括電連接到第二半導體穿孔512的多個半導體穿孔212。即，積體電路元件的每一層級可包括彼此電連接的半導體穿孔。應瞭解，可使用適合的封裝技術對半導體裝置10D進行進一步封裝，以形成層疊式封裝（PoP）結構、系統封裝（SiP）結構或其他類型的電子應用。半導體裝置10D的應用並不僅限於本發明實施例中。
藉由採用本文中所述的混合結合方法，可獲得具有較小的大小（例如小的佔用面積及厚度）、較小的重量、相對簡單的組裝製程、較低的總生產成本及高電性能的半導體裝置（包括多層堆疊結構或三維積體電路結構）。本文中所述的混合結合方法可與處於不同級（例如晶圓到晶圓級、晶粒到晶圓級、晶粒到晶粒級等）下的各種製程相容且可與不同的材料相容。在一些實施例中，藉由將介電材料層及積體電路元件的後表面平坦化，可減輕在多級晶圓製作製程中形成的形貌的負面影響，以將具有最小層厚度變化（minimal layer thickness variation）的經平坦表面用於進一步的堆疊/結合製程。在一些實施例中，由於介電包封體的內側壁與積體電路元件（例如在圖7中標注為200）的側壁直接接觸，因此積體電路元件的側壁受到良好保護而免受外部影響。
根據本發明的一些實施例，提供一種包括第一積體電路元件、第二積體電路元件、第三積體電路元件及介電包封體的半導體裝置。所述第二積體電路元件堆疊在所述第一積體電路元件上且電連接到所述第一積體電路元件。所述第三積體電路元件堆疊在所述第二積體電路元件上且電連接到所述第二積體電路元件。介電包封體在側向上包封所述第二積體電路元件或所述第三積體電路元件。
在一些實施例中，介電包封體設置在第一積體電路元件上且在側向上包封第二積體電路元件，並且第三積體電路元件設置在第二積體電路元件及介電包封體上。在一些實施例中，介電包封體的內側壁接觸第二積體電路元件的側壁，介電包封體的外側壁與第一積體電路元件的側壁及第三積體電路元件的側壁實質上對齊。在一些實施例中，第二積體電路元件包括多個第一半導體穿孔，第三積體電路元件包括電連接到第一半導體穿孔的多個第二半導體穿孔。在一些實施例中，半導體裝置還包括多個輸入/輸出端子，其設置在第三積體電路元件上且電連接到第二半導體穿孔。在一些實施例中，第一積體電路元件包括多個第一半導體穿孔且第二積體電路元件包括電連接到第一半導體穿孔的多個第二半導體穿孔。在一些實施例中，半導體裝置還包括多個輸入/輸出端子，其設置在第一積體電路元件上且電連接到第一積體電路元件的第一半導體穿孔。在一些實施例中，半導體裝置還包括結合層，其設置在第二積體電路元件與第三積體電路元件之間，其中第二積體電路元件與第三積體電路元件藉由結合層彼此電連接。在一些實施例中，介電包封體設置在第二積體電路元件上且在側向上包封第三積體電路元件，並且第二積體電路元件被第三積體電路元件及介電包封體覆蓋。在一些實施例中，介電包封體的內側壁接觸第三積體電路元件的側壁，介電包封體的外側壁與第一積體電路元件的側壁及第二積體電路元件的側壁實質上對齊。在一些實施例中，第二積體電路元件包括多個第一半導體穿孔且第三積體電路元件包括電連接到第一半導體穿孔的多個第二半導體穿孔。在一些實施例中，半導體裝置還包括多個輸入/輸出端子，其設置在第三積體電路元件上且電連接到第二半導體穿孔。在一些實施例中，第一積體電路元件包括多個第一半導體穿孔且第二積體電路元件包括電連接到第一半導體穿孔的多個第二半導體穿孔。在一些實施例中，半導體裝置還包括多個輸入/輸出端子，其設置在第一積體電路元件上且電連接到第一積體電路元件的第一半導體穿孔。
根據本發明的一些實施例，提供一種半導體裝置的製造方法 。所述方法包括以下步驟。將多個積體電路元件與第一半導體晶圓進行結合。在所述第一半導體晶圓上形成介電包封體以在側向上包封所述積體電路元件。在所述積體電路元件及所述介電包封體上形成結合層。將所述第二半導體晶圓與所述結合層進行結合。
在一些實施例中，在第一半導體晶圓上形成介電包封體以在側向上包封積體電路元件包括形成覆蓋第一半導體晶圓及積體電路元件的介電材料層以及部分地移除介電材料層，以顯露出積體電路元件。在一些實施例中，所述方法還包括執行單體化製程，以切割第一半導體晶圓、第二半導體晶圓及介電包封體。
根據本發明的一些實施例，提供一種半導體裝置的製造方法。所述方法包括以下步驟。將第一半導體晶圓與第二半導體晶圓進行結合。將多個積體電路元件與所述第二半導體晶圓進行結合。在所述第二半導體晶圓上形成介電包封體以在側向上包封所述積體電路元件。
在一些實施例中，在一些實施例中，在第二半導體晶圓上形成介電包封體以在側向上包封積體電路元件包括形成覆蓋第二半導體晶圓及積體電路元件的介電材料層以及部分地移除介電材料層，以顯露出積體電路元件。在一些實施例中，所述方法還包括執行單體化製程，以切割第一半導體晶圓、第二半導體晶圓及介電包封體。
儘管已以針對特定結構特徵或方法動作的語言闡述了本主題，然而應理解，隨附專利保護範圍的主題未必僅限於以上所述特定特徵或動作。確切來說，以上所述特定特徵及動作是作為用於實施專利保護範圍的例子形式而公開。
本文中提供實施例的各種操作。闡述所述操作中的一些或所有操作時的次序不應被理解為暗示這些操作必須依照次序進行。所屬領域中的技術人員應知，替代次序也將具有本說明的有益效果。此外，應理解，並非所有操作均必須存在於本文中提供的每一實施例中。
應知，在一些實施例中，出於簡潔及易於理解的目的，本文中繪示的層、特徵、元件等是以相對於彼此的特定尺寸（例如結構尺寸或取向）而示出，且所述層、特徵、元件等的實際尺寸實質上不同於本文中所示的尺寸。另外，存在各種技術用於形成本文中提及的層、特徵、元件等，例如電化學鍍覆（ECP）、蝕刻技術、濕式移除技術、植入技術、摻雜技術、旋塗技術、濺鍍技術（例如磁控管或離子束濺鍍）、成長技術（例如熱成長）或沉積技術（例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（PVD）等）。
此外，本文中使用“示例性”來指充當例子、實例、示例等，而未必指為有利的。本申請中使用的“或”旨在指包含的“或”而不是指排他的“或”。另外，本申請中使用的“一（a及an）”通常理解為指“一個或多個”，除非另有指明或從上下文中清楚地表明指單數形式。此外，A及B中的至少一者等表述通常指A或B，或A與B兩者。此外，就在具體實施方式或專利保護範圍中使用“包含（includes）”、“具有（having、has）”、“帶有（with）”或其變型來說，此種用語旨在以相似於“包括（comprising）”的方式表示包含。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
10A、10B、10C、10D‧‧‧半導體裝置 20‧‧‧絕緣包封體 30‧‧‧重佈線結構 32‧‧‧介電材料 34‧‧‧導電材料 40‧‧‧導電端子 100、100’、100’’‧‧‧第一積體電路元件 112、1120‧‧‧第一半導體穿孔 200‧‧‧積體電路元件 210‧‧‧半導體基板 212‧‧‧半導體穿孔 220‧‧‧內連線結構 230、4100、6100、6100’、6100’’‧‧‧介電層 240‧‧‧晶粒連接件/晶粒導體 300‧‧‧介電包封體 400、400’、4000、4000’‧‧‧結合層 500、500’‧‧‧第三積體電路元件 500’’‧‧‧第二積體電路元件 512、5120‧‧‧第二半導體穿孔 600、600’、600’’‧‧‧線路層 700、7000‧‧‧輸入/輸出端子 1100、1100’‧‧‧第一基板 1200‧‧‧第一內連線層 1210‧‧‧第一導電圖案 1220‧‧‧第一介電材料 1300‧‧‧第一介電層 1400‧‧‧第一導電連接件/第一導電導體 3000‧‧‧介電包封體層 3000’‧‧‧介電材料層 3000s‧‧‧頂表面 4200‧‧‧導電特徵 5100、5100’‧‧‧第二基板 5200‧‧‧第二內連線層 5210‧‧‧第二導電圖案 5300‧‧‧第二介電層 5400‧‧‧第二導電連接件/第二導電導體 6000、6000’、6000’’‧‧‧線路結構 6200、6200’、6200’’‧‧‧金屬化圖案 AS‧‧‧主動表面 BS1、RS’、RS2‧‧‧後表面 ED‧‧‧電子裝置 G‧‧‧間隙 IS‧‧‧內側壁 OS‧‧‧外側壁 P1‧‧‧第一封裝結構 P2‧‧‧第二封裝結構 P2a‧‧‧外部端子 P3‧‧‧封裝元件 RS‧‧‧經平坦化的後表面 SW、SW1、SW2、SW3‧‧‧側壁 TIV‧‧‧絕緣穿孔 UF‧‧‧底膠 W1、W1’‧‧‧第一半導體晶圓 W2、W2’‧‧‧第二半導體晶圓 WS1‧‧‧第一晶圓結合表面 WS2‧‧‧第二晶圓結合表面
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1到圖7是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。 圖8是示出根據本發明的一些示例性實施例的半導體裝置的應用的示意性剖視圖。 圖9到圖13是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。 圖14到圖18是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。 圖19到圖22是示出根據本發明的一些示例性實施例的半導體裝置的製造方法的各個階段的示意性剖視圖。
10A‧‧‧半導體裝置
100‧‧‧第一積體電路元件
200‧‧‧積體電路元件
212‧‧‧半導體穿孔
300‧‧‧介電包封體
400‧‧‧結合層
500‧‧‧第三積體電路元件
512‧‧‧第二半導體穿孔
600‧‧‧線路層
700‧‧‧輸入/輸出端子
IS‧‧‧內側壁
OS‧‧‧外側壁
SW、SW1、SW3‧‧‧側壁

Claims (10)

  1. 一種半導體裝置，包括：第一積體電路晶粒；第二積體電路晶粒，堆疊在所述第一積體電路晶粒上且電連接到所述第一積體電路晶粒；第三積體電路晶粒，堆疊在所述第二積體電路晶粒上且電連接到所述第二積體電路晶粒；以及介電包封體，在側向上包封所述第二積體電路晶粒，其中所述介電包封體的外側壁與所述第一積體電路晶粒的側壁及所述第三積體電路晶粒的側壁實質上對齊。
  2. 如請求項1所述的半導體裝置，其中所述介電包封體設置在所述第一積體電路晶粒上，並且所述第三積體電路晶粒設置在所述第二積體電路晶粒及所述介電包封體上。
  3. 一種半導體裝置的製造方法，包括：將多個積體電路元件與第一半導體晶圓進行結合；在所述第一半導體晶圓上形成介電包封體以在側向上包封所述積體電路元件，包括：形成覆蓋所述第一半導體晶圓與所述積體電路元件的介電材料層；及部分去除所述介電材料層以露出所述積體電路元件；在所述積體電路元件及所述介電包封體上形成結合層，包括： 形成多個導電特徵及橫向覆蓋所述導電特徵的第一介電膜，其中所述導電特徵電性連接到所述積體電路元件；以及將第二半導體晶圓與所述結合層進行結合。
  4. 如請求項3所述的半導體裝置的製造方法，其中將所述第二半導體晶圓與所述結合層進行結合包括：將所述第二半導體晶圓結合到所述第一介電膜的表面和基本上與所述第一介電膜的所述表面齊平的所述導電特徵的表面。
  5. 如請求項3所述的半導體裝置的製造方法，還包括：執行單體化製程，以切割所述第一半導體晶圓、所述第二半導體晶圓及所述介電包封體。
  6. 一種使用如申請專利範圍第3-5項中任一項所述之製造方法所製造的半導體裝置，所述半導體裝置包括：第一半導體晶粒，經單體化所述第一半導體晶圓而成；所述積體電路元件，堆疊在所述第一半導體晶粒上並與所述第一半導體晶粒結合；所述介電包封體，設置在所述第一半導體晶粒上並側向上包封所述積體電路元件；所述結合層，設置在所述積體電路元件及所述介電包封體上並包括所述導電特徵及橫向覆蓋所述導電特徵的所述第一介電膜，其中所述導電特徵電性連接到所述積體電路元件；第二半導體晶粒，經單體化所述第二半導體晶圓而成，並且 設置在所述結合層上，其中所述第一半導體晶粒的經單體化的側壁與所述介電包封體的經單體化的側壁和所述第二半導體晶粒的經單體化的側壁基本對齊。
  7. 一種半導體裝置，包括：第一積體電路元件，包括第一結合結構；第二積體電路元件，堆疊在所述第一積體電路元件上且電性連接到所述第一積體電路元件，所述第二積體電路元件包括接合到所述第一結合結構的第二結合結構以及設置在所述第二結合結構上方的第三結合結構，其中所述第一結合結構與所述第二結合結構中的每一個包括被第一介電層橫向覆蓋的多個第一導電特徵，所述第一導電特徵的結合表面與所述第一介電層的結合表面大致齊平；第三積體電路元件，堆疊在所述第二積體電路元件上且電性連接到所述第二積體電路元件，所述第三積體電路元件包括與所述第三結合結構結合的第四結合結構，其中所述第三結合結構與所述第四結合結構中的每一個包括多個第二導電特徵及僅覆蓋各所述第二導電特徵的側壁的第二介電層，並且所述第二導電特徵的結合表面與所述第二介電層的結合表面基本齊平；以及介電包封體，設置在所述第二積體電路元件的所述第二結合結構上並沿著所述第三積體電路元件的側壁延伸。
  8. 如請求項7所述的半導體裝置，其中：所述第二積體電路元件還包括基板以及貫穿所述基板的半導 體穿孔，所述第二結合結構與所述第三結合結構設置在所述基板的相對兩側，並且所述半導體穿孔耦接至所述第三結合結構的所述第二導電特徵。
  9. 一種半導體裝置的製造方法，包括：將第一半導體晶圓與第二半導體晶圓的一側進行結合；在所述第二半導體晶圓的相對側上形成第一結合結構，其中所述第一結合結構包括第一介電層以及被所述第一介電層橫向覆蓋的第一導電特徵；將多個頂部積體電路元件與所述第二半導體晶圓進行結合，其中所述頂部積體電路元件包括第二結合結構，所述第二結合結構包括與所述第一介電層結合的第二介電層以及被所述第二介電層橫向覆蓋且與所述第一導電特徵結合的第二導電特徵，並且所述第二導電特徵的結合表面與所述第二介電層的結合表面基本齊平；在所述第二半導體晶圓的所述相對側上形成介電材料層以覆蓋所述頂部積體電路元件；以及執行單體化製程，以切斷所述介電材料層、所述第二半導體晶圓及所述第一半導體晶圓以形成介電包封體、位於所述介電包封體下面的中間積體電路元件及位於所述中間積體電路元件下面的底部積體電路元件，其中所述介電包封體的外側壁與所述中間積體電路元件的側壁和所述底部積體電路元件的側壁基本對齊。
  10. 如請求項9所述的半導體裝置的製造方法，其中將所述第一半導體晶圓與所述第二半導體晶圓進行結合包括：將所述第二半導體晶圓的結合面對準所述第一半導體晶圓的結合面，其中所述第一半導體晶圓的所述結合面與所述第二半導體晶圓的所述結合面實質上是平坦的；以及在所述第一半導體晶圓的所述結合面與所述第二半導體晶圓的所述結合面上結合第三導電特徵。
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