KR20130093627A - 희생 물질을 사용하는 반도체 구조 내에 관통 웨이퍼 인터커넥트들을 형성하는 방법 및 그 방법에 의해 형성된 반도체 구조 - Google Patents

희생 물질을 사용하는 반도체 구조 내에 관통 웨이퍼 인터커넥트들을 형성하는 방법 및 그 방법에 의해 형성된 반도체 구조 Download PDF

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Abstract

반도체 구조의 제조 방법은 비아 리세스(112) 내에 희생 물질(132)을 제공하는 단계, 반도체 구조 내에 관통 웨이퍼 인터커넥트의 제 1 부분(174)을 형성하는 단계, 및 희생 물질을 도전성 물질로 대체하여 관통 웨이퍼 인터커넥트의 제 2 부분(212)을 형성하는 단계를 포함한다. 반도체 구조는 이러한 방법에 의해 형성된다. 예를 들어, 반도체 구조는 비아 리세스 내에 희생 물질, 및 비아 리세스와 정렬된 관통 웨이퍼 인터커넥트의 제 1 부분을 포함할 수 있다. 반도체 구조는 사이에 경계를 갖는 2 개 이상의 부분을 포함하는 관통 웨이퍼 인터커넥트를 포함한다.

Description

희생 물질을 사용하는 반도체 구조 내에 관통 웨이퍼 인터커넥트들을 형성하는 방법 및 그 방법에 의해 형성된 반도체 구조{METHODS OF FORMING THROUGH WAFER INTERCONNECTS IN SEMICONDUCTOR STRUCTURES USING SACRIFICIAL MATERIAL, AND SEMICONDCUTOR STRUCTURES FORMED BY SUCH METHODS}
본 발명은 일반적으로 관통 웨이퍼 인터커넥트를 포함하는 반도체 구조의 형성 방법 및 그 방법에 의해 형성된 반도체 구조에 관한 것이다.
반도체 구조는 반도체 물질을 사용하는 소자(즉, 반도체 소자), 예컨대 전자 신호 프로세서, 기억 소자, 광전 소자(예를 들어, 발광 다이오드(LED), 레이져 다이오드, 태양 전지, 등), 마이크로- 및 나노-전기기계 소자 등을 포함하고 이의 제조 동안 형성된다. 이러한 반도체 구조에서, 하나의 반도체 구조를 또다른 소자 또는 구조(예를 들어, 또다른 반도체 구조)에 전기적으로 그리고/또는 구조적으로 커플링시키는 것이 종종 필요하거나 바람직하다. 반도체 구조가 또다른 소자 또는 구조에 커플링되는 이러한 공정은 종종 3 차원(3D) 통합 공정으로서 언급된다.
2 개 이상의 반도체 구조의 3D 통합은 마이크로전자 적용에 수많은 장점을 제공할 수 있다. 예를 들어, 마이크로전자 부품의 3D 통합은 소자 풋 프린트의 영역을 감소시키면서 개선된 전자 성능 및 전력 소모를 야기할 수 있다. 예를 들어, P. Garrou, et al. "The Handbook of 3D Integration," Wiley-VCH(2008)을 참조한다.
반도체 구조의 3D 통합은 반도체 다이 대 하나 이상의 부가적인 반도체 다이스(즉, 다이-투-다이(D2D)), 반도체 다이 대 하나 이상의 반도체 웨이퍼(즉, 다이-투-웨이퍼(D2W)), 뿐 아니라 반도체 웨이퍼 대 하나 이상의 부가적인 반도체 웨이퍼(즉, 웨이퍼-대-웨이퍼(W2W)), 또는 이의 조합의 부착에 의해 일어날 수 있다.
종종, 개별적인 반도체 다이스 또는 웨이퍼는 비교적 얇고 다이스 또는 웨이퍼의 프로세싱을 위한 장비를 취급하기가 어렵다. 그러므로, 소위 "캐리어(carrier)" 다이스 또는 웨이퍼는 작동 반도체 소자의 능동 및 수동 부품을 포함하는 실제 다이스 또는 웨이퍼에 부착될 수 있다. 캐리어 다이스 또는 웨이퍼는 전형적으로 형성되는 반도체 소자의 임의의 능동 또는 수동 부품을 포함하지 않는다. 이러한 캐리어 다이스 및 웨이퍼는 본 출원에서 "캐리어 기판" 으로서 불린다. 캐리어 기판은 다이스 또는 웨이퍼의 전체 두께를 증가시키고, 그에 부착된 다이스 또는 웨이퍼 내에 능동 및/또는 수동 부품을 프로세싱하는데 사용된 프로세싱 장비에 의해 다이스 또는 웨이퍼의 취급을 용이하게 한다. 상기 다이스 또는 웨이퍼는 그 위에 제작되는 반도체 소자의 능동 및 수동 부품을 포함할 것이다.
반도체 구조 내의 능동 부품과 반도체 구조가 부착되는 또다른 소자 또는 구조의 도전성 특징부 사이에 전기 접속을 달성하기 위해 "관통 웨이퍼 인터커넥트(through wafer interconnects)" 또는 "TWI" 로서 본 출원에 언급되는 것을 사용하는 것이 알려져 있다. 관통 웨이퍼 인터커넥트는 반도체 구조의 적어도 일부를 통해 확장하는 도전성 비아(conductive vias)이다.
일부 실시예에서, 본 발명은 반도체 구조의 제조 방법을 포함한다. 희생 물질은 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내에 제공될 수 있다. 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 반도체 구조 내에 형성될 수 있다. 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 하나 이상의 비아 리세스와 정렬될 수 있다. 하나 이상의 비아 리세스 내의 희생 물질은 도전성 물질로 대체되어 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분과 전기적 접촉에 있는 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성할 수 있다.
본 발명은 또한 반도체 구조의 제조 방법의 부가적인 실시예를 포함한다. 이러한 방법에 따라, 희생 물질은 반도체 구조의 표면 내로 확장하는 하나 이상의 비아 리세스 내에 제공된다. 반도체 물질의 층은 반도체 구조의 표면 위에 제공될 수 있고, 하나 이상의 소자 구조는 반도체 물질의 층을 사용하여 제작될 수 있다. 반도체 물질의 층을 통해 확장하는 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분이 형성된다. 반도체 구조는 반도체 물질의 층 반대의 이의 면으로부터 얇아질 수 있다. 희생 물질은 반도체 구조 중의 하나 이상의 비아 리세스로부터 제거될 수 있고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 비아 리세스 내에 노출될 수 있고; 도전성 물질이 비아 리세스 내에 제공되어 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성할 수 있다.
또다른 추가의 실시예에서, 본 발명은 본 출원에 기재된 방법에 의해 형성된 반도체 구조를 포함한다. 예를 들어, 일부 실시예에서, 반도체 구조는 반도체 구조의 표면으로부터 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내의 희생 물질, 반도체 구조의 표면 위에 배치된 반도체 물질, 및 반도체 구조의 표면 위에 배치된 반도체 물질의 적어도 일부를 포함하는 하나 이상의 소자 구조를 포함한다. 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 반도체 구조의 표면 위에 배치된 반도체 물질을 통해 확장하고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 하나 이상의 비아 리세스와 정렬된다.
부가적인 실시예에서, 본 발명은 능동 표면, 후 표면, 능동 표면과 후 표면 사이에 반도체 구조 내에 위치하는 하나 이상의 트랜지스터, 및 능동 표면 및 후 표면 중 하나 이상으로부터 반도체 구조를 통해 적어도 부분적으로 확장하는 하나 이상의 관통 웨이퍼 인터커넥트를 포함하는 반도체 구조를 포함한다. 하나 이상의 관통 웨이퍼 인터커넥트는 제 1 부분, 제 2 부분, 및 제 1 부분의 마이크로구조와 제 2 부분의 마이크로구조 사이의 인식가능한 경계를 포함한다.
본 명세서가 본 발명의 실시예로서 간주되는 것을 특별히 지적하고 분명히 청구하는 청구항으로 결론을 내기는 하지만, 본 발명의 실시예의 장점은 하기 첨부 도면과 함께 판독되는 경우 본 발명의 실시예의 특정 예의 설명으로부터 더욱 쉽게 확인될 수 있다:
도 1 은 반도체 구조의 일부의 간략화된 단면도이고;
도 2 는 도 1 의 반도체 구조를 통해 부분적으로 비아 리세스를 제공함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 간략화된 단면도이고;
도 3 은 내부의 비아 리세스 내의 도 2 의 반도체 구조의 노출된 표면 상에 또는 위에 유전체를 제공함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 간략화된 단면도이고;
도 4 는 도 3 의 반도체 구조의 비아 리세스 내에 폴리실리콘과 같은 물질을 제공함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 간략화된 단면도이고;
도 5 는 또다른 반도체 구조를 도 4 의 반도체 구조에 결합시킴으로써 형성될 수 있는 본딩된 반도체 구조의 일부의 간략화된 단면도이고;
도 6 은 도 5 의 본딩된 반도체 구조 내의 또다른 반도체 구조를 얇게 함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 간략화된 단면도이고;
도 7 은 도 6 의 본딩된 반도체 구조 내에 그리고/또는 상에 트랜지스터 및 얕은 트렌치 분리 구조를 제조함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 8 은 도 7 의 반도체 구조 위에 유전체의 층을 제공함으로써, 그리고 반도체 구조를 통해 관통 웨이퍼 인터커넥트의 일부를 제공함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 9 는 도 8 의 반도체 구조의 표면 위에 전기적 도전성 구조를 포함하여 하나 이상의 층을 제작함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 10 은 도 9 의 반도체 구조를 캐리어 기판에 결합시킴으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 11 은 도 10 의 반도체 구조의 비아 리세스 내부로부터 폴리실리콘 물질을 제거함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 12 는 도 11 의 반도체 구조의 비아 리세스 내에 도전성 물질을 제공하여 내부의 관통 웨이퍼 인터커넥트의 부가적인 부분을 형성함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 13 은 도 12 의 반도체 구조로부터 캐리어 기판을 제거하고 내부의 관통 웨이퍼 인터커넥트의 노출된 말단 위에 도전성 범프를 제공함으로써 형성될 수 있는 또다른 반도체 구조의 일부의 확대도이고;
도 14 내지 16 은 도 10에 제시된 바와 같은 반도체를 도 11에 제시된 바와 같은 반도체 구조로 프로세싱하는데 사용될 수 있는 부가적인 방법을 도시하고;
도 17 내지 20 은 도 10에 제시된 바와 같은 반도체를 도 11에 제시된 바와 같은 반도체 구조로 프로세싱하는데 사용될 수 있는 또다른 추가의 방법을 예시한다.
하기 설명은 본 발명의 실시예의 전체적인 설명 및 이의 실시를 제공하기 위해, 물질 유형 및 프로세싱 조건과 같은 상세한 설명을 제공한다. 그러나, 당업자는 본 발명의 실시예가 상기 구체적인 설명을 사용하지 않고 통상의 제작 기술과 함께 실시될 수 있다는 것을 이해할 것이다. 또한, 본 출원에 기재된 설명은 반도체 소자 또는 시스템의 제조를 위한 완전한 공정 흐름을 형성하지 않는다. 오직 상기 공정이 작용하고 본 발명의 실시예를 이해하는데 필요한 구조는 본 출원에 상세히 기재된다. 본 출원에 기재된 물질은 스핀 코팅, 블랭킷 코팅, 브릿지맨 및 크조칼스키(Bridgeman and Czochralski) 공정, 화학적 증기 증착("CVD"), 플라즈마 향상 화학적 증기 증착("PECVD"), 원자층 증착("ALD"), 플라즈마 향상 원자층 증착(PEALD), 또는 물리적 증기 증착("PVD")을 포함하나 이에 제한되지 않는 임의의 적합한 기술에 의해 형성(예를 들어, 증착 또는 성장)될 수 있다. 본 출원에 기재되고 설명되는 물질은 층으로서 형성될 수 있는 반면, 물질은 층에 제한되지 않고 다른 3 차원 배열을 형성할 수 있다.
본 출원에 사용되는 용어 "수평(horizontal)" 및 "수직(vertical)" 은 반도체 구조의 방향과 관계없이 반도체 구조(예를 들어, 웨이퍼, 다이, 기판 등)의 주요 평면 또는 표면과 관련된 요소 또는 구조의 상대적인 위치를 정의하고, 기재되는 구조의 방향과 관련되어 해석되는 직교 차원이다. 본 출원에 사용된 바와 같은, 용어 "수직" 은 반도체 구조의 주표면에 실질적으로 직각인 차원을 의미하고 이를 포함하고, 용어 "수평" 은 반도체 구조의 주표면에 실질적으로 평행인 차원을 의미한다.
본 출원에 사용된 바와 같은, 용어 "반도체 구조" 는 반도체 소자의 형성에 사용되는 임의의 구조를 의미하고 이를 포함한다. 반도체 구조는, 예를 들어, 다이 및 웨이퍼(예를 들어, 캐리어 기판 및 소자 기판)뿐 아니라, 서로 3 차원적으로 통합된 2 개 이상의 다이 및/또는 웨이퍼를 포함하는 어셈블리 또는 복합체를 포함한다. 반도체 구조는 또한 완전히 제작된 반도체 소자 뿐 아니라, 반도체 소자의 제작 동안 형성되는 중간 구조를 포함한다. 반도체 구조는 도전성, 반도전성 물질, 및/또는 비-도전성 물질을 포함할 수 있다.
본 출원에 사용된 바와 같은, 용어 "가공 반도체 구조(processed semiconductor structure)" 는 하나 이상의 적어도 부분적으로 형성된 소자 구조를 포함하는 임의의 반도체 구조를 의미하고 이를 포함한다. 가공 반도체 구조는 반도체 구조의 부분집합이고, 모든 가공 반도체 구조는 반도체 구조이다.
본 출원에 사용된 바와 같은, 용어 "본딩된 반도체 구조(bonded semiconductor structure)" 는 함께 부착된 2 개 이상의 반도체 구조를 포함하는 임의의 구조를 의미하고 이를 포함한다. 본딩된 반도체 구조는 반도체 구조의 부분집합이고, 모든 본딩된 반도체 구조는 반도체 구조이다. 게다가, 하나 이상의 가공 반도체 구조를 포함하는 본딩된 반도체 구조는 또한 가공 반도체 구조이다.
본 출원에 사용된 바와 같은, 용어 "소자 구조(device structure)" 는 반도체 구조 상에 또는 내에 형성되는 반도체 소자의 능동 또는 수동 부품의 적어도 일부를 포함하는, 또는 정의하는 가공 반도체 구조의 임의의 일부를 의미하고 이를 포함한다. 예를 들어, 소자 구조는 통합 회로의 능동 및 수동 부품, 예를 들어, 트랜지스터, 변환기, 캐퍼시터, 레지스터, 도전성 라인, 도전성 비아, 및 도전성 접촉 패드를 포함한다.
본 출원에 사용된 바와 같은, 용어 "관통 웨이퍼 인터커넥트(through wafer interconnect)" 또는 "TWI" 는 제 1 반도체 구조와 제 2 반도체 구조 사이의 경계를 가로질러 제 1 반도체 구조와 제 2 반도체 구조 사이의 구조적 및/또는 전기적 인터커넥션을 제공하는데 사용되는 제 1 반도체 구조의 적어도 일부를 통해 확장하는 임의의 도전성 비아를 의미하고 이를 포함한다. 관통 웨이퍼 인터커넥트는 또한 "관통 실리콘 비아스" 또는 "관통 기판 비아스"(TSV) 및 "관통 웨이퍼 비아스" 또는 "TWV" 와 같은 다른 용어에 의해 당업계에 언급된다. TWI 는 전형적으로 반도체 구조의 일반적으로 평평한, 주표면에 일반적으로 직각인 방향으로(즉, "Z" 축에 평행한 방향으로) 반도체 구조를 통해 확장한다.
본 출원에 사용된 바와 같은, 용어 "능동 표면(active surface)" 은 가공 반도체 구조와 관련되어 사용되는 경우, 가공 반도체 구조의 노출된 주표면 내에 그리고/또는 상에 하나 이상의 소자 구조를 형성하도록 가공, 또는 프로세싱될 가공 반도체 구조의 노출된 주표면을 의미하고 이를 포함한다.
본 출원에 사용된 바와 같은, 용어 "후 표면(back surface)" 은 가공 반도체 구조와 관련하여 사용되는 경우, 반도체 구조의 능동 표면으로부터 가공 반도체 구조의 반대 면 상의 가공 반도체 구조의 노출된 주표면을 의미하고 이를 포함한다.
본 출원에 사용된 바와 같은, 용어 "III-V 유형 반도체 물질" 은 주기율표의 IIIA 족의 하나 이상의 원소(B, Al, Ga, In, 및 Ti) 및 주기율표의 VA 족의 하나 이상의 원소(N, P, As, Sb, 및 Bi)로 대부분 구성되는 임의의 물질을 의미하고 이를 포함한다.
본 출원에 사용된 바와 같은, 용어 "열 팽창 계수" 는 물질 또는 구조와 관련하여 사용되는 경우, 실온에서 물질 또는 구조의 평균 선형 열 팽창 계수를 의미한다.
하기 추가로 상세히 논의되는 바와 같이, 일부 실시예에서, 본 발명은 내부에 하나 이상의 관통 웨이퍼 인터커넥트를 포함하는 반도체 구조의 형성 방법을 포함한다. 관통 웨이퍼 인터커넥트는 분리된 공정에서 형성되는 2 개 이상의 일부를 포함할 수 있다.
도 1 은 제 1 반도체 구조(100)의 일부의 간략화된 단면도이다. 제 1 반도체 구조(100)는 물질(102)의 층 또는 기판을 포함할 수 있다. 예를 들어, 물질(102)은 옥사이드(예를 들어, 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)) 또는 나이트라이드(예를 들어, 질화규소(Si3N4) 또는 질화붕소(BN))와 같은 세라믹을 포함할 수 있다. 또다른 예로서, 제 1 반도체 물질(100)은 규소(Si), 게르마늄(Ge), III-V 반도체 물질, 등과 같은 반도체 물질을 포함할 수 있다. 게다가, 물질(102)은 단결정의 반도체 물질 또는 반도체 물질의에피택셜 층을 포함할 수 있다. 하나의 비-제한적 예로서, 제 1 반도체 구조(100)의 물질(102)은 단결정의 벌크 실리콘 물질(bulk silicon material)을 포함할 수 있다.
도 2 는 도 1 의 반도체 구조(100) 내에 비아 리세스(112)를 제공함으로써 형성될 수 있는 또다른 반도체 구조(110)를 도시한다. 비아 리세스(112)는 하기에 추가로 상세히 논의되는 관통 웨이퍼 인터커넥트의 일부를 형성하는데 사용될 수 있다. 도 2에서 도시된 바와 같이, 비아 리세스(112)는 이의 제 1 주표면(104)으로부터 반도체 구조(110)의 물질(102) 내로 그리고 적어도 부분적으로 이를 통해 확장할 수 있다. 일부 실시예에서, 비아 리세스(112)는 반도체 구조(110)의 물질(102)을 통해 오직 부분적으로 확장하는 블라인드 비아 리세스를 포함할 수 있다.
비아 리세스(112)는 일반적으로 원주형 단면 형상, 또는 임의의 기타 단면 형상을 가질 수 있다. 비아 리세스(112)는 약 1 마이크로미터(1 ㎛) 이하, 또는 약 10 마이크로미터(10 ㎛) 이하, 또는 심지어 50 마이크로미터(50 ㎛) 이하의 평균 단면 크기(예를 들어, 평균 직경)를 가질 수 있다. 게다가, 비아 리세스(112)는 약 0.5 내지 약 10.0 의 범위의 비의 평균 종횡비(즉, 평균 높이 대 평균 단면 크기의 비)를 가질 수 있다.
도 3 은 비아 리세스(112) 내의 물질(102)의 표면에 유전체(122)를 제공함으로써 형성될 수 있는 또다른 반도체 구조(120)를 예시한다. 예를 들어 그리고 제한 없이, 유전체(122)는 옥사이드(예를 들어, 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)), 나이트라이드(예를 들어, 질화규소(Si3N4) 또는 질화붕소(BN)), 또는 옥시나이트라이드(예를 들어, 규소 옥시나이트라이드)와 같은 세라믹을 포함할 수 있다. 유전체(122)는 비아 리세스(112) 내의 물질(102)의 노출된 표면 상에 또는 내에서 그 자리에서 형성될 수 있다. 부가적인 실시예에서, 유전체(122)는 비아 리세스(112) 내의 물질(102)의 노출된 표면 위에 증착될 수 있다. 하나의 특정 비-제한적 예로서, 물질(102)은 벌크 실리콘 물질을 포함할 수 있고, 유전체(122)은 산화규소를 포함할 수 있고, 유전체(122)는 비아 리세스(112) 내의 물질(102)의 노출된 표면을 산화시킴으로써 형성될 수 있다. 일부 실시예에서, 유전체(122)는 또한 도 3에 제시된 바와 같이 반도체 구조(110)(도 2)의 제 1 주표면(104) 위에 증착될 수 있다.
도 4 를 참조하면, 비아 리세스(112)(도 3)는 희생 물질(132)로 채워질 수 있다. 희생 물질(132)은 궁극적으로 제거되고 하기 논의된 바와 같은 또다른 물질로 대체될 것인 물질을 포함한다. 희생 물질(132)은 예를 들어, 다결정성 실리콘 물질을 포함할 수 있다. 다시 말해서, 희생 물질(132)은 마이크로구조 내에 랜덤으로 배향된 실리콘의 다수의 내부 결합된 그레인(grains)을 포함하는 마이크로구조를 갖는 실리콘을 포함할 수 있다. 이러한 실리콘 물질은 "폴리실리콘" 물질로서 당업계에 통상적으로 언급된다. 부가적인 실시예에서, 희생 물질(132)은 물질(102)(및 임의의 유전체(122))과 관련되어 선택적으로에칭될 수 있는 임의의 다른 물질, 예컨대 세라믹, 반도체 물질(예를 들어, 다결정성 SiGe), 중합체 물질, 금속 등을 포함할 수 있다. 일부 실시예에서, 희생 물질(132)은 하나 이상의 부가적인 유전체, 예컨대 옥사이드, 나이트라이드 또는 옥시나이트라이드(예를 들어, 이산화규소)를 포함할 수 있다. 희생 물질(132)은 희생 물질(132)의 원자가 하기에 추가로 상세하게 설명되는 바와 같이 트랜지스터 또는 다른 소자 구조의 제작 동안 반도체 구조가 적용될 수 있는 약 400℃ 초과의 온도에서 반도체 구조를 가공할 때 반도체 구조의 주변 영역 내로 임의의 유의한 방식으로 확산되지 않을, 또는 원자가 승온에서 이러한 공정 동안 주변 구조 내로 임의의 유의한 양으로 확산된다면 반도체 구조에 악영향을 주지 않을 것으로 선택된 조성을 가질 수 있다. 일부 실시예에서, 희생 물질(132)은 물질(102)에 의해 나타내지는 열 팽창 계수의 약 40% 내에, 물질(102)에 의해 나타내지는 열 팽창 계수의 약 20% 내에, 또는 심지어 물질(102)에 의해 나타내지는 열 팽창 계수의 약 5% 내에 있는 열 팽창 계수를 나타낼 수 있다. 게다가, 일부 실시예에서, 희생 물질(132)은 약 5.0 x 10-6 ℃-1 이하, 약 3.0 x 10-6 ℃-1 이하, 또는 심지어 약 1.0 x 10-6 ℃-1 이하인 열 팽창 계수를 갖는 물질을 포함할 수 있다.
비아 리세스(112) 내에 희생 물질(132)을 제공한 후(도 3), 반도체 구조(130)의 표면(134)은 희생 물질(132)의 노출된 표면이 반도체 구조(130)의 표면(134)에서 물질(102)의 노출된 표면과 적어도 실질적으로 동일평면이고 동일한 시공간에 있도록 평탄화될 수 있다. 더욱 상세히는, 희생 물질(132)은 예를 들어, CVD 방법을 이용하여 제 1 주표면(104)(및 임의의 유전체(122)) 위에 등각으로 형성될 수 있다. 희생 물질(132)은 비아 리세스(112)가 희생 물질(132)로 적어도 실질적으로 전체적으로 채워지는 두께로 형성될 수 있다. 임의의 과량의 희생 물질(132)(및 임의의 유전체(132))은 이후 반도체 구조(130)의 표면(134)을 평탄화하기 위해 제거될 수 있다. 예를 들어, 반도체 구조(130)의 표면(134)은 화학적 공정(예를 들어, 습식 또는 건식 화학적에칭 공정), 기계적 공정(예를 들어, 분쇄 또는 랩핑 공정)을 사용하여, 또는 화학적-기계적 연마(CMP) 공정에 의해 평탄화될 수 있다.
상기 기재된 바와 같은 비아 리세스(112)(도 3) 내에 희생 물질(132)을 제공한 후, 반도체 물질의 박층(thin layer)은 반도체 구조(130)의 표면(134) 위에 제공될 수 있다. 비-제한적 예로서, 반도체 물질의 박층은 도 5 및 6 을 참조하여 하기 기재되는 반도체 구조(130)의 표면(134) 위에 제공될 수 있다.
도 5는 기판(142)을 포함하는 또다른 반도체 구조를 도 4 의 반도체 구조(130)의 표면(134)에 결합시킴으로써 형성될 수 있는 본딩된 반도체 구조를 도시한다. 기판(142)은 반도체 물질, 예를 들어, 규소(Si), 게르마늄(Ge), III-V 반도체 물질, 등을 포함할 수 있다. 게다가, 기판(142)의 물질은 단결정의 반도체 물질 또는 반도체 물질의에피택셜 층을 포함할 수 있다. 하나의 비-제한적 예로서, 기판(142)의 물질은 벌크 실리콘 물질의 단결정을 포함할 수 있다.
기판(142)은 그 사이의 결합 계면을 따라 반도체 구조(130)의 결합 표면과 기판(142)의 결합 표면 사이에 직접 원자 또는 분자 결합을 제공함으로써 기판(142)이 반도체 구조(130)(도 4)에 직접 결합되는 직접 결합 공정을 사용하여 표면(134)에 결합될 수 있다. 다시 말해서, 기판(142)은 기판(142)과 반도체 구조(130) 사이에 접착제 또는 임의의 다른 중간 결합 물질을 사용하지 않고 반도체 구조(130)에 직접 결합될 수 있다. 기판(142)과 반도체 구조(130) 사이의 원자 또는 분자 결합의 특징은 기판(142) 및 반도체 구조(130) 각각의 물질 조성에 따라 다를 것이다. 그러므로, 일부 실시예에 따르면, 직접 원자 또는 분자 결합은, 예를 들어, 산화규소 및 산화게르마늄 중 하나 이상과, 규소, 게르마늄, 산화규소, 및 산화게르마늄 중 하나 이상 사이에 제공될 수 있다.
예를 들어 그리고 제한 없이, 기판(142)의 결합 표면은 옥사이드 물질(예를 들어, 이산화규소(SiO2))을 포함할 수 있고, 반도체 구조(130)의 결합 표면은 동일한 옥사이드 물질(예를 들어, 이산화규소(SiO2))로 적어도 실질적으로 구성될 수 있다. 이러한 실시예에서, 산화규소-대-산화규소 표면 직접 결합 공정은 기판(142)의 결합 표면을 반도체 구조(130)의 결합 표면에 결합시키는데 사용될 수 있다. 이러한 실시예에서, 도 5에 도시된 바와 같이, 결합 물질(148)(예를 들어, 이산화규소와 같은 옥사이드의 층)은 사이의 결합 계면에서 기판(142)과 반도체 구조(130)(도 4) 사이에 배치될 수 있다. 결합 물질(148)은 예를 들어, 약 1,000 Å 의 평균 두께를 가질 수 있다.
부가적인 실시예에서, 기판(142)의 결합 표면은 반도체 물질(예를 들어, 규소)을 포함할 수 있고, 반도체 구조(130)의 결합 표면은 동일한 반도체 물질(예를 들어, 실리콘)로 적어도 실질적으로 구성될 수 있다. 이러한 실시예에서, 실리콘-대-실리콘 표면 직접-결합 공정은 기판(142)의 결합 표면을 반도체 구조(130)의 결합 표면에 결합시키는데 사용될 수 있다.
일부 실시예에서, 기판(142)의 결합 표면과 반도체 구조(130)의 결합 표면 사이의 직접 결합은 비교적 매끈한 표면을 갖도록 기판(142)의 결합 표면 및 반도체 구조(130)의 결합 표면 각각을 형성하고 이어서 결합 표면을 함께 인접시키고 어닐링 공정 동안 결합 표면 사이에 접촉을 유지함으로써 달성될 수 있다.
예를 들어, 기판(142)의 결합 표면 및 반도체 구조(130)의 결합 표면 각각은 약 2 나노미터(2.0 nm)이하, 약 1 나노미터(1.0 nm)이하, 또는 심지어 약 1/4 나노미터(0.25 nm)이하의 제곱 평균 표면 조도(RRMS)를 갖도록 형성될 수 있다. 일부 실시예에서, 기판(142)의 결합 표면 및 반도체 구조(130)의 결합 표면 각각은 약 1/4 나노미터(0.25 nm) 내지 약 2 나노미터(2.0 nm), 또는 심지어 약 1/2 나노미터(0.5 nm) 내지 약 1 나노미터(1.0 nm)의 제곱 평균 표면 조도(RRMS)를 갖도록 형성될 수 있다.
어닐링 공정은 기판(142) 및 반도체 구조(130)를 섭씨 약 100 도(100℃) 내지 섭씨 약 400 도(400℃)의 온도에서 약 2 분(2 mins.) 내지 약 15 시간(15 hrs.)의 시간 동안 용광로에서 가열하는 단계를 포함할 수 있다.
기판(142)의 결합 표면 및 반도체 구조(130)의 결합 표면 각각은 기계적 연마 공정 및 화학적에칭 공정 중 하나 이상을 사용하여, 상기 언급된 바와 같이 비교적 매끈하게 형성될 수 있다. 예를 들어, 화학적-기계적 연마(CMP) 공정은 기판(142)의 결합 표면 및 반도체 구조(130)의 결합 표면 각각의 표면 조도를 평탄화 및/또는 감소시키는데 사용될 수 있다.
기판(142)의 제 1 부분(144)은 도 5의 반도체 구조(140)로부터 제거되어, 기판(142)의 제 2 부분(146)을 표면(134) 위에 뒤에 남기고 도 6의 본딩된 반도체 구조(150)를 형성할 수 있다. 다시 말하면, 기판(142)의 제 1 부분(144)은 기판(142)의 제 2 부분(146)으로부터 분리될 수 있다. 도 6의 반도체 구조(150)는 표면(134) 위에 반도체 물질의 박층(152)을 포함한다. 반도체 물질의 박층(152)은 기판(142)의 제 2 부분(144)에 의해 제공된다(도 5).
도 5를 다시 참조하면, 예를 들어 그리고 제한 없이, SMART CUT® 공정으로서 당업계에 공지된 공정은 기판(142)의 제 1 부분(144)을 기판(142)의 제 2 부분(146)으로부터 분리하는데 사용될 수 있다. 이러한 공정은 예를 들어, 미국 특허 번호 RE 39,484 : Bruel(2007 년 2 월 6 일 발행), 미국 특허 번호 6,303,468 : Aspar et al.(2001 년 10 월 16 일 발행), 미국 특허 번호 6,335,258: Aspar et al.(2002 년 1 월 1 일 발행), 미국 특허 번호 6,756,286 : Moriceau et al.(2004 년 6 월 29 일 발행), 미국 특허 번호 6,809,044 : Aspar et al.(2004 년 10 월 26 일 발행), 및 미국 특허 번호 6,946,365 : Aspar et al.(2005 년 9 월 20 일)에 상세히 설명되어 있다.
다수의 이온(예를 들어, 수소, 헬륨 또는 비활성 기체 이온)이 기판(142) 내에 주입될 수 있다. 이온은 기판(142)을 상기 기재된 바와 같은 도 4의 반도체(130)에 부착시키기 전 또는 후에 기판(142) 내로 주입될 수 있다. 예를 들어, 이온은 기판(142)의 면 상에 위치한 이온 소스(제시되지 않음)로부터 기판(142) 내로 주입될 수 있다. 이온은 기판(142)의 주표면에 대해 실질적으로 직각인 방향을 따라 기판(142) 내로 주입될 수 있다. 당업계에 공지된 바와 같이, 이온이 기판 내로 주입되는 깊이는 적어도 부분적으로는 이온이 기판 내로 주입되는에너지의 함수이다. 일반적으로, 적은에너지를 사용하여 주입되는 이온은 비교적 얕은 깊이로 주입될 것이고, 높은에너지를 사용하여 주입되는 이온은 비교적 깊은 깊이로 주입될 것이다.
이온은 기판(142) 내에 원하는 깊이로 이온을 주입하기 위해 선택된 미리 결정된에너지를 사용하여 기판(142) 내로 주입될 것이다. 하나의 특정한 비-제한적 예로서, 이온은 기판(142)의 제 2 부분(146)의 평균 두께 T 가 약 300 나노미터(300 nm)이하, 또는 심지어 약 100 나노미터(100 nm)이하인 그러한 선택된 깊이로 기판(142) 내에 위치할 수 있다. 당업계에 공지된 바와 같이, 불가피하게도 적어도 일부 이온은 원하는 주입 깊이 이외의 깊이로 주입될 수 있고, 기판(142)의 표면으로부터 기판(142) 내의 깊이의 함수로서 이온 농도의 그래프는 원하는 주입 깊이에서 최대를 갖는 일반적으로 벨(bell) 형상(대칭 또는 비대칭)곡선을 나타낼 수 있다.
기판(142) 내에 주입될 때, 이온은 기판(142) 내에 파단면(143)(도 5에 점선으로 도시됨)을 정의할 수 있다. 파단면(143)은 기판(142)이 있는 최대 이온 농도의 평면과 정렬된(예를 들어, 그곳에 집중된)기판(142) 내에 층 또는 영역을 포함할 수 있다. 파단면(143)은 기판(142) 내에 약한 구역을 정의할 수 있고, 이를 따라 기판(142)이 후속 공정에서 분할 또는 균열될 수 있다. 기판(142)은 기판(142)을 가열하고, 기판(142)에 기계력을 적용함으로써, 또는 다르게는 기판(142)에에너지를 적용함으로써, 파단면(143)을 따라 분할 또는 균열될 수 있다.
부가적인 실시예에서, 기판(142)의 제 2 부분(146)은 기판(142)과 같은 물질의 비교적 두꺼운 층(예를 들어, 약 300 마이크론 초과의 평균 두께를 갖는 층)을 결합시키고, 이어서 표면(134) 반대의 이의 면(149)으로부터 비교적 두꺼운 기판(142)을 박화시킴으로써 도 4의 반도체 구조(130)의 표면(134) 위에 제공될 수 있다. 예를 들어, 기판(142)은 화학적 공정(예를 들어, 습식 또는 건식 화학적에칭 공정), 기계적 공정(예를 들어, 분쇄 또는 랩핑 공정)을 사용하여, 또는 화학적-기계적 연마(CMP) 공정에 의해 얇아질 수 있다.
또다른 추가의 실시예에서, 반도체 물질의 비교적 박층(이것은 기판(142)의 제 2 부분(146)에 대한 조성 및 배열과 적어도 실질적으로 유사할 수 있음)은 도 4 의 반도체 구조(130)의 표면(134) 위에(예를 들어, 상에) 그 자리에서 형성될 수 있다. 예를 들어, 실리콘 물질의 비교적 박층은 도 4 의 반도체 구조(130)의 표면(134) 위에 원하는 두께로 실리콘과 같은 물질을 증착시킴으로써 형성될 수 있다.
반도체 물질의 박층(152)을 도 3의 반도체 구조(130)의 표면(134) 위에 제공한 후에, 하나 이상의 소자 구조가 반도체 물질의 박층(152) 상에 그리고/또는 내에 형성될 수 있다. 다시 말해서, 하나 이상의 소자 구조는 반도체 물질의 박층(152)을 사용하여 형성될 수 있다. 예를 들어 그리고 제한 없이, 다수의 트랜지스터는 반도체 물질의 박층(152)을 사용하여 제작될 수 있다.
도 7은 도 7의 결합되고 가공 반도체 구조(160)를 형성하기 위해 반도체 구조(150)의 프로세싱 후 점선(158) 내에 둘러싸인 도 6의 결합된 반도체 소자(150)의 일부를 도시한다. 반도체 구조(160)는 하나 이상의 트랜지스터(162)를 포함한다. 오직 하나의 트랜지스터(162) 만이 명확성을 위해 도 7에 제시한다. 도 7에 도시된 바와 같이, 각각의 트랜지스터(162)는 소스 영역(163A) 및 소스 접촉(163B)을 포함하는 소스, 드레인 영역(164A) 및 드레인 접촉(164B)을 포함하는 드레인, 및 게이트 구조(165)를 포함할 수 있다. 소스 영역(163A) 및 드레인 영역(164A) 각각은 상기 영역이 전기적으로 도전성이 되게 하도록 하나 이상의 도펀트로 도핑된 반도체 물질의 박층(152)의 영역을 포함할 수 있다. 소스 영역(163A) 및 드레인 영역(164A)은 채널 영역(166)에 의해 서로 분리될 수 있고, 이것은 반도체 물질의 박층(152)의 미도핑된 영역을 포함할 수 있다. 게이트 구조(165)는 트랜지스터(162)의 소스와 드레인 사이에 가로로 채널 영역(166) 위에 배치될 수 있다. 소스 접촉(163B), 드레인 접촉(164B), 및 게이트 구조(165) 각각은 도전성 물질, 예컨대 하나 이상의 금속, 또는 도핑된 폴리실리콘 물질을 포함할 수 있다. 게이트 구조(165)의 도전성 물질은 하나 이상의 유전체(예를 들어, 옥사이드, 나이트라이드, 옥시나이트라이드 등)에 의해 반도체 물질의 박층(152)으로부터 전기적으로 고립될 수 있다.
도 7에 도시된 바와 같이, 하나 이상의 얕은 트렌치 분리 구조(168)는 트랜지스터(162)에 근접한 반도체 물질의 박층(152) 내에 그리고 이를 통해 형성될 수 있다. 얕은 트렌치 분리 구조(168)는 유전체를 포함할 수 있고, 반도체 구조(160)의 다른 트랜지스터 또는 다른 소자 구조로부터 각각의 트랜지스터(162)를 전기적으로 분리하는데 사용될 수 있다. 예를 들어 그리고 제한 없이, 얕은 트렌치 분리 구조(168)는 유전체, 예컨대 옥사이드, 나이트라이드, 옥시나이트라이드 등을 포함할 수 있다. 얕은 트렌치 분리 구조(168)는 그 안에 함유된 비아 리세스(112) 및 희생 물질(132)과 수직으로 정렬(즉, 반도체 구조(160)의 주표면, 예컨대 표면(134)에 직각인 방향을 따라 정렬)될 수 있다. 다시 말해서, 비아 리세스(112) 및 희생 물질(132)은 비아 리세스(112) 중 하나 내에 얕은 트렌치 분리 구조(168) 및 희생 물질(132)의 용적을 통과하는, 반도체 구조(160)의 주표면, 예컨대 표면(134)에 적어도 실질적으로 직각으로 직선이 뻗어나갈 수 있도록 서로에 대해 위치할 수 있다.
도 8을 참조하면, 결합된, 가공 반도체 구조(170)는 하나 이상의 트랜지스터(162) 및 얕은 트렌치 분리 구조(168)이 형성된 곳 내에 그리고/또는 상에 도 7 의 반도체 구조(160)의 노출된 표면(169) 위에 유전체(172)(예를 들어, 중간층 유전체)의 층을 제공하고, 내부에 관통 웨이퍼 인터커넥트의 제 1 부분(174)을 형성함으로써 형성될 수 있다.
유전체(172)의 층은 표면(169) 상에 형성되거나 위에 증착될 수 있고, 도 8에 제시된 바와 같이 트랜지스터(162)의 게이트 구조(165)를 덮기에 충분히 큰 평균 두께를 가질 수 있다. 유전체(172)의 층은 유전체, 예컨대 옥사이드, 나이트라이드, 옥시나이트라이드, 등을 포함할 수 있다.
도 8을 계속 참조하면, 관통 웨이퍼 인터커넥트의 제 1 부분(174)은 반도체 구조(170) 내에 형성될 수 있다. 관통 웨이퍼 인터커넥트의 제 1 부분(174)은 도전성 물질, 예컨대 하나 이상의 금속, 도핑된 폴리실리콘 등을 포함할 수 있다. 관통 웨이퍼 인터커넥트의 제 1 부분(174)은 유전체(172)의 층을 통해, 얕은 트렌치 분리 구조(168)를 통해, 임의의 결합 물질(148)을 통해, 물질(102) 내의 비아 리세스(112) 내 희생 물질(132)로 비아 리세스(176)를 형성함으로써 형성될 수 있다. 일부 실시예에서, 얕은 트렌치 분리 구조(168)는 반도체 물질의 박층(152)을 통해 전체적으로 확장하지 못하고, 비아 리세스(176)는 또한 반도체 물질의 박층(152)의 적어도 일부를 통해 확장할 수 있다. 비아 리세스(176)는 예를 들어, 차폐 및에칭 공정을 사용하여 형성될 수 있다. 차폐층은 유전체(172)의 층의 노출된 주표면(178) 위에 제공될 수 있다. 차폐층은 패턴화되어 비아 리세스(176)를 형성하는 것이 바람직한 위치에서 차폐층을 통해 확장하는 정공 또는 구멍을 형성할 수 있다. 차폐층 내의 구멍은 형성되는 비아 리세스(176)의 원하는 단면 크기 및 형상에 상응하는 단면 크기 및 형상을 가질 수 있다. 반도체 구조(170)는 이후 이를 통해 비아 리세스(176)가 차폐층의에칭(임의의 상당한 속도로)없이 확장되게 되는 다양한 물질을에칭할 하나 이상의 부식제에 노출될 수 있다. 예를 들어, 습식 화학적에칭 공정 또는 건식 반응성 이온에칭 공정은 유전체(172)의 층, 얕은 트렌치 분리 구조(168), 및 임의의 결합 물질(148)을 통해 희생 물질(132)로 비아 리세스(176)를 형성하기 위해 사용될 수 있다.
일부 실시예에서, 비아 리세스(176)는 약 0.5 내지 약 10.0 의 범위의 평균 종횡비(즉, 평균 높이 대 평균 단면 크기의 비)를 가질 수 있다.
비아 리세스(176)를 형성한 후, 도전성 물질이 비아 리세스(176) 내에 제공될 수 있다. 예를 들어, 하나 또는 금속 물질은 무전해 도금 공정 및/또는 전해질 도금 공정을 사용하여 비아 리세스(176) 내에 증착될 수 있다.
이들이 이를 통해 확장하는 얕은 트렌치 분리 구조(168)와 같은 관통 웨이퍼 인터커넥트의 제 1 부분(174)은, 내부에 함유된 비아 리세스(112) 및 희생 물질(132)과 수직으로 정렬(즉, 반도체 구조(170)의 주표면, 예컨대 표면(134)에 직각인 방향을 따라 정렬)될 수 있다. 다시 말해서, 관통 웨이퍼 인터커넥트의 제 1 부분(174) 및 희생 물질(132)은 비아 리세스(112) 중 하나 내에 관통 웨이퍼 인터커넥트의 제 1 부분(174) 및 희생 물질(132)의 용적을 통과하는, 반도체 구조(170)의 주표면, 예컨대 표면(134)에 적어도 실질적으로 직각으로 직선이 뻗어나갈 수 있도록 서로에 대해 위치할 수 있다.
관통 웨이퍼 인터커넥트의 제 1 부분(174)의 형성 후, 부가적인 프로세싱을 수행하여 유전체(172)의 층의 노출된 주표면(178) 위에 부가적인 소자 구조, 예컨대 도전성 비아, 라인, 트레이스 및 패드를 형성할 수 있다. 이러한 공정은 "Back End Of Line"(BEOL) 공정으로서 당업계에 언급되는 것을 포함할 수 있다.
예를 들어, 도 9는 하나 이상의 주변 유전체(184) 내에 다수의 소자 구조(182)의 제작에 의해 형성될 수 있는 결합되고 가공 반도체 구조(180)를 도시한다. 소자 구조(182)는 하나 이상의 금속 또는 도핑된 폴리실리콘과 같은 도전성 물질을 포함하는 도전성 비아, 라인, 트레이스, 및 패트 중 하나 이상을 포함할 수 있다. 하나 이상의 주변 유전체(184)는 옥사이드, 나이트라이드, 옥시나이트라이드, 등을 포함할 수 있다. 다양한 소자 구조(182) 및 주변 유전체(184)는 당업계에 공지된 공정을 사용하여 유전체(172)층의 주표면(178) 위에 리소그래피로(즉, 층층이)형성될 수 있다.
도 9와 관련하여 상기 논의된 바와 같이 유전체(172)의 층 위에 소자 구조(182)를 형성한 후, 물질(102)의 일부는 반도체 구조(180)로부터 제거되어 도 10의 결합되고 가공 반도체 구조(190)에 도시된 바와 같이 물질(102)을 통해 희생 물질(132)을 노출시킬 수 있다. 물질(102)의 일부는 능동 표면(186) 반대의 반도체 구조(180)의 면 상의 물질(102)의 노출된 주표면(103)으로부터 제거될 수 있다(도 9). 예를 들어 그리고 제한 없이, 물질(102)의 일부는 예를 들어, 화학적에칭 공정, 기계적 연마 공정, 또는 화학적-기계적 연마(CMP) 공정 중 하나 이상을 사용하여 제거될 수 있다. 유전체(122)가 도 9에 도시된 바와 같이 희생 물질(132)과 물질(102) 사이에 증착되는 경우, 유전체(122)의 일부는 또한 제거되어 도 10에 도시된 바와 같이 희생 물질(132)을 반도체 구조(190)의 외부에 노출시킬 수 있다.
임의로, 도 9의 반도체 구조(180)의 능동 표면(186)은 물질(102)을 제거하면서 반도체 구조의 취급을 돕도록 희생 물질(132)에 노출되도록 물질(102)을 제거하기 전에 도 10에 제시된 바와 같이 캐리어 기판(192)에 결합될 수 있다.
희생 물질(132)을 도 10에 도시되는 반도체 구조(190)의 외부에 노출시킨 후, 희생 물질(132)은 비아 리세스(112) 내부로부터 제거되어 도 11에 제시된 결합되고 가공 반도체 구조(200)를 형성할 수 있다. 예를 들어 그리고 제한 없이, 습식 화학적에칭 공정은 비아 리세스(112)로부터 희생 물질(132)을 제거하기 위해 사용될 수 있다. 부식제가 유전체(122) 및 임의의 결합 물질(148)을 제거하는 속도보다 빠른 속도로 반도체 구조(200)로부터 희생 물질(132)을에칭(예를 들어, 제거)하는 부식제가 희생 물질(132)을 제거하는데 사용될 수 있다. 다시 말해서, 희생 물질(132)(및 임의로 유전체(122)에 대해 임의로) 및 임의의 결합 물질(148)에 선택적인 부식제가 희생 물질(132)을 제거하는데 사용될 수 있다. 희생 물질이 폴리실리콘 물질을 포함하는 실시예에서, 부식제는 질산, 불화수소산, 및 물의 혼합물을 포함할 수 있다. 희생 물질(132)이 추가의 유전체, 예컨대, 예를 들어, 이산화규소를 포함하는 실시예에서, 희생 물질(132)은 불화수소산 또는 플라즈마에칭 공정(예를 들어, 황 헥사플루오라이드 SF6에칭 화학을 이용)을 포함하는에칭 용액을 사용하여 선택적으로에칭될 수 있다.
도 12에 도시된 바와 같이, 도전성 물질은 비아 리세스(112) 내에(희생 물질(132)의 제거에 의해 빈 공간 내에)제공되어, 관통 웨이퍼 인터커넥트(214)의 제 2 부분(212)을 형성할 수 있다. 관통 웨이퍼 인터커넥트(214)는 제 1 부분(174) 및 제 2 부분(212)을 포함한다. 직접적인 물리적 및 전기적 접촉이 관통 웨이퍼 인터커넥트(214)의 제 1 부분(174)과 제 2 부분(212) 사이에 성립될 수 있다.
관통 웨이퍼 인터커넥트(214)의 제 2 부분(212)의 도전성 물질은 도전성 물질, 예컨대 하나 이상의 금속, 도핑된 폴리실리콘 등을 포함할 수 있다. 일부 실시예에서, 관통 웨이퍼 인터커넥트(214)의 제 2 부분(212)의 도전성 물질은 관통 웨이퍼 인터커넥트(214)의 제 1 부분(174)의 도전성 물질과 적어도 실질적으로 동일할 수 있다. 도전성 물질은 비아 리세스(112),(176) 내에 제공될 수 있다. 예를 들어, 하나 또는 금속 물질은 무전해 도금 공정 및/또는 전해질 도금 공정을 사용하여 비아 리세스(176) 내에 증착될 수 있다.
관통 웨이퍼 인터커넥트(214)는 이의 제 1 부분(174) 및 제 2 부분(212)을 포함한다. 반도체 구조(210)의 제작 동안 상이한 연속 시간에 분리된 공정에서 제 1 부분(174) 및 제 2 부분(212)을 형성한 결과로서, 본 발명의 일부 실시예 중의 관통 웨이퍼 인터커넥트(214)의 제 1 부분(174)과 제 2 부분(212) 사이에 마이크로구조 내에 분리된, 인식가능한 경계(216)가 있을 수 있다. 인식가능한 경계(216)는 반도체 물질의 박층(152)의 주표면에 근접하여 위치할 수 있다. 예를 들어, 인식가능한 경계(216)는 반도체 물질의 박층(152)의 주표면에 배치된 결합 물질(148)과 동일평면에 있을 수 있다. 게다가, 반도체 구조(210)는 도 12에 제시된 바와 같이 능동 표면(186)과 평행한 방향일 수 있다.
일부 실시예에서, 관통 웨이퍼 인터커넥트(214)는 약 0.5 내지 약 10.0 의 범위의 평균 종횡비(즉, 평균 높이 대 평균 단면 크기의 비)를 가질 수 있다.
상기 기재된 바와 같은 관통 웨이퍼 인터커넥트(214)를 형성한 후, 캐리어 기판(192)은 도 12 의 결합되고 가공 반도체 구조(210)로부터 제거되어 도 13 의 결합되고 가공 반도체 구조(220)를 형성할 수 있다. 도 13에 도시된 바와 같이, 도전성 범프(222)는 능동 표면(186) 반대의 반도체 구조(220)의 후 표면(224)에서 관통 웨이퍼 인터커넥트(214)의 제 2 부분(212)의 노출된 말단과 구조적으로 그리고 전기적으로 커플링될 수 있다. 도전성 범프(222)는 도전성 물질, 예를 들어, 도전성 솔더 합금을 포함할 수 있다.
도 13에 제시된 반도체 구조(220)는 임의로 필요하거나 바람직한 경우, 추가로 가공되고 패키징될 수 있다. 반도체 구조(220)는 이어서 도전성 범프(222)를 사용하여 또다른 구조, 예컨대 인쇄 회로 기판, 또다른 반도체 구조(예를 들어, 또다른 다이 또는 웨이퍼), 등에 구조적으로 그리고 전기적으로 커플링될 수 있다. 부가적인 실시예에서, 반도체 구조(220)는 예를 들어, 도전성 리드(lead), 이방성 도전성 필름 등을 사용하는 당업계에 공지된 다른 소자 및 기술을 사용하여 또다른 구조에 구조적으로 그리고 전기적으로 커플링될 수 있다.
도 10 을 다시 참조하면, 본 발명의 일부 실시예에서, 반도체 구조(190)의 다른 물질을에칭하지 않으면서 비아 리세스(112) 내에 희생 물질(132)을 선택적으로에칭하는 것은 비교적 어려울 수 있다. 이러한 실시예에서, 상기 본 출원에 기재된 바와 같이 희생 물질(132)을에칭하기 전에 반도체 구조(190)의 다른 물질을 보호하는 것이 바람직할 수 있다.
예를 들어, 도 14 는 캐리어 기판(192)의 가능하게는 일부 표면을 제외하고, 반도체 구조(230)의 모든 노출된 표면을 적어도 실질적으로 덮는 방식으로, 도 10 의 반도체 구조(190)의 표면 위에 차폐층(232)을 증착함으로써 형성될 수 있는 반도체 구조(230)를 도시한다. 차폐층(232)은 옥사이드(예를 들어, 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)), 나이트라이드(예를 들어, 질화규소(Si3N4) 또는 질화붕소(BN)), 또는 옥시나이트라이드와 같은 세라믹 물질을 포함할 수 있다.
도 15에 도시된 바와 같이, 차폐층(232)은 패턴화되어 도 15 의 결합되고 가공 반도체 구조(240)를 야기하는 차폐층(232)을 통해 확장하는 개방부(242)를 형성할 수 있다. 당업계에 공지된 것과 같은 포토리소그래피 차폐 및에칭 공정은 차폐층(232)을 통해 개방부(242)를 형성하는데 사용될 수 있다. 개방부(242)는 개방부(242)를 통해 비아 리세스(112) 내의 희생 물질(132)을 노출시키기 위한 크기, 형성화 및 위치를 가질 수 있다. 반도체 구조(240)는 이후 차폐층(232)의 물질과 관련해 희생 물질(132)에 선택적인 부식제를 사용하는 습식 또는 건식에칭 공정에 적용될 수 있다. 이러한에칭 공정은 비아 리세스(112)로부터 희생 물질(132)의 제거를 야기하여, 도 16의 반도체 구조(250)를 산출할 것이다. 차폐층(232)은 이후 도 16의 반도체 구조(250)로부터 제거되어 도 11의 반도체 구조(200)와 적어도 실질적으로 일치하는 반도체 구조를 형성할 수 있다.
부가적인 방법에서, 도 9 및 10과 관련하여 이전에 논의된 바와 같은 물질(102)의 박화시, 물질(102)은 희생 물질(132), 및/또는 임의의 유전체(122)에 대해 리세싱되어, 도 17의 반도체 구조(260)를 형성할 수 있다. 예를 들어 그리고 제한 없이, 물질(102)은 약 2,000 Å 까지, 희생 물질(132), 및/또는 임의의 유전체(122)에 대해 리세싱될 수 있다. 도 17의 반도체 구조(260)를 형성한 후, 차폐층(272)은 반도체 구조(260) 위에 증착되어 도 18의 반도체 구조(270)를 형성할 수 있다. 차폐층(272)은 세라믹 물질, 예컨대 옥사이드(예를 들어, 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)), 나이트라이드(예를 들어, 질화규소(Si3N4) 또는 질화붕소(BN)), 또는 옥시나이트라이드를 포함할 수 있다. 도 18에 도시된 바와 같이, 반도체 구조(270)는 캐리어 기판(192) 반대의 이의 면 상에 주표면(274)을 포함할 수 있다.
도 18의 반도체 구조(270)의 주표면(274)을 평탄화 공정, 예컨대 화학적 기계적 연마(CMP) 공정에 적용하여, 비아 리세스(112) 내의 희생 물질(132)의 용적 위에 차폐층(272)의 일부(및 임의의 유전체(122)의 일부)를 제거하여 도 19의 결합되고 가공 반도체 구조(280)를 형성하도록 한다. 도 19에 도시된 바와 같이, 희생 물질(132)은 주표면(274)의 평탄화 후 차폐층(272)을 통해 노출될 수 있다(도 18). 희생 물질(132)의 노출 시, 반도체 구조(280)는 이후 차폐층(272)의 물질에 대해 희생 물질(132)에 선택적인 부식제를 사용하는 습식 또는 건식에칭 공정에 적용될 수 있다. 이러한에칭 공정은 비아 리세스(112)로부터 희생 물질(132)의 제거를 야기하여, 도 20의 결합되고 가공 반도체 구조(290)를 산출할 것이다. 차폐층(272)은 이후 도 20의 반도체 구조(290)로부터 제거되어 도 11의 반도체 구조(200)와 적어도 실질적으로 일치하는 반도체 구조를 형성할 수 있고, 이것은 이후 이전에 기재된 바와 같이 추가로 프로세싱될 수 있다.
관통 웨이퍼 인터커넥트(214)와 관련하여 상기 기재된 바와 같이 다단계 공정(예를 들어, 2 단계 공정)으로 관통 웨이퍼 인터커넥트를 형성하는 단계는, 제조 동안 적합하게 작동하는 반도체 구조의 수율을 개선할 수 있는데 이는 관통 웨이퍼 인터커넥트의 상이한 부분의 종횡비가 전체 관통 웨이퍼 인터커넥트의 종횡비에 비해 작기 때문이고, 이것은 관통 웨이퍼 인터커넥트의 상이한 부분이 형성되는 비아 리세스의 보다 용이한 에칭을 야기하고, 비아 리세스 내의 노출된 표면 위에 절연 유전체의 피복을 개선하고, 관통 웨이퍼 인터커넥트의 상이한 섹션을 형성하기 위해 비아 리세스 내에 도전성 물질의 도금을 개선할 수 있다. 게다가, 트랜지스터, 예컨대 본 출원에 기재된 트랜지스터(162)의 제작은 반도체 구조를 약 400℃ 초과의 온도에 적용할 수 있다. 이러한 승온에서 반도체 구조의 프로세싱 동안 도전성 금속이 비아 리세스에 배치된 경우, 금속 원자는 반도체 구조의 다른 영역 내로 확산될 것이고, 이 확산은 반도체 구조의 작업에 악영향을 줄 수 있다. 게다가, 이러한 금속 물질과 주위 유전체 및 반도체 물질의 열 팽창 계수 사이의 미스매치는 반도체 구조에 대한 구조적 손상을 야기할 수 있을 것이다. 그러므로, 트랜지스터를 제조하기 전에 반도체 구조 내의 비아 리세스 내에 희생 물질을 제공하고, 희생 물질을 또다른 도전성 물질로 대체한 후 트랜지스터를 제작함으로써 이러한 구조적 손상을 회피하거나 이러한 구조적 손상이 일어날 수 있는 가능성을 줄일 수 있다.
본 발명의 부가적인 비-제한적 실시예가 하기 기재된다:
실시예 1: 하기 단계를 포함하는 반도체 구조의 제조 방법: 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내에 희생 물질을 제공하는 단계; 반도체 구조 내에 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 하나 이상의 비아 리세스와 정렬시키는 단계; 및 하나 이상의 비아 리세스 내의 희생 물질을 도전성 물질로 대체하고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분과 전기적 접촉으로 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성하는 단계.
실시예 2: 실시예 1에 있어서, 반도체 구조 내에 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하는 단계가 유전체를 통해 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 확장하는 단계를 추가로 포함하는 방법.
실시예 3: 실시예 1에 있어서, 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내에 희생 물질을 제공하는 단계가 이의 표면으로부터 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 블라인드 비아 리세스를 형성하는 단계; 및 폴리실리콘 물질, III-V 반도체 물질, 및 하나 이상의 블라인드 비아 리세스 내의 유전체 중 하나 이상을 제공하는 단계를 포함하는 방법.
실시예 4: 실시예 3에 있어서, 폴리실리콘 물질, III-V 반도체 물질, 및 하나 이상의 블라인드 비아 리세스 내의 유전체 중 하나 이상을 제공하는 단계가 하나 이상의 블라인드 비아 리세스 내에 폴리실리콘 물질을 제공하는 단계를 포함하는 방법.
실시예 5: 실시예 3에 있어서, 벌크 실리콘 물질을 통해 하나 이상의 비아 리세스를 형성하는 단계를 추가로 포함하는 방법.
실시예 6: 실시예 4에 있어서, 하나 이상의 블라인드 비아 리세스 내에 벌크 실리콘 물질과 폴리실리콘 물질 사이에 유전체를 제공하는 단계를 추가로 포함하는 방법.
실시예 7: 실시예 3에 있어서, 하나 이상의 블라인드 비아 리세스 내에 폴리실리콘 물질을 제공하는 단계 후 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계를 추가로 포함하는 방법.
실시예 8: 실시예 7에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 하기 단계를 포함하는 방법: 반도체 물질을 포함하는 기판 내에 이온을 주입하여 기판 내에 파단면을 형성하는 단계; 기판을 반도체 구조의 표면에 결합시키는 단계; 및 기판을 파단면을 따라 균열시키고, 기판의 남은 부분으로부터 반도체 물질의 박층을 분리하는 단계(반도체 물질의 박층은 반도체 구조의 표면에 결합되어 남아있음).
실시예 9: 실시예 8에 있어서, 반도체 구조의 표면에 기판을 결합하는 단계가 반도체 구조의 표면에 기판을 직접 결합하는 단계를 포함하는 방법.
실시예 10: 실시예 7에 있어서, 반도체 물질의 박층을 사용하여 소자 구조의 적어도 일부를 형성하는 단계를 추가로 포함하는 방법.
실시예 11: 실시예 10에 있어서, 반도체 물질의 박층을 사용하여 소자 구조의 적어도 일부를 형성하는 단계가 반도체 물질의 박층을 사용하여 트랜지스터의 적어도 일부를 형성하는 단계를 포함하는 방법.
실시예 12: 실시예 7에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 약 300 나노미터(300 nm)이하의 평균 두께를 갖는 박층을 형성하는 단계를 포함하는 방법.
실시예 13: 실시예 12에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 박층을 형성하는 단계를 포함하는 방법.
실시예 14: 실시예 1 내지 실시예 13 중 어느 하나에 있어서, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하는 단계 후 희생 물질을 도전성 물질로 대체하여 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성하는 단계 전에 반도체 구조를 박화시키는 단계를 추가로 포함하는 방법.
실시예 15: 실시예 14에 있어서, 반도체 구조를 박화시키는 단계가 희생 물질을 반도체 구조의 외부에 노출시키는 단계를 포함하는 방법.
실시예 16: 실시예 14에 있어서, 반도체 구조를 박화시키는 단계 전에 반도체 구조를 캐리어 기판에 부착하는 단계; 및 반도체 구조를 박화시키는 단계 후에 반도체 구조로부터 캐리어 기판을 제거하는 단계를 추가로 포함하는 방법.
실시예 17: 하기 단계를 포함하는 반도체 구조의 제조 방법: 반도체 구조의 표면 내로 확장하는 하나 이상의 비아 리세스 내에 희생 물질을 제공하는 단계; 반도체 구조의 표면 위에 반도체 물질의 층을 제공하는 단계; 반도체 물질의 층을 사용하여 하나 이상의 소자 구조를 제조하는 단계; 반도체 물질의 층을 통해 확장하는 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하는 단계; 반도체 물질의 층 반대의 이의 면으로부터 반도체 구조를 박화시키는 단계; 반도체 구조 내의 하나 이상의 비아 리세스 내부로부터 희생 물질을 제거하고 비아 리세스 내의 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 노출시키는 단계; 및 비아 리세스 내에 도전성 물질을 제공하여 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성하는 단계.
실시예 18: 실시예 17에 있어서, 하나 이상의 비아 리세스 내에 희생 물질을 제공하는 단계가 하나 이상의 비아 리세스 내에 폴리실리콘 물질을 제공하는 단계를 포함하는 방법.
실시예 19: 실시예 17 또는 실시예 18에 있어서, 하나 이상의 비아 리세스 내에 희생 물질과 반도체 구조 사이에 유전체를 제공하는 단계를 추가로 포함하는 방법.
실시예 20: 실시예 17 내지 실시예 19 중 어느 하나에 있어서, 반도체 구조의 표면 위에 반도체 물질의 층을 제공하는 단계가 기판에서 반도체 구조로 반도체 물질의 층을 이송시키는 단계를 포함하는 방법.
실시예 21: 실시예 20에 있어서, 기판에서 반도체 구조로 반도체 물질의 층을 이송시키는 단계가 기판 내에 이온을 주입하는 단계; 기판을 반도체 구조에 결합시키는 단계; 및 기판 내에 주입된 이온에 의해 정의되는 평면을 따라 기판을 균열시키고 기판의 남은 부분으로부터 반도체 물질의 층을 분리하는 단계를 포함하는 방법.
실시예 22: 실시예 17 내지 실시예 21 중 어느 하나에 있어서, 반도체 구조의 표면 위에 반도체 물질의 층을 제공하는 단계가 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 반도체 물질의 층을 선택하는 단계를 포함하는 방법.
실시예 23: 실시예 17 내지 실시예 22 중 어느 하나에 있어서, 반도체 구조를 박화시키기 전 반도체 구조를 캐리어 기판에 부착하는 단계; 및 반도체 구조를 박화시킨 후 반도체 구조로부터 캐리어 기판을 제거하는 단계를 추가로 포함하는 방법.
실시예 24: 실시예 17 내지 실시예 23 중 어느 하나에 있어서, 하나 이상의 관통 웨이퍼 인터커넥트 상에 도전성 범프를 형성하는 단계를 추가로 포함하는 방법.
실시예 25: 하기를 포함하는 반도체 구조: 반도체 구조의 표면으로부터 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내의 희생 물질; 반도체 구조의 표면 위에 배치된 반도체 물질; 반도체 구조의 표면 위에 배치된 반도체 물질의 적어도 일부를 포함하는 하나 이상의 소자 구조; 반도체 구조의 표면 위에 배치된 반도체 물질을 통해 확장하는 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분(하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 하나 이상의 비아 리세스와 정렬됨).
실시예 26: 실시예 25에 있어서, 반도체 구조의 표면 위에 배치된 반도체 물질에 의해 적어도 부분적으로 둘러싸인 유전체의 용적을 추가로 포함하며, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분이 유전체의 용적을 통해 확장하고 직접 접촉하는 반도체 구조.
실시예 27: 실시예 26에 있어서, 유전체의 용적이 얕은 트렌치 분리 구조를 포함하는 반도체 구조.
실시예 28: 실시예 25 내지 실시예 27 중 어느 하나에 있어서, 희생 물질이 폴리실리콘 물질을 포함하는 반도체 구조.
실시예 29: 실시예 25 내지 실시예 28 중 어느 하나에 있어서, 하나 이상의 소자 구조가 하나 이상의 트랜지스터를 포함하는 반도체 구조.
실시예 30: 실시예 25 내지 실시예 29 중 어느 하나에 있어서, 희생 물질이 반도체 구조의 표면 위에 배치된 반도체 물질 반대의 이의 면 상의 반도체 구조의 외부에 노출되는 반도체 구조.
실시예 31: 실시예 25 내지 실시예 30 중 어느 하나에 있어서, 반도체 구조에 부착된 캐리어 기판을 추가로 포함하는 반도체 구조.
실시예 32: 실시예 25 내지 실시예 31 중 어느 하나에 있어서, 반도체 구조의 표면 위에 배치된 반도체 물질이 약 300 나노미터(300 nm)이하의 평균 두께를 갖는 반도체 물질의 층을 포함하는 반도체 구조.
실시예 33: 실시예 32에 있어서, 반도체 물질의 층이 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 반도체 구조.
실시예 34: 능동 표면; 후 표면; 능동 표면과 후 표면 사이의 반도체 구조 내에 위치하는 하나 이상의 트랜지스터; 능동 표면 및 후 표면 중 하나 이상으로부터 반도체 구조를 통해 적어도 부분적으로 확장하는 하나 이상의 관통 웨이퍼 인터커넥트(하나 이상의 관통 웨이퍼 인터커넥트는 제 1 부분; 제 2 부분; 및 제 1 부분의 마이크로구조와 제 2 부분의 마이크로구조 사이의 인식가능한 경계를 포함함)를 포함하는 반도체 구조.
실시예 35: 실시예 34에 있어서, 하나 이상의 트랜지스터가 반도체 물질의 박층의 적어도 일부를 포함하는 반도체 구조.
실시예 36: 실시예 35에 있어서, 반도체 물질의 박층이 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 반도체 구조.
실시예 37: 실시예 35 또는 실시예 36에 있어서, 인식가능한 경계가 반도체 물질의 박층의 주표면에 근접하여 위치하는 반도체 구조.
실시예 38: 실시예 34 내지 37 중 어느 하나에 있어서, 인식가능한 경계가 능동 표면 및 후 표면 중 어느 하나에 평행하게 배치되는 반도체 구조.

Claims (25)

  1. 하기 단계를 포함하는 반도체 구조의 제조 방법:
    반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스(via recess) 내에 희생 물질을 제공하는 단계;
    반도체 구조 내에 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 하나 이상의 비아 리세스와 정렬시키는 단계; 및
    하나 이상의 비아 리세스 내의 희생 물질을 도전성 물질로 대체하고, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분과 전기적 접촉으로 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성하는 단계.
  2. 제 1 항에 있어서, 반도체 구조 내에 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하는 단계가 유전체를 통해 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 확장시키는 단계를 추가로 포함하는 방법.
  3. 제 1 항에 있어서, 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내에 희생 물질을 제공하는 단계가 하기 단계를 포함하는 방법:
    이의 표면으로부터 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 블라인드 비아 리세스를 형성하는 단계; 및
    폴리실리콘 물질, 실리콘 게르마늄(SiGe), III-V 반도체 물질, 및 하나 이상의 블라인드 비아 리세스 내의 유전체 중 하나 이상을 제공하는 단계.
  4. 제 3 항에 있어서, 폴리실리콘 물질, 실리콘 게르마늄(SiGe), III-V 반도체 물질, 및 하나 이상의 블라인드 비아 리세스 내의 유전체 중 하나 이상을 제공하는 단계가 하나 이상의 블라인드 비아 리세스 내에 폴리실리콘 물질을 제공하는 단계를 포함하는 방법.
  5. 제 3 항에 있어서, 벌크 실리콘 물질을 통해 하나 이상의 비아 리세스를 형성하는 단계를 추가로 포함하는 방법.
  6. 제 5 항에 있어서, 하나 이상의 블라인드 비아 리세스 내에서 벌크 실리콘 물질과 폴리실리콘 물질 사이에 유전체를 제공하는 단계를 추가로 포함하는 방법.
  7. 제 3 항에 있어서, 하나 이상의 블라인드 비아 리세스 내에 폴리실리콘 물질을 제공한 후 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계를 추가로 포함하는 방법.
  8. 제 7 항에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 하기 단계를 포함하는 방법:
    반도체 물질을 포함하는 기판 내에 이온을 주입하여 기판 내에 파단면을 형성하는 단계;
    기판을 반도체 구조의 표면에 결합시키는 단계; 및
    기판을 파단면을 따라 균열시키고, 기판의 남은 부분으로부터 반도체 물질의 박층을 분리하는 단계(반도체 물질의 박층은 반도체 구조의 표면에 결합되어 남아있음).
  9. 제 8 항에 있어서, 반도체 구조의 표면에 기판을 결합시키는 단계가 반도체 구조의 표면에 대한 기판의 직접적 결합 단계를 포함하는 방법.
  10. 제 7 항에 있어서, 반도체 물질의 박층을 사용하여 소자 구조의 적어도 일부를 형성하는 단계를 추가로 포함하는 방법.
  11. 제 10 항에 있어서, 반도체 물질의 박층을 사용하여 소자 구조의 적어도 일부를 형성하는 단계가 반도체 물질의 박층을 사용하여 트랜지스터의 적어도 일부를 형성하는 단계를 포함하는 방법.
  12. 제 7 항에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 약 300 나노미터(300 nm)이하의 평균 두께를 갖는 박층을 형성하는 단계를 포함하는 방법.
  13. 제 12 항에 있어서, 반도체 구조의 표면 위에 반도체 물질의 박층을 제공하는 단계가 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 박층을 형성하는 단계를 포함하는 방법.
  14. 제 1 항에 있어서, 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분을 형성하는 단계 후 및 희생 물질을 도전성 물질로 대체하고 하나 이상의 관통 웨이퍼 인터커넥트의 제 2 부분을 형성하는 단계 전에, 반도체 구조를 박화시키는 단계를 추가로 포함하는 방법 .
  15. 제 14 항에 있어서, 반도체 구조를 박화시키는 단계가 희생 물질을 반도체 구조의 외부에 노출시키는 단계를 포함하는 방법.
  16. 제 14 항에 있어서, 하기 단계를 추가로 포함하는 방법:
    반도체 구조를 박화시키는 단계 전에 반도체 구조를 캐리어 기반에 부착시키는 단계; 및
    반도체 구조를 박화시키는 단계 후에 반도체 구조로부터 캐리어 기판을 제거하는 단계.
  17. 하기를 포함하는 반도체 구조:
    반도체 구조의 표면으로부터 반도체 구조를 통해 부분적으로 확장하는 하나 이상의 비아 리세스 내의 희생 물질; 및
    반도체 구조의 표면 위에 배치된 반도체 물질;
    반도체 구조의 표면 위에 배치된 반도체 물질의 적어도 일부를 포함하는 하나 이상의 소자 구조; 및
    반도체 구조의 표면 위에 배치된 반도체 물질을 통해 확장하는 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분(하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 하나 이상의 비아 리세스와 정렬됨).
  18. 제 17 항에 있어서, 반도체 구조의 표면 위에 배치된 반도체 물질에 의해 적어도 부분적으로 둘러싸인 유전체의 용적을 추가로 포함하는(상기 하나 이상의 관통 웨이퍼 인터커넥트의 제 1 부분은 확장하여 유전체의 용적과 직접 접촉함) 반도체 구조.
  19. 제 18 항에 있어서, 유전체의 용적이 얕은 트렌치 분리 구조를 포함하는 반도체 구조.
  20. 제 17 항에 있어서, 희생 물질이 폴리실리콘 물질을 포함하는 반도체 구조.
  21. 제 17 항에 있어서, 하나 이상의 소자 구조가 하나 이상의 트랜지스터를 포함하는 반도체 구조.
  22. 제 17 항에 있어서, 희생 물질이 반도체 구조의 표면 위에 배치된 반도체 물질 반대의 이의 면 상의 반도체 구조의 외부에 노출되는 반도체 구조.
  23. 제 22 항에 있어서, 반도체 구조에 부착된 캐리어 기판을 추가로 포함하는 반도체 구조.
  24. 제 17 항에 있어서, 반도체 구조의 표면 위에 배치된 반도체 물질이 약 300 나노미터(300 nm)이하의 평균 두께를 갖는 반도체 물질의 층을 포함하는 반도체 구조.
  25. 제 19 항에 있어서, 반도체 물질의 층이 약 100 나노미터(100 nm)이하의 평균 두께를 갖는 반도체 구조.
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