CN103081090A - 应用牺牲材料在半导体结构中形成穿过晶片互连的方法及通过该方法形成的半导体结构 - Google Patents

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Abstract

制造半导体结构的方法，包括在通路凹槽（112）之内设置牺牲材料（132），在半导体结构中形成穿过晶片互连的第一部分（174），以及用导电材料代替牺牲材料，从而形成穿过晶片互连的第二部分（212）。通过该方法形成半导体结构。例如，半导体结构可以包括在通路凹槽之内的牺牲材料，和对准所述通路凹槽的穿过晶片互连的第一部分。半导体结构包括由两个或更多个部分组成的穿过晶片互连，所述两个或更多个部分在各部分之间具有边界。

Description

应用牺牲材料在半导体结构中形成穿过晶片互连的方法及通过该方法形成的半导体结构
技术领域
本发明基本涉及形成包括穿过晶片互连（through wafer interconnect）的半导体结构的方法，并且涉及通过该方法形成的半导体结构。
背景技术
半导体结构包括采用半导体材料的器件（也即，半导体器件），比如电子信号处理器、存储器、光电器件（例如，发光二极管（LED）、激光二极管、太阳能电池等）、微米器件和纳米器件等，并且半导体结构在此类器件的制造过程中得以形成。在此类半导体结构中，将一个半导体结构电联接和/或在结构上联接到另一个器件或结构（例如，另一个半导体结构）通常是必须的或可取的。该过程（其中将半导体结构联接到另一个器件或结构）通常被称为三维（3D）集成过程。
两个或更多的半导体结构的3D集成可以对微电子应用产生很多好处。例如，微电子组件的3D集成可以引起改进的电气性能和降低功耗，同时减小了器件的脚印（foot print）的区域。例如，参见P.Garrou等人的“The Handbook of3DIntegration”，Wiley-VCH（2008）。
半导体结构的3D集成可以通过半导体芯片到一个或更多个另外的半导体芯片（也即，芯片到芯片（D2D））的附接、半导体芯片与一个或更多个半导体晶片（也即，芯片到晶片（D2W））的附接，以及半导体晶片到一个或更多个另外的半导体晶片（也即，晶片到晶片（W2W））的附接，或上述附接的组合来进行。
通常，单个半导体芯片或晶片可能相对较薄，并且对于处理芯片或晶片，难以操作设备。因此，可以将所谓的“载体”芯片或晶片附接到实际的芯片或晶片，该芯片或晶片包括其中操作半导体器件的有源组件和无源组件。载体芯片或晶片通常不包括待形成的任何半导体器件的有源组件或无源组件。该载体芯片和晶片在此被称为“载体衬底”。载体衬底增加了芯片或晶片的整体厚度，并且通过处理设备来方便该芯片或晶片的操作，该处理设备用于处理在附接到载体衬底的该芯片或晶片中的有源组件和/或无源组件，该芯片或晶片将包括待制造在其上的半导体器件的有源组件和无源组件。
众所周知，本文中采用的“穿过晶片互连”或“TWI”是指在半导体结构中的有源组件之间建立电气连接，并且建立半导体结构所附接的另一个器件或结构的导电特性。穿过晶片互连是延长穿过半导体结构的至少一部分的导电通道。
发明内容
在一些实施方案中，本发明包括制造半导体结构的方法。可以在延伸且部分地穿过半导体结构的至少一个通路凹槽之内设置牺牲材料；可以在半导体结构中形成至少一个穿过晶片互连的第一部分。可以使所述至少一个穿过晶片互连的第一部分对准所述至少一个通路凹槽。可以用导电材料代替在所述至少一个通路凹槽之内的所述牺牲材料，以便形成与所述至少一个穿过晶片互连的第一部分电气接触的至少一个穿过晶片互连的第二部分。
本发明还包括制造半导体结构的方法的另外的实施方案。根据这些方法，在延伸到半导体结构的表面的至少一个通路凹槽之内设置牺牲材料。可以在遍于所述半导体结构的表面之上设置半导体材料层，并且可以应用所述半导体材料层来制造至少一个器件结构。形成延伸且穿过所述半导体材料层的至少一个穿过晶片互连的第一部分。可以从相对所述半导体材料层的所述半导体结构的侧面来减薄所述半导体结构。可以从所述半导体结构中的所述至少一个通路凹槽之内移除所述牺牲材料，并且可以在通路凹槽之内暴露所述至少一个穿过晶片互连的第一部分；可以在通路凹槽之内设置导电材料，从而形成至少一个穿过晶片互连的第二部分。
在另外的实施方案中，本发明包括通过本文所公开的方法形成的半导体结构。例如，在一些实施方案中，半导体结构包括牺牲材料、半导体材料以及至少一个器件结构，所述牺牲材料位于在从半导体结构的表面延伸且部分地穿过半导体结构中的至少一个通路凹槽之内，所述半导体材料层设置在遍于所述半导体结构的表面之上，所述至少一个器件结构包括设置在遍于所述半导体结构的表面之上的所述半导体材料的至少一部分。至少一个穿过晶片互连的第一部分延伸且穿过设置在遍于所述半导体结构的表面之上的所述半导体材料，并且所述至少一个穿过晶片互连的第一部分对准所述至少一个通路凹槽。
在另外的实施方案中，本发明包括半导体结构，所述半导体结构包括有源表面、后表面、位于所述有源表面与所述后表面之间的半导体结构之内的至少一个晶体管以及至少一个穿过晶片互连，所述至少一个穿过晶片互连从所述有源表面和所述后表面中的至少一个延伸且至少部分地穿过所述半导体结构。所述至少一个穿过晶片互连包括第一部分、第二部分以及能识别边界，所述能识别边界在所述第一部分的微观结构和所述第二部分的微观结构之间。
附图说明
虽然本说明书包括权利要求特别指出并明确要求的内容被认为是本发明的实施方案，但当结合所附附图来理解时，可以从本发明的实施方案的某些实例的描述中更容易确定本发明的实施方案的优点，其中：
图1为半导体结构的一部分的简化的侧面剖视图；
图2为另一个半导体结构的一部分的简化的侧面剖视图，该部分可以通过设置部分地穿过图1的半导体结构的通路凹槽得以形成；
图3为另一个半导体结构的一部分的简化的侧面剖视图，该部分可以通过在图2的半导体结构的暴露表面上或遍于图2的半导体结构的暴露表面之上设置介质材料得以形成，该暴露表面在半导体结构中的通路凹槽之内；
图4为另一个半导体结构的一部分的简化的侧面剖视图，该部分可以通过在图3的半导体结构的通路凹槽之内设置材料（比如多晶硅）得以形成；
图5为已键合的半导体结构的一部分的简化的侧面剖视图，该部分可以通过将另一个半导体结构键合到图4的半导体结构得以形成；
图6为另一个半导体结构的简化的侧面剖视图，该部分可以通过在图5的已键合的半导体结构中减薄另一个半导体结构得以形成；
图7是另一个半导体结构的一部分的放大图，该部分可以通过在图6的已键合的半导体结构中和/或在图6的已键合的半导体结构上制造晶体管和浅沟道隔离结构得以形成；
图8是另一个半导体结构的一部分的放大图，该部分可以通过在遍于图7的半导体结构之上设置介质材料层，并通过设置穿过该半导体结构的穿过晶片互连的部分得以形成；
图9是另一个半导体结构的一部分的放大图，该部分可以通过在遍于图8的半导体结构的表面之上制造包括导电结构一层或多层得以形成；
图10是另一个半导体结构的一部分的放大图，该部分可以通过将图9的半导体结构键合到载体衬底得以形成；
图11是另一个半导体结构的一部分的放大图，该部分可以通过从图10的半导体结构的通路凹槽之内移除多晶硅材料得以形成；
图12是另一个半导体结构的一部分的放大图，该部分可以通过在图11的半导体结构的通路凹槽之内设置导电材料以便在其中形成穿过晶片互连的另外部分得以形成；
图13是另一个半导体结构的一部分的放大图，该部分可以通过从图12的半导体结构移除载体衬底，并通过遍于在其中的穿过晶片互连的暴露端部之上设置导电凸块得以形成；
图14到图16显示了另外的方法，该方法可以用于处理与图10中所示半导体同样的半导体以及与图11中所示半导体结构同样的半导体结构；以及
图17到图20还显示了另外的方法，该方法可以用于处理与图10中所示半导体同样的半导体以及与图11中所示半导体结构同样的半导体结构。
具体实施方式
随后的描述提供了特定的细节，比如材料类型和处理条件，以便提供本公开的实施方案的透彻描述及其实施。然而，本领域普通技术人员将会理解，本公开的实施方案可以不采用这些特定的细节而结合传统的制造技术得以实现。此外，本文中所提供的描述对于制造半导体器件或系统没有形成完整的处理流程。本文中仅仅详细描述了那些对于理解本发明的实施方案必需的处理行为和结构。本文中所述的材料可以通过任何合适的技术加以形成（例如，淀积或生长），该技术包括但不限于，旋转涂层（spin coating）、覆盖涂层（blanket coating）、布里奇曼和直拉过程（Bridgeman and Czochralski processes）、化学气相淀积（“CVD”）、等离子体增强化学气相淀积（“PECVD”）、原子层淀积（“ALD”）、等离子体增强的原子层淀积（“PEALD”）或物理气相淀积（“PVD”）。虽然本文中所描述和说明的材料可以形成层，但材料不限于层，而是可以形成其他的三维构造。
本文中所应用的术语“水平”和“垂直”，限定为元件或结构相对于主要平面或半导体结构（例如，晶片、芯片、衬底等）表面的相对位置，不考虑半导体结构的方向，该术语解释为相对于所描述的结构的方向的正交维度。如本文中所应用，术语“垂直”是指并包括基本上垂直于半导体结构的主要表面的维度，而“水平”是指基本上平行于半导体结构的主要表面的维度。
如本文中所应用，术语“半导体结构”是指并包括用于半导体器件的形成的任何结构。例如，半导体结构包括芯片和晶片（例如，载体衬底和器件衬底），以及装配或复合结构，该装配或复合结构包括相互三维集成的两个或更多个芯片和/或晶片。半导体结构还包括完全制造的半导体器件，以及在半导体器件的生产过程中形成的中间结构。半导体结构可以由导电、半导体材料，和/或不导电材料组成。
如本文中所应用，术语“已处理的半导体结构”是指并包括任何半导体结构，该半导体结构包括一个或多个至少部分形成的器件结构。已处理的半导体结构是半导体结构的一个子集，所有已处理的半导体结构是半导体结构。
如本文中所应用，术语“已键合的半导体结构”是指并包括任何结构，该结构包括连接在一起的两个或多个半导体结构。已键合的半导体结构是半导体结构的一个子集，所有已键合的半导体结构是半导体结构。此外，包括一个或多个已处理的半导体结构的已键合的半导体结构也是已处理的半导体结构。
如本文中所应用，术语“器件结构”是指并包括已处理的半导体结构的任何部分，也即，包括或限定了待形成在半导体结构上或在半导体结构中的半导体器件的有源或无源组件的至少一部分。例如，器件结构包括集成电路的有源或无源组件，比如，例如晶体管、传感器、电容、电阻、导电线、导电通道和导电接触垫。
如本文中所应用，术语“穿过晶片互连”或“TWI”是指并包括通过第一半导体结构的至少一部分延伸的任何导电通道，该部分用于穿过第一半导体结构与第二半导体结构之间的界面，在第一半导体结构与第二半导体结构之间设置结构和/或电气互连。穿过晶片互连在技术中也被称为其他术语，比如“通过硅通道（throughsilicon via）”或“通过衬底通道（through substrate via）”（TSV）和“通过晶片通道（through wafer via）”或“TWV”。TWI通常在基本垂直于半导体结构的基本平面、主要表面的方向上（也即，在平行于“Z”轴的方向上）延伸且穿过半导体结构。
如本文中所应用，当用在相对于已处理的半导体结构时，术语“有源表面”是指并包括已处理的半导体结构的暴露主要表面，该表面已经或将会被处理，从而在已处理的半导体结构的暴露主要表面中和/或在已处理的半导体结构的暴露主要表面上，形成一个或多个器件结构。
如本文中所应用，当用在相对于已处理的半导体结构时，术语“后表面”是指并包括在从半导体结构的有源表面的已处理的半导体结构的相对侧上的已处理的半导体结构的暴露主要表面。
如本文中所应用，术语“III-V型半导体材料”是指并包括主要由元素周期表的IIIA族（B、Al、Ga、In和Ti）的一种或多种元素和元素周期表的VA族（N、P、As、Sb和Bi）的一种或多种元素所组成的任何材料。
如本文中所应用，当用在关于材料或结构时，术语“热膨胀系数”是指在室温下材料或结构的热膨胀的平均线性系数。
如下面进一步详细讨论，在某些实施方案中，本发明包括形成半导体结构的方法，该方法在其中包括一个或多个穿过晶片互连。该穿过晶片互连可以包括在单独处理中形成的两个或多个部分。
图1为第一半导体结构100的一部分的简化的侧面剖视图。第一半导体结构100可以由材料102的层或衬底组成。例如，材料102可以由陶瓷组成，比如氧化物（例如，二氧化硅（SiO2）或氧化铝（Al2O3））或氮化物（例如，氮化硅（Si3N4）或氮化硼（BN））。作为其他实例，第一半导体材料100可以由半导体材料组成，比如硅（Si）、锗（Ge）、第三至五族半导体材料等。此外，材料102可以由单晶半导体材料或半导体材料的外延层组成。作为一个非限制性实例，第一半导体结构100的材料102可以由单晶体态硅材料组成。
图2显示了另一个半导体结构110，半导体结构110可以通过在图1的半导体结构100中设置通路凹槽112加以形成。通路凹槽112可以用于形成穿过晶片互连的部分，如下面进一步详细讨论。如图2中所示，通路凹槽112可以从半导体结构110的第一主要表面104延伸到半导体结构110的材料102中，并至少部分地穿过半导体结构110的材料102。在一些实施方案中，通路凹槽112可以包括封闭通路凹槽，该封闭通路凹槽延伸且仅部分地穿过半导体结构110的材料102。
通路凹槽112可以具有基本上圆柱形的横截面形状，或其他任何横截面形状。通路凹槽112可以具有大约一微米（1μm）或更小、或者大约10微米（10μm）或更小，甚至50微米（50μm）或更小的平均横截面尺寸（例如，平均直径）。此外，通路凹槽112可以具有从约0.5到10.0延伸的范围内的平均高径比（aspect ratio）（也即，平均高度到平均横截面尺寸的比）。
图3显示了另一种半导体结构120，半导体结构120可以通过在通路凹槽112之内的材料102的表面设置介质材料122加以形成。通过实例而不是限制的方式，介质材料122可以由陶瓷组成，比如氧化物（例如，二氧化硅（SiO2）或氧化铝（Al2O3））、氮化物（例如，氮化硅（Si3N4）或氮化硼（BN）），或氮氧化物（例如，氧氮化硅）。介质材料122可以在通路凹槽112之内，在材料102的暴露表面上或材料102的暴露表面中在原处得以形成。在另外的实施方案中，介质材料122可以在通路凹槽112之内，淀积在遍于材料102的暴露表面之上。作为一个特定非限制性实例，材料102可以由体态硅材料组成，介质材料122可以包括硅氧化物，并且介质材料122可以在通路凹槽112之内，通过将材料102的暴露表面氧化加以形成。在一些实施方案中，介质材料122也可以淀积在遍于半导体结构110（图2）的第一主要表面104之上，如图3所示。
参考图4，通路凹槽112（图3）可以用牺牲材料132填充。牺牲材料132由这样一种材料组成，该材料最终被移除并由另一种材料所替换，如下面所讨论。例如，牺牲材料132可以由多晶硅材料组成。换言之，牺牲材料132可以由具有微观结构的硅组成，该微观结构包括在该微观结构之内随机定向的多个内部键合晶粒硅。该硅材料在技术上一般是指“多晶硅”材料。在另外的实施方案中，牺牲材料132可以由任何其他材料组成，相对于材料102（以及可选的介质材料122），该材料可以被选择性地蚀刻，比如陶瓷、半导体材料（例如，多晶锗硅）、高分子材料、金属等。在一些实施方案中，牺牲材料132可以由一种或多种另外的介质材料组成，比如氧化物、氮化物或氮氧化物（例如，二氧化硅）。牺牲材料132可以具有这样一种成分，选择该成分使得在大于约400℃的温度下的半导体结构处理时，使牺牲材料132的原子不会以任何显著的方式扩散到半导体结构的环绕区域，半导体结构可以在制造晶体管或其他器件结构期间经受该温度，如下面进一步详细描述，或者如果在高温下进行这些处理的期间，原子以任何可观数量扩散到环绕结构中，其将不会对半导体结构产生不利影响，。在一些实施方案中，牺牲材料132可以表现出一个热膨胀系数，其在通过材料102所表现的热膨胀系数的大约百分之四十（40%）之内，在通过材料102所表现的热膨胀系数的大约百分之二十（20%）之内，或甚至在通过材料102所表现的热膨胀系数的大约百分之五（5%）之内。此外，在一些实施方案中，牺牲材料132可以由一种材料组成，该材料具有大约5.0×10-6℃-1或更小、大约3.0×10-6℃-1或更小，或甚至大约1.0×10-6℃-1或更小的热膨胀系数。
在通路凹槽112（图3）之内设置牺牲材料132之后，半导体结构130的表面134可以被平面化，以使得在半导体结构130的表面134上，牺牲材料132的暴露表面与材料102的暴露表面至少基本上共面且共范围。更具体而言，牺牲材料132可以在遍于第一主要表面104（和可选的介质材料122）之上共形地形成，例如，利用CVD方法。牺牲材料132可以形成厚度，以使通路凹槽112至少基本上完全由牺牲材料132所填充。然后，可以移除任何多余的牺牲材料132（和可选的介质材料132），以使半导体结构130的表面134平整。例如，可以应用化学处理（比如，湿或干化学蚀刻处理）、机械处理（比如，研磨或抛光处理），或者通过化学-机械抛光（CMP）处理，使半导体结构130的表面134平整。
如上所述，在通路凹槽112（图3）之内设置牺牲材料132之后，半导体材料的薄层可以设置在遍于半导体结构130的表面134之上。作为非限制性实例，半导体材料的薄层可以设置在遍于半导体结构130的表面134之上，参照图5和图6，如下所述。
图5显示了已键合的半导体结构，该半导体结构可以通过将包括衬底142的另一个半导体结构键合到图4的半导体结构130的表面134而形成。衬底142可以包括半导体材料，比如，例如硅（Si）、锗（Ge）、第三至五族半导体材料等。此外，衬底142的材料可以包括单晶半导体材料或外延层半导体材料。作为一个非限制性实例，衬底142的材料可以包括单晶体态硅材料。
可以应用直接键合处理将衬底142键合到表面134，其中，沿着半导体结构130与衬底142之间的键合界面，通过在半导体结构130的键合表面与衬底142的键合表面之间设置直接的原子键或分子键，使衬底142直接键合到半导体结构130（图4）。换言之，可以不在衬底142与半导体结构130之间应用粘合剂或其他中间键合材料而使衬底142直接键合到半导体结构130。在衬底142与半导体结构130之间的原子键或分子键的性质将取决于衬底142和半导体结构130中的每个的材料组成。因此，根据一些实施方案，例如，直接的原子键或分子键可以设置于，二氧化硅和氧化锗的至少一种与硅、锗、二氧化硅和氧化锗的至少一种之间。
通过实例而不是限制的方式，衬底142的键合表面可以由氧化物材料（例如，二氧化硅（SiO2））组成，并且半导体结构130的键合表面可以由至少基本上由相同的氧化物材料（例如，二氧化硅（SiO2））组成。在该实施方案中，二氧化硅到二氧化硅表面直接键合处理可以用于将衬底142的键合表面键合到半导体结构130的键合表面。如图5所示，在该实施方案中，在衬底142与半导体结构130（图4）之间的键合界面处，键合材料148（例如，氧化物层，比如二氧化硅）可以设置在衬底142与半导体结构130之间。例如。键合材料148可以具有大约1000埃的平均厚度。
在另外的实施方案中，衬底142的键合表面可以由半导体材料（例如，硅）组成，并且半导体结构130的键合表面可以由至少基本上相同的半导体材料（例如，硅）组成。在该实施方案中，硅到硅的表面直接键合处理可以用于将衬底142的键合表面键合到半导体结构130的键合表面。
在一些实施方案中，可以通过使衬底142的键合表面和半导体结构130的键合表面中的每一个形成具有相对平滑的表面，并随后使键合表面靠近到一起，且在退火处理中保持键合表面之间的接触，而建立在衬底142的键合表面与半导体结构130的键合表面之间的直接键合。
例如，可以使衬底142的键合表面和半导体结构130的键合表面的每个形成具有大约两纳米（2.0nm）或更小、大约一纳米（1.0nm）或更小，或甚至四分之一的纳米（0.25nm）或更小的均方根表面粗糙度（root mean square surfaceroughness）（RRMS）。在一些实施方案中，可以使衬底142的键合表面和半导体结构130的键合表面中的每个形成具有在大约四分之一纳米（0.25nm）与大约两纳米（2.0nm）之间，或甚至大约在二分之一纳米（0.5nm）与大约一纳米（1.0nm）之间的均方根表面粗糙度（RRMS）。
退火处理可以包括在炉中以大约一百摄氏度（100℃）与大约四百摄氏度（400℃）之间的温度加热衬底142和半导体结构130大约两分钟（2min）与大约15小时（15hr）之间的时间。
如上所述，应用机械抛光处理和化学蚀刻处理中的至少一种，衬底142的键合表面和半导体结构130的键合表面中的每个可以相对平滑地形成。例如，化学-机械抛光（CMP）处理可用于平整和/或降低衬底142的键合表面和半导体结构130的键合表面中每个的表面粗糙度。
可以从图5的半导体结构140移除衬底142的第一部分144，留下覆盖表面134的衬底142的第二部分146，并形成图6的已键合半导体结构150。换言之，衬底142的第一部分144可以与衬底142的第二部分146分开。图6的半导体结构150包括覆盖表面134的半导体材料薄层152。半导体材料薄层152是由衬底142的第二部分144（图5）所提供的。
再次参考图5，以举例而不是限制的方式，该处理在行业内被称为智能削减
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处理（SMART 
Figure BDA00002887214900082
process），该处理可用于使衬底142的第一部分144从衬底142的第二部分146分开。例如，这些处理在Bruel的美国专利No.RE39，484（发表于2007年2月6日）、Aspar等人的美国专利No.6，303，468（发表于2001年10月16日）、Aspar等人的美国专利No.6，335，258（发表于2002年1月1日）、Moriceau等人的美国专利No.6，756，286（发表于2004年6月29日）、Aspar等人的美国专利No.6，809，044（发表于2004年10月26日），以及Aspar等人的美国专利No.6，946，365（发表于2005年9月20日）中得以详细描述，在此，这些申请的每个的公开将其全部内容通过引用并入本文中。
可以使多种离子（例如，氢、氦或惰性气体离子）注入到衬底142中。如上所述，在连接衬底142到图4的半导体130之前或之后，可以使该离子注入到衬底142中。例如，可以从位于衬底142侧面上的离子源（未示出）将离子注入衬底142中。可以使离子沿着基本上垂直于衬底142的主要表面的方向注入衬底142中。如本领域所公知，离子注入到衬底中的深度至少部分地是离子注入到衬底中所具有的能量的函数。通常而言，注入具有较低能量的离子将以相对较浅的深度注入，而注入具有较高能量的离子将以相对较深的深度注入。
可以将离子以预定的能量注入衬底142中，选择该能量以在衬底142之内将离子注入所需的深度。作为一个特定的非限制性实例，可以将离子以选定的深度设置在衬底142之内，以使衬底142的第二部分146的平均厚度T为大约三百纳米（300nm）或更少，或甚至为大约一百纳米（100nm）或更少。如本领域所公知，不可避免地，至少一些离子可以注入到不同于所需的注入深度的深度，作为从衬底142的表面到衬底142中的深度的函数，离子浓度的曲线图可以在大体上表现为钟形（对称或非对称）曲线，该曲线在所需注入深度处具有最大值。
基于注入到衬底142中，离子可以在衬底142之内限定断裂面143（如图5中的虚线所示）。断裂面143可以包括在衬底142之内的一层或区域，该层或区域与在衬底142之内的最大离子浓度的平面对齐（例如，关于最大离子浓度的平面居中）。断裂面143可以在衬底142之内限定弱化带，在随后的处理中，衬底142可以沿着该弱化带裂开或断开。可以通过加热衬底142，对衬底142施加机械力，或通过对衬底142施加其他的能量，使衬底142沿断裂面143裂开或断开。
在另外的实施方案中，通过键合相对厚的材料层（例如，具有平均厚度大于300微米的层），比如衬底142，衬底142的第二部分146可以设置为覆盖图4的半导体结构130的表面134，而随后从相对表面134的衬底142的侧面149来减薄相对厚的衬底142。例如，可以应用化学处理（比如，湿或干化学蚀刻处理）、机械处理（比如，研磨或抛光处理），或者通过化学-机械抛光（CMP）处理来减薄衬底142。
在另一个实施方案中，可以覆盖（例如，在表面134上）图4的半导体结构130的表面134，在原处形成相对薄的半导体材料层（其可能至少在组成和构造上基本类似于衬底142的第二部分146）。例如，可以通过淀积材料，覆盖图4的半导体结构130的表面134形成相对薄的硅材料层（比如硅）为所需的厚度。
在覆盖图3的半导体结构130的表面134设置半导体材料薄层152之后，可以使一个或多个器件结构形成在半导体材料薄层152上和/或半导体材料薄层152中。换言之，可以应用半导体材料薄层152来形成一个或多个器件结构。通过实例而不是限制的方式，可以应用半导体材料薄层152来制造多种晶体管。
图7显示了图6被虚线158包围的已键合的半导体器件150的部分，在对半导体结构150进行处理之后形成图7的已键合且已处理的半导体结构160。半导体结构160包括一个或多个晶体管162。为清晰起见，在图7中仅显示一个晶体管162。如图7所示，每个晶体管162可以包括源极、漏极和栅极结构165，该源极包括源极区域163A和源极接触163B，该漏极包括漏极区域164A和漏极接触164B。源极区域163A和漏极区域164A中的每个可以包括半导体材料薄层152的区域，这些区域已掺杂有一种或多种掺杂物以使这些区域导电。源极区域163A和漏极区域164A可以通过沟道区域166使彼此隔开，沟道区域166可以由半导体材料薄层152的无掺杂区域组成。栅极结构165可以设置为在晶体管162的源极和漏极之间侧面覆盖沟道区域166。源极接触163B、漏极接触164B和栅极结构165中的每个可以包括导电材料，比如一种或多种金属，或掺杂的多晶硅材料。栅极结构165的导电材料可以通过一种或多种介质材料（例如，氧化物、氮化物、氮氧化物等）与半导体材料薄层152电绝缘。
如图7所示，可以在贴近晶体管162的半导体材料薄层152中或穿过半导体材料薄层152形成一个或多个浅沟槽隔离结构168。浅沟槽隔离结构168可以由介质材料组成，并且浅沟槽隔离结构168可用于使每个晶体管162从其他晶体管或半导体结构160的其他器件结构电绝缘。通过实例而不是限制的方式，浅沟槽隔离结构168可以由介质材料（比如氧化物、氮化物、氮氧化物等）组成。浅沟槽隔离结构168可以与通路凹槽112和包含于其中的牺牲材料132垂直对齐（也即，沿着垂直于半导体结构160的主要表面（比如表面134）的方向对齐）。换言之，可以使通路凹槽112和牺牲材料132放置为彼此相对，使得可以绘制至少基本上垂直于半导体结构160的主要表面（比如表面134）的直线，该直线穿过浅沟槽隔离结构168以及一个通路凹槽112之内的牺牲材料132的一定体积。
参考图8，可以通过在遍于图7的半导体结构160的暴露表面169之上设置介质材料层172（例如，介质材料隔层）来形成已键合、已处理的半导体结构170，在暴露表面169中和/或暴露表面169上已形成一个或多个晶体管162和浅沟槽隔离结构168，并且在其中形成穿过晶片互连的第一部分174。
介质材料层172可以形成在表面169上或遍于表面169之上淀积，并且可以具有足够厚的平均厚度以覆盖晶体管162的栅极结构165，如图8所示。介质材料层172可以由介质材料组成，比如氧化物、氮化物、氮氧化合物等。
继续参考图8，穿过晶片互连的第一部分174可以在半导体结构170中形成。穿过晶片互连的第一部分174可以由导电材料组成，比如一种或多种金属、掺杂的多晶硅等。可以通过形成通路凹槽176来形成穿过晶片互连的第一部分174，通路凹槽176穿过介质材料层172、穿过浅沟槽隔离结构168、穿过任意键合材料148而到达在材料102之内的通路凹槽112中的牺牲材料132。在一些实施方案中，浅沟槽隔离结构168可以延伸且不完全穿过半导体材料薄层152，并且通路凹槽176也可以延伸且穿过半导体材料薄层152的至少一部分。例如，可以应用掩模和蚀刻处理来形成通路凹槽176。掩模层可以设置为覆盖介质材料层172的暴露的主要表面178。掩模层可以组成图案以便在需要形成通路凹槽176的位置处形成延伸且穿过掩模层的孔或孔径。在掩模层中的孔径可以具有对应于待形成的通路凹槽176的所需横截面的尺寸和形状的横截面尺寸和形状。然后，可以使半导体结构170暴露于一种或多种蚀刻剂中，该蚀刻剂将蚀刻各种材料，通路凹槽176穿过这些材料延伸而不（以任何显著的速率）蚀刻掩模层。例如，湿化学蚀刻处理或干反应离子蚀刻处理可以被用于形成穿过介质材料层172、浅沟槽隔离结构168以及任意键合材料148到达牺牲材料132的通路凹槽176。
在一些实施方案中，通路凹槽176可以具有从约为0.5到约为10.0延伸的范围内的平均高径比（也即，平均高度与平均横截面尺寸的比）。
在形成通路凹槽176之后，导电材料可以被设置于通路凹槽176之内。例如，可以应用化学镀层处理和/或电镀处理使一种或多种金属材料淀积在通路凹槽176之内。
类似于浅沟槽隔离结构168，穿过晶片互连的第一部分174可以与通路凹槽112和包含于其中的牺牲材料132垂直对齐（也即，沿着垂直于半导体结构170的主要表面（比如表面134）的方向对齐），第一部分174穿过浅沟槽隔离结构168延伸。换言之，可以使穿过晶片互连的第一部分174和牺牲材料132放置为彼此相对，使得可以绘制至少基本上垂直于半导体结构170的主要表面（比如表面134）的直线，该直线经过穿过晶片互连的第一部分174以及在一个通路凹槽112之内的牺牲材料132的一定体积。
在形成穿过晶片互连的第一部分174之后，可以进行另外的处理以形成另外的器件结构，比如，在遍于介质材料层172的暴露的主要表面178之上的导电通路、导线、交线（trace）以及衬垫。该处理可以包括在本领域被称为“后段制程（Back End Of Line）”（BEOL）处理。
例如，图9显示了已键合、已处理的半导体结构180，其可以通过在一种或多种环绕介质材料184之内的多个器件结构182的制造来形成。器件结构182可以包括由导电材料（比如一种或多种金属或掺杂的多晶硅）组成的一种或多种导电通路、导线、交线，以及衬垫。一种或多种环绕介质材料184可以由氧化物、氮化物、氮氧化物等组成。可以应用本领域公知的方法，在介质材料层172的主要表面178上光刻地（也即，逐层）形成各种器件结构182和环绕介质材料184。
在关于图9的如上所述的形成覆盖介质材料层172的器件结构182之后，材料102的一部分可以从半导体结构180移除以便暴露穿过材料102的牺牲材料132，如图10的已键合且已处理的半导体结构190中所示。可以将材料102的一部分从在面对有源表面186的半导体结构180的侧面上的材料102的暴露的主要表面103（图9）移除。通过实例而不是限制的方式，例如，可以应用化学蚀刻处理、机械抛光处理或化学-机械抛光（CMP）处理中的一种或多种来移除材料102的该部分。如果介质材料122设置在牺牲材料132与材料102之间，如图9所示，也可以移除介质材料122的一部分以使牺牲材料132暴露到半导体结构190的外部，如图10所示。
可选地，在移除材料102以使牺牲材料132暴露来辅助处理半导体结构，同时移除材料102之前，图9的半导体结构180的有源表面186可以被键合到载体衬底192，如图10所示。
如图10所示，在将牺牲材料132暴露至半导体结构190的外部之后，可以从通路凹槽112之内移除牺牲材料132，以便形成图11所示的已键合且已处理的半导体结构200。通过实例而不是限制的方式，可以应用湿化学蚀刻处理来从通路凹槽112之内移除牺牲材料132。蚀刻剂可用于移除牺牲材料132，该蚀刻剂将以更快的速度从半导体结构200蚀刻（例如，移除）牺牲材料132，该速度高于蚀刻剂将移除介质材料122和任意键合材料148的速度。换言之，蚀刻剂可用于移除牺牲材料132，该蚀刻剂对于牺牲材料132（并相对于可选介质材料122是可选择地）和任意键合材料148具有选择性。在实施方案中，其中牺牲材料由多晶硅材料组成，蚀刻剂可以由硝酸、氢氟酸和水的混合物组成。在实施方案中，其中牺牲材料132由另外的介质材料组成，例如，比如二氧化硅，应用由氢氟酸组成的蚀刻溶液或等离子体蚀刻处理（例如，利用六氟化硫SF6蚀刻化学物质），可以选择性地蚀刻牺牲材料132。
如图12所示，导电材料可以设置于通路凹槽112之内（在通过移除牺牲材料132而空出的空间之内）以形成穿过晶片互连214的第二部分212。穿过晶片互连214包括第一部分174和第二部分212。可以在穿过晶片互连214的第一部分174和第二部分212之间建立直接的物理和电气接触。
穿过晶片互连214的第二部分212的导电材料可以由导电材料组成，比如一种或多种金属、掺杂的多晶硅等。在一些实施方案中，穿过晶片互连214的第二部分212的导电材料与穿过晶片互连214的第一部分174的导电材料可以至少基本上相同。导电材料的可以设置在通路凹槽112、176之内。例如，可以应用化学镀层处理和/或电镀处理使一种或多种金属材料淀积在通路凹槽176之内。
穿过晶片互连214包括其第一部分174和第二部分212。在半导体结构210的制造期间，由于第一部分174和第二部分212在不同的连续时间内以单独处理形成，因此，在本发明的一些实施方案中，在穿过晶片互连214的第一部分174与第二部分212之间的微观结构中，可以存在不连续、能识别的边界216。能识别的边界216可以位于邻近半导体材料薄层152的主要表面。例如，能识别的边界216可能与设置于半导体材料薄层152的主要表面处的键合材料148共面。此外，半导体结构210可以取向为平行于有源表面186，如图12所示。
在一些实施方案中，穿过晶片互连214可以具有从约为0.5到约为10.0延伸的范围内的平均高径比（也即，平均高度与平均横截面尺寸的比）。
在形成如上所述的穿过晶片互连214之后，可以从图12的已键合且已处理的半导体结构210中移除载体衬底192，以便形成图13的已键合且已处理的半导体结构220。如图13所示，在面对有源表面186的半导体结构220的后表面224处，导电凸块222与穿过晶片互连214的第二部分212的暴露端部可以在结构上联接且电气联接。例如，导电凸块222可以由导电材料组成，比如导电焊料合金。
如果需要或必需，则图13中所示的半导体结构220可以选择性地进行进一步处理和封装。随后，可以应用导电凸块222使半导体结构220在结构上联接且电气联接到另一个结构，比如印刷电路板、另一种半导体结构（例如，另一个芯片或晶片）等。在另外的实施方案中，可以应用本领域公知的其他器件和技术（例如，比如应用导电线、非均质导电薄膜等）使半导体结构220在结构上联接且电气联接到另一个结构。
再次参考图10，在本发明的一些实施方案中，在不蚀刻半导体结构190的其他材料的情况下，选择性地蚀刻在通路凹槽112之内的牺牲材料132而可能是相对困难的。在该实施方案中，如上文所述，在蚀刻牺牲材料132之前，可能需要保护半导体结构190的其他材料。
例如，图14显示了半导体结构230，其可以通过在遍于图10的半导体结构190的表面之上淀积掩模层232而形成，以这样的方式来至少基本上覆盖半导体结构230的所有暴露表面，可能除了载体衬底192的某些表面。掩模层232可以由陶瓷材料组成，比如氧化物（例如，二氧化硅（SiO2）或氧化铝（Al2O3））、氮化物（例如，氮化硅（Si3N4）或氮化硼（BN）），或者氮氧化物。
如图15所示，掩模层232可以组成图案以形成延伸且穿过掩模层232的开口242，从而产生图15的已键合且已处理的半导体结构240。光刻掩模和蚀刻处理（比如本领域公知的技术）可以用来形成穿过掩模层232的开口242。开口242可以具有特定尺寸、形状和位置以便通过开口242将在通路凹槽112中的牺牲材料132暴露。然后，可以应用蚀刻剂使半导体结构240经受湿或干蚀刻处理，相对于掩模层232的材料，该蚀刻剂对于牺牲材料132具有选择性。该蚀刻处理将导致牺牲材料132从通路凹槽112之内被移除，产生图16的半导体结构250。然后，可以从图16的半导体结构250中移除掩模层232以便形成至少与图11的半导体结构200基本上相同的半导体结构。
在另外的方法中，根据如先前关于图9和图10所讨论的将材料102减薄，可以使材料102相对于牺牲材料132和/或可选的介质材料122凹进，从而形成图17的半导体结构260。通过实例而不是限制的方式，可以使材料102相对于牺牲材料132和/或可选的介质材料122凹进大约2000埃。在形成图17的半导体结构260之后，可以在遍于半导体结构260之上淀积掩模层272以形成图18的半导体结构的270。掩模层272可以由陶瓷材料组成，比如氧化物（例如，二氧化硅（SiO2）或氧化铝（Al2O3））、氮化物（例如，氮化硅（Si3N4）或氮化硼（BN）），或者氮氧化物。如图18所示，半导体结构270可以包括在其侧面相对载体衬底192的主要表面274。
图18的半导体结构270的主要表面274可以经受平整处理，比如化学机械抛光（CMP）处理，以便移除覆盖在通路凹槽112之内的牺牲材料132的体积的掩模层272的部分（和任何介质材料122的部分），以形成图19的已键合且已处理的半导体结构280。如图19所示，在平整主要表面274（图18）之后，可以穿过掩模层272来暴露牺牲材料132。然后，在暴露牺牲材料132之后，可以应用蚀刻剂使半导体结构280经受湿或干蚀刻处理，相对于掩模层272的材料，该蚀刻剂对于牺牲材料132具有选择性。该蚀刻处理将导致牺牲材料132从通路凹槽112之内移除，从而产生图20的已键合且已处理的半导体结构290。然后，可以从图20的半导体结构290中移除掩模层272以便形成至少与图11的半导体结构200基本上相同的半导体结构，然后可以进一步处理该结构（如前所述）。
如上关于穿过晶片互连214的描述，利用多步处理（例如，两步处理）来形成穿过晶片互连，因为穿过晶片互连的不同部分的高径比小于整个穿过晶片互连的高径比，可以在制造期间提高正确操作半导体结构的良品率，这会导致在其中形成穿过晶片互连的不同部分的通路凹槽更容易进行蚀刻，导致在通路凹槽之内遍于暴露表面之上的绝缘介质材料覆盖范围的改进，并导致在通路凹槽之内的导电材料的镀层改进，以形成穿过晶片互连的不同部分。此外，晶体管的制造（比如本文所述的晶体管162）可以使半导体结构经受大于约400℃的温度。如果在该提高的温度下，在半导体结构的处理期间，导电金属被设置于通路凹槽中，金属原子可能会扩散到半导体结构的其他区域，该扩散可能对半导体结构的操作产生不利地影响。此外，该金属材料与周围的介质和半导体材料的之间热膨胀系数的不匹配可以导致半导体结构的结构损伤。因此，通过在制造晶体管之前在半导体结构中的通路凹槽之内设置牺牲材料，并且在制造晶体管之后用另一种导电材料来代替牺牲材料，可以避免该结构损伤或降低会发生该结构损伤的可能性。
本发明的另外的非限制性实施方案如下所述：
实施方案1：一种制造半导体结构的方法，包括：在延伸且部分地穿过半导体结构的至少一个通路凹槽之内设置牺牲材料；在半导体结构中形成至少一个穿过晶片互连的第一部分，并使至少一个穿过晶片互连的第一部分对准至少一个通路凹槽；以及用导电材料代替在至少一个通路凹槽之内的牺牲材料，并且形成与至少一个穿过晶片互连的第一部分电气接触的至少一个穿过晶片互连的第二部分。
实施方案2：根据实施方案1所述的方法，其中在半导体结构中形成至少一个穿过晶片互连的第一部分进一步包括，使至少一个穿过晶片互连的第一部分延伸且穿过介质材料。
实施方案3：根据权利要求1所述的方法，其中在延伸且部分地穿过半导体结构的至少一个通路凹槽之内设置牺牲材料包括：形成至少一个封闭通路凹槽，所述至少一个封闭通路凹槽从半导体结构的表面延伸且部分地穿过半导体结构；在所述至少一个封闭通路凹槽之内设置至少一种多晶硅材料、第三至第五族半导体材料，以及介质材料。
实施方案4：根据权利要求3所述的方法，其中在所述至少一个封闭通路凹槽之内设置多晶硅材料、第三至第五族半导体材料以及介质材料中的至少一种，包括在所述至少一个封闭通路凹槽之内设置多晶硅材料。
实施方案5：根据实施方案3所述的方法，进一步包括穿过体态硅材料形成所述至少一个通路凹槽。
实施方案6：根据实施方案4所述的方法，进一步包括，在至少一个封闭通路凹槽之内，在所述体态硅材料和所述多晶硅材料之间设置介质材料。
实施方案7：根据实施方案3所述的方法，进一步包括，在至少一个封闭通路凹槽之内设置所述多晶硅材料之后，在遍于所述半导体结构的表面之上设置半导体材料薄层。
实施方案8：根据实施方案7所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括：将离子注入到衬底中，所述衬底包括半导体材料以便在所述衬底中形成断裂面；将所述衬底键合到所述半导体结构的表面；以及将所述衬底沿着断裂面断裂并且从所述衬底的剩余部分分离所述半导体材料薄层，所述半导体材料薄层保持键合到所述半导体结构的表面。
实施方案9：根据实施方案8所述的方法，其中将所述衬底键合到所述半导体结构的表面包括将所述衬底直接键合到所述半导体结构的表面。
实施方案10：根据实施方案7所述的方法，进一步包括应用所述半导体材料薄层来形成至少一部分的器件结构。
实施方案11：根据实施方案10所述的方法，其中应用所述半导体材料薄层来形成至少一部分的器件结构包括，应用所述半导体材料薄层来形成至少一部分的晶体管。
实施方案12：根据实施方案7所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括，形成薄层以使其具有大约三百纳米（300nm）或更小的平均厚度。
实施方案13：根据实施方案12所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括，形成薄层以使其具有大约一百纳米（100nm）或更小的平均厚度。
实施方案14：根据实施方案1到实施方案13中的任一项所述的方法，进一步包括，在形成所述至少一个穿过晶片互连的第一部分之后，并且在用所述导电材料代替所述牺牲材料并形成所述至少一个穿过晶片互连的第二部分之前，减薄所述半导体结构。
实施方案15：根据实施方案14所述的方法，其中减薄所述半导体结构包括将所述牺牲材料暴露到所述半导体结构的外表面。
实施方案16：根据实施方案14所述的方法，进一步包括：在减薄所述半导体结构之前，将所述半导体结构附接到载体衬底；以及在减薄所述半导体结构之后，从所述半导体结构中移除所述载体衬底。
实施方案17：一种制造半导体结构的方法，包括：在延伸到半导体结构的表面的至少一个通路凹槽之内设置牺牲材料；在遍于所述半导体结构的表面之上设置半导体材料层；应用所述半导体材料层来制造至少一个器件结构；形成延伸且穿过所述半导体材料层的至少一个穿过晶片互连的第一部分；从相对所述半导体材料层的所述半导体结构的侧面来减薄所述半导体结构；从所述半导体结构中的所述至少一个通路凹槽之内移除所述牺牲材料，并且在通路凹槽之内暴露所述至少一个穿过晶片互连的第一部分；以及在通路凹槽之内设置导电材料，并形成至少一个穿过晶片互连的第二部分。
实施方案18：根据实施方案17所述的方法，其中，在所述至少一个通路凹槽之内设置所述牺牲材料包括，包括在所述至少一个通路凹槽之内设置多晶硅材料。
实施方案19：根据实施方案17或实施方案18所述的方法，进一步包括，在所述至少一个通路凹槽之内，在所述牺牲材料和所述半导体结构之间设置介质材料。
实施方案20：根据实施方案17至实施方案19中的任一项所述的方法，其中，在遍于所述半导体结构的表面之上设置所述半导体材料层包括，将所述半导体材料层从衬底转移到所述半导体结构。
实施方案21：根据实施方案20所述的方法，其中，将所述半导体材料层从衬底转移到所述半导体结构包括：将离子注入到所述衬底中；将所述衬底键合到所述半导体结构；以及沿着由所述衬底之内注入的离子所限定的平面使所述衬底断裂并且从所述衬底的剩余部分分离所述半导体材料层。
实施方案22：根据实施方案17至实施方案21中的任一项所述的方法，其中，在遍于所述半导体结构的表面之上设置所述半导体材料层包括，选择半导体材料层以使其具有大约一百纳米（100nm）或更小的平均厚度。
实施方案23：根据实施方案17至实施方案22中的任一项所述的方法，进一步包括：在减薄所述半导体结构之前，将所述半导体结构附接到载体衬底；以及在减薄所述半导体结构之后，从所述半导体结构中移除所述载体衬底。
实施方案24：根据实施方案17至实施方案23中的任一项所述的方法，进一步包括，在所述至少一个穿过晶片互连上形成导电凸块。
实施方案25：一种半导体结构，包括：牺牲材料，所述牺牲材料在从半导体结构的表面延伸且部分地穿过半导体结构的至少一个通路凹槽之内；半导体材料，所述半导体材料设置在遍于所述半导体结构的表面之上；至少一个器件结构，所述至少一个器件结构包括在遍于所述半导体结构的表面之上设置的所述半导体材料的至少一部分；至少一个穿过晶片互连的第一部分，所述至少一个穿过晶片互连的第一部分延伸且穿过设置在遍于所述半导体结构的表面之上的所述半导体材料，所述至少一个穿过晶片互连的第一部分对准所述至少一个通路凹槽。
实施方案26：根据实施方案25所述的半导体结构，进一步包括介质材料体，设置在遍于所述半导体结构的表面之上的所述半导体材料至少部分地环绕所述介质材料体，所述至少一个穿过晶片互连的第一部分延伸且穿过且直接接触所述介质材料体。
实施方案27：根据实施方案26所述的半导体结构，其中所述介质材料体包括浅沟槽隔离结构。
实施方案28：根据实施方案25至实施方案27中的任一项所述的半导体结构，其中所述牺牲材料包括多晶硅材料。
实施方案29：根据实施方案25至实施方案28中的任一项所述的半导体结构，其中所述至少一个器件结构包括至少一个晶体管。
实施方案30：根据实施方案25至实施方案29中的任一项所述的半导体结构，其中，在相对于设置在遍于所述半导体结构的表面之上的所述半导体材料的所述半导体结构的侧面上，所述牺牲材料暴露到所述半导体结构的外表面。
实施方案31：根据实施方案25至实施方案30中的任一项所述的半导体结构，进一步包括载体衬底，所述载体衬底附接到所述半导体结构。
实施方案32：根据实施方案25至实施方案31中的任一项所述的半导体结构，其中，设置在遍于所述半导体结构的表面之上的所述半导体材料包括半导体材料层，所述半导体材料层具有大约三百纳米（300nm）或更小的平均厚度。
实施方案33：根据实施方案33所述的半导体结构，其中，所述半导体材料层具有大约一百纳米（100nm）或更小的平均厚度。
实施方案34：一种半导体结构，包括：有源表面；后表面；至少一个晶体管，所述至少一个晶体管位于所述有源表面与所述后表面之间的半导体结构之内；至少一个穿过晶片互连，所述至少一个穿过晶片互连从所述有源表面和所述后表面中的至少一个延伸且至少部分地穿过所述半导体结构，所述至少一个穿过晶片互连包括：第一部分；第二部分；以及能识别边界，所述能识别边界在所述第一部分的微观结构和所述第二部分的微观结构之间。
实施方案35：根据实施方案34所述的半导体结构，其中，所述至少一个晶体管包括半导体材料薄层的至少一部分。
实施方案36：根据实施方案35所述的半导体结构，其中，所述半导体材料薄层具有大约一百纳米（100nm）或更小的平均厚度。
实施方案37：根据实施方案35或实施方案36所述的半导体结构，其中所述能识别边界位于邻近所述半导体材料薄层的主要表面的位置。
实施方案38：根据实施方案34到实施方案37中的任一项所述的半导体结构，其中所述能识别边界被定向为为平行于所述有源表面和所述后表面中的至少一个。

Claims (25)

1.一种制造半导体结构的方法，包括：
在延伸且部分地穿过半导体结构的至少一个通路凹槽之内设置牺牲材料；
在所述半导体结构中形成至少一个穿过晶片互连的第一部分，并使所述至少一个穿过晶片互连的第一部分对准所述至少一个通路凹槽；以及
用导电材料代替在所述至少一个通路凹槽之内的所述牺牲材料，并且形成与所述至少一个穿过晶片互连的第一部分电气接触的至少一个穿过晶片互连的第二部分。
2.根据权利要求1所述的方法，其中在所述半导体结构中形成至少一个穿过晶片互连的第一部分进一步包括，使所述至少一个穿过晶片互连的第一部分延伸且穿过介质材料。
3.根据权利要求1所述的方法，其中在延伸且部分地穿过所述半导体结构的所述至少一个通路凹槽之内设置所述牺牲材料包括：
形成至少一个封闭通路凹槽，所述至少一个封闭通路凹槽从半导体结构的表面延伸且部分地穿过所述半导体结构；以及
在所述至少一个封闭通路凹槽之内，设置多晶硅材料、锗化硅（SiGe）、第三至第五族半导体材料以及介质材料中的至少一种。
4.根据权利要求3所述的方法，其中在所述至少一个封闭通路凹槽之内设置多晶硅材料、锗化硅（SiGe）、第三至第五族半导体材料以及介质材料中的至少一种，包括在所述至少一个封闭通路凹槽之内设置多晶硅材料。
5.根据权利要求3所述的方法，进一步包括穿过体态硅材料形成所述至少一个通路凹槽。
6.根据权利要求5所述的方法，进一步包括，在所述至少一个封闭通路凹槽之内，在所述体态硅材料和多晶硅材料之间设置介质材料。
7.根据权利要求3所述的方法，进一步包括，在所述至少一个封闭通路凹槽之内设置所述多晶硅材料之后，在遍于所述半导体结构的表面之上设置半导体材料薄层。
8.根据权利要求7所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括：
将离子注入到衬底中，所述衬底包括半导体材料以在所述衬底中形成断裂面；
将所述衬底键合到所述半导体结构的表面；以及
将所述衬底沿着所述断裂面断裂并且从所述衬底的剩余部分中分离所述半导体材料薄层，所述半导体材料薄层保持键合到所述半导体结构的表面。
9.根据权利要求8所述的方法，其中将所述衬底键合到所述半导体结构的表面包括将所述衬底直接键合到所述半导体结构的表面。
10.根据权利要求7所述的方法，进一步包括应用所述半导体材料薄层来形成至少一部分的器件结构。
11.根据权利要求10所述的方法，其中，应用所述半导体材料薄层来形成所述至少一部分的器件结构包括，应用所述半导体材料薄层来形成至少一部分的晶体管。
12.根据权利要求7所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括，形成薄层以使其具有大约三百纳米（300nm）或更小的平均厚度。
13.根据权利要求12所述的方法，其中在遍于所述半导体结构的表面之上设置所述半导体材料薄层包括，形成薄层以使其具有大约一百纳米（100nm）或更小的平均厚度。
14.根据权利要求1所述的方法，进一步包括，在形成所述至少一个穿过晶片互连的第一部分之后，且在用所述导电材料代替所述牺牲材料并形成所述至少一个穿过晶片互连的第二部分之前，减薄所述半导体结构。
15.根据权利要求14所述的方法，其中减薄所述半导体结构包括将所述牺牲材料暴露到所述半导体结构的外表面。
16.根据权利要求14所述的方法，进一步包括：
在减薄所述半导体结构之前，将所述半导体结构附接到载体衬底；以及
在减薄所述半导体结构之后，从所述半导体结构中移除所述载体衬底。
17.一种半导体结构，包括：
牺牲材料，所述牺牲材料位于至少一个通路凹槽之内，所述至少一个通路凹槽从半导体结构的表面延伸且部分地穿过半导体结构；以及
半导体材料，所述半导体材料设置在遍于所述半导体结构的表面之上；
至少一个器件结构，所述至少一个器件结构包括在遍于所述半导体结构的表面之上设置的所述半导体材料的至少一部分；以及
至少一个穿过晶片互连的第一部分，所述至少一个穿过晶片互连的第一部分延伸且穿过在遍于所述半导体结构的表面之上设置的所述半导体材料，所述至少一个穿过晶片互连的第一部分对准所述至少一个通路凹槽。
18.根据权利要求17所述的半导体结构，进一步包括介质材料体，由设置在遍于所述半导体结构的表面之上的所述半导体材料至少部分地环绕所述介质材料体，所述至少一个穿过晶片互连的第一部分延伸穿过且直接接触所述介质材料体。
19.根据权利要求18所述的半导体结构，其中所述介质材料体包括浅沟槽隔离结构。
20.根据权利要求17所述的半导体结构，其中所述牺牲材料包括多晶硅材料。
21.根据权利要求17所述的半导体结构，其中所述至少一个器件结构包括至少一个晶体管。
22.根据权利要求17所述的半导体结构，其中，在与设置在遍于所述半导体结构的表面之上的所述半导体材料相对的所述半导体结构的侧面上，所述牺牲材料暴露到所述半导体结构的外表面。
23.根据权利要求22所述的半导体结构，进一步包括载体衬底，所述载体衬底附接到所述半导体结构。
24.根据权利要求17所述的半导体结构，其中，设置在遍于所述半导体结构的表面之上的所述半导体材料包括半导体材料层，所述半导体材料层具有大约三百纳米（300nm）或更小的平均厚度。
25.根据权利要求19所述的半导体结构，其中，所述半导体材料层具有大约一百纳米（100nm）或更小的平均厚度。
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