CN103579186B - 连接通孔至器件 - Google Patents

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Abstract

连接通孔至器件。本发明提供了用于连接通孔和由应变硅材料形成的晶体管端子的方法和器件。端子可以是NMOS或PMOS晶体管的源极或漏极，其形成在衬底内。衬底上方的第一层间介电(ILD)层内的第一接触件形成在端子上方并且与端子连接。通孔延伸穿过第一ILD层至衬底中。第二接触件形成在位于第二ILD层和接触蚀刻终止层(CESL)内的第一接触件和通孔上方并且与第一接触件和通孔连接。第二ILD层位于CESL上方，而CESL位于第一ILD层上方，第一ILD层、第二ILD层和CESL全都位于晶体管的第一金属间介电(IMD)层和第一金属层之下。

Description

连接通孔至器件
技术领域
本发明涉及半导体制造，具体而言，涉及连接通孔和晶体管端子的器件和方法。
背景技术
自发明集成电路(IC)以来，由于半导体器件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断改进以及半导体器件的关键尺寸(CD)的不断减小，半导体产业经历快速发展。随着半导体器件CD的不断减小，晶体管的栅极、源极和漏极的比例也相应减小，这导致决定晶体管中电流大小的载流子减少。
在提高晶体管性能的各种技术中，一种方法是向晶体管的沟道施加机械应力从而增大载流子迁移率并且减小电阻。使用这种方法的结果是产生应变硅晶体管。
另一方面，半导体器件的集成改进和CD的减小在性质上基本是二维的，原因在于集成器件占据的体积基本上处于半导体晶圆的表面。尽管光刻方面的显著改进在2D IC形成方面带来明显的改进，但是在二维方面可实现的密度仍存在物理限制。
在尝试进一步增大电路密度的过程中，研究开发了三维(3D)IC。在3D IC的典型形成工艺中，将两个管芯接合到一起并且每一个管芯和衬底上的接触焊盘之间形成电连接。例如，一种尝试涉及将两个管芯堆叠接合起来。然后将堆叠管芯接合到载具衬底和将每一管芯上的接触焊盘电连接至载具衬底上的接触焊盘的焊线(wire bond)。
在3D IC中，可以使用诸如通孔(例如，硅通孔(TSVs)或者衬底通孔)的各种方式将两个管芯彼此堆叠接合到一起。通常，通过蚀刻穿过衬底的垂直过孔并用诸如铜的导电材料填充该过孔来形成通孔。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种器件，所述器件包括：晶体管的端子，由应变硅材料形成并且形成在衬底内；第一接触件，位于所述端子上方并且与所述端子连接，所述第一接触件形成在所述衬底上方的第一层间介电(ILD)层内；通孔，穿过所述第一ILD层延伸至所述衬底中；以及第二接触件，位于所述第一接触件和所述通孔上方，所述第二接触件与所述第一接触件和所述通孔连接，并形成在第二ILD层和接触蚀刻终止层(CESL)内，其中所述第二ILD层位于所述CESL上方，而所述CESL位于所述第一ILD层上方。
所述的器件还包括：所述晶体管的栅极，形成在所述第一ILD层内；第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二ILD层和所述CESL内；过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接。
所述的器件还包括：所述晶体管的栅极，形成在所述第一ILD层内；第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二ILD层和所述CESL内；过孔，位于所述第三接触件上方并且与所述第三接触件连接；第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接；位于所述第二ILD层上方的蚀刻终止层(ESL)以及位于所述ESL上方的第一金属间介电(IMD)层，其中所述过孔穿过所述ESL和所述第一IMD层与所述第三接触件接触。
在所述的器件中，所述晶体管是NMOS晶体管或PMOS晶体管。
在所述的器件中，所述端子是所述晶体管的源极或漏极。
在所述的器件中，所述衬底包括选自基本上由掺杂体硅衬底、未掺杂体硅衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底或者合金半导体衬底所组成的组中的材料。
在所述的器件中，所述应变硅材料包括硅锗或硅锗碳。
在所述的器件中，所述通孔包括选自基本上由铜、钨、铝、银、金或它们的组合所组成的组中的导电材料。
在所述的器件中，所述通孔包括围绕延伸穿过所述第一ILD层至所述衬底中的通孔的衬垫和阻挡层。
在所述的器件中，所述第一ILD层和所述第二ILD层包括选自基本上由氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、四乙基原硅酸盐(TEOS)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(SFG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)所组成的组中的材料。
在所述的器件中，所述第一接触件和所述第二接触件包括选自基本上由铜、钨、铝、银、金或它们的组合所组成的组中的导电材料。
在所述的器件中，所述CESL包括选自基本上由氮化硅、碳化硅、氧化硅或其他高应力材料所组成的组中的材料。
所述的器件还包括：所述晶体管的栅极，形成在所述第一ILD层内；第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二ILD层和所述CESL内；过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接，其中，所述栅极包括栅极绝缘层和栅电极。
所述的器件还包括：所述晶体管的栅极，形成在所述第一ILD层内；第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二ILD层和所述CESL内；过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接，其中，所述栅极包括栅极绝缘层和栅电极，所述栅电极是金属栅电极，所述金属栅电极包括选自基本上由铪、锆、钛、钽、铝、金属碳化物、金属硅化物、金属氮化物或它们的组合所组成的组中的材料。
根据本发明的另一方面，提供了一种制造器件的方法，包括：使用应变硅材料在衬底内形成晶体管的端子；在所述衬底上方形成第一层间介电(ILD)层；在所述第一ILD层内形成第一接触件，其中所述第一接触件位于所述端子上方并且与所述端子连接；形成延伸穿过所述第一ILD层至所述衬底中的通孔；在所述第一ILD层上方形成接触蚀刻终止层(CESL)；在所述CESL上方形成第二ILD层；以及在所述第二ILD层和所述CESL内形成第二接触件，其中所述第二接触件位于所述第一接触件和所述通孔上方并且与所述第一接触件和所述通孔连接。
所述的方法还包括：在所述第一ILD层内形成所述晶体管的栅极；在所述第二ILD层和所述CESL内形成第三接触件，其中所述第三接触件位于所述栅极上方并且与所述栅极连接；在所述第三接触件上方形成与所述第三接触件连接的过孔，以及在所述过孔上方形成与所述过孔连接的第一金属层的金属接触件。
所述的方法还包括：在所述第一ILD层内形成所述晶体管的栅极；在所述第二ILD层和所述CESL内形成第三接触件，其中所述第三接触件位于所述栅极上方并且与所述栅极连接；在所述第三接触件上方形成与所述第三接触件连接的过孔，在所述过孔上方形成与所述过孔连接的第一金属层的金属接触件；在所述第二ILD层上方形成蚀刻终止层(ESL)；以及在所述ESL上方形成第一金属间介电(IMD)层，其中所述过孔穿过所述ESL和所述第一IMD层与所述第三接触件接触。
在所述的方法中，所述晶体管是NMOS晶体管或PMOS晶体管，并且所述端子是所述晶体管的源极或漏极。
在所述的方法中，所述应变硅材料包括硅锗或硅锗碳。
根据本发明的又一方面，提供了一种器件，所述器件包括：晶体管的端子，由应变硅材料形成并且形成在衬底内；第一接触件，位于所述端子上方并且与所述端子连接，所述第一接触件形成在所述衬底上方的第一层间介电(ILD)层内；所述晶体管的栅极，形成在所述第一ILD层内；通孔，延伸穿过所述第一ILD层至所述衬底中；第二接触件，位于所述第一接触件和所述通孔的上方，所述第二接触件与所述第一接触件和所述通孔连接，并且形成在第二ILD层和接触蚀刻终止层(CESL)内，其中所述第二ILD层位于所述CESL上方，而所述CESL位于所述第一ILD层上方；第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二ILD层和所述CESL内；过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接。
附图说明
为更充分地理解本发明及其优点，现在将参考结合附图所进行的以下描述，其中：
图1至图5示出根据实施例用于在应变硅晶体管和通孔之间形成连接的工艺的各个中间阶段。
除非另有说明，不同附图中的相应标号和符号通常指相应的部件。绘制附图用于清楚地示出各个实施例的相关方面而不必成比例绘制。
具体实施方式
在下面详细讨论实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅仅是制造和使用本发明的示例性具体方式，而不用于限制本发明的范围。在所有各个附图和示例性实施例中，相同的编号用于指示相同的元件。
在以下描述中，公开了在用于形成三维集成电路(3D IC)的硅通孔和电路的应变硅晶体管的端子之间形成连接的情况下的实施例。通过在衬底上方的第一层间介电(ILD)层、第一ILD层上方的接触蚀刻终止层(CESL)以及CESL上方的第二ILD层中形成的接触件形成连接，第一ILD层、CESL层以及第二ILD层都位于晶体管的第一金属间介电(IMD)层和第一金属层之下。
如图1所示，提供衬底101。衬底101可以是电路、器件、管芯或晶圆的一部分。衬底101可以包括例如体硅(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括在绝缘层上形成的半导体材料(诸如硅)层。绝缘层可以是例如在衬底(通常为硅或玻璃衬底)上设置的埋氧(BOX)层或氧化硅层。还可以使用其他衬底，诸如多层或梯度衬底；或者包含化合物半导体衬底(例如砷化镓)或合金半导体衬底(例如硅锗)的衬底。衬底101具有其上可以形成晶体管100和其他器件的正面以及与正面相反的背面。
可以在衬底101中形成用于隔离器件区的多个浅沟槽隔离(STI)109或其他隔离结构。可以通过使用光刻技术蚀刻衬底101以形成凹槽来形成STI 109。通常，光刻包括沉积光刻胶材料，然后对光刻胶材料进行掩蔽、曝光以及显影。在图案化光刻胶掩模之后，可以实施蚀刻工艺以去除衬底101的不想要的部分。在衬底101包括体硅的实施例中，蚀刻工艺可以是湿法或干法、各向异性或各向同性蚀刻工艺。然后用通过在包含氧化物、H2O、NO或它们的组合的气氛中的任何氧化工艺(诸如湿法或干法热氧化)或者通过化学汽相沉积(CVD)方法使用四乙基原硅酸盐(TEOS)和氧气作为前体所形成的介电材料(诸如氧化物层)来填充凹槽。可以实施平坦化步骤以平坦化隔离材料的表面使其与衬底101的顶面齐平。可以例如使用本领域中已知的常用的化学机械抛光(CMP)工艺来完成平坦化步骤。
可以在两个STI 109之间形成阱102，在阱102内可以形成晶体管的源极和漏极。在图1只示出了用于一个晶体管100的一个阱102，而在实际器件中可能存在用于许多晶体管的许多阱。在实施例中，阱102可以是容纳NMOS晶体管100的源极和漏极的p型阱。可选地，阱102可以是容纳PMOS晶体管100的源极和漏极的n型阱。在实施例中，可以实施诸如退火程序的高温热程序以驱动并活化p型阱或者n型阱102中的掺杂物。例如，在实施例中，可以通过以约1E12至约1E14个原子/cm2的剂量在约20KeV至约500KeV的能量下注入诸如硼离子的p型离子来形成阱102。在实施例中，阱可以具有约10,000埃至约30,000埃的深度和约3,000埃至约10,000埃的宽度。其他实施例可以采用不同的深度、宽度和/或掺杂参数。
可以在阱102内形成晶体管100的两个端子103，其为晶体管100的源极和漏极。晶体管100可以是NMOS晶体管或者PMOS晶体管。两个端子103之间的区域104是用于晶体管100的沟道。可以首先在阱102中蚀刻出用于端子103的凹槽。可以通过干法等离子体蚀刻工艺实施凹槽的蚀刻。在衬底101是硅衬底的实施例中，等离子体蚀刻工艺可以应用氟化学物质。在阱102中形成凹槽之后，可以实施选择性外延以形成端子103。端子103可以是晶体管100的源极或者漏极中的任何一个。用于端子103的外延生长材料可以是具有与衬底101的材料不同的晶格常数的晶格不匹配半导体材料。用于端子103的晶格不匹配材料可以被称为应变硅材料。
在实施例中，晶体管100是PMOS晶体管，而用于端子103的晶格不匹配材料或者应变硅材料可以是具有Si1-xGex组分的硅锗，其中x可以在约0.1至约0.3的范围内。在另一实施例中，晶体管100是NMOS晶体管，而用于端子103的晶格不匹配材料或者应变硅材料可以是碳化硅或者硅锗碳(Si1-x-yGexCy)，其中碳的摩尔分数y大于锗的摩尔分数x的十分之一。在实施例中，可以通过CVD使用Si2H6(乙硅烷)和GeH4(锗烷)作为源气体，采用衬底温度为约600至900℃，Si2H6分压为30mPa以及GeH4分压为60mPa的条件来生长诸如硅锗的晶格不匹配材料。可以用其他方法来生长用于端子103的硅锗或任何其他的应变硅材料。
用于端子103的应变硅材料是硅的一种形式，其中由于应变硅晶格和下面的硅材料(在其上形成应变硅材料)晶格的维数不同导致向硅晶格施加拉伸应变。在实施例中，用于端子103的硅锗晶格比用于衬底101的纯硅晶格具有更宽的间隔，并且间隔随着锗的百分比的增大而变得更宽。因为硅晶格在形成期间与较大的硅锗晶格对准，所以对用于端子103的硅层形成拉伸应变使得硅原子彼此被拉开。因此，相比于弛豫硅(relaxedsilicon)，应变硅中的载流子迁移率大幅度增加，在整个沟道之间潜在地增加了80％或更大的电子迁移率以及20％或更大的空穴迁移率。
可以在衬底101的表面上形成栅极绝缘层118。可以通过热氧化生长栅极绝缘层118或者可以通过CVD沉积栅极绝缘层118。在实施例中，栅极绝缘层118的厚度可以介于约3埃和约50埃之间。在实施例中，氧化硅层可以用作由多晶硅材料形成的栅极的栅极绝缘层。栅极绝缘层118可以是诸如氧化物-氮化物-氧化物(ONO)的另一种材料。在实施例中，栅极绝缘层118可以是介电常数大于约10的高介电层，并且可以具有约15至约25的介电常数。栅极绝缘层118可以是选自由氧化铪(HfO)、氧化硅铪(HfSiO)、氮氧化铪(HfON)以及类似材料所组成的组中的材料。在可选的实施例中，栅极绝缘层118可以由相对介电常数大于约5的材料形成。这些材料的实例包括氧化铝、氧化镧、氧化锆或者它们的组合。
可以在栅极绝缘层118上方形成栅电极117。栅电极117的厚度可以介于约500埃和约2000埃之间的范围内。在实施例中，栅电极117可以包括多晶硅。在可选的实施例中，栅电极可以包括另一种材料，诸如多晶硅锗。可选地，栅电极117可以是代替多晶硅栅极的金属栅极。在一个实施例中，金属栅电极117可以包括铪、锆、钛、钽、铝或它们的合金或金属碳化物。金属碳化物可以是碳化铪、碳化锆、碳化钛、碳化钽、碳化铝等。在另一实施例中，金属栅电极117可以由导电材料诸如金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅或多晶硅锗或任何其他的导电材料形成。还可以使用这些材料的组合。
然后可以实施光刻步骤，接着进行蚀刻步骤使用光刻胶掩模作为蚀刻掩模从而形成包括栅极绝缘层118和栅电极117的栅极堆叠件，如图1所示。蚀刻掩模可以包括抗反射涂层(BARC)硬掩模层。
可以在栅电极117和栅极绝缘层118的侧面上形成栅极阻挡件115。在实施例中，栅极阻挡件115可以通过CVD介电材料(例如，氧化硅或氮化硅)接着进行该介电材料的各向异性蚀刻来形成。在另一实施例中，栅极阻挡层115可以是包括介电衬垫和阻挡件主体的复合阻挡件。可以通过沉积介电衬垫材料(例如氧化硅)和阻挡件主体材料(例如氮化硅)然后进行各向异性蚀刻使用反应离子蚀刻来形成介电衬垫。在另一实施例中，衬垫可以是氧化物而阻挡件主体可以是氮化物。
可以在衬底101上方形成第一层间介电(ILD)层111。在第一ILD层111内可以包含由栅极绝缘层118、栅电极117和栅极阻挡件115组成的栅极堆叠件。第一ILD层111可以具有低介电常数(k值小于约3.0)或极低介电常数(k值小于约2.5)。作为实例，第一ILD层111可以包括氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或者等离子体增强TEOS(PETEOS)。可以实施诸如CMP工艺的平坦化工艺来平坦化第一ILD层111。
可以在第一ILD层111内形成多个接触件113。接触件113可以形成在端子103(即源极和漏极)上方。将接触件113连接到端子103。可以通过蚀刻从第一ILD层111的顶面到达端子103的凹槽来形成接触件113。可以诸如通过CVD、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化或它们的组合，在凹槽的侧壁上方沉积薄阻挡层(未示出)。阻挡层可以包括氮化物或氮氧化物，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、和/或它们的组合等。可以在薄阻挡层上方和凹槽中沉积导电材料以形成接触件113。可以通过电化学镀工艺、CVD、ALD、PVD、和/或它们的组合等形成导电材料。导电材料可以是选自包含铜、钨、铝、银、金、和/或它们的组合等的组。接触件可以是由包含半导体材料和金属(诸如钴(Co)或镍(Ni))的化合物形成。可以通过例如CMP去除多余的导电材料和阻挡层，从而形成与端子103连接的接触件113。
可以在两个STI 109之间、第一ILD层内和衬底中形成通孔121。通孔121可以是硅通孔、衬底通孔或一些其他类型的通孔。可以通过蚀刻从第一ILD层111的顶面到衬底101中的开口来形成通孔121。开口的深度可以介于约10μm～300μm的范围内，而通孔121的宽度可以介于约1μm～30μm的范围内。可以在开口中的第一ILD层111和衬底101的上方形成覆盖开口的侧壁和底部的衬垫105。衬垫105可以是TEOS或氮化硅或者任何合适的介电材料。可以使用等离子体增强化学汽相沉积(PECVD)工艺或者诸如PVD或者热工艺的其他方法形成衬垫105。可以使用诸如CVD、ALD、PVD、热氧化或者它们的组合的方法在衬垫105上方沉积薄阻挡层107。阻挡层107可以包括氮化物或者氮氧化物，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨或它们的组合。
可以在薄阻挡层107上方的开口中沉积导电材料以形成通孔121。可以通过电化学镀工艺、CVD、ALD、PVD或它们的组合形成导电材料。导电材料可以选自由铜、钨、铝、银、金和/或它们的组合等所组成的组。可以通过例如CMP去除多余的导电材料和阻挡层，从而形成如图1示出的通孔121。
通孔121可以用于连接堆叠在一起的两个管芯。通孔121可以电连接到电气器件(例如，诸如晶体管100)或者可以电连接到衬底101正面上的外部电连接件。通孔121可以充当穿透通孔(pass-through via)，允许连接至衬底101正面的器件与连接至衬底101背面的器件电通讯或者与不同管芯的器件通讯。
可以在第一ILD层111、接触件113、栅电极117和通孔121的上方形成充当高应力层的接触蚀刻终止层(CESL)119。CESL 119可以是由氮化硅、碳化硅、氧化硅或任何其他高应力材料覆盖形成。实际上，应力可以是压缩应力或者拉伸应力，并且可以具有介于0.1至4十亿帕斯卡(GPa)的大小。可以通过CVD工艺形成CESL 119。如本领域中公知的和常用的，CVD工艺可以是低压CVD(LPCVD)工艺或者PECVD工艺。施加在CESL上的应力在半导体衬底上的晶体管100的沟道中形成拉伸应变或压缩应变以进一步提高载流子迁移率。
如图2所示，可以在CESL 119上方形成第二层间介电(ILD)层121。第二ILD层121可以具有低介电常数(k值小于约3.0)或极低介电常数(k值小于约2.5)。在实施例中，第二ILD层121可以包括氧化物、SiO2、BPSG、TEOS、SOG、USG、FSG、HDP氧化物或PETEOS。可以实施诸如CMP工艺的平坦化工艺来平坦化第二ILD层121。
如图2所示，可以在第二ILD层121和CESL 119中形成接触件123、125和127。可以采用光刻技术通过沉积和图案化光刻胶层形成穿过第二ILD层121和CESL 119的开口，从而暴露对应于期望的开口位置的第二ILD层121和CESL 119的一部分。其后，可以使用各向异性蚀刻工艺蚀刻第二ILD层121和CESL 119。接触件123、125和127可以由导电材料形成，该导电材料选自由铜、钨、铝、银、金或它们的组合所组成的组。可以使用诸如CMP工艺的平坦化工艺从第二ILD层121的顶面去除多余量的导电材料。
在实施例中，在接触件113和通孔121的上方形成接触件127。接触件127将通孔121与第一ILD层111中的一个接触件113连接起来，该接触件113进一步连接到衬底101中的端子103。因此，通过CESL 119和第二ILD层121中的接触件127和第一ILD层111中的接触件113，可以在通孔121和端子103之间形成电连接。端子103可以是晶体管100的源极或漏极。将接触件125连接到栅电极117。将接触件123连接到晶体管100的另一个端子103。接触件125和接触件123将晶体管的源极或漏极和栅极连接到电路的其他部分，同时接触件127与通孔连接，该通孔进一步与其他管芯的器件连接。
如图3所示，可以在第二ILD层121上方形成覆盖接触件123、125和127的蚀刻终止层(ESL)129。可以通过薄膜生长技术形成ESL 129。ESL 129可以由氧化物材料、氮化物材料或基于碳的金刚石材料形成。ESL129可以通过CVD工艺形成。如本领域中公知的和常用的，CVD工艺可以是LPCVD工艺或PECVD工艺。
如图4所示，可以在ESL 129上方形成第一金属层M1。第一金属层M1可以包括导电布线层，其包含导线135和过孔133。导线135和过孔133形成在位于ESL 129上方的金属间介电(IMD)层131中。导线135可以由选自由铜、钨、铝、银、金、和/或它们的组合等所组成的组中的任何导电材料形成。IMD层131可以包括低介电常数或极低介电常数(ELK)材料，诸如氧化物、SiO2、BPSG、TEOS、SOG、USG、FSG、HDP氧化物或PETEOS。可以实施诸如CMP工艺的平坦化工艺来平坦化IMD层131。可以例如使用镀层和蚀刻工艺或者通过镶嵌或双镶嵌工艺来形成导线135和过孔133，在所述工艺中在相应的介电层中蚀刻出开口并且用导电材料填充该开口。
如图5所示，可以在第一金属层M1上方形成第二金属层M2。第二金属层M2可以包括导电布线层，其包含导线145和过孔143。导线145和过孔143形成在位于IMD层131上方的IMD层141中。导线145可以由选自由铜、钨、铝、银、金、和/或它们的组合等所组成的组中的任何导电材料形成。IMD层141可以包括低介电常数或极低介电常数(ELK)材料，诸如氧化物、SiO2、BPSG、TEOS、SOG、USG、FSG、HDP氧化物或PETEOS。可以实施诸如CMP工艺的平坦化工艺来平坦化IMD层141。可以例如使用镀层和蚀刻工艺或者通过镶嵌或双镶嵌工艺形成导线145和过孔143，在所述工艺中在相应的介电层中蚀刻出开口并且用导电材料填充该开口。
通常，还可以在第二金属层M2上方形成包含电连接个体器件的导线和过孔的更多金属化层M3-Mn。导线和过孔层可以形成在IMD层中。在实施例中，金属化层M3-Mn可以由铜形成，但是可以可选地利用其他材料诸如钨、铝、金等。在金属化层的顶部上，可以形成具有外部接触件的钝化层。外部接触件可以包括凸块下金属化(UBM)结构。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的构思和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (21)

1.一种半导体器件，包括：
晶体管的端子，由应变硅材料形成并且形成在衬底内；
第一接触件，位于所述端子上方并且与所述端子连接，所述第一接触件形成在所述衬底上方的第一层间介电(ILD)层内；
通孔，穿过所述第一层间介电层延伸至所述衬底中，其中，所述通孔的整个顶面与所述第一接触件的顶面齐平；以及
第二接触件，位于所述第一接触件和所述通孔上方并且为与所述第一接触件和所述通孔直接接触的连续件，所述第二接触件与所述第一接触件和所述通孔连接，并且整个第二接触件形成在第二层间介电层和接触蚀刻终止层(CESL)内，其中所述第二层间介电层位于所述接触蚀刻终止层上方，而所述接触蚀刻终止层位于所述第一层间介电层上方。
2.根据权利要求1所述的半导体器件，还包括：
所述晶体管的栅极，形成在所述第一层间介电层内；
第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二层间介电层和所述接触蚀刻终止层内；
过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及
第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接。
3.根据权利要求2所述的半导体器件，还包括：
位于所述第二层间介电层上方的蚀刻终止层(ESL)以及位于所述蚀刻终止层上方的第一金属间介电(IMD)层，其中所述过孔穿过所述蚀刻终止层和所述第一金属间介电层与所述第三接触件接触。
4.根据权利要求1所述的半导体器件，其中，所述晶体管是NMOS晶体管或PMOS晶体管。
5.根据权利要求1所述的半导体器件，其中，所述端子是所述晶体管的源极或漏极。
6.根据权利要求1所述的半导体器件，其中，所述衬底包括选自由掺杂体硅衬底、未掺杂体硅衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底或者合金半导体衬底所组成的组中的材料。
7.根据权利要求1所述的半导体器件，其中，所述应变硅材料包括硅锗或硅锗碳。
8.根据权利要求1所述的半导体器件，其中，所述通孔包括选自由铜、钨、铝、银、金或它们的组合所组成的组中的导电材料。
9.根据权利要求1所述的半导体器件，其中，所述通孔包括围绕延伸穿过所述第一层间介电层至所述衬底中的通孔的衬垫和阻挡层。
10.根据权利要求1所述的半导体器件，其中，所述第一层间介电层和所述第二层间介电层包括选自由氧化物所组成的组中的材料。
11.根据权利要求10所述的半导体器件，其中，所述第一层间介电层和所述第二层间介电层包括选自由SiO2、硼磷硅酸盐玻璃(BPSG)、四乙基原硅酸盐(TEOS)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(SFG)、高密度离子体(HDP)氧化物或离子体增强TEOS(PETEOS)所组成的组中的材料。
12.根据权利要求1所述的半导体器件，其中，所述第一接触件和所述第二接触件包括选自由铜、钨、铝、银、金或它们的组合所组成的组中的导电材料。
13.根据权利要求1所述的半导体器件，其中，所述接触蚀刻终止层包括选自由氮化硅、碳化硅、氧化硅或其他高应力材料所组成的组中的材料。
14.根据权利要求2所述的半导体器件，其中，所述栅极包括栅极绝缘层和栅电极。
15.根据权利要求14所述的半导体器件，其中，所述栅电极是金属栅电极，所述金属栅电极包括选自由铪、锆、钛、钽、铝、金属碳化物、金属硅化物、金属氮化物或它们的组合所组成的组中的材料。
16.一种制造半导体器件的方法，包括：
使用应变硅材料在衬底内形成晶体管的端子；
在所述衬底上方形成第一层间介电(ILD)层；
在所述第一层间介电层内形成第一接触件，其中所述第一接触件位于所述端子上方并且与所述端子连接；
形成延伸穿过所述第一层间介电层至所述衬底中的通孔，使得所述通孔的整个顶面与所述第一接触件的顶面齐平；
在所述第一层间介电层上方形成接触蚀刻终止层(CESL)；
在所述接触蚀刻终止层上方形成第二层间介电层；以及
在所述第二层间介电层和所述接触蚀刻终止层内形成第二接触件且整个第二接触件形成在所述第二层间介电层和所述接触蚀刻终止层(CESL)内,其中所述第二接触件位于所述第一接触件和所述通孔上方并且为与所述第一接触件和所述通孔直接接触的连续件，并且所述第二接触件与所述第一接触件和所述通孔连接。
17.根据权利要求16所述的方法，还包括：
在所述第一层间介电层内形成所述晶体管的栅极；
在所述第二层间介电层和所述接触蚀刻终止层内形成第三接触件，其中所述第三接触件位于所述栅极上方并且与所述栅极连接；
在所述第三接触件上方形成与所述第三接触件连接的过孔，以及
在所述过孔上方形成与所述过孔连接的第一金属层的金属接触件。
18.根据权利要求17所述的方法，还包括：
在所述第二层间介电层上方形成蚀刻终止层(ESL)；
在所述蚀刻终止层上方形成第一金属间介电(IMD)层，其中所述过孔穿过所述蚀刻终止层和所述第一金属间介电层与所述第三接触件接触。
19.根据权利要求16所述的方法，其中，所述晶体管是NMOS晶体管或PMOS晶体管，并且所述端子是所述晶体管的源极或漏极。
20.根据权利要求16所述的方法，其中，所述应变硅材料包括硅锗或硅锗碳。
21.一种半导体器件，包括：
晶体管的端子，由应变硅材料形成并且形成在衬底内；
第一接触件，位于所述端子上方并且与所述端子连接，所述第一接触件形成在所述衬底上方的第一层间介电(ILD)层内；
所述晶体管的栅极，形成在所述第一层间介电层内；
通孔，延伸穿过所述第一层间介电层至所述衬底中；
第二接触件，位于所述第一接触件和所述通孔的上方并且为与所述第一接触件和所述通孔直接接触的连续件，所述第二接触件与所述第一接触件和所述通孔连接，并且形成在第二层间介电层和接触蚀刻终止层(CESL)内，其中所述第二层间介电层位于所述接触蚀刻终止层上方，而所述接触蚀刻终止层位于所述第一层间介电层上方；
第三接触件，位于所述栅极上方并且与所述栅极连接，所述第三接触件形成在所述第二层间介电层和所述接触蚀刻终止层内；
过孔，位于所述第三接触件上方并且与所述第三接触件连接；以及
第一金属层的金属接触件，位于所述过孔上方并且与所述过孔连接。
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