CN105047627B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了半导体结构及其制造方法。半导体结构包括：具有顶面和底面的晶圆衬底；以及通过穿过晶圆衬底的顶面和底面的深沟槽绝缘体限定在晶圆衬底中的导电柱。制造半导体结构的方法包括以下步骤。从晶圆衬底的顶面形成深沟槽以在晶圆衬底中限定导电区。用掺杂剂掺杂导电区。用绝缘材料填充深沟槽以形成深沟槽绝缘体。以及从晶圆衬底的底面减薄晶圆衬底以暴露深沟槽绝缘体并且隔离导电区，从而形成导电柱。

Description

半导体结构及其制造方法
技术领域
本发明涉及集成电路器件，更具体地，涉及半导体结构及其制造方法。
背景技术
半导体工业已经经历了快速增长。各种电子部件(诸如晶体管、二极管、电阻器、电容器)的密度的改进允许更多部件集成到给定区域内。互连件的数量和长度也随着电子部件的密度的增大而增大，电路RC延迟和功耗也增大。然而，集成部件的容量本质上是二维(2D)的，其基本位于半导体晶圆的表面上。位于晶圆表面上的部件的密度具有物理限制。为了解决这种限制，可以引入具有堆叠管芯的三维集成电路(3D IC)，3D IC允许较高的速度和密度、较小的尺寸和多功能电子器件。
通过在垂直方向上集成多个管芯，硅通孔(TSV)可以用于诸如堆叠管芯中以连接具有不同功能的管芯，并且器件TSV是完全延伸穿过半导体晶圆衬底的通孔以允许与3D晶圆级封装兼容的芯片与芯片互连方案或晶圆与晶圆互连方案。TSV填充有导电材料，并且在导电材料的顶部和底部上形成连接焊盘。TSV也用于将信号从管芯的一个表面路由至相对表面，其提供与2D结构相比较短的互连距离。TSV比设计中的其他标准单元大得多，并且因此在更大程度上影响IC性能。因此，不断寻求TSV的改进。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种半导体结构，包括：晶圆衬底，具有顶面和底面；以及导电柱，通过穿过所述晶圆衬底的所述顶面和所述底面的深沟槽绝缘体限定在所述晶圆衬底中。
在上述半导体结构中，其中，所述导电柱包括掺杂剂。
在上述半导体结构中，其中，所述半导体结构还包括电连接至所述导电柱的接触通孔。
在上述半导体结构中，其中，所述晶圆衬底是具有外延层的重掺杂晶圆衬底或者轻掺杂晶圆衬底。
在上述半导体结构中，其中，所述半导体结构还包括顶部层间介电层，位于所述晶圆衬底的所述顶面上方；顶部金属层，位于所述顶部层间介电层上方；以及多个顶部接触通孔，位于所述顶部层间介电层中并且与所述顶部金属层接触，其中，所述顶部金属层和所述顶部接触通孔电连接至所述导电柱。
在上述半导体结构中，其中，所述半导体结构还包括顶部层间介电层，位于所述晶圆衬底的所述顶面上方；顶部金属层，位于所述顶部层间介电层上方；以及多个顶部接触通孔，位于所述顶部层间介电层中并且与所述顶部金属层接触，其中，所述顶部金属层和所述顶部接触通孔电连接至所述导电柱，其中，所述半导体结构还包括：底部层间介电层，位于所述晶圆衬底的所述底面上方；底部金属层，位于所述底部层间介电层上方；以及多个底部接触通孔，位于所述底部层间介电层中并且与所述底部金属层接触，其中，所述底部金属层和所述底部接触通孔电连接至所述导电柱。
在上述半导体结构中，其中，所述半导体结构还包括多个半导体器件，位于所述晶圆衬底的所述顶面上。
在上述半导体结构中，其中，所述导电柱包括掺杂剂，其中，所述半导体结构还包括位于所述晶圆衬底中的所述深沟槽绝缘体周围的掺杂区，其中，所述掺杂区包括所述掺杂剂。
在上述半导体结构中，其中，穿过所述晶圆衬底的所述顶面和所述底面的所述深沟槽绝缘体具有圆环、三角环、矩形环或多边环的图案。
在上述半导体结构中，其中，所述深沟槽绝缘体包括：中间填充材料；以及绝缘层，围绕所述填充材料并且与所述晶圆衬底和所述导电柱接触。
根据本发明的另一方面，提供了一种制造半导体结构的方法，包括：从晶圆衬底的顶面形成深沟槽以在所述晶圆衬底中限定导电区；用掺杂剂掺杂所述导电区；用绝缘材料填充所述深沟槽以形成深沟槽绝缘体；以及从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱。
在上述方法中，其中，所述方法还包括：用选自由磷、砷、硼、铝、镓和它们的组合组成的组中的所述掺杂剂掺杂所述导电区。
在上述方法中，其中，在形成所述深沟槽绝缘体之后，还包括：在所述晶圆衬底的所述顶面上形成多个半导体器件。
在上述方法中，其中，所述方法还包括：在所述晶圆衬底的所述顶面上方沉积顶部层间介电层；以及在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电柱。
在上述方法中，其中，所述方法还包括：在所述晶圆衬底的所述顶面上方沉积顶部层间介电层；以及在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电柱，其中，所述方法还包括：在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
在上述方法中，其中，所述晶圆衬底是轻掺杂晶圆衬底或具有外延层的重掺杂晶圆衬底。
在上述方法中，其中，所述方法还包括：用选自由磷、砷、硼、铝、镓和它们的组合组成的组中的所述掺杂剂掺杂所述导电区，其中，用所述掺杂剂掺杂所述导电区包括扩散或离子注入。
根据本发明的又一方面，提供了一种制造半导体结构的方法，包括：通过从晶圆衬底的顶面形成深沟槽，在所述晶圆衬底中限定导电区；通过用绝缘材料填充所述深沟槽而形成深沟槽绝缘体；用掺杂剂掺杂所述导电区；在所述晶圆衬底的所述顶面上形成多个半导体器件；在所述晶圆衬底的整个顶面上方沉积顶部层间介电层；在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电区；从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱；在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
在上述方法中，其中，所述方法还包括：在所述顶部金属层上方沉积保护层。
在上述方法中，其中，用掺杂剂掺杂所述导电区使用POCl3扩散或离子注入。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体结构的截面图；
图2A至图2F是根据一些实施例的在制造半导体结构的各个阶段的截面图；
图3A至图3H是根据一些实施例的在制造半导体结构的各个阶段的截面图；
图4A至图4E是根据一些实施例的在制造半导体结构的各个阶段的截面图；
图5A至图5H是根据一些实施例的在制造半导体结构的各个阶段的截面图；以及
图6是根据一些实施例的深沟槽的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应该理解为开放式的，即，意指包括但不限于。
除非上下文另有明确声明，本文中使用的单数形式“一”、“一个”和“这一”包括多个参考物。因此，例如，除非上下文另有明确声明，参照介电层包括具有两个或多个这种介电层的实施例。贯穿该说明书，参照“一个实施例”或“实施例”意指结合实施例描述的特定部件、结构或特征包括在本发明的至少一个实施例中。因此，贯穿该说明书，各个位置处的短语“在一个实施例中”或“在实施例中”的出现不必都参照相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构或特征。应该理解，以下部件未按比例绘制；相反，这些图旨在用于说明。
TSV用于3D IC技术中。在一些实施例中，在后段制程(BEOL)工艺中形成TSV，其在形成诸如晶体管、电容器和电阻器的半导体器件之后开始，并且TSV在通孔中使用导电材料(例如，铜或钨)以电连接晶圆的顶面和底面。在本发明中，提供了半导体结构的机制。制造方法包括通过深沟槽绝缘体在晶圆衬底中限定导电柱以形成TSV结构。与由通孔形成的TSV仅可以具有相同的面积相比，由于通过深沟槽绝缘体限定导电柱，本发明中的TSV可以同时形成为具有不同的面积。本文中公开的机制可以形成不含铜和钨的TSV，因此可以节省成本并且简化工艺。此外，本文中公开的制造方法在前段制程(FEOL)工艺中形成TSV，从而在形成半导体器件之前形成TSV。
参照图1，图1是根据一些实施例的半导体结构的截面图。参照图1，晶圆衬底100具有顶面102和底面104。导电柱112通过穿过晶圆衬底100的顶面102和底面104的深沟槽绝缘体110限定在晶圆衬底100中。导电柱112与晶圆衬底100的顶面102和底面104电连接。晶圆衬底100可以是硅晶圆、硅锗晶圆、锗晶圆或砷化镓晶圆。晶圆衬底100可以是轻掺杂(P-或N-)晶圆、中等掺杂(P或N)晶圆、高掺杂(P+或N+)晶圆或重掺杂(P++或N++)晶圆。在一些实施例中，晶圆衬底100具有位于晶圆衬底100上的外延层。导电柱112包括掺杂剂。该掺杂剂选自由磷、砷、硼、铝、镓和它们的组合组成的组。掺杂剂的浓度可以取决于产品的需求。深沟槽绝缘体110包括中间填充材料114以及围绕填充材料114并且与晶圆衬底100和导电柱112接触的绝缘层116。绝缘层116包括绝缘材料。绝缘材料可以是氧化物或氮化物材料，例如，氧化硅。中间填充材料114可以是掺杂或非掺杂的多晶硅、氧化硅、氮化硅、或诸如铜或钨的金属。在一些实施例中，深沟槽绝缘体110中的中间填充材料和绝缘材料可以相同，例如，氧化硅。在一些实施例中，晶圆衬底100具有多于一个深沟槽绝缘体，例如，深沟槽绝缘体111。
根据各个实施例，半导体结构还包括位于晶圆衬底的顶面上的多个半导体器件120。半导体器件120可以包括晶体管、电容器、电阻器或它们的组合。例如，半导体器件120是互补金属氧化物半导体(CMOS)。根据各个实施例，半导体结构还包括位于晶圆衬底100的顶面102上方的顶部层间介电(ILD)层130；位于顶部层间介电层130上方的顶部金属层135；以及位于顶部层间介电层130中的与顶部金属层135接触的多个顶部接触通孔132。顶部金属层135和顶部接触通孔132电连接至导电柱112。半导体器件120也电连接至顶部金属层135。顶部ILD层130可以包括诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、氧化硅、氮化硅和它们的组合的低K介电材料。顶部金属层135和顶部接触通孔132可以包括铜基材料或铝基材料。例如，铜基材料包括基本纯的元素铜、包含不可避免的杂质的铜、以及包含少量的诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆的元素的铜合金。
根据各个实施例，半导体结构还包括位于晶圆衬底100的底面104上方的底部层间介电层140；位于底部层间介电层140上方的底部金属层145；以及位于底部层间介电层140中的与底部金属层145接触的多个底部接触通孔142。底部金属层145和底部接触通孔142电连接至导电柱。底部ILD层140可以包括与顶部ILD层130相同的材料，例如，氧化硅或BPSG。底部接触通孔142和底部金属层145可以包括与顶部金属层135相同的导电材料，诸如铜基材料或铝基材料。在一些实施例中，在底部金属层145上形成诸如焊料凸块的外部接触件。
参照图2A至图2F，图2A至图2F是根据一些实施例的在制造半导体结构的各个阶段的截面图。参照图2A，从晶圆衬底200的顶面202在晶圆衬底200中形成深沟槽208。晶圆衬底200可以是硅晶圆、硅锗晶圆、锗晶圆或砷化镓晶圆。晶圆衬底200可以是轻掺杂(P-或N-)晶圆、中等掺杂(P或N)晶圆、高掺杂(P+或N+)晶圆或重掺杂(P++或N++)晶圆。通过晶圆衬底200中的深沟槽208限定导电区206。深沟槽208具有圆环、三角环、矩形环或多边环的图案。导电区206的顶视图可以是由深沟槽208限定的矩形、三角形、圆形或多边形。导电区206可以成为导电柱以电连接晶圆衬底200的顶面202和底面204。形成深沟槽的工艺可以包括：在晶圆衬底的顶面上方沉积衬垫氧化物和硬掩模，图案化并蚀刻衬垫氧化物和硬掩模以形成深沟槽，以及去除硬掩模和衬垫氧化物。例如，可以使用包括等离子体蚀刻、化学湿蚀刻和/或本领域已知的其他工艺的任何合适的蚀刻方法蚀刻深沟槽。在实施例中，蚀刻工艺包括深反应离子蚀刻(RIE)工艺以蚀刻晶圆衬底。在一些实施例中，深沟槽的深度在从约75μm至约150μm的范围内。
参照图2B，图2B是制造半导体结构的一个阶段。在晶圆衬底200中形成深沟槽208之后，掺杂导电区206。将掺杂剂207掺杂到导电区206内。取决于晶圆衬底的类型，掺杂剂207可以是磷、砷、硼、铝、镓或它们的组合。可以通过离子注入或扩散来掺杂掺杂剂207。
参照图2C，通过用绝缘材料填充深沟槽208形成深沟槽绝缘体210。绝缘材料可以是氧化物或氮化物材料。在本发明的各个实施例中，深沟槽绝缘体填充有诸如多晶硅的中间填充材料以及围绕中间填充材料的包括绝缘材料的绝缘层。通过包括热氧化、低压化学汽相沉积(LPCVD)、常压化学汽相沉积(APCVD)、等离子体增强化学汽相沉积(PECVD)和将来开发的沉积工序的沉积方法形成深沟槽绝缘体。沉积工艺也包括化学机械抛光(CMP)工艺以去除顶面上的绝缘材料。
参照图2D和图2E，图2D和图2E示出了根据各个实施例的在形成深沟槽绝缘体之后掺杂掺杂剂的制造工艺。图2D也是图2A之后的一个制造阶段。通过在深沟槽208内沉积绝缘材料而形成深沟槽绝缘体210。沉积方法和绝缘材料与先前所述的方法和材料相同。参照图2E，将掺杂剂207掺杂到导电区206内。掺杂剂207可以是磷、砷、硼、铝、镓或它们的组合。可以通过离子注入或扩散来掺杂掺杂剂207。掺杂剂的浓度可以取决于结构需求。
参照图2F，图2F是在图2C或图2E之后的半导体结构制造工艺的一个阶段。从晶圆衬底200的底面204减薄晶圆衬底200以暴露深沟槽绝缘体210并且隔离导电区206以形成导电柱212。导电柱212用于电连接晶圆衬底200的顶面202和底面204。因此，晶圆衬底200的导电性和掺杂剂207的浓度可以影响导电柱212的设计。例如，晶圆衬底200可以是轻掺杂晶圆衬底或重掺杂晶圆衬底。导电柱212中的掺杂剂207的浓度越高，需要用于实现相同的导电性的导电柱212的面积可以越小。
参照图3A至图3H，图3A至图3H是根据一些实施例的在制造半导体结构的各个阶段的截面图。参照图3A，从晶圆衬底300的顶面302在晶圆衬底300中形成深沟槽308。晶圆衬底300可以是硅晶圆。通过晶圆衬底300中的深沟槽308限定导电区306。可以使用包括等离子体蚀刻、化学湿蚀刻、RIE和/或本领域已知的其他工艺的任何合适的蚀刻方法蚀刻深沟槽308。在一些实施例中，深沟槽308的深度在从约75μm至约150μm的范围内。
参照图3B，用掺杂剂307掺杂导电区306。掺杂方法可以是扩散或离子注入；在一些实施例中，可能需要用于限定注入区的额外的掩模。掺杂剂307可以是磷、砷、硼、铝、镓或它们的组合。在一些实施例中，可以在形成深沟槽绝缘体310或形成半导体器件320之后掺杂导电区306。
参照图3C，通过用绝缘材料填充深沟槽308形成深沟槽绝缘体310。在本发明的各个实施例中，深沟槽绝缘体310具有多层结构，其中，绝缘层316沉积在深沟槽308中，并且中间填充层314沉积在绝缘层316上方。绝缘层316包括诸如氧化硅或氮化硅的绝缘材料并且将中间填充层314与晶圆衬底300隔离。中间填充层314可以包括填充材料，诸如掺杂或非掺杂的多晶硅、氧化硅、氮化硅、或诸如铜或钨的金属。可以通过热氧化或LPCVD形成绝缘层316。可以通过LPCVD、APCVD、PECVD、PVD或任何合适的方法来形成填充层。并且实施CMP工艺以去除沉积在晶圆衬底300的顶面302上的绝缘材料和填充材料。在一些实施例中，氧化工艺用于在深沟槽绝缘体上形成氧化物层以保护深沟槽绝缘体310。
参照图3D，在晶圆衬底300的顶面302上形成多个半导体器件320。由于在形成半导体器件320之前形成深沟槽绝缘体310和导电区306，所以本发明中的制造半导体结构的方法是FEOL工艺。半导体器件320可以包括晶体管、电容器、电阻器或它们的组合。形成半导体器件的操作可以包括沉积、图案化、蚀刻、掺杂、和本领域已知的任何其他操作。
参照图3E至图3G，在形成半导体器件320之后，对晶圆衬底300的顶面302和底面304进行BEOL工艺以制造包括多个层间介电层、金属层和接触通孔的互连结构。参照图3E，在晶圆衬底300的整个顶面302上方形成顶部层间介电(ILD)层330；在顶部层间介电层330中形成多个顶部接触通孔332；在顶部ILD层330上方形成顶部金属层334。顶部接触通孔332和顶部金属层334电连接至导电区306。在本发明的各个实施例中，在顶部金属层334上方形成保护层336。顶部ILD层330覆盖半导体器件320和深沟槽绝缘体310。顶部ILD层330可以包括诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、氧化硅、氮化硅和它们的组合的低K介电材料。通过诸如旋压、CVD、PECVD或LPCVD的本领域已知的任何合适的方法形成顶部ILD层330。通过蚀刻顶部ILD层330的部分，然后沉积铜基或铝基材料来形成顶部接触通孔332和顶部金属层334。例如，铜基材料包括基本纯的元素铜、包含不可避免的杂质的铜、以及包含少量的诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆的元素的铜合金。顶部ILD层330、顶部接触通孔332和顶部金属层334可以是多层结构以形成互连结构。接触通孔332形成在导电区306的顶面302上并且连接至顶部金属层334。半导体器件320也电连接至顶部金属层334。保护层336可以形成在顶部金属层334上方以保护互连结构。保护层336可以包括氧化硅和氮化硅并且通过诸如CVD、PVD或溅射的沉积方法形成。
参照图3F，从晶圆衬底300的底面减薄晶圆衬底300，因此，暴露深沟槽绝缘体310并且形成导电柱312。可以通过研磨、蚀刻和/或抛光工艺减薄晶圆衬底300以隔离导电区306，从而形成导电柱312。导电柱312由深沟槽绝缘体310围绕并且与晶圆衬底300隔离。因此，导电柱312可以电连接晶圆衬底300的顶面302和底面304。
参照图3G，在晶圆衬底300的底面304上方沉积底部层间介电(ILD)层340；在底部层间介电层340中形成多个底部接触通孔342；在底部ILD层340上方形成底部金属层344。底部接触通孔342和底部金属层344电连接至导电柱312。底部ILD层340可以包括与顶部ILD层330相同的材料，例如，氧化硅或BPSG。可以通过诸如旋压、PVD、CVD、PECVD或LPCVD的本领域已知的任何合适的方法形成底部ILD层340。通过蚀刻底部ILD层340的部分，然后沉积诸如铜基或铝基材料的导电材料来形成底部接触通孔342和底部金属层344。在一些实施例中，在底部金属层344上形成诸如焊料凸块的外部接触件。
参照图3H，图3H示出了根据各个实施例的半导体结构。也可以图案化图3G中的顶部金属层334和底部金属层344以形成顶部金属层335和底部金属层345。并且在实施例中也可以示出另一深沟槽绝缘体311。半导体结构的半导体制造方法可以包括在形成半导体器件320之前在晶圆衬底中形成多个深沟槽绝缘体。
参照图4A至图4E和图5A至图5H，这些图示出了使用不同种类的晶圆衬底和掺杂方法的上述制造方法的实施例。参照图4A，从晶圆衬底400的顶面402形成深沟槽408。通过晶圆衬底400中的深沟槽408限定导电区406。晶圆衬底400可以是轻掺杂P型或N型(P-或N-)硅晶圆。可以通过RIE形成深沟槽408。在一些实施例中，在晶圆衬底400的顶面402上方形成硬掩模层以限定深沟槽。
参照图4B，用掺杂剂407掺杂导电区406，并且在深沟槽408周围形成掺杂区409，其中，掺杂区409包括掺杂剂407。掺杂剂通过从深沟槽408的侧壁和底面扩散到晶圆衬底内进行掺杂。掺杂剂407可以扩散到导电区406内，从深沟槽408的侧壁扩散到导电区406的中间，使导电区406具有使得导电区406变成导体的掺杂剂浓度。掺杂剂407也可以从深沟槽408的侧壁和底面扩散到晶圆衬底400内，因此，形成掺杂区409。例如，导电区406中的掺杂剂浓度为约1019原子/cm3至约1021原子/cm3。在本发明的各个实施例中，扩散方法是POCl3掺杂。在各个实施例中，在950℃下操作POCl3掺杂并且持续30分钟。然后在1100℃下对晶圆衬底400进行退火2小时。扩散工艺是可以同时掺杂大量晶圆的批量工艺。在一些实施例中，在扩散工艺之后去除用于形成深沟槽的硬掩模。
参照图4C，通过用绝缘材料填充深沟槽408而形成深沟槽绝缘体410。深沟槽408可以仅填充有绝缘材料或者当绝缘层416由覆盖深沟槽的侧壁和底面的绝缘材料形成并且中间填充材料414填充深沟槽408时形成多层结构，从而形成深沟槽绝缘体410。绝缘材料可以是氧化硅并且通过CVD、PVD或热氧化形成。在各个实施例中，绝缘层416可以是氧化物-氮化物-氧化物(ONO)介电层。中间填充材料414可以是氧化硅、多晶硅或甚至钨并且通过诸如CVD或PVD的沉积方法形成。
参照图4D，图4D示出了在减薄工艺之后的图4C中的晶圆衬底400。通过从晶圆衬底400的底面404研磨来减薄晶圆衬底400。研磨晶圆衬底400，直到暴露深沟槽绝缘体410。因此，导电区406通过深沟槽绝缘体410与晶圆衬底400隔离以形成导电柱412。导电柱412包括掺杂剂407以变成导体，并且导电柱412电连接晶圆衬底400的顶面402和底面404。
参照图4E，图4E示出了在减薄晶圆衬底400之前进一步形成半导体器件420和互连结构以及在减薄晶圆衬底400之后形成底部ILD层440、底部金属层445和底部接触通孔442(如图3D至图3H中的实施例)的图4C中的晶圆衬底400。在晶圆衬底400的顶面402上形成半导体器件420(例如，互补金属氧化物半导体(CMOS))。在晶圆衬底400的顶面402上方形成的互连结构包括顶部ILD层430、多个顶部接触通孔432和顶部金属层435。在晶圆衬底400的顶面402上方形成的顶部ILD层430覆盖半导体器件420和导电柱412。在顶部ILD层430中形成的顶部接触通孔432与导电柱412和半导体器件420接触。形成并且图案化在顶部ILD层430上方的顶部金属层435可以与导电柱412和半导体器件420电连接。从底面404减薄晶圆衬底400以暴露深沟槽绝缘体410。在晶圆衬底400的底面404上方形成底部ILD层440。在底部ILD层440中形成的底部接触通孔442与导电柱412接触。形成并且图案化在底部ILD层440上方的底部金属层445与导电柱412电连接。制造方法和材料可以与图3D至图3H中的实施例相同。例如，ILD层可以包括氧化硅或BPSG，金属层和接触通孔可以包括铜或铝。在本发明的各个实施例中，可以在相同工艺中形成多个深沟槽绝缘体。另一深沟槽绝缘体411可以形成在晶圆衬底400中并且由包括掺杂剂407的掺杂区409围绕。可以通过通过深沟槽绝缘体410和411限定有源区。
参照图5A至图5H，图5A至图5H是晶圆衬底500为重掺杂晶圆衬底503和位于晶圆衬底503上的外延层501的实施例。参照图5A，从晶圆衬底500的顶面502形成深沟槽508。通过晶圆衬底500中的深沟槽508限定导电区506。晶圆衬底500可以具有重掺杂晶圆衬底503和位于晶圆衬底503上的外延层501。深沟槽508延伸穿过外延层501并且延伸到重掺杂晶圆衬底503内。外延层501可以是轻掺杂P型或N型(P-或N-)外延层。重掺杂(N++或P++)晶圆衬底503可以包括具有P型或N型掺杂剂的硅、硅锗、锗或砷化镓。掺杂浓度可以为约1019原子/cm3至约1021原子/cm3。在各个实施例中，晶圆衬底500是P++晶圆衬底上的P-外延层。在各个实施例中，晶圆衬底500是N++晶圆衬底上P-外延层。可以通过RIE形成深沟槽508。在一些实施例中，深沟槽的深度在从约75μm至约150μm的范围内。
参照图5B，通过用绝缘材料填充深沟槽508形成深沟槽绝缘体510。在本发明的各个实施例中，深沟槽绝缘体510具有多层结构，其中，绝缘层516沉积在深沟槽508中，并且中间填充材料514沉积在绝缘层516上方。绝缘层516包括诸如氧化硅或氮化硅的绝缘材料并且隔离中间填充材料514与晶圆衬底500。中间填充材料514可以包括掺杂或非掺杂的多晶硅或氧化硅。可以通过热氧化或LPCVD形成绝缘层516。可以通过LPCVD、APCVD、PECVD、PVD、ALD或任何合适的方法来形成填充层。并且实施CMP工艺以去除位于晶圆衬底500的顶面502上的绝缘材料和中间填充材料。
参照图5C，用掺杂剂507掺杂导电区506，并且在相同操作中形成掺杂区522。由于晶圆衬底500具有位于重掺杂晶圆衬底503上的外延层501，导电区在外延层501和重掺杂晶圆衬底503中可以具有不同的掺杂剂浓度。为了使导电区506变成导体，需要掺杂导电区506中的外延层501以使掺杂剂浓度变成与重掺杂晶圆衬底相同。在本发明的各个实施例中，重掺杂晶圆衬底503中的掺杂剂浓度在约1019原子/cm3至约1021原子/cm3的范围内，并且外延层501中的掺杂剂浓度在从约1013原子/cm3至约1015原子/cm3的范围内。因此，导电区506中的外延层501可以掺杂至1021原子/cm3。可以与掺杂导电区506一起形成掺杂区522。掺杂区522可以是p阱、n阱或需要掺杂的其他区域。
参照图5D，在晶圆衬底500的顶面502上形成半导体器件520。半导体器件520可以是晶体管、电容器、二极管、电阻器或它们的组合，诸如CMOS。在本发明的各个实施例中，在形成半导体器件520期间或之后可以掺杂导电区506。当形成掺杂区522或形成半导体器件520时，可以一起掺杂导电区506。例如，当形成半导体器件时，可以在形成核心或I/O p阱或n阱的相同的掩模中掺杂导电区506。如果不与形成半导体器件520期间的任何其他操作一起掺杂导电区506，则可以在形成半导体器件520之后添加额外的掩模以掺杂导电区506。因此，取决于半导体器件520的制造工艺，可以在形成半导体器件520之前、期间或之后操作导电区506的掺杂。
参照图5E，在晶圆衬底500的顶面502上方形成包括顶部ILD层530、多个顶部接触通孔532和顶部金属层534的互连结构。在晶圆衬底500的顶面502上方形成的顶部ILD层530覆盖半导体器件520和导电区506。在顶部ILD层530中形成的顶部接触通孔532与导电区506和半导体器件520接触。在顶部ILD层530上方形成的顶部金属层534可以与导电区506和半导体器件520电连接。在各个实施例中，在顶部金属层534上方形成保护层536。形成互连结构的方法和材料可以与上述实施例相同。
参照图5F，从晶圆衬底500的底面504减薄晶圆衬底500以暴露深沟槽绝缘体510。因此，通过深沟槽绝缘体510隔离导电区506以形成导电柱512。导电柱可以电连接晶圆衬底500的顶面502和底面504。
参照图5G，在晶圆衬底500的底面504上方沉积底部ILD层540。在底部ILD层540中形成的底部接触通孔542与导电柱512接触。形成并且图案化在底部ILD层540上方的底部金属层544与导电柱512电连接。制造方法和材料可以与图3H中的实施例相同。例如，底部ILD层540可以包括氧化硅或BPSG，金属层和接触通孔可以包括铜或铝。因此，导电柱512和围绕导电柱512的深沟槽绝缘体510可以代替TSV，TSV包括由通孔中的氧化物围绕的钨或铜。在不包括其他金属材料的情况下，导电柱512可以与顶部金属层534和底部金属层544电连接。
参照图5H，晶圆衬底500具有重掺杂晶圆衬底503和形成在晶圆衬底503上方的外延层501。两种深沟槽绝缘体510、511形成在晶圆衬底500中并且分别围绕导电柱512、513。导电柱512中的外延层501掺杂有掺杂剂以使导电柱512中的掺杂剂浓度均匀。实施例示出，导电柱512、513可以具有不同的柱面积并且在相同的工艺中形成。与在通孔中形成的TSV相比，更难以改变TSV的面积。导电柱的面积可以影响导电性，较大的面积可以具有较低的电阻。因此，也可以通过导电柱的面积调整导电柱的导电性。
参照图6，图6示出了深沟槽和导电区的顶视图。用于形成深沟槽的掩模可以具有交错平行614、矩形环620、圆环630、三角环640或多边环的图案。并且深沟槽绝缘体可以具有圆环、三角环、矩形环或多边环的图案。通过深沟槽限定导电区，因此导电区可以具有矩形612、622、圆形632、三角形642或多边形的图案。平滑拐角形状可以改进应力释放。交错平行614、突出部分610的形状可以有助于更精确地限定导电区612的边界。在本发明的各个实施例中，导电区612的直径在从约3μm至约50μm的范围内，并且深沟槽614的宽度在从约1μm至约3μm的范围内，并且突出部分610可以在约0至约5μm的范围内延伸。
本发明提供了半导体结构和制造半导体结构的方法。半导体结构包括通过深沟槽绝缘体隔离并且穿过晶圆衬底的顶面和底面的导电柱。导电柱可以在没有金属的情况下导电，这节省了成本并且简化了工艺。导电柱可以形成为具有不同的顶视形状和面积，这有益于布局设计并且平滑拐角形状可以改进应力释放。同时导电柱可以降低P++晶圆衬底上的P外延层中的电阻。制造半导体结构的方法提供了用于在晶圆衬底中形成导电柱的FEOL工艺。与通过BEOL工艺形成的具有钨或铜的TSV不同。并且制造方法可以适合于不同类型的晶圆衬底，不管掺杂或未掺杂的晶圆衬底或具有外延层的晶圆衬底。
在本发明的各个实施例中，一种半导体结构包括：具有顶面和底面的晶圆衬底；以及通过穿过晶圆衬底的顶面和底面的深沟槽绝缘体限定在晶圆衬底中的导电柱。
在本发明的各个实施例中，一种制造半导体结构的方法包括以下操作。从晶圆衬底的顶面形成深沟槽以在晶圆衬底中限定导电区。用掺杂剂掺杂导电区。用绝缘材料填充深沟槽以形成深沟槽绝缘体。并且从晶圆衬底的底面减薄晶圆衬底以暴露深沟槽绝缘体并且隔离导电区，从而形成导电柱。
在本发明的各个实施例中，一种制造半导体结构的方法包括以下操作。通过从晶圆衬底的顶面形成深沟槽，在晶圆衬底中限定导电区。通过用绝缘材料填充深沟槽而形成深沟槽绝缘体。用掺杂剂掺杂导电区。在晶圆衬底的顶面上形成多个半导体器件。在晶圆衬底的整个顶面上方沉积顶部层间介电层。在顶部层间介电层中形成多个顶部接触通孔，以及在顶部层间介电层上方形成顶部金属层，其中，顶部接触通孔和顶部金属层电连接至导电区。从晶圆衬底的底面减薄晶圆衬底以暴露深沟槽绝缘体并且隔离导电区，从而形成导电柱。在晶圆衬底的底面上方沉积底部层间介电层。并且在底部层间介电层中形成多个底部接触通孔，以及在底部层间介电层上方形成底部金属层，其中，底部接触通孔和底部金属层电连接至导电柱。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体结构的方法，包括：
从晶圆衬底的顶面形成深沟槽以在所述晶圆衬底中限定导电区；
用掺杂剂掺杂所述导电区；
用绝缘材料填充所述深沟槽以形成深沟槽绝缘体；以及
从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱。
2.根据权利要求1所述的方法，还包括：
用选自由磷、砷、硼、铝、镓和它们的组合组成的组中的所述掺杂剂掺杂所述导电区。
3.根据权利要求1所述的方法，在形成所述深沟槽绝缘体之后，还包括：
在所述晶圆衬底的所述顶面上形成多个半导体器件。
4.根据权利要求1所述的方法，还包括：
在所述晶圆衬底的所述顶面上方沉积顶部层间介电层；以及
在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电柱。
5.根据权利要求4所述的方法，还包括：
在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及
在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
6.根据权利要求1所述的方法，其中，所述晶圆衬底是轻掺杂晶圆衬底或具有外延层的重掺杂晶圆衬底。
7.根据权利要求2所述的方法，其中，用所述掺杂剂掺杂所述导电区包括扩散或离子注入。
8.一种制造半导体结构的方法，包括：
通过从晶圆衬底的顶面形成深沟槽，在所述晶圆衬底中限定导电区；
通过用绝缘材料填充所述深沟槽而形成深沟槽绝缘体；
用掺杂剂掺杂所述导电区；
在所述晶圆衬底的所述顶面上形成多个半导体器件；
在所述晶圆衬底的整个顶面上方沉积顶部层间介电层；
在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电区；
从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱；
在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及
在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
9.根据权利要求8所述的方法，还包括：
在所述顶部金属层上方沉积保护层。
10.根据权利要求8所述的方法，其中，用掺杂剂掺杂所述导电区使用POCl3扩散或离子注入。
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