TWI555152B - 半導體結構及其製造方法 - Google Patents

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段孝勤
黃士芬
鄭新立
徐英傑
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Description

半導體結構及其製造方法
本發明是有關於一種半導體結構其製造方法，特別是有關於一種具有導電柱的半導體結構。
半導體產業正在經歷快速的成長。電子元件密度的提升使得更多的電子元件可以整合在同一區域中。電子元件例如電晶體、二極體、電阻、電容等。隨著電子元件密度的提升，內部連接結構的數量跟長度也因而提升，同時RC延遲及能量消耗亦同時上升。但是，積體電路的體積仍是有二維的自然限制，例如主要受限於半導體晶圓的表面積。因此晶圓表面上之電子元件的密度亦具有物理限制。為了解決此一限制，將晶圓堆疊而形成之三維積體電路(3D IC)因而誕生，並承諾帶來速度更快、密度更高、體積更小的多功能電子裝置。
為了在垂直方向整合多片晶圓，矽穿孔(TSV)技術使用在堆疊的晶圓中以連結晶圓中具有不同功能或裝置的部分。矽穿孔技術是利用穿孔貫穿矽晶圓來將晶片對晶片或晶圓對晶圓之間的內部連接結構應用至3D晶圓級封裝 技術上。而穿孔中由導電材料填滿，並有金屬接墊形成於導電材料之上下側。矽穿孔結構用於將訊號從晶圓的一表面傳遞到另一表面，並與2D結構相較之下提供了更短了內部連接距離。矽穿孔結構在設計時大於其他的標準單元，因此也對積體電路的表現有較大的影響。因此，矽穿孔技術的改進方式更是在繼續研究中。
有鑑於此，本發明之一態樣為一半導體結構，包括一晶圓基板，其具有一上表面及一下表面；以及一導電柱，其位於晶圓基板中，並由一絕緣深溝槽定義導電柱，其中絕緣深溝槽穿透晶圓基板之上表面及下表面。
本發明之另一態樣為一種製造半導體結構的方法，包括從一晶圓基板之上表面形成一深溝槽，並由此深溝槽在晶圓基板中定義出一導電區域。摻雜一摻雜劑於導電區域中。以一絕緣材料填滿深溝槽，形成一絕緣深溝槽。以及從晶圓基板之下表面薄化晶圓基板至露出絕緣深溝槽，使得導電區域與晶圓基板隔離以形成一導電柱。
本發明之另一態樣為一種製造半導體結構之方法，包括藉由從一晶圓基板之一上表面形成一深溝槽，以在晶圓基板中定義出一導電區域。以一絕緣材料填滿深溝槽，形成一絕緣深溝槽。摻雜一摻雜劑於導電區域中。形成複數個半導體元件於晶圓基板之上表面上。沉積一上層間介電層於晶圓基板之上表面上。形成複數個上接觸窗於 上層間介電層中，並形成一上金屬層於上層間介電層上，其中上接觸窗及上金屬層與導電柱電性連接。從晶圓基板之下表面薄化晶圓基板至露出絕緣深溝槽，使得導電區域與晶圓基板隔離以形成一導電柱。沉積一下層間介電層於晶圓基板之下表面之下。以及形成複數個下接觸窗於下層間介電層中，並形成一下金屬層於下層間介電層之下，其中下接觸窗及下金屬層與導電柱電性連接。
100、200、300、400、500‧‧‧晶圓基板
102、202、302、402、502‧‧‧上表面
104、204、304、404、504‧‧‧下表面
112、212、312、412、512、513‧‧‧導電柱
114、314、414、514‧‧‧中心填充材料
116、316、416、516‧‧‧絕緣層
120、320、420、520‧‧‧半導體元件
130、330、430、530‧‧‧上層間介電層
132、332、432、532‧‧‧上接觸窗
135、334、335、435、534‧‧‧上金屬層
140、340、440、540‧‧‧下層間介電層
142、342、442、542‧‧‧下接觸窗
145、344、345、445、544‧‧‧下金屬層
206、306、406、506、612、622、632、642‧‧‧導電區域
107、207、307、407、507‧‧‧摻雜劑
208、308、408、508‧‧‧深溝槽
110、111、210、310、311‧‧‧絕緣深溝槽
410、411、510、511‧‧‧絕緣深溝槽
336、536‧‧‧保護層
409、522‧‧‧摻雜區
501‧‧‧磊晶層
503‧‧‧重摻雜晶圓基板
610、620、630、640‧‧‧深溝槽圖形
614‧‧‧凸出部
為讓本發明之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：第1圖繪示根據本發明之部分實施方式之半導體結構之剖面圖；第2A-2F圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖；第3A-3H圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖；第4A-4E圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖；第5A-5H圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖；以及第6圖繪示根據本發明之部分實施方式之深溝槽之上視圖。
以下將以圖式揭露本發明之複數實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，熟悉本領域之技術人員應當瞭解到，在本發明部分實施方式中，這些實務上的細節並非必要的，因此不應用以限制本發明。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
矽穿孔技術應用於三維積體電路科技。在部分實施方式中，矽穿孔屬於後段製程(BEOL)。後段製程開始於半導體元件形成完之後。半導體元件包括電晶體、電容、電阻等。再以穿孔中的導電材料(例如銅或鎢)電性連接晶圓之上下表面。本發明提供一半導體結構及其製造方法。在本發明之部分實施方式中，半導體結構之製造方法包括在晶圓基板中，由一絕緣深溝槽定義一導電柱以形成一矽穿孔結構。因為導電柱是由絕緣深溝槽所定義，在本發明之實施方式中之矽穿孔與利用穿孔形成之矽穿孔相較下，本發明之矽穿孔可同時在不同的位置上形成於多個矽穿孔結構。且本發明所揭露之矽穿孔結構及其製造方法並不需要用到銅或鎢來導電，因此可節省成本並簡化製程步驟。而且，本發明所揭露之矽穿孔結構之製造方法乃應用於前段製程(FEOL)，矽穿孔結構將形成於開始製造半導體元件之前。
請參閱第1圖，第一圖圖繪示根據本發明之部分實施方式之半導體結構之剖面圖。如圖中所示，一晶圓基板 100，其具有一上表面102及一下表面104。一導電柱112，其位於晶圓基板100中，並由一絕緣深溝槽110定義出導電柱112，其中絕緣深溝槽110穿透晶圓基板100之上表面102及下表面104。導電柱112與晶圓基板100之上表面102及下表面104電性連接。晶圓基板100可為一矽晶圓、矽鍺晶圓、鍺晶圓、或鍺砷晶圓。晶圓基板100可為輕摻雜(P-或N-)、一般摻雜(P或N)、高摻雜(P+或N+)或重摻雜(P++或N++)晶圓。在部分實施方式中，晶圓基板100具有磊晶層形成於其上。導電柱112包含有摻雜劑107。摻雜劑107係選自於包含磷、砷、硼、鋁、鎵及其組合之群組。摻雜劑107之濃度因產品之需求而定。絕緣深溝槽110包含一中心填充材料114及一絕緣層116。絕緣層116環繞中心填充材料114，並接觸晶圓基板100及導電柱112。絕緣層116包含一絕緣材料。絕緣材料可為一氧化或氮化材料、例如氧化矽。中心填充材料114可為有摻雜或無摻雜之多晶矽、氧化矽、氮化矽或是金屬(例如銅或鎢等)。在部分實施方式中，在絕緣深溝槽110中之中心填充材料114與絕緣材料可為相同之材料，例如氧化矽。在部分實施方式中，晶圓基板100中具有不只一個絕緣深溝槽，例如絕緣深溝槽111。
在部分實施方式中，半導體結構更含複數個半導體元件120。此些半導體元件120形成於晶圓基板100之上表面102上。半導體元件120可包含電晶體、電阻、電容或其組合。半導體元件120例如互補式金氧半場效應電晶體(CMOS)。在本發明之部分實施方式中，半導體結構更包含 一上層間介電層130，其覆蓋於晶圓基板100之上表面102上；一上金屬層135，其位於上層間介電層130上；複數個上接觸窗132，上接觸窗132位於上層間介電層130中並連接上金屬層135，其中上金屬層135及上接觸窗132與導電柱112電性連接。半導體元件120亦與上金屬層135電性連接。上層間介電層130包含低介電(low-k)材料，例如磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、含氧碳化矽(SiOxCy)、旋塗式玻璃(Spin-On-Glass)、旋塗式高分子(Spin-On-Polymers)、碳化矽材料、氧化矽、氮化矽以及上述材料之組合。上金屬層135及上接觸窗132可包含銅基或鋁基材料。例如，銅基材料包括實質上的純銅、包含不可避免雜質的銅、及銅合金等。銅合金中可包括微量元素例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯。
根據本發明之部分實施方式，半導體結構更包含：一下層間介電層140，其覆蓋於晶圓基板100之下表面104。一下金屬層145，其位於下層間介電層140之下。複數個下接觸窗142，此些下接觸窗142位於下層間介電層140中並連接下金屬層145，其中下金屬層145及下接觸窗142與導電柱電性連接。下層間介電層140可包含與上層間介電層130相同的材料。例如氧化矽與BPSG。下接觸窗142及下金屬層145可包含與上金屬層135相同的導電材料。例如銅基或鋁基材料。在本發明之部分實施方式中，下金屬層145之上更可形成外部連接結構例如錫鉛凸塊等。
請參閱第2A-2F圖，第2A-2F圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖。請參閱第2A圖。深溝槽208形成於晶圓基板200之上表面202之中。晶圓基板200可為一矽晶圓、矽鍺晶圓、鍺晶圓、或鍺砷晶圓。晶圓基板200可為輕摻雜(P-或N-)、一般摻雜(P或N)、高摻雜(P+或N+)或重摻雜(P++或N++)晶圓。在晶圓基板200中，一導電區域206被深溝槽208所定義。深溝槽208之形狀為圓環型、三角環型、長方環型、或多邊環型。導電區域206的上視形狀可為長方形、三角形、圓形或多邊形，依深溝槽208之形狀而定。導電區域206在後續步驟中將形成導電柱，並與晶圓基板200之上表面202及下表面204電性連接。形成深溝槽的步驟可包含沉積一襯墊氧化層及一硬罩幕於晶圓基板之上表面上，圖案化及蝕刻晶圓基板形成深溝槽，以及移除硬罩幕及襯墊氧化層。深溝槽可以以任何適合的蝕刻方法蝕刻，例如電漿蝕刻、化學濕蝕刻、以及其他本領域習知蝕刻方式。在部分實施方式中，蝕刻步驟包含以深反應離子蝕刻(deep reactive ion etching)蝕刻晶圓基板。在部分實施方式中，深溝槽之深度為約75微米至約150微米。
請參閱第2B圖，第2B圖為製備半導體結構之一階段之剖面圖。在深溝槽208形成於晶圓基板200內後，導電區域206即進行摻雜。摻雜劑207被摻雜入導電區域內。所使用之摻雜劑207可依晶圓基板之種類而定，摻雜劑可為磷、砷、硼、鋁、鎵或其組合。摻雜劑207可藉由 離子佈植或擴散製程進行摻雜。
請參閱第2C圖，在深溝槽208中填滿絕緣材料後形成絕緣深溝槽210。絕緣材料可為一氧化材料或氮化材料。在本發明之部分實施方式中，絕緣深溝槽210中具有一中心填充材料及一絕緣層，此絕緣層環繞中心填充材料。中心填充材料例如多晶矽。形成絕緣深溝槽所使用之沉積方式包含熱氧化、低壓化學氣項沉積(LPCVD)、常壓化學氣項沉積(APCVD)、電漿輔助化學氣相沈積(PECVD)以及未來可實行之沉積方式等。沉積步驟亦包含化學機械研磨(CMP)步驟以移除沉積於晶圓基板上表面之絕緣材料。
請參閱第2D及2E圖。第2D及2E圖繪示在絕緣深溝槽形成後才進行摻雜劑摻雜之半導體結構之製造方式。第2D圖所繪示之半導體結構製造階段亦接續於第2A圖之製造階段之後。在深溝槽208中沉積絕緣材料後形成絕緣深溝槽210。沉積方法與絕緣材料與上述之方法及材料相同。請參閱第2E圖，摻雜劑207摻雜入導電區域206中。摻雜劑可為磷、砷、硼、鋁、鎵或其組合。摻雜劑207可藉由離子佈植或擴散進行摻雜。摻雜劑所摻雜之濃度則依結構需求而決定。
請參閱第2F圖，第2F圖繪示製造半導體結構之一階段，此階段接續在第2C或2E圖之實施方式之後。在此階段，晶圓基板200被從其下表面204進行薄化以暴露出絕緣深溝槽210並將導電區域206與晶圓基板之其他部分隔絕形成一導電柱212。導電柱212用以電性連接晶圓基板 200之上表面202及下表面204。因此晶圓基板200之導電度及摻雜劑的濃度會對導電柱212的設計產生影響。例如，晶圓基板200為輕摻雜晶圓基板或重摻雜晶圓基板。導電柱212內之摻雜劑207的濃度越高，導電柱212具有相同導電度所需要的截面積則越少。
請參閱第3A至3H圖。第3A-3H圖繪示根據本發明之部分實施方式之製備半導體結構之不同階段之剖面圖。請參閱第3A圖，一深溝槽308從晶圓基板300之上表面302形成於晶圓基板300之中。晶圓基板300可為矽晶圓。一導電區域306在晶圓基板300中被深溝槽308所定義。深溝槽308可使用任何適合的蝕刻方式形成，例如電漿蝕刻、濕蝕刻、深反應離子蝕刻等。在部分實施方式中，深溝槽之深度為約75微米至約150微米。
請參閱第3B圖，導電區域306中摻雜入摻雜劑307。摻雜方式可為擴散或離子佈植。在部分實施方式中，需使用額外的罩幕來定義要進行離子佈植的區域。摻雜劑307可為磷、砷、硼、鋁、鎵或其組合。在部份實施方式中，導電區域306可在絕緣深溝槽310或半導體元件320形成之後再進行摻雜。
請參閱第3C圖，在深溝槽308中填滿一絕緣材料形成一絕緣深溝槽310。在本發明之部分實施方式中，絕緣深溝槽310具有多層結構。一絕緣層316沉積於深溝槽308中，以及一中心填充材料314沉積於絕緣層316之上。絕緣層316包含絕緣材料例如氧化矽或氮化矽，絕緣層316 將中心填充材料314與晶圓基板300隔絕。中心填充材料314可包含填充材料例如有摻雜或沒摻雜之多晶矽、氧化矽以及氮化矽、或是金屬例如銅或鎢。絕緣層316可藉由熱氧化或低壓化學氣項蝕刻形成。中心填充材料314可由低壓化學氣相沉積、常壓化學氣相沉積、電漿輔助化學氣相沈積、物理氣相沉積、或任何可實行之沉積方式形成。更可實行化學機械研磨以移除沉積在晶圓基板300之上表面302上的絕緣材料或填充材料。在部分實施方式中，更包括實施一氧化步驟，以在絕緣深溝槽310上形成一氧化層以保護絕緣深溝槽310。
請參閱第3D圖。複數個半導體元件320形成於晶圓基板300之上表面302上。因為絕緣深溝槽310及導電區域306形成於形成半導體元件320之前，本發明所揭露之製造半導體結構的方法為一前段(FEOL)製程。半導體元件320可包括電晶體、電阻、電容或其組合。形成半導體元件的方法可包括沉積、圖案化、蝕刻、摻雜及其他本領域所習知之製程。
請參閱第3E-3G圖，在半導體元件320形成後，後段(BEOL)製程將開始進行，包括在晶圓基板300之上表面302及下表面304形成內部連接結構。內部連接結構包含層間介電層、金屬層及接觸窗。請參閱第3E圖，上層間介電層330形成於晶圓基板300之整個上表面302上；複數個上接觸窗332形成於上層間介電層330中；一上金屬層334形成於上層間介電層330之上。上接觸窗332及上金屬層 334與導電區域306電性連接。在本發明之部分實施方式中，保護層336形成於上金屬層334之上。上層間介電層330覆蓋半導體元件320及絕緣深溝槽310。上層間介電層330可包含低介電(low-k)材料，例如磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、含氧碳化矽(SiOxCy)、旋塗式玻璃(Spin-On-Glass)、旋塗式高分子(Spin-On-Polymers)、碳化矽材料、氧化矽、氮化矽以及上述材料之組合。上層間介電層藉由任何在半導體產業中適合的方式形成。例如旋轉塗佈、化學氣相沉積、電漿輔助化學氣相沉積、或低壓化學氣相沉積等。上接觸窗332及上金屬層334藉由蝕刻部份之上層間介電層後，再沉積銅基或鋁基材料而成。例如，銅基材料包括實質上的純銅、包含不可避免雜質的銅、及銅合金等。銅合金中可包括微量元素例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯。上層間介電層330、上接觸窗332及上金屬層334可包含多層結構以形成內部連接結構，上接觸窗332形成於導電區域306之上表面並與上金屬層334電性連接。半導體元件320亦與上金屬層334電性連接。保護層336形成於上金屬層334之上以保護內部連接結構。保護層336可包含氧化矽或氮化矽，並可藉由沉積方法如化學氣相沉積、物理氣相沉積、濺鍍等方法形成。
請參閱第3F圖。晶圓基板300被從其下表面304進行薄化以暴露出絕緣深溝槽310並將導電區域306與晶圓基板300之其他部分隔絕形成一導電柱312。晶圓基板 300可藉由研磨、拋光、蝕刻等方法薄化以在其中形成導電柱312。導電柱312在晶圓基板300中被絕緣深溝槽310環繞及隔離。因此導電柱312可以與晶圓基板300之上表面302及下表面304電性連接。
請參閱第3G圖，一下層間介電層340沉積於且覆蓋晶圓基板300之下表面304；複數個下接觸窗342形成於下層間介電層340之中：一下金屬層344形成於下層間介電層340之下。下接觸窗342及下金屬層344與導電柱312電性連接。下層間介電層340可包含與上層間介電層330相同的材料，例如氧化矽或BPSG。下層間介電層340藉由任何在半導體產業適合的方式形成。例如旋轉塗佈、化學氣相沉積、電漿輔助化學氣相沉積、或低壓化學氣相沉積。下接觸窗342及下金屬層344藉由蝕刻部份之下層間介電層340後，再沉積銅基或鋁基材料而成。在部分實施方式中，外部連接結構例如錫鉛凸塊形成於下金屬層344之下。
請參閱第3H圖，第3H圖繪示根據本發明之部分實施方式之半導體結構。在第3G圖中之上金屬層334及下金屬層344被圖案化以形成上金屬層335及下金屬層345。在部分實施方式中，另一絕緣深溝槽311亦存在此半導體結構中。此半導體結構製造方法可包括在形成半導體元件320之前形成複數個絕緣深溝槽於晶圓基板之中。
請參閱第4A-4E圖及5A-5H圖，此些圖示繪示以不同晶圓基板及摻雜方法進行上述半導體結構之製造方法之示意圖。請參閱第4A圖，一深溝槽408形成於一晶圓基 板400之上表面402。一導電區域406在晶圓基板400中被深溝槽408定義而成。晶圓基板400可為輕摻雜之P型或N型(P-或N-)晶圓基板。深溝槽408可由深反應離子蝕刻形成。在部分實施方式中，一硬罩幕形成於晶圓基板400之上表面402用以定義深溝槽。
請參閱第4B圖，導電區域406被摻雜入摻雜劑407，且一摻雜區409形成於深溝槽408之週遭並圍繞深溝槽408，其中摻雜區409中含有摻雜劑407。摻雜劑407是利用擴散從深溝槽408的側壁與底面摻雜入晶圓基板400中以形成摻雜區409。摻雜劑407亦會從深溝槽408的側壁擴散入導電區域406中，且導電區域406內的摻雜劑407濃度足夠使導電區域406成為導體。例如，摻雜劑407在導電區域406中的濃度約為1019至1021原子/立方公分。在本發明之部分實施方式中，擴散的方式是摻雜POCl3。在部分實施方式中，POCl3摻雜是操作在攝氏950度下進行30分鐘。接下來晶圓基板400在攝氏1100度下退火兩小時。此擴散程序是一批次程序並可以一次同時摻雜大量的晶圓。在部分實施方式中，用來形成深溝槽的硬罩幕在在擴散製程後才被移除。
請參閱第4C圖。深溝槽408中填入絕緣材料形成絕緣深溝槽410。深溝槽408中可只以一種絕緣材料填滿，或是形成多層結構於其中。例如絕緣材料形成一絕緣層416覆蓋深溝槽408之底面及側壁，一中心填充材料414填滿深溝槽408，形成具有多層結構之絕緣深溝層410。絕緣材 料可為氧化矽，並藉由化學氣相沉積、物理氣相沉積或熱氧化而生成。在部分實施方式中，絕緣層416可為一ONO(Oxide-Nitride-Oxide)介電層。中心填充材料414可為氧化矽，多晶矽甚至是鎢，並藉由沉積如化學氣相沉積或物理氣相沉積而生成。
請參閱第4D圖，第4D圖繪示第4C圖中之晶圓基板400進型薄化步驟後之結構。晶圓基板400從其下表面404進行研磨以薄化。晶圓基板400被研磨至絕緣深溝槽410被暴露出為止。此時導電區域406在晶圓基板400中被絕緣深溝槽410隔離，形成導電柱412。導電柱412含有摻雜劑407並為一導體，且電性連接晶圓基板400之上表面402及下表面404。
請參閱第4E圖，第4E圖繪示第4C圖中之晶圓基板400在薄化晶圓基板前先形成半導體元件420及內部連接結構，再在晶圓基板薄化後形成下層間介電層440、下金屬層445及下接觸窗442，如第3D-3H圖中之步驟。半導體元件420(例如一互補式金屬氧化物半導體CMOS)形成於晶圓基板400之上表面402上。形成於晶圓基板400之上表面402上之內部連接結構包含一上層間介電層430、複數個上接觸窗432以及一上金屬層435。上層間介電層430形成於晶圓基板400之上表面402上，覆蓋半導體元件420及導電柱412。上接觸窗432形成於上層間介電層430中，與導電柱412及半導體元件420相連。上金屬層435形成於上層間介電層430上並被圖案化，可與導電柱及半導體 元件電性連接。晶圓基板400從下表面404進行薄化，並暴露出絕緣深溝槽410。下層間金屬層形成於晶圓基板400之下表面404之下。下接觸窗442形成於下層間介電層440之中，並與導電柱412相連接。下金屬層445形成於下層間介電層440下並被圖案化，可與導電柱412電性連接。此部分之半導體結構之製造方法及使用材料與第3D-3H圖中之實施方式相同。例如層間介電層430、440可包括氧化矽或BPSG；金屬層435、445及接觸窗432、442可包含銅或鋁。在本發明之部分實施方式中，在同一製程中可形成複數個絕緣深溝槽。另一個絕緣深溝槽411可形成於晶圓基板400中且被摻雜區409所圍繞。摻雜區409中含有摻雜劑407。一主動區將被絕緣深溝槽410及411所定義。
請參閱第5A-5H圖，在5A-5H圖繪示之實施方式中，晶圓基板500為重摻雜之晶圓基板503並具有一磊晶層501形成於晶圓基板503之上。請參閱第5A圖，一深溝槽508形成於晶圓基板500之上表面502中。導電區域506再晶圓基板500中被深溝槽508所定義。晶圓基板500可包含一重摻雜晶圓基板503及一形成於其上之磊晶層501。深溝槽508穿透磊晶層501並延伸入重摻雜晶圓基板503中。磊晶層501可為一輕摻雜之P型或N型(P-或N-)磊晶層。重摻雜(N++或P++)之晶圓基板503可包括矽晶圓、矽鍺晶圓、鍺晶圓或鍺砷晶圓且具有P型或N型之摻雜劑。摻雜濃度約為1019至1021原子/立方公分。在部分實施方式中，晶圓基板500為一P-磊晶層形成於P++晶圓基 板上。在部分實施方式中，晶圓基板500是一P-磊晶層形成於N++晶圓基板上。深溝槽508可藉由深反應離子蝕刻形成。在部分實施方式中，深溝槽之深度約為75至150微米。
請參閱第5B圖，將深溝槽508填入絕緣材料以形成絕緣深溝槽510。在本發明之部分實施方式中，絕緣深溝槽510具有多層結構，其中絕緣層516沉積於深溝槽508之中，以及一中心填充材料514沉積於絕緣層516之上。絕緣層516包括絕緣材料例如氧化矽或氮化矽並將中心填充材料514與晶圓基板500隔絕。中心填充材料514可包含有摻雜或無摻雜之多晶矽或氧化矽。絕緣層516可藉由熱氧化或低壓化學氣相沉積形成。中心填充材料514可藉由低壓化學氣相沉積、常壓化學氣相沉積、電漿輔助化學氣相沉積，物理氣相沉積、原子層沉積或其他適合的方法。並可進行一化學機械研磨以移除沉積於晶圓基板500之上表面502之中心填充材料及絕緣材料。
請參閱第5C圖，導電區域506已被摻雜入摻雜劑507，並且一摻雜區522亦在同一摻雜步驟中形成。因為晶圓基板500在重摻雜晶圓基板503之上具有磊晶層501，導電區域在磊晶層501與重摻雜晶圓基板503中具有不同的摻雜濃度。為了使導電區域506成為導體，導電區域中的磊晶層501需要被摻雜，以使得在磊晶層501中之摻雜劑濃度與在重摻雜晶圓基板503中之摻雜劑濃度相同。在部分實施方式中，重摻雜晶圓基板503中之摻雜劑濃度約為 約為1019至1021原子/立方公分，磊晶層501中之摻雜劑濃度約為1013至1015原子/立方公分。因此導電區域506中之磊晶層501則需要被摻雜至約1021原子/立方公分。摻雜區522可在摻雜導電區域506時一起形成。摻雜區522可為P井區、N井區或其他需要被摻雜之區域。
請參閱第5D圖，半導體元件520形成於晶圓基板500之上表面502上。半導體元件520可為電晶體、電容、電阻、二極體或其組合，例如CMOS。在本發明之部分實施方式中，導電區域506亦可在形成半導體元件520的過程中被摻雜，或在半導體元件520形成後才被摻雜。導電區域506亦可形成摻雜區522時一併被摻雜或是在形成半導體元件的過程中被一併摻雜。例如，導電區域506可以在形成半導體元件時與形成核心單元或輸入輸出單元中之P型井或N型井使用同一張光罩進行摻雜。如果導電區域506沒有在任何其他形成半導體元件的步驟中一併進行摻雜，則需要在半導體元件520形成之後再使用一張額外的光罩來進行摻雜。因此導電區域506的摻雜可在半導體元件520形成前、形成中、或形成後，依半導體元件520的製程需求而定。
請參閱第5E圖，一內部連接結構形成於晶圓基板500之上表面。內部連接結構包括一上層間介電層530，複數個上接觸窗532，以及一上金屬層534。上層間介電層430形成於晶圓基板500之上表面502上，覆蓋半導體元件520及導電區域506。上接觸窗532形成於上層間介電層530 中，與導電區域506及半導體元件520相連。上金屬層534形成於上層間介電層530上，與導電區域506及半導體元件520電性連接。在部分實施方式中，保護層536形成於上金屬層534之上。形成內部連接結構的方法及材料可與上述之實施方法相同。
請參閱第5F圖，晶圓基板500被從下表面504薄化，薄化至絕緣深溝槽510從下表面504中暴露出為止。導電區域506因此被絕緣深溝槽510隔絕，而因此形成了導電柱512。導電柱512可與晶圓基板500之上表面502及下表面504電性連接。
請參閱第5G圖。下層間介電層540形成於晶圓基板500之下表面504之下。下接觸窗542形成於下層間介電層540之中並接觸導電柱512。下金屬層544形成於下層間介電層540之下並圖案化，且與導電柱512電性連接。此處結構之形成方法及材料可與第3H圖中之實施方式相同。例如，下層間介電層540可包括氧化矽或BPSG；下金屬層544及下接觸窗542可包含銅或鋁。因此導電柱512及環繞導電柱512的絕緣深溝槽510可取代由在通孔中形成氧化層環繞鎢或銅所形成之矽穿孔結構。導電柱512可不包含金屬材料卻能與上金屬層534及下金屬層544電性連接。
請參閱第5H圖，晶圓基板500具有一重摻雜晶圓基板503及一磊晶層501，磊晶層501形成於重摻雜晶圓基板503之上。兩絕緣深溝槽510、511形成於晶圓基板500 中並各自環繞導電柱512、513。導電柱512、513中的磊晶層501被摻雜摻雜劑以調整導電柱中之摻雜劑濃度一致。圖中繪示導電柱512、513具有不同的導電柱截面積，且導電柱512、513是在同一步驟中製備而成。與利用穿孔形成之矽穿孔結構相比，因穿孔之面積大小較不容易改變，故利用穿孔形成之矽穿孔結構較不易調整截面積大小。導電柱之截面積會影響導電度，截面積越大電阻會越小，因此導電柱之導電度亦可由導電柱之截面積調整。
請參閱第6圖。第6圖繪示根據本發明之部分實施方式之深溝槽及導電區域之上視圖。用來形成深溝槽之光罩上可具有深溝槽圖形610、620、630、640，包括平行交錯的井字圖形610，長方環620、圓環630、三角環640或多邊形環之圖案。因此所形成之絕緣深溝槽之圖案可為圓環、三角環、長方環或多邊形環。而導電區域乃藉由深溝槽而定義，因此可為長方形導電區域612、622、圓形導電區域632、三角型導電區域642或多邊形導電區域。其中圓角的形狀可以幫助應力釋放。井字圖形610的凸出部614可以幫助更精確的定義導電區域612之形狀。在本發明之部分實施方式中，導電區域612之邊長約為3至50微米。深溝槽圖形610之寬度約為1至3微米，以及凸出部614可延伸出約0至5微米。
本發明提供了一半導體結構以及製造此半導體結構之方法。半導體結構包括在晶圓基板中被深溝槽隔離所形成之導電柱，導電柱並穿透晶圓基板之上下表面。此導 電柱可不利用金屬進行導電，可節省成本並簡化製程。導電柱可具有不同之上視形狀及面積，具有布局之方便性，且導電柱具有圓角形狀可利於應力釋放。導電柱並可在晶圓基板為P-磊晶層形成於P++晶圓基板上的情況下降低阻值。此製造半導體結構的方法提供一形成導電柱於晶圓基板中之前段製程。不同於後段製程的矽穿孔製程，需要用到鎢或銅等金屬。此製造方法可適合應用於各種不同的晶圓基板，例如有摻雜的晶圓基板，或是具有磊晶層的晶圓基板。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶圓基板
102‧‧‧上表面
104‧‧‧下表面
112‧‧‧導電柱
114‧‧‧中心填充材料
116‧‧‧絕緣層
120‧‧‧半導體元件
130‧‧‧上層間介電層
132‧‧‧上接觸窗
135‧‧‧上金屬層
140‧‧‧下層間介電層
142‧‧‧下接觸窗
145‧‧‧下金屬層
107‧‧‧摻雜劑
110、111‧‧‧絕緣深溝槽

Claims (8)

  1. 一種半導體結構，包含：一晶圓基板，其具有一上表面、一下表面及一第一摻雜濃度；一導電柱，包含一摻雜劑及具有一第二摻雜濃度，該導電柱位於該晶圓基板中，並由一絕緣深溝槽定義該導電柱，其中該絕緣深溝槽穿透該晶圓基板之該上表面及該下表面；以及一摻雜區，該摻雜區在該晶圓基板中環繞該絕緣深溝槽，該摻雜區包含該摻雜劑及具有該第二摻雜濃度，且該第二摻雜濃度大於該第一摻雜濃度。
  2. 如請求項1所述之半導體結構，其中該晶圓基板為一具有磊晶層之重摻雜晶圓基板或一輕摻雜晶圓基板。
  3. 如請求項1所述之半導體結構，更包含：複數個半導體元件，其形成於該晶圓基板之上表面上；一上層間介電層，其覆蓋於該晶圓基板之該上表面及該些半導體元件；一上金屬層，其位於該上層間介電層上；複數個上接觸窗，該上接觸窗位於該上層間介電層中並連接該上金屬層，其中該上金屬層及該上接觸窗與該導電柱電性連接；一下層間介電層，其覆蓋於該晶圓基板之該下表面； 一下金屬層，其位於該下層間介電層之下；以及複數個下接觸窗，該些下接觸窗位於該下層間介電層中並連接該下金屬層，其中該下金屬層及該下接觸窗與該導電柱電性連接。
  4. 如請求項1所述之半導體結構，其中，該絕緣深溝槽之形狀為圓環型、三角環型、長方環型、或多邊環型。
  5. 如請求項1所述之半導體結構，其中該絕緣深溝槽包含：一中心填充材料；以及一絕緣層，其環繞該中心填充材料，並接觸該晶圓基板及該導電柱。
  6. 一種半導體結構之製造方法，包含：從一晶圓基板之上表面形成一深溝槽，並由此深溝槽在該晶圓基板中定義出一導電區域；摻雜一摻雜劑於該導電區域中；以一絕緣材料填滿該深溝槽，形成一絕緣深溝槽；以及從該晶圓基板之下表面薄化該晶圓基板至露出該絕緣深溝槽，使得該導電區域與該晶圓基板隔離以形成一導電柱。
  7. 如請求項6所述之方法，其中摻雜該摻雜劑於該導電區域中包含擴散或離子植佈，且該摻雜劑係選自一包含磷、砷、硼、鋁、鎵及其組合之群組。
  8. 一種半導體結構之製造方法，包含：藉由從一晶圓基板之一上表面形成一深溝槽，以在該晶圓基板中定義出一導電區域；以一絕緣材料填滿該深溝槽，形成一絕緣深溝槽；摻雜一摻雜劑於該導電區域中；形成複數個半導體元件於該晶圓基板之上表面上；沉積一上層間介電層於該晶圓基板之上表面上；形成複數個上接觸窗於該上層間介電層中，並形成一上金屬層於該上層間介電層上，其中該上接觸窗及上金屬層與該導電柱電性連接；從該晶圓基板之下表面薄化該晶圓基板至露出該絕緣深溝槽，使得該導電區域與該晶圓基板隔離以形成一導電柱；沉積一下層間介電層於該晶圓基板之下表面之下；以及形成複數個下接觸窗於該下層間介電層中，並形成一下金屬層於該下層間介電層之下，其中該下接觸窗及下金屬層與該導電柱電性連接。
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