CN117316919A - 沟槽电容器及其制备方法 - Google Patents
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Abstract
本公开实施例提供一种沟槽电容器，包括：衬底，所述衬底具有沟槽；电容结构，包括设置在所述沟槽内壁的堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；填充层，填充所述沟槽，且所述填充层具有封闭气隙；多个导电连接结构，分别与不同层的所述导电层电连接。本公开实施例提供的沟槽电容器中，所述填充层具有封闭气隙，能够降低沟槽电容器的应力，提高沟槽电容器的可靠性及稳定性、以及避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成。
Description
技术领域
本公开涉及集成电路领域，尤其涉及一种沟槽电容器及其制备方法。
背景技术
随着社会各应用领域的快速发展，对半导体集成电路器件的性能要求越来越高，因此导致半导体集成电路器件的集成度越来越高，单个器件的尺寸越来越小。半导体工艺从业人员一直在致力于不断挑战更小的器件尺寸。但作为一个常用的电路元器件，电容往往在空间极其有限的硅片上要占据相当大的一部分面积，造成很高的芯片成本。因此缩小电容尺寸（芯片占用面积）是提高芯片集成度的一个重要措施。
业内开发出了一种深沟槽电容器（Deep Trench Capacitor，DTC），将平面型的芯片面积占用改为向硅片内部的纵向发展，形成3D的电容器，电容器的性能指标参数可以通过层数的不同以及不同材料的控制来实现。
但是，现有的深沟槽电容器应力较大，无法满足用户的需求。
发明内容
本公开实施例所要解决的技术问题是，提供一种沟槽电容器及其制备方法，其能够降低沟槽电容器的应力。
为了解决上述问题，本公开实施例提供了一种沟槽电容器，包括：衬底，所述衬底具有沟槽；电容结构，包括设置在所述沟槽内壁的堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；填充层，填充所述沟槽，且所述填充层具有封闭气隙；多个导电连接结构，分别与不同层的所述导电层电连接。
在一实施例中，所述封闭气隙为形成所述填充层时自然形成的气隙。
在一实施例中，所述填充层为由正硅酸乙酯分解形成的二氧化硅层。
在一实施例中，所述堆叠层还设置在所述衬底的上表面，多个所述导电连接结构分别与位于所述衬底上表面的所述导电层电连接。
在一实施例中，所述导电层位于所述衬底上表面的至少一部分作为接触垫，用于与所述导电连接结构电连接，所述接触垫上方未被其他导电层覆盖。
在一实施例中，还包括附着层，所述附着层位于所述电容结构与所述衬底之间。
在一实施例中，所述电容结构的最底层为导电层，所述附着层位于底层的所述导电层与所述衬底之间。
在一实施例中，还包括层间介质层，所述层间介质层至少覆盖所述导电层位于所述衬底上表面的区域，所述导电连接结构穿过所述层间介质层与所述导电层电连接。
本公开实施例还提供一种沟槽电容器的制备方法，包括：提供衬底，所述衬底内具有沟槽；在所述沟槽内形成堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；形成填充层，所述填充层填满所述沟槽，且所述填充层具有封闭气隙；形成多个导电连接结构，所述导电连接结构分别与不同层的所述导电层电连接。
在一实施例中，形成填充层的步骤包括：在所述沟槽内填充满绝缘材料，以形成所述填充层，其中，所述绝缘材料在沉积过程中自然形成所述封闭气隙。
在一实施例中，所述绝缘材料未经退火处理。
在一实施例中，形成多个导电连接结构的步骤进一步包括：图形化位于所述衬底上表面的填充层和堆叠层，以使每一所述导电层均具有暴露的表面，所述导电层暴露的区域作为接触垫；形成多个所述导电连接结构，所述导电连接结构与所述接触垫电连接。
在一实施例中，图形化位于所述衬底上表面的填充层和堆叠层的方法包括：自最顶层导电层起依次图形化所述导电层及其下方的介电层。
在一实施例中，图形化位于所述衬底上表面的填充层和堆叠层的步骤之后，还包括：形成层间介质层，所述层间介质层至少覆盖所述导电层位于所述衬底上表面的区域；形成多个导电连接结构的步骤进一步包括：形成贯穿所述层间介质层的多个接触孔，所述接触孔暴露出每一所述导电层的所述接触垫；在所述接触孔内形成所述导电连接结构，所述导电连接结构与所述接触垫电连接。
在一实施例中，在形成所述电容结构的步骤之前还包括：在所述沟槽内壁形成附着层。
本公开实施例提供的沟槽电容器及其制备方法中，填充在所述沟槽内的所述填充层具有封闭气隙，能够降低沟槽电容器的应力，提高沟槽电容器的可靠性及稳定性、以及避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成。
附图说明
图1是本公开一实施例提供的沟槽电容器的结构示意图；
图2是本公开一实施例提供的沟槽电容器的制备方法的步骤示意图；
图3A~图3K是本公开一实施例提供的所述制备方法主要步骤的工艺流程图。
具体实施方式
下面结合附图对本公开提供的沟槽电容器及其制备方法的具体实施方式做详细说明。
图1是本公开一实施例提供的沟槽电容器的结构示意图，请参阅图1，所述沟槽电容器包括衬底100、电容结构、填充层130及多个导电连接结构140。所述衬底100具有沟槽110；所述电容结构包括设置在所述沟槽110内壁的堆叠层120，所述堆叠层120由交替堆叠的导电层与介电层构成；所述填充层130填充所述沟槽110，且所述填充层130具有封闭气隙131；多个所述导电连接结构140分别与不同层的所述导电层电连接。在一些实施例中，所述沟槽电容器包括但不限于深沟槽电容器（Deep Trench Capacitor，DTC）。
本公开实施例提供的沟槽电容器中，填充在所述沟槽110中的所述填充层130具有封闭气隙131，封闭气隙131相当于在填充层130中形成了一弹性结构，当受到应力时有吸收应力的缓冲作用，避免发生局部应力过强而导致半导体层劈裂的情况，提高了沟槽电容器的可靠性及稳定性、以及避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成。并且在形成所述深沟槽电容器时无需额外形成封闭气隙131的步骤，简化了半导体工艺，节约了成本
在一些实施例中，所述封闭气隙131为形成所述填充层时自然形成的气隙，则在形成所述深沟槽电容器时无需额外形成封闭气隙131的步骤，简化了半导体工艺，节约了成本。
在一实施例中，所述衬底100可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI 衬底或 GOI(Germanium-on-Insulator，绝缘体上锗)衬底等；所述衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底100还可以为叠层结构，例如硅/锗硅叠层等；另外，所述衬底100可以为进行离子掺杂后的衬底，可以进行 P 型掺杂，也可以进行 N 型掺杂；所述衬底100中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，所述衬底100为硅衬底，其内部还可以包括其他器件结构，例如晶体管结构、金属布线结构等，但由于与本公开实施例无关，所以不绘示。
所述沟槽110沿垂直所述衬底100表面的方向（如图1中的Z 方向）延伸至所述衬底100中，但并未贯穿所述衬底100。在一些实施例中，所述沟槽110为具有深宽比的沟槽，例如，在一实施例中，所述沟槽110的宽度W（请参阅图3A）为1.5微米，所述沟槽110的深度H（请参阅图3A）为30微米。在图1中仅示意性地绘示一个所述沟槽110，可以理解的是，在所述衬底100中可具有多个所述沟槽110，且多个所述沟槽110成阵列排布。
所述堆叠层120由交替堆叠的导电层与介电层构成。所述导电层包括但不限于氮化钛（TiN）层、金属钨层、多晶硅层等，所述介电层包括但不限于氧化物层、高K介质层等。所述导电层与介电层交替堆叠是指：在一层导电层上设置一层介电层，在该介电层上再设置一层导电层，在该导电层上再设置一层介电层，依此循环。在本实施例中，所述堆叠层120包括三层导电层，且最底层及最顶层均为一层导电层，具体地说，所述堆叠层120包括底层导电层121、第一层介电层122、中间导电层123、第二层介电层124及顶层导电层125。
由于所述电容结构形成在所述沟槽110内壁，则所述导电层与所述介电层的轮廓形状与所述沟槽110的轮廓形状相同，例如，均为U型构型。
在所述电容结构中，所述导电层作为电极，所述介电层作为电极之间的绝缘隔离层。对于仅包括两层导电层的电容结构而言，底层的导电层作为电容结构的一个电极，顶层的导电层作为所述电容结构的另一电极；对于包括三层及三层以上导电层的电容结构而言，间隔设置的导电层共同作为电容结构的同一电极，相邻设置的导电层作为电容结构的不同电极。例如，在本实施例中，所述堆叠层120包括三层导电层及两层设置在所述导电层之间的介电层，则底层导电层121与顶层导电层125间隔设置，两者共同作为所述电容结构的一个电极，中间导电层123与底层导电层121及顶层导电层125相邻设置，其作为所述电容结构的另一个电极。再例如，在另一实施例中，所述堆叠层120包括四层导电层及三层设置在所述导电层之间的介电层，则第一层导电层（即最低层的导电层）、与第三层导电层间隔设置，两者共同作为所述电容结构的一个电极，第二层导电层与第四层导电层（即最顶层的导电层）间隔设置，且所述第二导电层与所述第一导电层及所述第三导电层相邻设置，所述第四导电层与所述第三导电层相邻设置，则所述第二导电层与所述第四导电层共同作为所述电容结构的另一个电极。
在一些实施例中，为了便于与导电连接结构140的电连接，所述堆叠层120不仅设置在所述沟槽110内壁，还设置在所述衬底100的上表面，位于所述衬底100上表面的堆叠层120可作为与所述导电连接结构140电连接的区域。例如，位于所述衬底100上表面的堆叠层120的全部或者部分区域作为与所述导电连接结构140电连接的区域。
所述堆叠层120中的每一导电层均需要与导电连接结构140电连接，以实现导电层的电学引出。在一些实施例中，所述导电层位于所述衬底100上表面的至少一部分作为接触垫（附图中未标示），用于与所述导电连接结构140电连接，所述接触垫上方未被其他导电层覆盖。所述接触垫上方未被其他导电层覆盖是指所述接触垫上方不存在其他导电层，以避免与该接触垫连接的导电接触结构与其他导电层误连接，进而提高沟槽电容器的可靠性。在本实施例中，所述接触垫所在的导电层上方的其他导电层均未延伸至所述接触垫上方，即所述接触垫均突出于其所在的导电层上方的其他导电层，使得所述接触垫上方不存在其他导电层，进而能够实现具有该接触垫的导电层与导电连接结构140的一对一连接。
在一些实施例中，所述堆叠层120中所有导电层的厚度均为同一厚度，所有所述介电层的厚度均为同一厚度，以提高所述电容结构的均匀性及可控性。其中，所述导电层及所述介电层的具体厚度可根据沟槽电容器的设计要求及导电层与介电层的材料而定，例如，在一些实施例中，所述导电层为氮化钛，其厚度为30nm，所述介电层为三氧化二铝（Al2O3），其厚度为10nm。
在一些实施例中，所述沟槽电容器还包括附着层101，所述附着层101位于所述电容结构与所述衬底100之间，用于提高所述电容结构与衬底100的粘附性。具体地说，在本实施例中，所述附着层101设置在所述沟槽110内壁及所述衬底100表面，所述堆叠层120的最底层设置在所述附着层101表面，所述附着层101用于提高所述电容结构最底层与所述衬底100的粘附性。例如，在本实施例中，所述电容结构的最底层为导电层，所述附着层101位于底层的所述导电层与所述衬底100之间，用于提高所述电容结构最底层导电层与所述衬底100的粘附性。
在一些实施例中，所述附着层101包括但不限于氧化物层，例如，在本实施例中，所述附着层101为二氧化硅层。所述附着层101的厚度可根据沟槽电容器的设计要求及所述附着层101的材料而定，例如在一些实施例中，所述附着层101为氧化物，其厚度为62nm。
在一些实施例中，所述堆叠层120的导电层及介电层依次覆盖所述沟槽110的内壁，且未填满所述沟槽110，所述堆叠层120中部也具有空隙。所述填充层130填充所述空隙，即所述填充层130填满所述沟槽110，且所述填充层130具有形成所述填充层130时自然形成的封闭气隙131，该封闭气隙131能够降低所述电容结构的应力，提高所述电容结构的可靠性。并且，所述封闭气隙131是形成所述填充层130时自然形成，在形成所述填充层130后已经封闭，不会存在后续工艺中的制程材料（例如光刻胶）流入所述封闭气隙131中的情况，进一步提高了沟槽电容器的可靠性，另外，无需额外的工艺步骤形成所述封闭气隙131，简化了所述电容结构的制程，降低了成本。
在一些实施例中，所述填充层130为由正硅酸乙酯（TEOS）分解形成的二氧化硅层。正硅酸乙酯分解形成的二氧化硅填洞能力差，在沉积时会自然形成所述封闭气隙131，从而有利于应力的缓冲，提升了沟槽电容器的可靠性及稳定性，且能够减少沟槽电容器的寄生电容。在本实施例中，所述填充层130不仅填满所述沟槽110，还覆盖所述衬底100表面的堆叠层120，以作为所述堆叠层120的保护层。
所述导电连接结构140与所述导电层电连接，以将所述导电层电学引出。在本实施例中，所述导电连接结构140与所述导电层的接触垫接触连接，从而将所述接触垫所在的导电层电学引出。在一些实施例中，在所述沟槽电容器中，所述导电层与所述导电连接结构140一对一电连接，在所述沟槽电容器外部，与作为电容结构的同一电极的导电层连接的所有导电连接结构140可共同连接至外部导电结构中，以实现电极的协同控制。
在本实施例中，所述沟槽电容器包括三个导电连接结构140，第一个导电连接结构140与底层导电层121电连接，第二个导电连接结构140与中间导电层123电连接，第三个导电连接结构140与顶层导电层125电连接，其中，第一个导电连接结构140与第三个导电连接结构140可连接至同一公共端，以使得底层导电层121与顶层导电层125作为电容结构的同一电极实现协同控制。
在一些实施例中，所述沟槽电容器还包括层间介质层150，所述层间介质层150至少覆盖所述导电层位于所述衬底100上表面的区域，所述导电连接结构140穿过所述层间介质层150与所述导电层电连接。在本实施例中，由于所述填充层130覆盖所述导电层位于所述衬底100上表面的区域，则所述层间介质层150覆盖所述填充层130的表面，所述导电连接结构140穿过所述层间介质层150及所述填充层130至所述接触垫，实现与接触垫的电连接。所述层间介质层150包括但不限于氧化物层，例如，二氧化硅层。
本公开实施例提供的沟槽电容器可靠性及稳定性高，且能够避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成，满足了用户需求。
本公开实施例还提供一种上述沟槽电容器的制备方法。图2是所述沟槽电容器的制备方法的步骤示意图，请参阅图2，所述制备方法包括：步骤S20，提供衬底，所述衬底内具有沟槽；步骤S21，在所述沟槽内形成堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；步骤S22，形成填充层，所述填充层填充所述沟槽，且所述填充层具有封闭气隙；步骤S23，形成多个导电连接结构，所述导电连接结构分别与不同层的所述导电层电连接。
本公开实施例提供的制备方法能够在所述填充层中形成封闭气隙，该封闭气隙相当于在填充层中形成了一弹性结构，当受到应力时有吸收应力的缓冲作用，避免发生局部应力过强而导致半导体层劈裂的情况，提高了沟槽电容器的可靠性及稳定性、以及避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成。
图3A~图3K是本公开一实施例提供的所述制备方法主要步骤的工艺流程图。
请参阅图2及图3A，步骤S20，提供衬底300，所述衬底300内具有沟槽310。所述沟槽310沿垂直所述衬底300的方向（如图3A中的Z方向）延伸至所述衬底300内。
在一些实施例中，可通过光刻及刻蚀工艺形成所述沟槽310。具体地说，形成所述沟槽310的方法包括：在所述衬底300表面形成掩膜层；在所述掩膜层表面形成具有光刻胶层，对所述光刻胶层进行曝光，形成具有图案的光刻胶层；以所述光刻胶层为掩膜，对所述掩膜层进行图形化处理，在所述掩膜层中形成与所述沟槽310对应的图案；再以所述掩膜层为掩膜，对所述衬底300进行刻蚀，形成所述沟槽310。在形成所述沟槽310后，可去除所述掩膜层，以便于进行后续的工艺。
在一些实施例中，在形成所述沟槽310的步骤之后，即在形成电容结构的步骤之前还包括：在所述沟槽310内壁形成附着层301，以用于提高后续形成的电容结构与衬底300之间的粘附性。在本实施例中，所述附着层301还覆盖所述衬底300表面。作为示例，在本实施例中所述衬底300为硅衬底，在该步骤中可采用热氧化等工艺对所述沟槽310侧壁及所述衬底300表面进行氧化，形成二氧化硅层，所述二氧化硅层作为所述附着层301。在另一些实施例中，还可采用化学气相沉积（CVD）、原子层沉积（ALD）或者物理气相沉积（PVD）等工艺形成所述附着层301。
请参阅图2及图3B，步骤S21，在所述沟槽310内形成堆叠层320，所述堆叠层320由交替堆叠的导电层与介电层构成。在本实施例中，所述堆叠层320形成在所述沟槽310内且覆盖所述附着层301的表面，且所述堆叠层320还覆盖所述附着层301位于所述衬底300表面的区域。
在该步骤中，形成所述导电层与所述介电层交替堆叠的方法包括：形成一层导电层；在所述导电层表面形成一层介电层；在所述介电层表面再形成一层导电层，在如此循环，形成所述导电层与所述介电层交替堆叠的结构。例如，在本实施例中，先在所述附着层301表面形成底层导电层321，在所述底层导电层321表面形成第一层介电层322；在所述第一层介电层322表面形成中间导电层323；在所述中间导电层323表面形成第二层介电层324；在所述第二层介电层324表面形成顶层导电层325，以形成所述堆叠层320。
在一些实施例中，可通过化学气相沉积（CVD）、原子层沉积（ALD）或者物理气相沉积（PVD）等工艺依次形成所述导电层及所述介电层。所述导电层包括但不限于氮化钛（TiN）层、金属钨层、多晶硅层等，所述介电层包括但不限于氧化物层、高K介质层等。在本实施例中，所述导电层为氮化钛层，所述介电层为Al2O3。
在该步骤中，可通过工艺参数的控制来使得所述堆叠层320中所有导电层的厚度均为同一厚度，所有所述介电层的厚度均为同一厚度，以提高电容结构的均匀性及可控性。
在一些实施例中，在该步骤之后，所述堆叠层320未填满所述沟槽310，所述堆叠层320中部具有空隙326。
请参阅图2及图3C，步骤S22，形成填充层330，所述填充层330填充所述沟槽310，且所述填充层330具有封闭气隙331。在该步骤中，所述填充层330填充所述沟槽310是指所述填充层330填充所述堆叠层320中部的空隙。在本实施例中，所述填充层330不仅填充所述沟槽310，还覆盖所述堆叠层320位于所述衬底300表面上的区域。
在该步骤中，在形成所述填充层330的过程中，能够在所述填充层330中形成封闭气隙331，该封闭气隙331能够降低所述电容结构的应力，提高所述电容结构的可靠性；。
在一些实施例中，所述封闭气隙331是形成所述填充层330时自然形成，在形成所述填充层330后已经封闭，不会存在后续工艺中的制程材料（例如光刻胶）流入所述封闭气隙331中的情况，进一步提高了沟槽电容器的可靠性；另外，无需额外的工艺步骤形成所述封闭气隙331，简化了所述电容结构的制程，降低了成本。
作为示例，形成所述填充层330的步骤包括：在所述沟槽310内填充满绝缘材料，以形成所述填充层330，其中，所述绝缘材料在沉积过程中自然形成所述封闭气隙331。在一些实施例中，所述绝缘材料未经退火处理。在本实施例中，在形成所述填充层330的步骤中，在所述沟槽310内填充满正硅酸乙酯（TEOS），所述正硅酸乙酯分解形成二氧化硅，所述二氧化硅沉积在所述电容结构表面，形成所述填充层330。正硅酸乙酯分解形成的二氧化硅填洞能力差，在沉积时会自然形成所述封闭气隙331，从而有利于应力的缓冲，提升了沟槽电容器的可靠性及稳定性，且能够减少沟槽电容器的寄生电容。同时，采用正硅酸乙酯形成二氧化硅层不需要进行高温退火处理，一方面能够避免高温对半导体结构的损害，另一方面减少了工艺步骤，简化了工艺制程；并且，正硅酸乙酯材料成本低，有利于进一步节约成本。
请参阅图2及图3K，步骤S23，形成多个导电连接结构340，所述导电连接结构340分别与不同层的所述导电层电连接，以将所述导电层电学引出。在本实施例中，所述导电连接结构340与所述导电层位于所述衬底300表面的区域电连接，从而将所述导电层电学引出。在一些实施例中，在所述沟槽电容器中，所述导电层与所述导电连接结构340一对一电连接，在所述沟槽电容器外部，与作为电容结构的同一电极的导电层连接的所有导电连接结构340可共同连接至外部导电结构中，以实现电极的协同控制。
作为示例，在本公开一些实施例，形成多个导电连接结构340的步骤进一步包括：
请参阅图3E，图形化位于所述衬底300上表面的填充层330及堆叠层320，以使每一所述导电层均具有暴露的表面，所述导电层暴露的区域作为接触垫。
其中，图形化位于所述衬底300表面的填充层330和堆叠层320的方法包括：自最顶层导电层325起依次图形化所述导电层及其下方的介电层。具体地说：
如图3D所示，在形成所述填充层330后，在所述填充层330表面形成具有图案的第一掩膜层400，所述第一掩膜层400暴露出相邻沟槽310之间的区域。所述第一掩膜层400可为光刻胶层。在该步骤中，所述填充层330的气隙为封闭气隙331，覆盖所述填充层330表面的第一掩膜层400材料无法流入该气隙内，从而避免因第一掩膜层400材料的流入而降低气隙缓解应力的作用以及引起其他缺陷，进一步提高了沟槽电容器的可靠性。
如图3E所示，以所述第一掩膜层400为掩膜，刻蚀所述堆叠层320至所述衬底300或所述附着层301，以使相邻沟槽310的电容结构彼此独立。在本实施例中，在刻蚀时，以所述附着层301作为刻蚀停止层。在该步骤中，所述刻蚀包括但不限于干法刻蚀、湿法刻蚀，以及两者的结合。在该步骤之后，去除所述第一掩膜层400，例如，在一实施例中，采用灰化工艺去除所述第一掩膜层400。
如图3F所示，形成具有图案的第二掩膜层410，所述第二掩膜层410覆盖所述堆叠层320的部分表面及所述衬底300的表面，即所述第二掩膜层410暴露出所述堆叠层320的部分表面。在一些实施例中，所述第二掩膜层410为光刻胶层。
如图3G所示，以所述第二掩膜层410为掩膜，刻蚀所述堆叠层320的顶层导电层325及顶层导电层325相邻的第一层介电层324，暴露出与所述顶层导电层325相邻的下层导电层，例如，在本实施例中，暴露出中间导电层323。在该步骤形成的半导体结构中，下层导电层（例如中间导电层323）至少两个区域的上方不存在所述顶层导电层325。在该步骤之后，去除所述第二掩膜层410，例如，在一实施例中，采用灰化工艺去除所述第二掩膜层410。
如图3H所示，形成具有图案的第三掩膜层420，所述第三掩膜层420暴露出与所述顶层导电层325相邻的下方导电层的部分区域。例如，在本实施例中，所述第三掩膜层420暴露出所述中间导电层323的部分区域。在一些实施例中，所述第三掩膜层420为光刻胶层。在该步骤中，下层导电层（例如中间导电层323）上方不存在所述顶层导电层325的区域中一部分被暴露，另一部分被所述第三掩膜层420覆盖，作为该下层导电层（例如中间导电层323）的接触垫。
如图3I所示，以所述第三掩膜层420为掩膜，刻蚀下层导电层及下层导电层相邻的介电层，暴露出与该下层导电层相邻的下方导电层，例如在本实施例中，刻蚀中间导电层323及第一层介电层322，暴露出与中间导电层323相邻的底层导电层321。在该步骤形成的半导体结构中，底层导电层321暴露的区域作为底层导电层321的接触垫。在该步骤之后，去除所述第三掩膜层420，例如，在一实施例中，采用灰化工艺去除所述第三掩膜层420。
上述图形化位于所述衬底300表面的堆叠层320的方法能够暴露出各个导电层的部分区域，该些区域作为其所在的导电层的接触垫。
图形化位于所述衬底300表面的填充层330和堆叠层320的步骤之后，还包括：形成层间介质层350，所述层间介质层350至少覆盖所述导电层位于所述衬底300表面的区域。所述层间介质层350包括但不限于氧化物层，例如，二氧化硅层。
形成贯穿所述层间介质层350的多个接触孔351，所述接触孔351暴露出每一所述导电层的所述接触垫，请参阅图3J所示，在本实施例中，所述接触孔351分别暴露出所述底层导电层321、中间导电层323及顶层导电层325。在一些实施例中，形成所述接触孔351的方法包括光刻及刻蚀。
请参阅图3K，在所述接触孔351内形成所述导电连接结构340，所述导电连接结构340与所述接触垫电连接，以将所述接触垫所在的导电层电学引出。
本公开实施例提供的沟槽电容器的制备方法在填充沟槽的填充层330中形成封闭气隙331来降低沟槽电容器的应力，提高沟槽电容器的可靠性及稳定性、以及避免与所述沟槽电容器连接的硅通孔结构的裂纹的形成，提高了半导体器件的可靠性及稳定性。并且，在一些实施例中，在形成填充层330时自然形成所述封闭气隙331，无需为了降低深沟槽电容器的应力而额外形成封闭气隙331的步骤，简化了半导体工艺，节约了成本。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (15)
1.一种沟槽电容器，其特征在于，包括：
衬底，所述衬底具有沟槽；
电容结构，包括设置在所述沟槽内壁的堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；
填充层，填充所述沟槽，且所述填充层具有封闭气隙；
多个导电连接结构，分别与不同层的所述导电层电连接。
2.根据权利要求1所述的沟槽电容器，其特征在于，所述封闭气隙为形成所述填充层时自然形成的气隙。
3.根据权利要求1所述的沟槽电容器，其特征在于，所述填充层为由正硅酸乙酯分解形成的二氧化硅层。
4.根据权利要求1所述的沟槽电容器，其特征在于，所述堆叠层还设置在所述衬底的上表面，多个所述导电连接结构分别与位于所述衬底上表面的所述导电层电连接。
5.根据权利要求4所述的沟槽电容器，其特征在于，所述导电层位于所述衬底上表面的至少一部分作为接触垫，用于与所述导电连接结构电连接，所述接触垫上方未被其他导电层覆盖。
6.根据权利要求1所述的沟槽电容器，其特征在于，还包括附着层，所述附着层位于所述电容结构与所述衬底之间。
7.根据权利要求6所述的沟槽电容器，其特征在于，所述电容结构的最底层为导电层，所述附着层位于底层的所述导电层与所述衬底之间。
8.根据权利要求1所述的沟槽电容器，其特征在于，还包括层间介质层，所述层间介质层至少覆盖所述导电层位于所述衬底上表面的区域，所述导电连接结构穿过所述层间介质层与所述导电层电连接。
9.一种沟槽电容器的制备方法，其特征在于，包括：
提供衬底，所述衬底内具有沟槽；
在所述沟槽内形成堆叠层，所述堆叠层由交替堆叠的导电层与介电层构成；
形成填充层，所述填充层填充所述沟槽，且所述填充层具有封闭气隙；
形成多个导电连接结构，所述导电连接结构分别与不同层的所述导电层电连接。
10.根据权利要求9所述的沟槽电容器的制备方法，其特征在于，形成填充层的步骤包括：在所述沟槽内填充满绝缘材料，以形成所述填充层，其中，所述绝缘材料在沉积过程中自然形成所述封闭气隙。
11.根据权利要求10所述的沟槽电容器的制备方法，其特征在于，所述绝缘材料未经退火处理。
12.根据权利要求9所述的沟槽电容器的制备方法，其特征在于，形成多个导电连接结构的步骤进一步包括：
图形化位于所述衬底上表面的填充层和堆叠层，以使每一所述导电层均具有暴露的表面，所述导电层暴露的区域作为接触垫；
形成多个所述导电连接结构，所述导电连接结构与所述接触垫电连接。
13.根据权利要求12所述的沟槽电容器的制备方法，其特征在于，图形化位于所述衬底上表面的填充层和堆叠层的方法包括：自最顶层导电层起依次图形化所述导电层及其下方的介电层。
14.根据权利要求12所述的沟槽电容器的制备方法，其特征在于，图形化位于所述衬底上表面的填充层和堆叠层的步骤之后，还包括：形成层间介质层，所述层间介质层至少覆盖所述导电层位于所述衬底上表面的区域；
形成多个导电连接结构的步骤进一步包括：形成贯穿所述层间介质层的多个接触孔，所述接触孔暴露出每一所述导电层的所述接触垫；
在所述接触孔内形成所述导电连接结构，所述导电连接结构与所述接触垫电连接。
15.根据权利要求9所述的沟槽电容器的制备方法，其特征在于，在形成所述电容结构的步骤之前还包括：在所述沟槽内壁形成附着层。
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