TWI625826B - 半導體裝置結構及其製造方法 - Google Patents

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Abstract

本揭示提供了半導體裝置結構，半導體裝置結構包含基底，半導體裝置結構包含導電結構位於基底中或基底上方，半導體裝置結構包含第一介電層位於基底上方，第一介電層具有第一開口暴露出導電結構，半導體裝置結構包含第二介電層位於第一介電層上方，第二介電層具有第二開口連接第一開口並暴露出導電結構，半導體裝置結構包含電容器覆蓋第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面，電容器電性連接導電結構。

Description

半導體裝置結構及其製造方法
本揭示係有關於半導體技術，且特別是有關於具有電容器的半導體裝置結構及其製造方法。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長，積體電路的材料與設計上的技術演進已產生數個積體電路的世代，每一世代的積體電路較上一世代更小且更複雜。然而，這些進步也增加了加工與製造積體電路的複雜性。
在積體電路的發展史中，功能密度(每一晶片區內連接的裝置數目)增加，同時幾何尺寸(製程中所製造的最小的元件(或線路))縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。
然而，因為元件尺寸持續縮小，所以製造製程持續變得更難以實施。因此，形成越來越小尺寸的可靠性半導體裝置是一種挑戰。
在一些實施例中，本揭示提供半導體裝置結構，包括基底；導電結構，位於基底中或基底上方；第一介電層，位於基底上方，其中第一介電層具有第一開口暴露出導電結 構；第二介電層，位於第一介電層上方，其中第二介電層具有第二開口連接第一開口並暴露出導電結構；以及電容器，覆蓋第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面，其中電容器電性連接導電結構。
在其他實施例中，本揭示提供半導體裝置結構結構，包括基底；導電結構，位於基底中或基底上方；第一介電層，位於基底上方，其中第一介電層具有第一開口暴露出導電結構；第二介電層，位於第一介電層上方，其中第二介電層具有第二開口連接第一開口並暴露出導電結構，且第二開口的第一最大寬度大於第一開口的第二最大寬度；以及電容器，覆蓋第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面，其中電容器電性連接導電結構。
在另外一些實施例中，本揭示提供半導體裝置結構的製造方法，包括在基底中或上方形成導電結構；在基底上方形成第一介電層，其中第一介電層具有第一開口暴露出導電結構；將第一填充結構填入第一開口中，其中第一填充結構和第一介電層由不同材料製成；在第一介電層上方形成第二介電層，其中第二介電層具有第二開口暴露出第一填充結構；移除第一填充結構；以及在第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面上方形成電容器，其中電容器電性連接導電結構。
100、200、300、400、500‧‧‧半導體裝置結構
110‧‧‧基底
112‧‧‧導通孔
112a、152a、172a、192a‧‧‧內壁
112b、116、178、198‧‧‧底表面
114、122、132、142、156、162a、164a、176、182a、184a、196、212a、214a、242、252、262、272、282‧‧‧頂表面
120、230‧‧‧襯墊層
130‧‧‧阻障層
140‧‧‧導電結構
140a、160、180、210、270‧‧‧導電層
150、170、190‧‧‧介電層
152、172、192、232‧‧‧開口
154、174、194、312‧‧‧凹口
162、182、212‧‧‧填充結構
164、184、214‧‧‧導電內連接結構
220‧‧‧遮罩層
240、260‧‧‧電極層
250‧‧‧介電層
310‧‧‧電容器
312a‧‧‧上部
312b‧‧‧中間部
312c‧‧‧下部
312d、312e‧‧‧頸部
320‧‧‧隔離結構
330‧‧‧閘極介電層
340‧‧‧閘極電極
350‧‧‧功函數金屬層
360‧‧‧間隙壁
370‧‧‧摻雜區域
380‧‧‧接觸蝕刻停止層
390‧‧‧絕緣層
410‧‧‧蝕刻停止層
420a、420b‧‧‧接觸插塞
430‧‧‧介電間隙物襯層
440‧‧‧導線
W1、W1’、W1”、W2、W2’、W2”、W3、W3’、W3”、W4、W5、W6、W7、W8‧‧‧寬度
V、V1、V2‧‧‧方向
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比 例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A-1T圖顯示依據本揭示的一些實施例之形成半導體裝置結構的製程的各製造階段的剖面示意圖。
第2圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。
第3圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。
第4圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。
第5圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用 以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
第1A-1T圖顯示依據本揭示的一些實施例之形成半導體裝置結構的製程之各階段的剖面示意圖。請參照第1A圖，提供基底110。基底110可為半導體晶圓(例如矽晶圓)或一部分的半導體晶圓。
在一些實施例中，基底110由元素半導體材料製成，其包含單晶、多晶或非晶結構的矽或鍺。在一些其他實施例中，基底110由化合物半導體製成，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、合金半導體例如SiGe或GaAsP、或前述之組合。基底110也可包含多層半導體、絕緣體上的半導體(semiconductor-on-insulator，SOI)(例如絕緣體上的矽或絕緣體上的鍺)或前述之組合。
依據本揭示的一些實施例，如第1A圖所示，導通孔112形成於基底110中。依據一些實施例，導通孔112的形成 包含實施微影製程和蝕刻製程。依據一些實施例，如第1A圖所示，襯墊層120形成於基底110和導通孔112上方。依據一些實施例，襯墊層120覆蓋基底110的頂表面114和導通孔112的內壁112a和底表面112b。
依據本揭示的一些實施例，襯墊層120順應性地覆蓋頂表面114、內壁112a和底表面112b。依據一些實施例，襯墊層120包含介電層。依據一些實施例，襯墊層120包含氧化物，例如氧化矽。依據一些實施例，襯墊層120透過使用熱氧化製程形成。
依據本揭示的一些實施例，如第1A圖所示，阻障層130形成於襯墊層120上方。依據一些實施例，設置阻障層130防止形成在導通孔112中的金屬材料擴散到襯墊層120和基底110中。依據一些實施例，阻障層130包含鉭(Ta)和氮化鉭(TaN)。阻障層130透過使用物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1A圖所示，導電層140a形成於阻障層130上方並填入導通孔112。導電層140a包含銅(Cu)、鎢(W)、鋁(Al)或其他合適的材料。導電層140a透過使用物理氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1B圖所示，將導通孔112外的阻障層130和導電層140a移除。依據一些實施例，此移除的製程包含化學機械研磨製程。依據一些實施例，在導通孔112中留下的導電層140a形成導電結構140。在一些實施例 中，導電結構140的頂表面142、阻障層130的頂表面132和襯墊層120的頂表面122互相對齊。
依據本揭示的一些實施例，如第1C圖所示，介電層150形成於襯墊層120上方。依據一些實施例，介電層150具有開口152和凹口154。依據一些實施例，開口152暴露出導電結構140、阻障層130和一部分的襯墊層120。
依據本揭示的一些實施例，開口152包含合適形狀的溝槽、孔洞或開口，其取決於形成在基底110上方的導電特徵之需求或佈局設計。在一些實施例中，開口152的寬度W1在朝向基底110的方向V縮小。依據一些實施例，開口152的寬度W1在方向V持續地縮小。
依據本揭示的一些實施例，凹口154暴露出襯墊層120的另一部分。依據一些實施例，凹口154包含合適形狀的溝槽、孔洞或開口，其取決於形成在基底110上方的導電特徵之需求或佈局設計。
介電層150包含但不限於氧化物、二氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、旋塗式玻璃(spin on glass，SOG)、未摻雜矽玻璃(undoped silicate glass，USG)、摻氟矽玻璃(fluorinated silicate glass，FSG)、高密度電漿(high-density plasma，HDP)氧化物、電漿增強四乙氧基矽烷(plasma-enhanced TEOS，PETEOS)。
介電層150可包含由多種介電材料製成的多層結構，例如低介電常數或極低介電常數(extreme low dielectric constant，ELK)材料。介電層150可透過使用化學氣相沉積 (CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)、旋轉塗佈或其他可應用製程形成。依據一些實施例，介電層150透過使用微影製程和蝕刻製程圖案化。
依據本揭示的一些實施例，如第1D圖所示，導電層160形成於介電層150上方並填入開口152和凹口154中。導電層160包含銅(Cu)、鎢(W)、鋁(Al)或其他合適的材料。導電層160透過使用物理氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1E圖所示，將開口152和凹口154外的導電層160移除。依據一些實施例，留在開口152中的導電層160形成填充結構162。填充結構162和介電層150由不同材料製成。依據一些實施例，留在凹口154中的導電層160形成導電內連接結構164。導電內連接結構164包含導線、接點或其他合適的導電結構。
依據本揭示的一些實施例，此移除製程包含化學機械研磨製程。在一些實施例中，介電層150的頂表面156、填充結構162的頂表面162a和導電內連接結構164的頂表面164a互相對齊。
依據本揭示的一些實施例，如第1F圖所示，介電層170形成於介電層150上方。依據一些實施例，介電層170具有開口172和凹口174。依據一些實施例，開口172暴露出填充結構162。依據一些實施例，開口172包含合適形狀的溝槽、孔洞或開口，其取決於形成在基底110上方的導電特徵之需求或佈局設計。
在一些實施例中，開口172的寬度W2在朝向基底110的方向V縮小。依據一些實施例，開口172的寬度W2在方向V持續地縮小。依據一些實施例，凹口174暴露出其下方的導電內連接結構164。
依據本揭示的一些實施例，凹口174包含合適形狀的導通孔或開口，其取決於形成在基底110上方的導電特徵之需求或佈局設計。介電層170包含但不限於氧化物、二氧化矽、硼磷矽酸鹽玻璃(BPSG)、旋塗式玻璃(SOG)、未摻雜矽玻璃(USG)、摻氟矽玻璃(FSG)、高密度電漿(HDP)氧化物、電漿增強四乙氧基矽烷(PETEOS)。
介電層170可包含由多種介電材料製成的多層結構，例如低介電常數或極低介電常數(ELK)材料。介電層170可透過使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其他可應用製程形成。依據一些實施例，介電層150透過使用微影製程和蝕刻製程而圖案化。依據一些實施例，介電層150、170由相同材料製成。
依據本揭示的一些實施例，如第1G圖所示，導電層180形成於介電層170上方並填入開口172和凹口174中。導電層180包含銅(Cu)、鎢(W)、鋁(Al)或其他合適的材料。導電層180透過使用物理氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1H圖所示，將開口172和凹口174外的導電層180移除。依據一些實施例，留在開口172中的導電層180形成填充結構182。填充結構182和介電 層170由不同材料製成。依據一些實施例，留在凹口174中的導電層180形成導電內連接結構184。導電內連接結構184包含導孔結構、導線、接點或其他合適的導電結構。
依據本揭示的一些實施例，此移除製程包含化學機械研磨製程。在一些實施例中，介電層170的頂表面176、填充結構182的頂表面182a和導電內連接結構184的頂表面184a互相對齊。
依據本揭示的一些實施例，如第1I圖所示，介電層190形成於介電層170上方。依據一些實施例，介電層190具有開口192和凹口194。依據一些實施例，開口192暴露出填充結構182。依據一些實施例，開口192包含合適形狀的溝槽、孔洞或開口，其取決形成於基底110上方的導電特徵之需求或佈局設計。
在一些實施例中，開口192的寬度W3在朝向基底110的方向V縮小。依據一些實施例，開口192的寬度W3在方向V持續地縮小。依據一些實施例，開口192的最小寬度W3小於開口172的最大寬度W2。依據一些實施例，開口172的最小寬度W2小於開口152的最大寬度W1。
依據本揭示的一些實施例，凹口194暴露出其下方的導電內連接結構184。依據一些實施例，凹口194包含合適形狀的導通孔或開口，其取決於形成在基底110上方的導電特徵之需求或佈局設計。介電層190包含但不限於氧化物、二氧化矽、硼磷矽酸鹽玻璃(BPSG)、旋塗式玻璃(SOG)、未摻雜矽玻璃(USG)、摻氟矽玻璃(FSG)、高密度電漿(HDP)氧化物、電漿 增強四乙氧基矽烷(PETEOS)。
介電層190可包含由多種介電材料製成的多層結構，例如低介電常數或極低介電常數(ELK)材料。介電層190可透過使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其他可應用製程形成。依據一些實施例，介電層190透過使用微影製程和蝕刻製程圖案化。依據一些實施例，介電層150、170和190由相同材料製成。
依據本揭示的一些實施例，如第1J圖所示，導電層210形成於介電層190上方並填入開口192和凹口194中。導電層210包含銅(Cu)、鎢(W)、鋁(Al)或其他合適的材料。導電層210透過使用物理氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1K圖所示，將開口192和凹口194外的導電層210移除。依據一些實施例，留在開口192中的導電層210形成填充結構212。依據一些實施例，留在凹口194中的導電層210形成導電內連接結構214。導電內連接結構214包含導線、導孔結構、接點或其他合適的導電結構。
依據本揭示的一些實施例，此移除製程包含化學機械研磨製程。在一些實施例中，介電層190的頂表面196、填充結構212的頂表面212a和導電內連接結構214的頂表面214a互相對齊。在一些實施例中，填充結構212、182和162由相同材料製成。填充結構212、182和162由導電材料製成，例如金屬材料。在一些其他實施例中，填充結構212、182和162由絕 緣材料製成。
依據本揭示的一些實施例，如第1L圖所示，遮罩層220形成於導電內連接結構214上方。依據一些實施例，遮罩層220更覆蓋一部份的介電層190。依據一些實施例，遮罩層220暴露出填充結構212。依據一些實施例，遮罩層220暴露出填充結構212的全部頂表面212a。遮罩層220包含光阻材料或其他合適的材料。
依據本揭示的一些實施例，如第1M圖所示，將填充結構212、182和162移除。依據一些實施例，在移除製程後，開口152、172和192暴露出導電結構140。依據一些實施例，開口152、172和192更暴露出阻障層130和一部分的襯墊層120。
依據本揭示的一些實施例，由於填充結構212、182和162由相同材料製成，可將填充結構212、182和162在一個蝕刻製程中同時移除。因此，可簡化由相同材料製成的填充結構212、182和162的移除製程。依據一些實施例，蝕刻製程中使用的蝕刻溶液包含酸溶液。
依據本揭示的一些實施例，如第1N圖所示，將遮罩層220移除。依據一些實施例，如第1N圖所示，開口192具有內壁192a，開口172具有內壁172a，開口152具有內壁152a。依據一些實施例，介電層170的一部份底表面178在開口152上方。依據一些實施例，介電層190的一部份底表面198在開口172上方。
依據本揭示的一些實施例，如第1O圖所示，襯墊層230形成於介電層190上方並形成於開口152、172和192中。 依據一些實施例，襯墊層230包含氧化物，例如氧化矽。襯墊層230透過使用化學氣相沉積製程、物理氣相沉積製程或其他合適的製程形成。
依據本揭示的一些實施例，襯墊層230覆蓋內壁192a、172a和152a、開口172和152上方的底表面198和178、導電結構140、阻障層130和襯墊層120的頂表面142、132和122。依據一些實施例，襯墊層230順應性地覆蓋內壁192a、172a和152a和底表面198和178。依據一些實施例，覆蓋內壁192a、172a和152a和底表面198和178的襯墊層230為鋸齒形。
依據本揭示的一些實施例，如第1P圖所示，將覆蓋導電結構140的襯墊層230的一部分移除。在一些實施例中，也將覆蓋阻障層130的襯墊層230的另一部分移除。依據一些實施例，在移除製程後，襯墊層230具有開口232暴露出導電結構140和阻障層130。依據一些實施例，此移除製程包含微影製程和蝕刻製程，此蝕刻製程包含乾蝕刻製程、濕蝕刻製程或其他合適的蝕刻製程。在一些其他實施例中，不形成襯墊層230。
依據本揭示的一些實施例，如第1Q圖所示，電極層240形成於襯墊層230和導電結構140上方。依據一些實施例，電極層240電性連接導電結構140。依據一些實施例，電極層240順應性地覆蓋開口192、172和152的內壁192a、172a和152a、介電層190和170的底表面198和178、導電結構140、阻障層130和襯墊層120的頂表面142、132和122。因此，依據一些實施例，在內壁192a、172a和152a與底表面198和178上方的電極層240為鋸齒形。
依據本揭示的一些實施例，電極層240包含導電材料。導電材料包含氮化鈦(TiN)、銅、鎢、鋁或其他合適的導電材料。電極層240透過使用物理氣相沉積製程、化學氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1Q圖所示，介電層250形成於電極層240上方。依據一些實施例，介電層250順應性地覆蓋電極層240。依據一些實施例，在內壁192a、172a和152a與底表面198和178上方的介電層250為鋸齒形。
依據本揭示的一些實施例，介電層250包含氧化物。介電層250包含氧化鋯(ZrO2)或其他合適的介電材料。介電層250可透過使用化學氣相沉積製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1Q圖所示，電極層260形成於介電層250上方。依據一些實施例，電極層260順應性地覆蓋開口152、172和192中的介電層250。因此，覆蓋內壁192a、172a和152a和底表面198和178的電極層260為鋸齒形。
依據本揭示的一些實施例，電極層260包含導電材料。導電材料包含氮化鈦(TiN)、銅、鎢、鋁或其他合適的導電材料。電極層260透過使用物理氣相沉積製程、化學氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1R圖所示，導電層270形成於電極層260上方並填入開口152、172和192中。依據一些實施例，導電層270電性連接電極層260。依據一些實施例，導電層270包含金屬，例如銅、鎢或鋁。在一些其他實施 例中，導電層270可以改為絕緣層。導電層270透過使用物理氣相沉積製程、化學氣相沉積製程、電鍍製程或其他合適的製程形成。
依據本揭示的一些實施例，如第1S圖所示，將開口152、172和192外的襯墊層230、電極層240、介電層250、電極層260和導電層270移除。依據一些實施例，此移除製程包含化學機械研磨製程。
因此，依據本揭示的一些實施例，導電內連接結構214、介電層190、襯墊層230、電極層240、介電層250、電極層260和導電層270的頂表面214a、196、242、252、262、272和282互相對齊。依據一些實施例，留在開口152、172和192中的電極層240、介電層250和電極層260形成電容器310。
由於形成電容器310的製程包含沉積製程和化學機械研磨製程，此製程簡化可減少製程的成本。在一些其他實施例中，此移除製程包含微影製程和蝕刻製程。
依據本揭示的一些實施例，電容器310覆蓋開口152、172和192的內壁152a、172a和192a、介電層170和190的底表面178和198及導電結構140的頂表面142。依據一些實施例，電容器310順應性地覆蓋內壁152a、172a和192a、底表面178和198和頂表面142。
在一些實施例中，覆蓋內壁152a、172a和192a和底表面178和198的電容器310的部分為鋸齒形。依據一些實施例，在相同的空間中，鋸齒形的電容器310相較於平面形狀的電容器具有更大的電容器面積。因此，依據一些實施例，在相 同的空間中，電容器310相較於平面形狀的電容器具有更大的電容。
依據本揭示的一些實施例，電容器310電性連接至導電結構140。依據一些實施例，介電層250在電極層240與260之間。依據一些實施例，介電層250將電極層240與電極層260隔開。依據一些實施例，電極層240圍繞介電層250、電極層260和導電層270。依據一些實施例，襯墊層230圍繞電容器310和導電層270。
依據本揭示的一些實施例，如第1T圖所示，將基底110、襯墊層120、阻障層130和導電結構140的底部部分移除。依據一些實施例，此移除製程包含實施化學機械研磨製程於基底110的底表面116上，直到暴露出導電結構140。在此步驟中，半導體裝置結構100大致形成。
依據本揭示的一些實施例，電容器310具有凹口312在開口152、172和192中。依據一些實施例，導電層270填入凹口312並電性連接至電容器310的電極層260。依據一些實施例，凹口312具有上部312a、中間部312b、下部312c和頸部312d和312e。依據一些實施例，頸部312d在上部312a和中間部312b之間。依據一些實施例，頸部312e在中間部312b和下部312c之間。
依據本揭示的一些實施例，上部312a、中間部312b和下部312c分別在介電層190、170和150中。依據一些實施例，頸部312d具有的最小寬度W4小於上部312a的寬度W5、中間部312b的寬度W6及/或下部312c的寬度W7。依據一些實施例，頸 部312e具有的最小寬度W8小於中間部312b的寬度W6、下部312c的寬度W7及/或上部312a的寬度W5。
在一些實施例中，上部312a的寬度W5在朝向頸部312d的方向V1縮小。依據一些實施例，上部312a的寬度W5在方向V1持續地縮小。在一些實施例中，中間部312b的寬度W6在朝向頸部312e的方向V2縮小。
依據一些實施例，中間部312b的寬度W6在方向V2中持續地縮小。在一些實施例中，下部312c的寬度W7朝基底110在方向V中縮小。依據一些實施例，下部312c的寬度W7在方向V中持續地縮小。依據一些實施例，方向V、V1、V2為相同的方向。
電容器310可選擇性地形成在兩個、三個或更多介電層中，其取決於形成在基底110上方的導電特徵之需求或佈局設計。依據一些實施例，電容器310的電容可透過調整電容器310穿透的介電層數目而調整。因此，可增加電容器310的設計變通性。電容器310可形成於邏輯晶片、嵌入式動態隨機存取記憶體(embedded dynamic random access memory，eDRAM)晶片、動態隨機存取記憶體(DRAM)晶片或類似的晶片中。
第2圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。如第2圖所示，半導體裝置結構200相似於第1T圖的半導體裝置結構100，除了在半導體裝置結構200中，依據一些實施例，開口172的最大寬度W2’大於開口152的最大寬度W1’。此外，依據一些實施例，開口192的最大寬度W3’大於開口172的最大寬度W2’。
依據本揭示的一些實施例，開口172的最小寬度W2”大於開口152的最小寬度W1”。此外，依據一些實施例，開口192的最小寬度W3”大於開口172的最小寬度W2”。因此，襯墊層230、電極層240、介電層250、電極層260和導電層270可均勻且容易地沉積在開口192、172和152中。依據一些實施例，在凹口312中，頸部312d的最小寬度W4大於頸部312e的最小寬度W8。
第3圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。如第3圖所示，半導體裝置結構300相似於第1T圖的半導體裝置結構100，除了半導體裝置結構300的電容器310形成於嵌入式動態隨機存取記憶體(eDRAM)晶片中。
如第3圖所示，隔離結構320形成於基底110中來定義基底110中的各種主動區，並且將互相相鄰的元件(例如電晶體)電性隔離。依據一些實施例，隔離結構320由介電材料製成，介電材料包含氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(FSG)、低介電常數材料、其他合適的材料或前述之組合。隔離結構320透過使用隔離技術形成，例如區域性半導體氧化(local oxidation of semiconductor，LOCOS)、淺溝槽隔離(shallow trench isolation，STI)或類似的技術。
在一些實施例中，隔離結構320的形成包含透過微影製程將基底110圖案化，在基底110中蝕刻出溝槽(例如透過使用乾蝕刻、濕蝕刻、電漿蝕刻製程或前述之組合)，並以介電材料填入溝槽(例如透過使用化學氣相沉積製程)。在一些實施例中，填充的溝槽可具有多層結構，例如填入氮化矽或氧化 矽的熱氧化襯墊層。
如第3圖所示，閘極介電層330和閘極電極340形成於基底110上方。閘極介電層330由介電材料製成，例如高介電常數(high dielectric constant，high-k)材料。高介電常數材料由氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、其他合適的高介電材料或前述之組合製成。閘極介電層330透過使用原子層沉積製程(ALD)、化學氣相沉積(CVD)製程或其他合適的製程形成。
依據本揭示的一些實施例，閘極電極340(也被稱為金屬閘極電極)透過使用閘極後製方式或取代閘極(replacement-gate，RPG)方式形成。依據一些實施例，閘極電極340由合適的金屬材料製成，例如鋁、鎢、金、鉑、鈷、其他合適的金屬、前述之合金或前述之組合。依據一些實施例，閘極電極340透過使用物理氣相沉積製程、化學氣相沉積製程、電鍍製程、類似製程或前述之組合沉積。
依據本揭示的一些實施例，如第3圖所示，閘極電極340形成於間隙壁360之間且位於基底110上方。依據一些實施例，間隙壁360由介電材料製成。依據一些實施例，此介電材料包含氮化矽層、氮氧化矽層或前述之組合。
在一些實施例中，功函數金屬層350形成於間隙壁360和閘極電極340之間以及閘極電極340和閘極介電層330之間。功函數金屬層350提供電晶體所需的功函數來增強元件效能，包含改善臨界電壓。在形成N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體的實施例中，功函數金屬層350可為n型金屬。依據一些實施例，n型金屬由鉭、氮化鉭或前述之組合製成。
另一方面，在形成P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體的實施例中，功函數金屬層350可為p型金屬。依據一些實施例，p型金屬由鈦、氮化鈦、其他合適的材料或前述之組合製成。
功函數金屬層350也可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿或碳化鋯)、鋁化物、釕或前述之組合製成。功函數金屬層350透過使用物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、電鍍製程、其他合適的方法或前述之組合沉積。
如第3圖所示，摻雜區域370透過使用合適的製程，例如離子佈植製程形成於基底110中。依據一些實施例，摻雜區域370為重摻雜源極區和重摻雜汲極區。
依據本揭示的一些實施例，如第3圖所示，接觸蝕刻停止層380形成於基底110上方和間隙壁360的側壁上。依據一些實施例，接觸蝕刻停止層380由介電材料製成，例如氮化矽。依據一些實施例，接觸蝕刻停止層380順應性地形成在間隙壁360的側壁和基底110上。然而，在一些實施例中，不形成接觸蝕刻停止層380。
依據本揭示的一些實施例，如第3圖所示，絕緣層390接著沉積在基底110上方。閘極電極340、功函數金屬層350和閘極介電層330一起形成閘極堆疊(即金屬閘極堆疊)，其被絕 緣層390圍繞。
絕緣層390由任何合適的絕緣材料製成，例如氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(BPSG)、摻氟矽玻璃(FSG)、低介電常數材料、多孔介電材料或前述之組合。絕緣層390透過任何合適的製程沉積，例如化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈製程、濺鍍製程或前述之組合。
依據本揭示的一些實施例，如第3圖所示，蝕刻停止層410(也稱為絕緣層或介電層)沉積在絕緣層390、接觸蝕刻停止層380、功函數金屬層350和閘極電極340上方。蝕刻停止層410由氮化矽或其他合適的材料製成。
依據本揭示的一些實施例，如第3圖所示，接觸插塞420a和420b各自形成於摻雜區域370上方。依據一些實施例，每一個接觸插塞420a和420b電性連接至其下方的摻雜區域370。依據一些實施例，接觸插塞420a和420b穿透接觸蝕刻停止層380、絕緣層390和蝕刻停止層410。接觸插塞420a和420b包含鎢或其他合適的導電材料。
依據本揭示的一些實施例，如第3圖所示，介電間隙物襯層(dielectric spacer liner layer)430形成於接觸插塞420a與接觸蝕刻停止層380之間、接觸插塞420a與絕緣層390之間及接觸插塞420a與蝕刻停止層410之間。依據一些實施例，介電間隙物襯層430形成於接觸插塞420b與接觸蝕刻停止層380之間、接觸插塞420b與絕緣層390之間及接觸插塞420b與蝕刻停 止層410之間。介電間隙物襯層430由SiOC或其他合適的材料製成。
依據本揭示的一些實施例，如第3圖所示，導線440形成於接觸插塞420a和蝕刻停止層410上方並電性連接至接觸插塞420a。依據一些實施例，導線440包含銅、鎢、鋁或其他合適的導電材料。在一些實施例中，導線440為位元線(bit line)，且接觸插塞420a為位元線接觸插塞。
依據本揭示的一些實施例，如第3圖所示，介電層150、170和190依序形成於蝕刻停止層410上方。依據一些實施例，導線440嵌入介電層150中。之後，依據一些實施例，襯墊層230、電容器310和導電層270形成於介電層150、170和190中並穿透介電層150、170和190。
依據本揭示的一些實施例，電容器310電性連接至接觸插塞420b和導電層270。依據一些實施例，電容器310與接觸插塞420b和導電層270直接接觸。依據一些實施例，接觸插塞420b也稱為儲存節點接觸插塞。
介電層150、170和190、襯墊層230、電容器310和導電層270的材料、製造方法和結構相似於第1T圖的半導體裝置結構100。因此，為了簡潔起見，不重複介電層150、170和190、襯墊層230、電容器310和導電層270的詳細描述。
第4圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。依據一些實施例，如第4圖所示，半導體裝置結構400相似於第3圖的半導體裝置結構300，除了半導體裝置結構400的閘極電極340為多晶矽閘極，且半導體裝置結 構400不具有功函數金屬層350。
第5圖顯示依據本揭示的一些實施例之半導體裝置結構的剖面示意圖。依據一些實施例，如第5圖所示，半導體裝置結構500相似於第1T圖的半導體裝置結構100，除了半導體裝置結構500的電容器310和襯墊層230填充了開口152、172和192中。在一些實施例中，開口152、172和192的大部分填充了閘極電極260。在一些實施例中，不形成襯墊層230，且開口152、172和192以電容器310填充。
依據本揭示的一些實施例，提供半導體裝置結構及其製造方法，這些方法(形成半導體裝置結構)形成了穿過介電層的電容器，此電容器的電容可透過調整電容器穿透的介電層數目而調整。因此，可增加電容器的設計變通性。此外，可簡化形成電容器的製程，其可降低製程成本。
依據本揭示的一些實施例，提供半導體裝置結構。半導體裝置結構包含基底。半導體裝置結構包含導電結構位於基底中或基底上方。半導體裝置結構包含第一介電層位於基底上方，第一介電層具有第一開口暴露出導電結構。半導體裝置結構包含第二介電層位於第一介電層上方，第二介電層具有第二開口連接於第一開口並暴露出導電結構。半導體裝置結構包含電容器覆蓋第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面，電容器電性連接導電結構。
依據本揭示的一些實施例，提供半導體裝置結構。半導體裝置結構包含基底。半導體裝置結構包含導電結構位於基底中或基底上方。半導體裝置結構包含第一介電層位於 基底上方，第一介電層具有第一開口暴露出導電結構。半導體裝置結構包含第二介電層位於第一介電層上方，第二介電層具有第二開口連接於第一開口並暴露出導電結構，第二開口的第一最大寬度大於第一開口的第二最大寬度。半導體裝置結構包含電容器覆蓋第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面，電容器電性連接導電結構。
依據本揭示的一些實施例，提供半導體裝置結構的製造方法，此方法包含在基底中或基底上方形成導電結構。此方法包含在基底上方形成第一介電層，第一介電層具有第一開口暴露出導電結構。此方法包含將第一填充結構填入第一開口中，第一填充結構和第一介電層由不同材料製成。此方法包含在第一介電層上方形成第二介電層，第二介電層具有第二開口暴露出第一填充結構。此方法包含移除第一填充結構。此方法包含在第一開口的第一內壁、第二開口的第二內壁和導電結構的頂表面上形成電容器，電容器電性連接導電結構。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (11)

  1. 一種半導體裝置結構，包括：一基底；一導電結構，位於該基底中或該基底上方；一第一介電層，位於該基底上方，其中該第一介電層具有一第一開口暴露出該導電結構；一第二介電層，位於該第一介電層上方，其中該第二介電層具有一第二開口連接該第一開口並暴露出該導電結構，且其中該第一介電層和該第二介電層由相同材料製成，且該第一介電層直接接觸該第二介電層；以及一電容器，覆蓋該第一開口的一第一內壁、該第二開口的一第二內壁和該導電結構的一頂表面，其中該電容器電性連接該導電結構，且該第一內壁透過該第二介電層的一底表面的一第一部分連接該第二內壁。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該電容器順應性地覆蓋該第一開口的該第一內壁、該第二開口的該第二內壁和該導電結構的該頂表面，該電容器在該第一開口和該第二開口中具有一凹口，且該半導體裝置結構更包括一導電層填入該凹口中並電性連接該電容器，其中該凹口具有一上部、一下部和在該上部與該下部之間的一頸部，且該頸部具有一第一寬度小於該上部的一第二寬度和該下部的一第三寬度。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二介電層的該底表面的該第一部分位於該第一開口上方，且 覆蓋該第一內壁、該第二內壁和該底表面的該第一部分之該電容器的一第二部分為鋸齒形。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一開口的一第一寬度在朝向該基底的一方向縮小，該第二開口的一第二寬度在朝向該基底的該方向縮小。
  5. 如申請專利範圍第1項所述之半導體裝置結構，其中該電容器具有一第一電極層、一第三介電層和一第二電極層，該第三介電層在該第一電極層與該第二電極層之間，且該第一電極層圍繞該第三介電層和該第二電極層，且其中該第二介電層的該底表面的該第一部分在該第一開口上方，且覆蓋該第一內壁、該第二內壁和該底表面的該第一部分之該第一電極層的一第二部分為鋸齒形。
  6. 一種半導體裝置結構，包括：一基底；一導電結構，位於該基底中或該基底上方；一第一介電層，位於該基底上方，其中該第一介電層具有一第一開口暴露出該導電結構；一第二介電層，位於該第一介電層上方，其中該第二介電層具有一第二開口連接該第一開口並暴露出該導電結構，且該第二開口的一第一最大寬度大於該第一開口的一第二最大寬度，且其中該第一介電層和該第二介電層由相同材料製成，且該第一介電層直接接觸該第二介電層；以及一電容器，覆蓋該第一開口的一第一內壁、該第二開口的一第二內壁和該導電結構的一頂表面，其中該電容器電性 連接該導電結構，且該第一內壁透過該第二介電層的一底表面的一第一部分連接該第二內壁。
  7. 如申請專利範圍第6項所述之半導體裝置結構，其中該第二開口的一第一最小寬度大於該第一開口的一第二最小寬度。
  8. 如申請專利範圍第6項所述之半導體裝置結構，其中該電容器在該第一開口和該第二開口中具有一凹口，且該半導體裝置結構更包括一導電層填入該凹口中並電性連接該電容器，其中該導電層的一第一頂表面與該電容器的一第二頂表面對齊。
  9. 一種半導體裝置結構的製造方法，包括：在一基底中或上方形成一導電結構；在該基底上方形成一第一介電層，其中該第一介電層具有一第一開口暴露出該導電結構；將一第一填充結構填入該第一開口中，其中該第一填充結構和該第一介電層由不同材料製成；在該第一介電層上方形成一第二介電層，其中該第二介電層具有一第二開口暴露出該第一填充結構；移除該第一填充結構；以及在該第一開口的一第一內壁、該第二開口的一第二內壁和該導電結構的一頂表面上方形成一電容器，其中該電容器電性連接該導電結構。
  10. 如申請專利範圍第9項所述之半導體裝置結構的製造方法，更包括： 在形成該第二介電層之後和移除該第一填充結構之前，將一第二填充結構填入該第二開口中，其中該第二填充結構和該第二介電層由不同材料製成，且移除該第一填充結構的步驟更包括移除該第二填充結構，其中該第二介電層更具有一凹口，且填充該第二填充結構的步驟更包括將一導電層填入該第二開口和該凹口中，以在該第二開口中形成該第二填充結構，且在該凹口中形成一導電內連接結構。
  11. 如申請專利範圍第9項所述之半導體裝置結構的製造方法，其中該電容器在該第一開口和該第二開口中具有一凹口，且該製造方法更包括：將一導電層填入該凹口中，其中該導電層電性連接該電容器，其中形成該電容器的步驟包括：在該第一開口的該第一內壁、該第二開口的該第二內壁和該導電結構的該頂表面上方順應性地形成一第一電極層；在該第一電極層上方形成一第三介電層；以及在該第三介電層上方形成一第二電極層。
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