TWI718859B - 動態隨機存取記憶體裝置及其製造方法 - Google Patents

動態隨機存取記憶體裝置及其製造方法 Download PDF

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陳明堂
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Abstract

本發明提供一種動態隨機存取記憶體裝置及其製造方法。此動態隨機存取記憶體裝置包括層間介電層及多個電容單元形成於該基板上。層間介電層具有多個電容單元容置通孔且包括依序形成於基板上的第一支撐層、複合介電層及第二支撐層。複合介電層包括交替地堆疊的至少一第一絕緣層及至少一第二絕緣層。各電容單元容置通孔在第二絕緣層中形成第一開口，且在第一絕緣層中形成與第一開口相通的第二開口。第二開口的寬度大於第一開口的寬度。電容單元形成於電容單元容置通孔中。電容單元的頂部高於層間介電層的頂表面，且定義出凹陷區。

Description

動態隨機存取記憶體裝置及其製造方法
本發明係有關於一種記憶體裝置，且特別係有關於一種動態隨機存取記憶體裝置及其製造方法。
隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，隨著記憶體裝置的小型化，提高產品的效能及良率變得更為困難。
舉例而言，在習知的動態隨機存取記憶體(dynamic random access memory,DRAM)的製造方法中，電容單元是形成於多層絕緣結構的孔洞中。在後續移除多層絕緣結構的過程中，電容單元的底部容易受到損傷，進而使後續的蝕刻液很容易經過損傷的電容單元而滲入其下方的絕緣層或接觸結構。如此一來，會使絕緣層、導電接觸插塞，甚至更底下的基板中的元件受到損傷，進而大幅降低動態隨機存取記憶體裝置的良率。
為了改善上述問題，可增加電容單元的底電極結構的厚度。然而，底電極結構呈杯狀，隨著底電極結構的厚度變厚， 在多層絕緣結構的孔洞的內徑大小固定的情況下，將導致底電極結構與設置於底電極結構上的介電層的接觸面積變小。如此，將導致電容單元的電容值變小，進而降低記憶體裝置的效能。再者，這樣的解決方案難以降低臨界尺寸，而不利於記憶體裝置的小型化。
此外，杯狀的底電極結構具有很高的深寬比及很小的尺寸，且其材料會產生應力。在缺乏足夠支撐的情況下，很容易因為後續的加工製程(例如，高溫造成的熱膨脹)而導致底電極結構傾倒或破裂，進而導致不同的電容單元之間發生短路或漏電流，如此將造成良率下降。當記憶體單元的臨界尺寸越小，上述底電極結構的傾倒或破裂就越容易發生。因此，隨著記憶體裝置的微小化，上述問題將變得更加嚴重。
對記憶體產業的業者而言，為了進一步提升動態隨機存取記憶體裝置的效能與良率，仍有需要對動態隨機存取記憶體及其製程進行改良。
本發明實施例提供一種動態隨機存取記憶體裝置及其製造方法，能夠明顯改善產品的效能與良率，並且有利於記憶體裝置的微小化。
本發明之一實施例係揭示一種動態隨機存取記憶體裝置，包括：基板；層間介電層，形成於基板上，其中層間介電層 具有多個電容單元容置通孔，且各個電容單元容置通孔貫穿層間介電層，其中層間介電層包括：第一支撐層，形成於基板上；複合介電層，形成於第一支撐層上，複合介電層包括交替地堆疊的至少一第一絕緣層及至少一第二絕緣層，其中各個電容單元容置通孔在第二絕緣層中形成第一開口，且在第一絕緣層中形成與第一開口相通的第二開口，其中第二開口的寬度大於第一開口的寬度；及第二支撐層，形成於複合介電層上；以及多個電容單元，形成於電容單元容置通孔中，其中電容單元的頂部高於層間介電層的頂表面，些電容單元的頂部定義出凹陷區。
本發明之一實施例係揭示一種動態隨機存取記憶體裝置的製造方法，包括：形成層間介電層於基板上，其中層間介電層具有多個電容單元容置通孔，且各個電容單元容置通孔貫穿層間介電層，其中形成層間介電層包括：形成第一支撐層於基板上；形成複合介電層於第一支撐層上，其中複合介電層包括交替地堆疊的至少一第一絕緣層及至少一第二絕緣層，其中各個電容單元容置通孔在第二絕緣層中形成第一開口，且在第一絕緣層中形成與第一開口相通的第二開口，其中第二開口的寬度大於第一開口的寬度；及形成第二支撐層於複合介電層上；以及形成多個電容單元於電容單元容置通孔中，其中電容單元的頂部高於層間介電層的頂表面，且電容單元的頂部定義出凹陷區。
在本發明實施例所提供之動態隨機存取記憶體裝置中，電容單元具有多個鰭狀結構，且電容單元的頂部高於層間介電層的頂表面，藉此可提升電容單元的感測電容，進而改善動態隨機存取記憶體裝置的效能。在本發明實施例所提供之動態隨機存取記憶體裝置中，電容單元容置通孔被配置為凹凸的形狀，如此可藉由第一支撐層、複合介電層及第二支撐層提供底電極結構良好的支撐。如此一來，可避免發生短路或漏電流，進而大幅改善動態隨機存取記憶體裝置的良率。
100:動態隨機存取記憶體裝置
102:基板
103:隔離結構
104:接觸結構
105:閘極結構
106:第一導電層
107:源極/汲極結構
110:第一支撐層
112:第一絕緣層
114:第二絕緣層
115:第一開口
116:複合介電層
117:第二開口
119:第三開口
120:第二支撐層
121:電容單元容置通孔
122:應力調整層
124:罩幕層
125:凹陷區
130:層間介電層
140:底電極結構
140*:底電極材料
142:介電層
144:頂電極結構
146:電容單元
150:第二導電層
T1:第一厚度
T2:第二厚度
W1:第一寬度
W2:第二寬度
第1A圖至第1G圖為本發明一些實施例之製造動態隨機存取記憶體裝置的各步驟中所對應的剖面示意圖。
為使本發明之目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖至第1G圖為本發明一些實施例之製造動態隨機存取記憶體裝置100的各步驟中所對應的剖面示意圖。請參照第1A圖，提供基板102。在一些實施例中，可形成隔離結構103及源極/汲極結構107於基板102中。且形成接觸結構104及閘極結構105於基板102上。基板102的材料可包括矽、含矽半導體、 絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在本實施例中，基板102的材料為矽。在一些實施例中，隔離結構103可包括氧化矽；閘極結構105可包括單晶矽、多晶矽、金屬、合金或其他合適的導電材料；接觸結構104可包括單晶矽、多晶矽、金屬、合金或其他合適的導電材料；且源極/汲極結構107可包括P型摻雜或N型摻雜的多晶矽。在一些實施例中，閘極結構105可包括側壁間隔物用以與接觸結構104電性絕緣。可藉由任何習知的製程形成隔離結構103、接觸結構104、閘極結構105及源極/汲極結構107，在此不再詳述。在本實施例中，可視需要進行平坦化製程，以使接觸結構104的頂表面與閘極結構105的頂表面齊平。
接著，形成第一導電層106於接觸結構104與閘極結構105上。第一導電層106的材料可包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。第一導電層106可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。可藉由物理氣相沉積製程、化學氣相沉積、原子層沉積製程或其他合適的沉積製程，以形成第一導電層106。在一些實施例中，第一導電層106為由鈦/氮化鈦所形成的雙層結構。
接著，形成層間介電層130於第一導電層106上。可藉由依序形成第一支撐層110、複合介電層116及第二支撐層120，以形成層間介電層130。
第一支撐層110及第二支撐層120可提供支撐功能，以避免後續形成的底電極結構140在製程中傾倒或破裂。可使用密度較高的材料形成第一支撐層110及第二支撐層120。再者，為了避免後續形成的第一開口115在濕式蝕刻製程(例如，第二蝕刻製程)中被拓寬，可使用抗酸蝕刻能力較佳的材料形成第一支撐層110及第二支撐層120。第一支撐層110與第二支撐層120可各自獨立地包括氮化物、氮氧化物、碳氮化物或上述之組合。在本實施例中，第一支撐層110及第二支撐層120均為氮化物。
複合介電層116可包括交替地堆疊的至少一第一絕緣層112及至少一第二絕緣層114。在本實施例中，複合介電層116包括交替地堆疊的4層第一絕緣層112及3層第二絕緣層114，如第1A圖所繪示。第一絕緣層112與第二絕緣層114可各自獨立地包括氧化物、氮化物、氮氧化物。為了有利於形成後續的電容單元容置通孔121，可分別使用不同的材料形成第一絕緣層112及第二絕緣層114。在本實施例中，第一絕緣層112為氧化物，且第二絕緣層114為氮化物。
接著，形成應力調整層122於第二支撐層120上，且形成罩幕層124於應力調整層122上。應力調整層122的材料可包括氮氧化矽、氧化矽或氮化矽。罩幕層124的材料可包括多晶矽、硼化矽(SiB)或硼氮化矽(SiBN)。
接著，進行圖案化製程，以形成多個電容單元容置通孔121於層間介電層130中。如第1B圖所示，首先，進行第一蝕刻製程，以形成第一開口115穿過罩幕層124、應力調整層122、第二支撐層120、複合介電層116及第一支撐層110。第一蝕刻製程可為非等向性的蝕刻製程，例如，乾式蝕刻製程。接著，如第1C圖所示，進行第二蝕刻製程，以移除部分的第一絕緣層122，且在第一絕緣層112中形成與第一開口115相通的第二開口117，。換言之，由第一開口115與第二開口117所構成的電容單元容置通孔121的側壁具有凹凸的形狀。第二蝕刻製程可為等向性的蝕刻製程，例如，濕式蝕刻製程。為了形成第二開口117，可調整第二蝕刻製程的蝕刻選擇性。在一些實施例中，在第二蝕刻製程中，第一絕緣層112的蝕刻速率R1相對於第二絕緣層114的蝕刻速率R2之比率R1/R2為10-100。
之後，形成多個電容單元146於電容單元容置通孔121中。首先，請參照第1D圖，進行第三蝕刻製程，以在第一導電層106中形成與第一開口115相通的第三開口119，並移除罩幕層124。第三蝕刻製程可為非等向性的蝕刻製程，例如，乾式蝕刻製程。接著，順應性地形成底電極材料140*於電容單元容置通孔121、第三開口119及應力調整層122的表面上。底電極材料140*可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭或其他合適的導電材料。 可藉由原子層沉積製程或其他合適的沉積製程，以形成底電極材料140*。
請參照第1E圖，進行第四蝕刻製程，以移除位於第三開口119的底表面上及應力調整層122的頂表面上的底電極材料140*，從而形成底電極結構140。第四蝕刻製程可為非等向性的蝕刻製程，例如，乾式蝕刻製程。接著，進行第五蝕刻製程，以移除應力調整層122，且使底電極結構140突出於第二支撐層120。第五蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或上述之組合。為了移除應力調整層122而保留第二支撐層120及底電極結構140，可調整第五蝕刻製程的蝕刻選擇性。在一些實施例中，在第五蝕刻製程中，應力調整層122的蝕刻速率R3相對於第二支撐層120的蝕刻速率R4之比率R3/R4為10-100，且應力調整層122的蝕刻速率R3相對於底電極結構140的蝕刻速率R5之比率R3/R5為10-100。
請參照第1F圖，順應性地形成介電層142於底電極結構140、第三開口119的底表面及第二支撐層120的頂表面上。可使用合適的高介電常數(high-k)材料形成介電層142。在一些實施例中，介電層142可包括氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化釔(Y2O3)、氧化鈦(TiO)、二氧化鉿(HfO2)或二氧化鋯(ZrO2)。可藉由原子層沉積製程或其他合適的沉積製程，以形成介電層142。
接著，順應性地形成頂電極結構144於介電層142上，且頂電極結構144填滿電容單元容置通孔121。頂電極結構144的頂部定義出多個凹陷區125。頂電極結構144的材料可包括氮化鈦或氮化鈦矽(TiSiN)。可藉由原子層沉積製程或其他合適的沉積製程，以形成頂電極結構144。在本說明書中，將底電極結構140、介電層142及頂電極結構144合稱為「電容單元146」。
請參照第1G圖，形成第二導電層150於電容單元146上且填滿凹陷區125。第二導電層150的底表面高於第二支撐層120的頂表面。第二導電層150的材料可包括矽鍺或矽鍺硼化合物(SiGeB)。可藉由化學氣相沉積製程或其他合適的沉積製程，以形成第二導電層150。在本實施例中，第二導電層150的材料不同於頂電極結構144的材料。如此可有助於改善動態隨機存取記憶體裝置100的良率，此部分將於下文中詳述。
在形成第二導電層150之後，後續可進行其他習知的製程，以完成動態隨機存取記憶體裝置100。
在本實施例所提供之動態隨機存取記憶體裝置100的製造方法中，藉由第一支撐層110及第二支撐層120提供支撐功能，可避免底電極結構140在製程中傾倒或破裂。為了提供適當的支撐效果並且降低製程時間與成本，可將第一支撐層110的厚度及第二支撐層120的厚度分別控制在適當的範圍。例如，為了提供足夠的支撐，第一支撐層110的厚度大於第二絕緣層114的厚度。請參 照第1E圖，在一些實施例中，第一支撐層110的第一厚度T1為20-50nm，且第二支撐層120的第二厚度T2為50-150nm。
再者，在第一蝕刻製程期間，若第一支撐層110的厚度太厚，則位於第二支撐層120的第一開口115的口徑可能會被過度拓寬，而不利於裝置的微小化。為了有利於裝置的微小化，可將第二支撐層120的厚度相對於第一支撐層110的厚度之比值控制在適當的範圍。請參照第1E圖，在一些實施例中，第二支撐層120的第二厚度T2相對於第一支撐層110的第一厚度T1的比值T2/T1為1.5-10.0。
請參照第1C圖及第1E圖，在本實施例所提供之動態隨機存取記憶體裝置100的製造方法中，電容單元容置通孔121的側壁具有凹凸的形狀，且底電極結構140的側壁對應於電容單元容置通孔121的形狀。換言之，第1E圖的底電極結構140有一部分鑲嵌於第二開口117之中，因而可獲得較佳的支撐效果。相較於杯狀的底電極，本實施例的底電極結構140較不容易傾倒或破裂。如此一來，能夠進一步改善動態隨機存取記憶體裝置100的良率。
若第二開口117的第二寬度W2(如第1C圖所示)太大，則不易順應性地形成底電極結構140，且可能會造成相鄰的電容單元容置通孔121彼此相通，為了避免這些問題、提供適當的支撐效果並且降低製程時間與成本，可將第二開口117的第二寬度W2相對於第一開口115的第一寬度W1之比值控制在適當的範圍。 請參照第1E圖，在一些實施例中，第二開口117的第二寬度W2相對於第一開口115的第一寬度W1的比值W2/W1為1.1-3。
應可理解的是，第1A圖至第1G圖所繪示的複合介電層116僅用於說明，並非用以限定本發明。在一些實施例中，可改變第一絕緣層112及第二絕緣層114的數量。在另一些實施例中，複合介電層116可包括由3種以上的不同絕緣材料所構成的絕緣層，且在第二蝕刻製程期間，這些絕緣材料的蝕刻速率彼此不同。因此，在這樣的實施例中，電容單元容置通孔121的側壁的輪廓可不同於第1C圖所繪示之電容單元容置通孔121的側壁的輪廓。
請參照第1D圖，形成底電極材料140*於電容單元容置通孔121的步驟會產生應力。舉例而言，當底電極材料140*為氮化鈦時，底電極材料140*會產生拉伸應力。此應力可能會導致基板102翹曲或彎折，也可能會導致底電極結構140傾倒或破裂。在本實施例中，藉由形成應力調整層122，可平衡或抵消底電極材料140*所產生的拉伸應力。因此，能夠避免上述問題的發生，進一步改善動態隨機存取記憶體裝置100的良率。
請參照第1E圖及第1F圖，電容單元容置通孔121具有高深寬比以及凹凸形狀的側壁。在本實施例中，藉由原子層沉積法形成介電層142及頂電極結構144於電容單元容置通孔121中，原子層沉積法的階梯覆蓋率與填洞能力俱佳。因此，所形成的介電層 142及頂電極結構144中不容易產生縫隙，可進一步改善動態隨機存取記憶體裝置100的良率。
請參照第1G圖，在一些實施例中，提供一種動態隨機存取記憶體裝置100。動態隨機存取記憶體裝置100包括形成於基板102上的層間介電層130及多個電容單元146。層間介電層130包括依序形成於基板102上的第一支撐層110、複合介電層116及第二支撐層120。複合介電層116包括交替地堆疊的至少一第一絕緣層112及至少一第二絕緣層114。層間介電層130具有多個電容單元容置通孔121貫穿層間介電層130。各電容單元容置通孔121在第二絕緣層114中形成第一開口115，且在第一絕緣層112中形成與第一開口115相通的第二開口117。第二開口117的寬度大於第一開口115的寬度。電容單元146形成於電容單元容置通孔121中。電容單元146的頂部高於層間介電層130的頂表面，且電容單元146的頂部定義出凹陷區125。
在本實施例所提供之動態隨機存取記憶體裝置100中，可明顯提升電容單元的電容值，進而大幅改善動態隨機存取記憶體裝置100的效能。更詳言之，請參照第1G圖，底電極結構140的側壁與介電層142的側壁具有相似的凹凸的形狀。因此，相較於杯狀的電容單元，在本實施例的電容單元146中，底電極結構140與介電層142的接觸面積較大。再者，電容單元146的頂部高於層間介電層130的頂表面且定義出凹陷區125。換言之，底電極結構140 的頂部高於層間介電層130的頂表面。因此，亦可藉由電容單元146所定義的凹陷區125增加底電極結構140與介電層142的接觸面積。如此一來，可大幅改善動態隨機存取記憶體裝置100的效能。
在本實施例所提供之動態隨機存取記憶體裝置100中，可明顯降低底電極結構140在製程期間傾倒或破裂的風險，進而大幅改善記憶體裝置的良率。更詳言之，請參照第1G圖，複合介電層116的側壁具有凹凸的形狀。在製程期間，可藉由第一支撐層110、複合介電層116及第二支撐層120提供底電極結構140足夠的支撐。如此一來，可避免發生短路或漏電流，進而大幅改善動態隨機存取記憶體裝置100的良率。
在本實施例中，動態隨機存取記憶體裝置100亦包括第一導電層106以及形成於第一導電層106下方的多個接觸結構104。請參照第1E圖，第一導電層106具有多個第三開口119，且每一個第三開口119與一個電容單元容置通孔121相通。請參照第1G圖，電容單元146形成於第三開口119與電容單元容置通孔121中。
在習知的DRAM裝置中，電容單元通常是形成於接觸結構的正上方，因此容易發生底電極結構與接觸結構難以對準的問題。
請參照第1G圖，接觸結構104受到第一導電層106的覆蓋，且接觸結構104的位置並未與位於第三開口119中的底電極結構140重疊。再者，接觸結構104並未與底電極結構140直接接 觸。換言之，每一個接觸結構104藉由位於此接觸結構104上方的第一導電層106與底電極結構140的其中一者電性連接。因此，在進行濕式蝕刻製程(即，第二蝕刻製程)時，第一導電層106可避免蝕刻液滲入其下方，並且可保護接觸結構104。當進行第三蝕刻製程時，蝕刻製程也不會對接觸結構104造成損傷。如此一來，能夠大幅改善動態隨機存取記憶體裝置的良率。此外，接觸結構104是藉由位於其上方的第一導電層106與底電極結構140電性連接。即使底電極結構140的位置產生偏差，仍與能夠接觸結構104電性連接。因此，可降低製程的困難度，並且可改善動態隨機存取記憶體裝置的良率。
請參照第1E圖，在第四蝕刻製程之後，原本位於電容單元容置通孔121中的底電極材料140*被分隔成彼此獨立的兩個底電極結構140。亦即，同一個電容單元容置通孔121包括兩個底電極結構140，且這兩個底電極結構140各自屬於不同的電容單元146。再者，在一些實施例中，所有的電容單元146可共用一個頂電極結構144。因此，為了確保每一個電容單元146可各自獨立地運作，位於同一個第三開口中的兩個底部底電極結構140彼此並未直接接觸，且位於第三開口兩側的第一導電層彼此並未直接接觸。
請參照第1E圖，在第五蝕刻製程之後，形成多個凹陷區125。每一個凹陷區125位於形成於不同的電容單元容置通孔121的兩個底電極結構140的頂部之間。
在本實施例中，為了避免在介電層142及頂電極結構144中產生縫隙，藉由原子層沉積法形成介電層142及頂電極結構144於電容單元容置通孔121中，並且使用階梯覆蓋率與填洞能力較佳的導電材料(例如，氮化鈦)作為頂電極結構144的材料。因此，所形成的頂電極結構144具有順應凹陷區125的頂表面，如第1E圖所繪示。在第1G圖之後的製程中，會在電容單元146上方形成介電層、導電插塞、導電線路等結構。若電容單元146的頂表面不平坦，則後續的蝕刻製程可能會對頂電極結構144造成傷害，或者蝕刻液可能沿著受損的頂電極結構144而滲入其下方的基板或接觸結構。在本實施例中，藉由化學氣相沉積製程在頂電極結構144之上形成第二導電層150，且使用矽鍺作為第二導電層150的材料。因此，第二導電層150具有平坦的頂表面。在後續的製程中，可避免頂電極結構144或其下方的其他元件受到損傷，進而改善動態隨機存取記憶體裝置100的良率。
綜上所述，在本發明之一些實施例所提供之動態隨機存取記憶體裝置中，底電極結構具有凹凸的形狀，因此，可大幅增加底電極結構與介電層的接觸面積。再者，電容單元的頂部高於層間介電層的頂表面，亦可增加底電極結構與介電層的接觸面積。如此一來，可明顯提升電容單元的感測電容，進而改善動態隨機存取記憶體裝置的效能。在本發明實施例所提供之動態隨機存取記憶體裝置中，電容單元容置通孔的側壁具有凹凸的形狀。因此，可藉 由第一支撐層、複合介電層及第二支撐層提供底電極結構良好的支撐。如此一來，可避免發生短路或漏電流，進而大幅改善動態隨機存取記憶體裝置的良率。此外，本發明之一些實施例所提供之動態隨機存取記憶體裝置的製造方法可輕易地整合至既有的動態隨機存取記憶體裝置製程中，而不需額外更換或修改生產設備。因此，可在不增加製程複雜度及生產成本的前提下，有效地改善動態隨機存取記憶體裝置的效能與良率。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:動態隨機存取記憶體裝置
102:基板
103:隔離結構
104:接觸結構
105:閘極結構
106:第一導電層
107:源極/汲極結構
110:第一支撐層
112:第一絕緣層
114:第二絕緣層
116:複合介電層
120:第二支撐層
130:層間介電層
140:底電極結構
142:介電層
144:頂電極結構
146:電容單元
150:第二導電層

Claims (17)

  1. 一種動態隨機存取記憶體裝置，包括：一基板；一層間介電層，形成於該基板上，其中該層間介電層具有多個電容單元容置通孔，且各該電容單元容置通孔貫穿該層間介電層，其中該層間介電層包括：一第一支撐層，形成於該基板上；一複合介電層，形成於該第一支撐層上，該複合介電層包括交替地堆疊的至少一第一絕緣層及至少一第二絕緣層，其中各該電容單元容置通孔在該第二絕緣層中形成一第一開口，且在該第一絕緣層中形成與該第一開口相通的一第二開口，其中該第二開口的寬度大於該第一開口的寬度；及一第二支撐層，形成於該複合介電層上；多個電容單元，形成於該些電容單元容置通孔中，其中該些電容單元的頂部高於該層間介電層的頂表面，且該些電容單元的頂部定義出一凹陷區；以及一第一導電層，形成於該基板與該層間介電層之間，該第一導電層具有與該些電容單元容置通孔相通之多個第三開口，該些電容單元還形成於該些第三開口中。
  2. 如申請專利範圍第1項所述之動態隨機存取記憶體裝置，更包括： 一第二導電層，形成於該些電容單元上且填滿該凹陷區，其中該第二導電層具有一平坦的頂表面。
  3. 如申請專利範圍第2項所述之動態隨機存取記憶體裝置，更包括多個接觸結構，形成於該第一導電層下方，其中，該些電容單元包括多個底電極結構，該些底電極結構順應性地形成於該些電容單元容置通孔的表面以及該些第三開口的表面，該些底電極結構的頂部高於該層間介電層的頂表面，且各該接觸結構藉由位於各該接觸結構上方的該第一導電層與該些底電極結構的其中一者電性連接，其中，該些接觸結構不與位於該些第三開口中的該些底電極結構重疊。
  4. 如申請專利範圍第3項所述之動態隨機存取記憶體裝置，其中各該電容單元容置通孔包括該些底電極結構的其中二者。
  5. 如申請專利範圍第3項所述之動態隨機存取記憶體裝置，其中該些電容單元還包括：一介電層，順應性地形成於該些底電極結構的表面與該層間介電層的頂表面；一頂電極結構，順應性地形成於該介電層的表面，其中該頂電極結構的頂部定義出該凹陷區，且該凹陷區位於形成於不同的該些電容單元容置通孔的兩個該些底電極結構的頂部之間。
  6. 如申請專利範圍第5項所述之動態隨機存取記憶體裝置，其中該第二導電層的材料不同於該頂電極結構的材料。
  7. 如申請專利範圍第5項所述之動態隨機存取記憶體裝置，其中該頂電極結構的材料包括氮化鈦、氮化鈦矽。
  8. 如申請專利範圍第2項所述之動態隨機存取記憶體裝置，其中該第二導電層的材料包括矽鍺、矽鍺硼化合物。
  9. 如申請專利範圍第1項所述之動態隨機存取記憶體裝置，其中該第一支撐層具有一第一厚度，該第二支撐層具有一第二厚度，且該第二厚度相對於該第一厚度之比率為1.5-10.0。
  10. 如申請專利範圍第1項所述之動態隨機存取記憶體裝置，其中該第一絕緣層的材料為氧化物，且該第二絕緣層的材料為氮化物，且該第一支撐層的厚度大於該第二絕緣層的厚度。
  11. 一種動態隨機存取記憶體裝置的製造方法，包括：形成一層間介電層於一基板上，其中該層間介電層具有多個電容單元容置通孔，且各該電容單元容置通孔貫穿該層間介電層，其中形成該層間介電層包括：形成一第一支撐層於該基板上；形成一複合介電層於該第一支撐層上，其中該複合介電層包括交替地堆疊的至少一第一絕緣層及至少一第二絕緣層，其中各該電容單元容置通孔在該第二絕緣層中形成一第一開口，且在該 第一絕緣層中形成與該第一開口相通的一第二開口，其中該第二開口的寬度大於該第一開口的寬度；及形成一第二支撐層於該複合介電層上；形成多個電容單元於該些電容單元容置通孔中，其中該些電容單元的頂部高於該層間介電層的頂表面，且該些電容單元的頂部定義出一凹陷區；以及形成一第一導電層於該基板與該層間介電層之間，該第一導電層具有與該些電容單元容置通孔相通之多個第三開口，該些電容單元還形成於該些第三開口中。
  12. 如申請專利範圍第11所述之動態隨機存取記憶體裝置的製造方法，更包括：形成一接觸結構於該基板中；以及形成一應力調整層於該第二支撐層上，其中該應力調整層的材料包括氮氧化矽、氧化矽或氮化矽。
  13. 如申請專利範圍第12項所述之動態隨機存取記憶體裝置的製造方法，其中形成該電容單元包括：進行一第一蝕刻製程，以形成該第一開口穿過該應力調整層、該第二支撐層、該至少一第一絕緣層、該至少一第二絕緣層及該第一支撐層；進行一第二蝕刻製程，以移除部分的該第一絕緣層，且形成該第二開口於該第一絕緣層中； 進行一第三蝕刻製程，以形成該第三開口於該第一導電層中；順應性地形成一底電極材料於該電容單元容置通孔、該第三開口及該應力調整層的表面上；進行一第四蝕刻製程，以移除位於該第三開口的底表面上及該應力調整層的頂表面上的該底電極材料，從而形成一底電極結構；進行一第五蝕刻製程，以移除該應力調整層，使該底電極結構突出於該第二支撐層；順應性地形成一介電層於該底電極結構上、該第三開口的底表面及該第二支撐層的頂表面上；以及順應性地形成一頂電極結構於該介電層上，且該頂電極結構填滿該電容單元容置通孔，其中該頂電極結構的頂部定義出一凹陷區。
  14. 如申請專利範圍第13項所述之動態隨機存取記憶體裝置的製造方法，更包括：形成一第二導電層於該電容單元上且填滿該凹陷區，其中該第二導電層具有一平坦的頂表面。
  15. 如申請專利範圍第13項所述之動態隨機存取記憶體裝置的製造方法，其中在該第二蝕刻製程中，該第一絕緣層的蝕刻速率相對於該第二絕緣層的蝕刻速率之比率為10-100。
  16. 如申請專利範圍第13項所述之動態隨機存取記憶體裝置的製造方法，其中在該第五蝕刻製程中，該應力調整層的蝕刻速率相對於該第二支撐層的蝕刻速率之比率為10-100。
  17. 如申請專利範圍第13項所述之動態隨機存取記憶體裝置的製造方法，其中藉由原子層沉積法形成該介電層及該頂電極結構。
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