KR20120005336A - 반도체 장치의 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 요구되는 유전용량을 확보하고, 캐패시터 형성을 용이하게 하는 반도체 장치의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 상기 기판을 오픈시키는 개구부를 포함하는 희생막 패턴을 형성하는 단계; 상기 개구부를 매립하는 캡핑막을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 캡핑막 사이를 매립하는 제1도전막을 형성하는 단계; 상기 캡핑막을 제거하여 상기 개구부를 오픈시키는 단계; 상기 개구부의 측벽에 유전막 및 보호막을 형성하는 단계; 상기 개구부를 매립하는 제2도전막을 형성하는 단계를 포함하여, 면적 증가 및 유전용량이 증가되는 효과가 있다. 또한, 공정 마진이 확보되는 효과가 있다.

Description

반도체 장치의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 장치의 축소화가 지속됨에 따라 요구되는 유전용량 확보가 한계점에 다다르고 있다. 한편, DRAM은 디자인 룰(Design Rule) 감소에 따라 셀(Cell) 크기가 줄어도 셀을 센싱(Sensing)하기 위해서는 20fF 이상의 유전용량이 요구되며, 따라서 디자인 룰이 40nm급 이하로 오면서 필요한 유전용량 확보를 위해 유전상수가 큰 새로운 유전막의 개발과 캐패시터 면적 확보를 위한 공정 개발이 필요시 되고 있다.
현재 사용중인 캐패시터 구조로는 크게 콘케이브(Concave) 구조 또는 실린더(Cylinder) 구조가 있다. 콘케이브 구조는 스토리지 전극의 안쪽만을 형성하는 구조로, 캐패시터 형성 전 스토리지 노드 콘택을 형성한 후 절연막을 형성하고, 절연막을 식각하여 스토리지 노드 콘택을 오픈시키는 개구부를 형성한 후, 개구부의 표면을 따라 스토리지 노드 전극을 형성하고, 스토리지 노드 전극 상에 유전막 및 플레이트 전극을 형성하는 구조이다.
또한, 실린더 구조는, 스토리지 노드 전극의 안쪽 및 바깥쪽을 모두 사용하는 구조로 콘케이브 구조와 동일한 공정을 진행하나, 스토리지 노드 전극 형성 후 습식식각 공정을 통해 절연막을 제거하여 실린더형 구조를 형성하며, 이후 스토리지 노드 전극을 포함하는 결과물의 단차를 따라 유전막 및 플레이트 전극을 형성하는 구조이다.
일정한 디자인 룰을 갖는 DRAM 소자의 스토리지 노드 레이아웃(Storage Node Layout)에서 캐패시터 면적을 결정하는 스토리지 노드의 내경(a)은 주어진 스토리지 노드 피치(Pitch, b)에서 스토리지 노드 간의 단락(Short)을 막기위한 절연막의 분리막 두께(c)와 스토리지 노드의 전극 두께(d), 그리고 유전막 두께(e)의 합을 뺀 것이 된다.
즉, 이를 수식화 하면 a = b - (c + d + e)로 주어진다.
35nm의 디자인 룰(pitch(b) = 70nm)에서 요구되는 콘케이브 구조의 분리막 두께(c)는 15nm∼25nm이다. 스토리지 노드의 전극 두께(d)와 유전막 두께(e)를 각각 8nm로 가정할 때, 실제 유효 캐패시터 면적을 얻을 수 있는 내경(a)은 23nm(c = 15nm) ∼ 13nm(c = 25nm)로 작아지게 된다.
위와 같이, 스토리지 노드의 내경이 작아지면 홀의 식각 역시 매우 어려워지는 문제점이 있다. 또한, 높이가 40nm급 이하에서의 캐패시터 높이는 2000nm정도의 높이가 요구되며, 이때 식각해야하는 스토리지 노드의 종횡비(Aspect ratio = 스토리지 노드의 높이/스토리지 노드 홀 바닥의 선폭(Critical Dimension))가 80:1을 넘는 결과를 갖고 오게 된다.
실린더 구조의 경우, 콘케이브 구조보다 더 큰 분리막의 두께가 요구되므로 식각 공정을 진행하기가 더욱 어려우며, 스토리지 노드 식각 후 스토리지 노드 홀의 높은 종횡비에 의해 스토리지 노드 전극 및 유전막 역시 홀의 깊이에 따라 충분한 단차피복성(Step Coverage)을 확보하기가 어려운 문제점있다. 또한, 유전막 증착 후 플레이트 전극을 매립하는 것 역시 갭필 마진의 부족에 의해 더욱 어려워지게된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 요구되는 유전용량을 확보하고, 캐패시터 형성을 용이하게 하는 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법은 기판 상부에 상기 기판을 오픈시키는 개구부를 포함하는 희생막 패턴을 형성하는 단계; 상기 개구부를 매립하는 캡핑막을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 캡핑막 사이를 매립하는 제1도전막을 형성하는 단계; 상기 캡핑막을 제거하여 상기 개구부를 오픈시키는 단계; 상기 개구부의 측벽에 유전막 및 보호막을 형성하는 단계; 및 상기 개구부를 매립하는 제2도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생막 패턴은 상기 캡핑막에 대해 식각선택비를 갖는 물질로 형성하고, 상기 희생막 패턴은 카본계 물질로 형성하되, 상기 희생막 패턴은 비정질 카본을 포함하는 것을 특징으로 한다.
또한, 상기 희생막 패턴을 제거하는 단계는, 산소 스트립 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 캡핑막은 산화막을 포함하여, 상기 캡핑막은 SOD(Spin On Dielectric)막을 포함하는 것을 특징으로 한다.
또한, 상기 제1도전막은 금속물질을 포함하는 것을 특징으로 한다.
또한, 상기 개구부의 측벽에 유전막 및 보호막을 형성하는 단계는, 상기 개구부를 포함하는 결과물의 단차를 따라 유전막 및 보호막을 적층하는 단계; 및 상기 유전막 및 보호막을 식각하여 개구부의 측벽에만 잔류시키고 동시에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 유전막 및 보호막을 형성하는 단계 전에, 상기 제1도전막을 일부 두께 리세스 시키는 단계; 상기 리세스된 도전막 및 캡핑막 상에 절연막을 형성하는 단계; 및 상기 캡핑막이 노출되도록 상기 절연막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 절연막은 산화막에 대해 습식 식각 선택비를 갖는 물질로 형성하되, 상기 절연막은 질화막으로 형성하는 것을 특징으로 한다.
또한, 상기 유전막 및 보호막을 식각하여 상기 기판을 노출시키는 단계는, 반응성 이온식각(RIE, Reactive Ion beam Etching)으로 진행하는 것을 특징으로 한다.
또한, 상기 보호막은 금속물질을 포함하는 것을 특징으로 한다.
또한, 상기 제2도전막은 금속물질을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법은 기판 상부에 상기 기판을 노출시키는 개구부를 갖는 제1도전막 패턴을 형성하는 단계; 상기 개구부의 측벽에 제2도전막 및 유전막을 형성하는 단계; 및 상기 유전막 상에 상기 개구부를 매립하는 제3도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1도전막 패턴은 폴리실리콘막의 단독구조 또는 폴리실리콘막과 금속막의 적층구조로 형성하는 것을 특징으로 한다.
또한, 상기 제2 및 제3도전막은 금속물질을 포함하는 것을 특징으로 한다.
또한, 상기 제1도전막 패턴 상에 적층된 절연막 패턴을 더 포함하는 것을 특징으로 한다.
또한, 상기 개구부의 측벽에 제2도전막 및 유전막을 형성하는 단계는, 상기 개구부를 포함하는 결과물의 표면을 따라 제2도전막을 형성하는 단계; 상기 제2도전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계; 상기 제2도전막을 포함하는 결과물의 표면을 따라 유전막을 형성하는 단계; 및 상기 유전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제2도전막 및 유전막의 식각은 에치백(Etch Back)으로 진행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터 제조 방법은 기판 상부에 상기 기판을 오픈시키는 폴리실리콘 패턴을 형성하는 단계; 상기 폴리실리콘 패턴의 표면을 금속막으로 치환하는 단계; 상기 개구부의 측벽에 유전막을 형성하는 단계; 및 상기 유전막 상에 상기 개구부를 매립하는 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 폴리실리콘 패턴 상에 적층된 절연막 패턴을 더 포함하는 것을 특징으로 한다.
또한, 상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는, 저압화학증착(Low Pressure Chemical Vapor Deposition) 챔버에서 진행하는 것을 특징으로 한다.
또한, 상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는, WF6가스를 주입하고, 열처리를 진행하는 것을 특징으로 한다.
또한, 상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는, 300℃∼600℃의 온도에서 WF6 및 N2의 혼합가스를 이용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 면적 증가 및 유전용량이 증가되는 효과가 있다. 또한, 공정 마진이 확보되는 효과가 있다.
도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 4a 및 도 4b는 콘케이브 캐패시터 구조와 본 발명의 실시예에 따른 캐패시터의 유전용량을 비교하기 위한 평면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 제1절연막(11)을 형성한다. 기판(10)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(11)을 형성하기 전에 기판(10) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
제1절연막(11)은 기판(10)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제1절연막(11)을 관통하여 기판(10)에 연결되는 스토리지 노드 콘택 플러그(12, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(12)는 제1절연막(11)을 식각하여 기판(10)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(11)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(12)를 포함하는 전체구조 상에 식각정지막(13)을 형성한다. 식각정지막(13)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(11) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(13) 상에 희생막(14)을 형성한다. 희생막(14)은 스토리지 노드를 형성하기 위한 공간을 마련하기 위한 것으로, 제거하기 용이한 물질로 형성하는 것이 바람직하다. 희생막(14)은 카본계 물질로 형성하며, 예컨대 카본계 물질은 비정질 카본을 포함한다.
이어서, 희생막(14) 상에 마스크 패턴(15)을 형성한다. 마스크 패턴(15)은 희생막(14)을 식각하기 위한 것으로, 감광막 패턴 또는 식각마진 확보를 위해 질화막 패턴으로 형성할 수 있다.
도 1b에 도시된 바와 같이, 마스크 패턴(15, 도 1a 참조)을 식각장벽으로 희생막(14, 도 1a 참조) 및 식각정지막(13, 도 1a 참조)을 식각하여 스토리지 노드 콘택 플러그(12)를 오픈시키는 개구부(16)를 형성한다.
식각된 희생막(14, 도 1a 참조)은 '희생막 패턴(14A)'이 되고, 식각된 식각정지막(13, 도 1a 참조)은 '식각정지막 패턴(13A)'이 된다.
도 1c에 도시된 바와 같이, 개구부(16)에 캡핑막(17)을 매립한다. 캡핑막(17)은 개구부(16)를 충분히 매립하는 두께로 캡핑막을 형성하고, 캡핑막이 개구부(16) 내부에만 잔류하도록 희생막 패턴(14A)의 표면이 노출되는 타겟으로 평탄화할 수 있다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
캡핑막(17)은 후속 스토리지 전극 및 유전막이 형성될 개구부(16)를 확보하기 위한 것이며, 후속 희생막 패턴(14A) 제거시 스토리지 노드 콘택 플러그(12)가 손상되는 것을 방지하는 역할을 한다.
캡핑막(17)은 희생막 패턴(14A)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 캡핑막(17)은 절연막으로 형성하고, 예컨대 절연막은 SOD(Spin On Dielectric)막을 포함한다.
도 1d에 도시된 바와 같이, 희생막 패턴(14A, 도 1c 참조)을 제거한다. 희생막 패턴(14A)은 건식식각으로 제거하며, 건식식각은 예컨대 산소 스트립 공정으로 진행한다.
희생막 패턴(14A)을 제거하여 캡핑막(17)이 스토리지 노드 콘택 플러그(12) 상부에 필라 패턴의 형태로 잔류한다.
도 1e에 도시된 바와 같이, 희생막 패턴(14A, 도 1c 참조)이 제거된 공간 즉, 캡핑막(17) 사이에 제1도전막(18)을 매립한다. 제1도전막(18)은 플레이트 노드(Plate Node)로 사용되며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 제1도전막(18)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질을 포함할 수 있다.
제1도전막(18)은 캡핑막(17) 사이의 희생막 패턴(14A, 도 1c 참조)이 제거된 공간에 매립되며, 캡핑막(17)의 표면이 드러나는 타겟으로 평탄화하여 캡핑막(17)을 기준으로 각각의 제1도전막(18)을 분리시킨다.
도 1f에 도시된 바와 같이, 제1도전막(18, 도 1e 참조)을 일정 높이 리세스 시킨다. 일정 높이 리세스 된 제1도전막(18, 도 1e 참조)은 '제1도전막(18A)'가 되며, 제1도전막(18A)은 후속 공정에서 플레이트 노드(Plate Node)로 사용되므로, 이하, 제1도전막(18A)을 플레이트 노드(18A)라고 한다.
이어서, 플레이트 노드(18A) 상에 제1도전막(18, 도 1e 참조)이 리세스 된 높이만큼의 두께를 갖는 제2절연막(19)을 형성한다. 제2절연막(19)은 산화막에 대해 습식 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 제2절연막(19)은 질화막을 형성한다.
도 1g에 도시된 바와 같이, 캡핑막(17, 도 1f 참조)을 제거한다. 캡핑막(17, 도 1f 참조)은 습식식각으로 제거할 수 있고, 예컨대 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF용액으로 진행한다.
캡핑막(17, 도 1f 참조)을 제거함으로써 개구부(16)가 다시 오픈된다.
이어서, 개구부(16)를 포함하는 결과물의 표면을 따라 유전막(20) 및 보호막(21)을 적층한다. 보호막(21)은 후속 스토리지 노드 콘택 플러그(12)를 오픈시키기 위한 식각공정에서 유전막(20)이 손상되는 것을 방지하는 역할을 한다.
유전막(20)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다. 보호막(21)은 금속물질로 형성하고, 예컨대 보호막(21)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질로 형성한다.
도 1h에 도시된 바와 같이, 보호막(21, 도 1g 참조) 및 유전막(20, 도 1g 참조)을 식각하여 개구부(20)의 측벽에만 잔류시킨다. 식각된 유전막(20, 도 1g 참조)은 '유전막(20A)'이고, 식각된 보호막(21, 도 1g 참조)은 '보호막(21A)'이다.
유전막(20A) 및 보호막(21A)을 형성하기 위한 식각은 반응성 이온식각(RIE, Reactive Ion beam Etching)으로 진행할 수 있으며, 유전막(20A) 및 보호막(21A)을 식각하여 개구부(16A) 바닥부에 스토리지 노드 콘택 플러그(12)가 오픈된다.
도 1i에 도시된 바와 같이, 스토리지 노드 콘택 플러그(12) 상에 개구부(16A)를 매립하는 제3도전막(22)을 형성한다. 제3도전막(22)은 스토리지 노드 콘택 플러그(12)와 접하여 보호막(21A)과 함께 스토리지 노드 역할을 한다. 따라서, 보호막(21A)과 제3도전막(22)은 스토리지 노드가 된다.
제3도전막(22)은 금속물질로 형성하고, 보호막(21A)과 동일한 물질로 형성하며, 예컨대 제3도전막(22)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질로 형성한다.
위와 같이, 본 발명의 제1실시예는 플레이트 노드를 먼저 만들고, 금속전극을 사용하는 MIM(Metal Insulator Metal) 캐패시터를 구현함으로써 MIM 캐패시터에 적용되는 유전막의 유효두께를 동일하게 가져갈 수 있어서, 면적 증가 및 유전용량이 증가되는 장점이 있다.
((실시예 2))
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(30) 상에 제1절연막(31)을 형성한다. 기판(30)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(31)을 형성하기 전에 기판(30) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
제1절연막(31)은 기판(30)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제1절연막(31)을 관통하여 기판(30)에 연결되는 스토리지 노드 콘택 플러그(32, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(32)는 제1절연막(31)을 식각하여 기판(30)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(31)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(32)를 포함하는 전체구조 상에 식각정지막(33)을 형성한다. 식각정지막(33)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(31) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(33) 상에 제1도전막(34)을 형성한다. 제1도전막(34)은 후속 제2도전막과 함께 플레이트 노드(Plate Node) 역할을 하며, 도전물질 또는 도전물질과 금속물질의 적층구조로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하고, 도전물질은 폴리실리콘을 포함한다.
이어서, 제1도전막(34) 상에 마스크 패턴(35)을 형성한다. 마스크 패턴(35)은 제1도전막(34)을 식각하기 위한 것으로, 절연물질로 형성하고, 예컨대 마스크 패턴(35)은 질화막으로 형성한다.
도 2b에 도시된 바와 같이, 마스크 패턴(35)을 식각장벽으로 제1도전막(34) 및 식각정지막(33)을 식각하여 스토리지 노드 콘택 플러그(32)를 오픈시키는 개구부(36)를 형성한다.
도 2c에 도시된 바와 같이, 개구부(36)의 측벽에 제2도전막(37)을 형성한다. 제2도전막(37)은 제1도전막(34)과 함께 플레이트 노드 역할을 하며, 제2도전막(37)은 금속물질로 형성하는 것이 바람직하다.
개구부(36)의 측벽에 제2도전막(37)을 형성하기 위해, 개구부(36)를 포함하는 결과물의 단차를 따라 금속물질을 형성하고, 금속물질을 식각하여 개구부(36)의 측벽에 잔류시키며, 이때 금속물질의 식각은 에치백(Etch Back)으로 진행할 수 있다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.
이어서, 금속물질을 포함하는 결과물의 단차를 따라 유전막(38)을 형성한다. 유전막(38)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다.
도 2d에 도시된 바와 같이, 유전막(38)을 식각하여 개구부 측벽의 제2도전막(37) 상부에만 잔류시킨다. 유전막(38)을 식각함으로써 개구부 바닥부의 스토리지 노드 콘택 플러그(32)가 노출된다. 도시되지는 않았으나, 유전막(38) 상부에 금속물질인 보호막을 형성하여 유전막(38) 식각시 유전막(38)의 손상을 방지할 수 있다.
이어서, 개구부(36)를 매립하는 제3도전막(39)을 형성한다. 제3도전막(39)은 스토리지 노드 역할을 하며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.
((실시예 3))
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(40) 상에 제1절연막(41)을 형성한다. 기판(40)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(41)을 형성하기 전에 기판(40) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
제1절연막(41)은 기판(40)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제1절연막(41)을 관통하여 기판(40)에 연결되는 스토리지 노드 콘택 플러그(42, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(42)는 제1절연막(41)을 식각하여 기판(40)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(41)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(42)를 포함하는 전체구조 상에 식각정지막(43)을 형성한다. 식각정지막(43)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(41) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(43) 상에 제1도전막(44)을 형성한다. 제1도전막(44)은 후속 제2도전막과 함께 플레이트 노드(Plate Node) 역할을 하며, 도전물질로 형성한다. 예컨대, 도전물질은 폴리실리콘을 포함한다.
이어서, 제1도전막(44) 상에 마스크 패턴(45)을 형성한다. 마스크 패턴(45)은 제1도전막(44)을 식각하기 위한 것으로, 절연물질로 형성하고, 예컨대 마스크 패턴(45)은 질화막으로 형성한다.
도 3b에 도시된 바와 같이, 마스크 패턴(45)을 식각장벽으로 제1도전막(44) 및 식각정지막(43)을 식각하여 스토리지 노드 콘택 플러그(42)를 오픈시키는 개구부(46)를 형성한다.
도 3c에 도시된 바와 같이, 제1도전막(44)의 표면을 금속막질인 제2도전막(47)으로 치환한다. 제2도전막(47)은 제1도전막(44)과 함께 플레이트 노드 역할을 하며, 폴리실리콘막질인 제1도전막(44)의 표면을 금속치환하여 형성한다.
예컨대, 제1도전막(44)을 금속치환하는 공정은 저압화학증착(Low Chemical Vapor Deposition) 챔버에서 진행하며, WF6 가스를 사용하고, 열처리를 진행한다. 이때, 열처리의 온도는 300℃∼600℃로 조절하고, WF6가스에 N2가스가 혼합된 혼합가스를 사용하여 적정의 압력을 조절함으로써 제1도전막(44)의 표면을 텅스텐(W)으로 치환시킨다.
도 3d에 도시된 바와 같이, 제2도전막(47)을 포함하는 결과물의 단차를 따라 유전막(48)을 형성한다. 유전막(48)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다.
도 3e에 도시된 바와 같이, 유전막(47)을 식각하여 개구부 측벽의 제2도전막 상부 및 마스크 패턴(45)의 측벽에만 잔류시킨다. 유전막(47)을 식각함으로써 개구부 바닥부의 스토리지 노드 콘택 플러그(42)가 노출된다. 도시되지는 않았으나, 유전막(47) 상부에 금속물질인 보호막을 형성하여 유전막(47) 식각시 유전막(47)의 손상을 방지할 수 있다.
이어서, 개구부(46)를 매립하는 제3도전막(49)을 형성한다. 제3도전막(49)은 스토리지 노드 역할을 하며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.
도 4a 및 도 4b는 콘케이브 캐패시터 구조와 본 발명의 실시예에 따른 캐패시터의 유전용량을 비교하기 위한 평면도이다.
도 4a는 콘케이브 캐패시터 구조의 평면도를 나타낸 것으로, 콘케이브 캐패시터 구조에서 캐패시터 구조의 유전용량에 기여하는 면적은 상, 하부 전극 중 유전막과 접하게 되는 작은 쪽의 면적의 내경에 비례한다.
내경을 구하는 수식은 a = b - (c + d + e)로 나타낼 수 있으며, 이때 a는 캐패시터의 면적을 결정하는 스토리지 노드의 내경, b는 스토리지 노드의 피치(Pitch), c는 스토리지 노드 간의 단락(Short)를 막기위한 절연막의 분리막 두께, d는 스토리지 노드의 전극 두께, 그리고 e는 유전막의 두께를 가리킨다.
도 4b는 본 발명의 실시예에 따른 캐패시터 구조의 평면도를 나타낸 것으로, a' = b - (c' + e)가 된다. 본 발명의 실시예의 경우, c'는 플레이트 노드간 분리막의 두께가 되므로, 이웃간 노드끼리 단락(Short)의 문제가 없다. 즉, c'의 범위는 0≤c'＜c이며, 따라서 d = e가 된다.
최대 면적 확보가 가능한 c' = 0일때, 콘케이브 구조에서 내경을 구하는 수식은 a = b - (c + 2e)가 되고, 본 발명의 실시예에 따른 캐패시터 구조에서 내경을 구하는 수식은 a' = b - e가 된다.
수식을 이용하여 계산해보면 40nm의 디자인 룰을 가정할 때 47％의 유전용량 증가, 35nm의 디자인 룰을 가정할 때 59％의 유전용량 증가, 30nm의 디자인 룰을 가정할 때 79％의 유전용량 증가 효과를 얻을 수 있다.
위와 같이, 본 발명의 실시예에 따른 캐패시터 구조는 디자인 룰이 줄어듬에 따라 통상적인 캐패시터 구조보다 면적 확보가 더욱 커지는 장점이 있다. 또한, 플레이트 노드를 먼저 형성하는 공정을 통해 메탈 전극을 사용하여 MIM(Metal-Insulator-Metal) 캐패시터를 구현하고, 따라서 유전막의 유효두께를 동일하게 가져갈 수 있는 장점이 있다. 결과적으로, 면적 증가 및 유전용량이 증가되는 장점이 있다.
또한, 플레이트 노드를 먼저 형성하고, 플레이트 노드를 통해 개구부를 제공하기 때문에, 개구부 내에 스토리지 노드, 유전막, 플레이트 노드를 모두 형성하지 않고 스토리지 노드와 유전막만 형성하므로 공정 마진이 확보되는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 층간절연막
12 : 스토리지 노드 콘택 플러그
13 : 식각정지막 14 : 희생막
15 : 마스크 패턴 16 : 개구부
17 : 캡핑막 18 : 제1도전막
19 : 절연막 20 : 유전막
21 : 보호막 22 : 제2도전막

Claims (26)

  1. 기판 상부에 상기 기판을 오픈시키는 개구부를 포함하는 희생막 패턴을 형성하는 단계;
    상기 개구부를 매립하는 캡핑막을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 캡핑막 사이를 매립하는 제1도전막을 형성하는 단계;
    상기 캡핑막을 제거하여 상기 개구부를 오픈시키는 단계;
    상기 개구부의 측벽에 유전막 및 보호막을 형성하는 단계; 및
    상기 개구부를 매립하는 제2도전막을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 희생막 패턴은 상기 캡핑막에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 희생막 패턴은 카본계 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 희생막 패턴은 비정질 카본을 포함하는 반도체 장치의 캐패시터 제조 방법.
  5. 제1항에 있어서,
    상기 희생막 패턴을 제거하는 단계는, 산소 스트립 공정으로 진행하는 반도체 장치의 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 캡핑막은 산화막을 포함하는 반도체 장치의 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 캡핑막은 SOD(Spin On Dielectric)막을 포함하는 반도체 장치의 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 제1도전막은 금속물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
  9. 제1항에 있어서,
    상기 개구부의 측벽에 유전막 및 보호막을 형성하는 단계는,
    상기 개구부를 포함하는 결과물의 단차를 따라 유전막 및 보호막을 적층하는 단계; 및
    상기 유전막 및 보호막을 식각하여 개구부의 측벽에만 잔류시키고 동시에 상기 기판을 노출시키는 단계
    를 포함하는 반도체 장치의 캐패시터 제조 방법.
  10. 제1항에 있어서,
    상기 유전막 및 보호막을 형성하는 단계 전에,
    상기 제1도전막을 일부 두께 리세스 시키는 단계;
    상기 리세스된 도전막 및 캡핑막 상에 절연막을 형성하는 단계; 및
    상기 캡핑막이 노출되도록 상기 절연막을 평탄화시키는 단계
    를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 절연막은 산화막에 대해 습식 식각 선택비를 갖는 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
  12. 제10항에 있어서,
    상기 절연막은 질화막으로 형성하는 반도체 장치의 캐패시터 제조 방법.
  13. 제10항에 있어서,
    상기 유전막 및 보호막을 식각하여 상기 기판을 노출시키는 단계는,
    반응성 이온식각(RIE, Reactive Ion beam Etching)으로 진행하는 반도체 장치의 캐패시터 제조 방법.
  14. 제1항에 있어서,
    상기 보호막은 금속물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
  15. 제1항에 있어서,
    상기 제2도전막은 금속물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
  16. 기판 상부에 상기 기판을 노출시키는 개구부를 갖는 제1도전막 패턴을 형성하는 단계;
    상기 개구부의 측벽에 제2도전막 및 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 개구부를 매립하는 제3도전막을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조 방법.
  17. 제16항에 있어서,
    상기 제1도전막 패턴은 폴리실리콘막의 단독구조 또는 폴리실리콘막과 금속막의 적층구조로 형성하는 반도체 장치의 캐패시터 제조 방법.
  18. 제16항에 있어서,
    상기 제2 및 제3도전막은 금속물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
  19. 제16항에 있어서,
    상기 제1도전막 패턴 상에 적층된 절연막 패턴을 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  20. 제16항에 있어서,
    상기 개구부의 측벽에 제2도전막 및 유전막을 형성하는 단계는,
    상기 개구부를 포함하는 결과물의 표면을 따라 제2도전막을 형성하는 단계;
    상기 제2도전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계;
    상기 제2도전막을 포함하는 결과물의 표면을 따라 유전막을 형성하는 단계; 및
    상기 유전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 제2도전막 및 유전막의 식각은 에치백(Etch Back)으로 진행하는 반도체 장치의 캐패시터 제조 방법.
  22. 기판 상부에 상기 기판을 오픈시키는 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴의 표면을 금속막으로 치환하는 단계;
    상기 개구부의 측벽에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 개구부를 매립하는 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조 방법.
  23. 제22항에 있어서,
    상기 폴리실리콘 패턴 상에 적층된 절연막 패턴을 더 포함하는 반도체 장치의 캐패시터 제조 방법.
  24. 제22항에 있어서,
    상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는,
    저압화학증착(Low Pressure Chemical Vapor Deposition) 챔버에서 진행하는 반도체 장치의 캐패시터 제조 방법.
  25. 제22항에 있어서,
    상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는,
    WF6가스를 주입하고, 열처리를 진행하는 반도체 장치의 캐패시터 제조 방법.
  26. 제22항에 있어서,
    상기 폴리실리콘 패턴을 금속막으로 치환하는 단계는,
    300℃∼600℃의 온도에서 WF6 및 N2의 혼합가스를 이용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
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