TWI817629B - 半導體裝置與其製造方法 - Google Patents

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Abstract

一種製造半導體裝置的方法包含形成包含第一氧化層與在第一氧化層上的第二氧化層的介電層堆疊。形成開口於介電層堆疊中，開口包含第一部分與第二部分，第一部分暴露第一氧化層的側壁，且第二部分暴露第二氧化層的側壁。形成犧牲層於介電層堆疊的頂表面上並沿著開口中的第一氧化層的側壁與第二氧化層的側壁。執行第一蝕刻製程，以移除犧牲層沿著第一氧化層的側壁的第一部分。執行第二蝕刻製程，以加寬開口的第一部分。移除犧牲層沿著第二氧化層的側壁與在介電層堆疊的頂表面上的第二部分。形成電容於介電層堆疊的開口中。

Description

半導體裝置與其製造方法
本揭露是關於一種半導體裝置與其製造方法。
記憶體結構包含排列成陣列的多個電容與電晶體。連接至字元線電晶體的可導通或關閉電晶體。若電晶體為導通狀態，電晶體可連接至電容以對電容進行充電或放電。且可藉由連接至電晶體的位元線寫入或讀取資料。
本揭露的一些實施方式提供一種製造半導體裝置的方法，包含形成介電層堆疊，介電層堆疊包含第一氧化層與在第一氧化層上的第二氧化層。形成開口於介電層堆疊中，其中開口包含第一部分與第二部分，第一部分暴露第一氧化層的複數個側壁，且第二部分暴露第二氧化層的複數個側壁。形成犧牲層於介電層堆疊的頂表面上並沿著開口中的第一氧化層的側壁與第二氧化層的側壁。執行第一蝕刻製程，以移除犧牲層沿著第一氧化層的側壁的第一部分。執行第二蝕刻製程，以加寬開口的第一部分。移除犧牲層沿著第二氧化層的側壁與在介電層堆疊的頂表面上的第二部分。在移除犧牲層的第二部分後，形成電容於介電層堆疊的開口中。
在一些實施方式中，形成介電層堆疊包含由下而上依序形成第一氮化層、第一氧化層、第二氮化層、第二氧化層與第三氮化層。
在一些實施方式中，第一氧化層被摻雜劑摻雜，且摻雜劑包含硼、磷或其組合。
在一些實施方式中，方法更包含在形成介電層堆疊期間，調整摻雜劑的濃度，使得第一氧化層的摻雜劑的濃度隨著越遠離介電層堆疊的底表面越來越低。
在一些實施方式中，形成犧牲層期間，沿著第二氧化層的側壁的犧牲層比沿著第一氧化層的側壁的犧牲層還厚。
在一些實施方式中，第一蝕刻製程更橫向地且部分地移除沿著第二氧化層的側壁的犧牲層。
在一些實施方式中，方法更包含控制該一蝕刻製程的時間，以移除沿著第一氧化層的側壁的犧牲層。
在一些實施方式中，在第一蝕刻製程中使用的第一蝕刻劑蝕刻犧牲層的速度快於蝕刻第一氧化層的速度。
在一些實施方式中，在第二蝕刻製程中使用的第二蝕刻劑蝕刻第一氧化層的速度快於蝕刻犧牲層的速度。
本揭露的一些實施方式提供一種製造半導體裝置的方法，包含形成介電層堆疊，介電層堆疊包含由下而上的第一氮化層、第一氧化層、第二氮化層、第二氧化層與第三氮化層。形成開口於介電層堆疊中，開口包含第一部分與第二部分，第一部分暴露第一氧化層的複數個側壁，且第二部分暴露第二氧化層的複數個側壁，且開口的第二部分的寬度大於開口的第一部分的寬度。加寬開口的第一部分，使得第一氧化層的側壁實質垂直於介電層堆疊的底表面。在加寬開口的第一部分後，形成電容於介電層堆疊的開口中。
在一些實施方式中，形成電容於介電層堆疊的開口中包含沿著開口的側壁形成底部電極層。移除第三氮化層與底部電極層的部分，以形成暴露第二氧化層的角落的第一洞口。從第一洞口移除第二氧化層。形成第二洞口於第二氮化層中，以暴露第一氧化層的部分。從第二洞口移除第一氧化層。沿著底部電極層的側壁形成高介電常數介電層。沿著高介電常數介電層的側壁形成頂部電極層。
在一些實施方式中，方法更包含形成複數個半導體層於第一氮化層與第二氮化層之間且於第二氮化層與第三氮化層之間。
在一些實施方式中，方法更包含形成接觸頂部電極層的半導體層。
在一些實施方式中，在第一氮化層與第二氮化層之間的底部電極層的側壁的斜率不同於在第二氮化層與第三氮化層之間的底部電極層的側壁的斜率。
在一些實施方式中，高介電常數介電層在第一氮化層與第二氮化層之間。
本揭露的一些實施方式提供一種半導體裝置，包含複數個介電層與電容。介電層由下往上排列，介電層與彼此間隔開。電容接觸介電層的複數個側壁，介電層的中間層定義電容的上部與下部，其中相對於介電層的其中一者，電容的上部的側壁較電容的下部的側壁傾斜。
在一些實施方式中，電容的下部的側壁實質垂直介電層的其中一者。
在一些實施方式中，半導體裝置包含複數個半導體層，垂直地位於介電層之間。
在一些實施方式中，電容接觸介電層的複數個底表面。
在一些實施方式中，電容接觸介電層的複數個頂表面。
本揭露的一些實施方式是關於記憶體裝置中的半導體裝置的製程。可使用額外製程來加寬用於容納電容的開口的底部。因此，電容的底部變寬，且本揭露的一些實施方式的電容結構變得更穩定。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
本揭露的一些實施方式是關於記憶體裝置中的半導體裝置的製程。可使用額外製程來加寬用於容納電容的開口的底部。因此，電容的底部變寬，且本揭露的一些實施方式的電容結構變得更穩定。
第1圖至第14圖繪示本揭露的一些實施方式的製造半導體裝置的製程中間階段的橫截面視圖。參考第1圖，形成介電層堆疊100，其中介電層堆疊100包含第一氧化層104與在第一氧化層104上的第二氧化層108。更具體而言，形成介電層堆疊100包含由下而上依序形成第一氮化層102、第一氧化層104、第二氮化層106、第二氧化層108與第三氮化層110。因此，第一氮化層102在第一氧化層104底下，第二氮化層106在第一氧化層104與第二氧化層108之間，且第三氮化層110在第二氧化層108上。介電層堆疊100可形成在包含觸點、電晶體或其他類似元件的層上。因此，後續形成在介電層堆疊100中的電容連接至在底下的元件，例如電晶體。在一些實施方式中，第一氮化層102、第二氮化層106與第三氮化層110包含氮化矽，且第一氧化層104與第二氧化層108包含氧化矽。在一些實施方式中，第一氮化層102、第二氮化層106與第三氮化層110的厚度小於第一氧化層104與第二氧化層108的厚度。
當形成第一氧化層104時，第一氧化層104被摻雜劑摻雜，且摻雜劑包含硼、磷或其組合。摻雜劑可弱化第一氧化層104中氧化矽的鍵結，且在後續蝕刻製程中，可更易於蝕刻第一氧化層104。舉例而言，第一氧化層104的摻雜劑的濃度隨著越遠離介電層堆疊100的底表面102B越來越低。在高摻雜劑濃度時，氧化矽的鍵結被減弱，因此在高摻雜劑濃度的第一氧化層104比在低摻雜劑濃度的第一氧化層104更容易被蝕刻。在形成介電層堆疊100的第一氧化層104期間，可調整摻雜劑的濃度。在一些實施方式中，第一氧化層104的形成是藉由化學氣相沉積(chemical vapor deposition，CVD)來形成，且可使用含矽化學品(例如四乙氧基矽烷(tetraethyl orthosilicate，TEOS))、含硼化學品(例如三乙硼烷(triethylborane，TEB)、二硼烷)與含磷化學品(例如磷酸三甲酯(trimethyl phosphate，TMPO))，且第一氧化層104由硼磷矽玻璃(boro-phospho-silicate-glass，BPSG)製成，硼磷矽玻璃為摻雜硼與磷的氧化矽。可藉由調整含矽化學品、含硼化學品與含磷化學品的流速來調整摻雜劑濃度。另一方面，第二氧化層108不包含摻雜劑，或是第二氧化層108的摻雜劑濃度低於第一氧化層104的摻雜劑濃度。
參考第2圖，在形成介電層堆疊100之後，在介電層堆疊100中形成開口120。每個開口120包含第一部分122與第二部分124，第一部分122暴露第一氧化層104的側壁104S，且第二部分124暴露第二氧化層108的側壁108S。可藉由任何適合的製程形成開口120，例如乾式蝕刻、濕式蝕刻或類似者。在橫截面視圖中，開口120為錐狀。也就是說，在橫截面視圖中，開口120的第二部分124的寬度大於開口120的第一部分122的寬度。
參考第3圖，在介電層堆疊100的頂表面110T(如第4圖所示)上並沿著開口120中的第一氧化層104的側壁與第二氧化層108的側壁形成犧牲層130。犧牲層130包含沿著第一氧化層104的側壁104S的第一部分132與沿著第二氧化層108的側壁108S的第二部分134。在形成犧牲層130期間，沿著第二氧化層108的側壁108S的犧牲層130的第二部分134比沿著第一氧化層104的側壁104S的犧牲層130的第一部分132還厚。換句話說，犧牲層130的厚度隨著越遠離介電層堆疊100的底表面102B而越厚。犧牲層130的第一部分132的厚度較小可能是因為第一部分122的間隙太窄，犧牲層130的材料不易沉積在開口120的第一部分122而導致。在一些實施方式中，犧牲層130的第二部分134的厚度比犧牲層130的第一部分132的厚度還厚約1奈米至約2奈米。犧牲層130可由不同於介電層堆疊100的材料製成，例如氮化鈦。在一些實施方式中，犧牲層130也形成在介電層堆疊100底下的層(例如觸點層)上。
參考第4圖，執行第一蝕刻製程，以移除犧牲層130沿著第一氧化層104的側壁104S的第一部分132。在第一蝕刻製程中使用的第一蝕刻劑蝕刻犧牲層130的速度快於蝕刻第一氧化層104的速度，或實質上不蝕刻第一氧化層104。在一些實施方式中， 第一蝕刻劑可為硫酸與過氧化氫的混合物。在第一蝕刻期間，控制第一蝕刻製程的時間，以移除沿著第一氧化層104的側壁104S的犧牲層130的第一部分132。第一蝕刻製程更橫向地且部分地移除沿著第二氧化層108的側壁108S的犧牲層130的第二部分134。因為犧牲層130的第二部分134比犧牲層130的第一部分132的厚度還大，當側壁104S暴露出時，犧牲層130的第二部分134沒有被完全移除。因此，在第一蝕刻製程後，只有第一氧化層104的側壁104S被暴露出。在第一蝕刻製程後，也暴露第一氮化層102的側壁與在介電層堆疊100底下的層(例如觸點層)的一部分。
參考第5圖，執行第二蝕刻製程，以加寬開口120的第一部分122。在第二蝕刻製程中使用的第二蝕刻劑蝕刻第一氧化層104的速度快於蝕刻犧牲層130的速度，或實質上不蝕刻犧牲層130。在一些實施方式中 ，第二蝕刻劑可為稀釋的氫氟酸。因為在第二蝕刻製程中，犧牲層130未被蝕刻或幾乎沒有被蝕刻，犧牲層130的第二部分134可在第二蝕刻製程期間做為蝕刻遮罩。在第二蝕刻製程之後，暴露於開口120的第一部分122中的第一氧化層104的側壁104S實質垂直於介電層堆疊100的底表面102B(如第4圖所示)，而開口120的第二部分124仍為錐狀的。換句話說，相對於介電層堆疊100的底表面102B(如第4圖所示)，第二氧化層108的側壁比暴露於開口120的第一部分122的第一氧化層104的側壁104S還傾斜。在加寬開口120的第一部分122之後，在後續製程中，因為開口120的第一部分122變寬，因此較容易填充電容的材料於開口120的第一部分122中。因為開口120的加寬的第一部分122可提供足夠的支撐力，形成在開口120中的電容(如第14圖中的電容140)結構可較穩定。
參考第6圖，移除犧牲層130沿著第二氧化層108的側壁108S與在介電層堆疊100的頂表面110T上的第二部分134。移除犧牲層130的第二部分134的蝕刻劑與移除犧牲層130的第一部分132類似或相同。在移除犧牲層130的第二部分134之後，相對於介電層堆疊100的底表面102B，第二氧化層108的側壁比第一氧化層104的側壁104S還傾斜。
參考第7圖至第14圖，在移除犧牲層130的第二部分134之後，形成電容140。更詳細而言，參考第7圖，沿著開口120的側壁形成底部電極層142。在第一氮化層102與第二氮化層106之間的底部電極層142的側壁的斜率不同於在第二氮化層106與第三氮化層110之間的底部電極層142的側壁的斜率。相對於介電層堆疊100的底表面102B，沿著第二氧化層108的側壁108S的底部電極層142比沿著第一氧化層104的側壁104S的底部電極層142還傾斜。在一些實施方式中，底部電極層142不覆蓋介電層堆疊100的頂表面與在介電層堆疊100底下的層(例如觸點層)。在一些實施方式中，底部電極層142由任何適合的材料製成，例如氮化鈦。
參考第8圖，移除第三氮化層110與底部電極層142的一部分。更詳細而言，移除第三氮化層110與底部電極層142的一部分，以形成暴露第二氧化層108的角落的第一洞口。參考第9圖，移除第二氧化層108。舉例而言，可執行蝕刻製程，以從形成於第8圖的第一洞口移除第二氧化層108。在移除第二氧化層108之後，空間S1形成於第二氮化層106與第三氮化層110之間。
參考第10圖，形成第二洞口於第二氮化層106中，以暴露第一氧化層104的一部分。參考第11圖，移除第一氧化層104。舉例而言，可執行蝕刻製程，以從形成於第10圖的第二洞口移除第一氧化層104。在移除第一氧化層104之後，空間S2形成於第一氮化層102第二氮化層106之間，且第二氮化層106中的開口連接空間S1與S2。底部電極層142連接第一氮化層102、第二氮化層106 與第三氮化層110。
參考第12圖，沿著底部電極層142的側壁形成高介電常數介電層144。可在空間S1與S2中，沿著底部電極層142的側壁形成高介電常數介電層144。也可在開口120中，沿著底部電極層142的側壁形成高介電常數介電層144。此外，也可沿著第二氮化層106與第三氮化層110的側壁、頂表面與底表面、與第一氮化層102的頂表面形成高介電常數介電層144。
參考第13圖，沿著高介電常數介電層144形成頂部電極層146。可在空間S1與S2中，沿著高介電常數介電層144的側壁形成頂部電極層146。也可在開口120中，沿著高介電常數介電層144的側壁形成頂部電極層146。在一些實施方式中，頂部電極層146在高介電常數介電層144的水平表面上。頂部電極層146可由任何適合的材料形成，例如氮化鈦。
參考第14圖，形成半導體層150於第一氮化層102與第二氮化層106之間的空間S1、第二氮化層106與第三氮化層110之間的空間S2與第二氮化層106的開口中。半導體層150可完整地填充空間S1、S2與開口120。半導體層150也可接觸並覆蓋第三氮化層110上的頂部電極層146。如此一來，電容140形成在開口120與空間S1、S2中。因為開口120的第一部分122被加寬，底部電極層142、高介電常數介電層144、頂部電極層146與半導體層150更容易形成於開口120中。因為開口120的第一部分122中的材料提供強支撐力，電容140的結構也較穩定。
包含複數個介電層與電容140的半導體裝置10繪示於第14圖中。介電層包含由下往上排列的第一氮化層102、第二氮化層106與第三氮化層110，且第一氮化層102、第二氮化層106與第三氮化層110與彼此間隔開。換句話說，第三氮化層110在第二氮化層106上方，且第二氮化層106在第一氮化層102上方。第三氮化層110的厚度小於第一氮化層102的厚度。
電容140包含底部電極層142、高介電常數介電層144與頂部電極層146。電容140的底部電極層142接觸第一氮化層102的側壁102S、第二氮化層106的側壁106S與第三氮化層110的側壁110S。高介電常數介電層144接觸底部電極層142，且頂部電極層146接觸高介電常數介電層144，使得高介電常數介電層144在底部電極層142與頂部電極層146之間。介電層的中間層(例如第14圖中的第二氮化層106)定義電容140的上部140U與下部140B，其中相對於介電層(例如第一氮化層102)，電容的上部140U的側壁較電容140的下部140B的側壁傾斜。在一些實施方式中，電容的下部140B的側壁實質垂直介電層(例如第一氮化層102)的底表面。因此，電容140的下部140B足夠寬以針對電容140提供強支撐力，且使電容140結構穩定。在一些實施方式中，高介電常數介電層144與頂部電極層146可形成在第一氮化層102與第二氮化層106之間，且在第二氮化層106與第三氮化層110之間。高介電常數介電層144包覆介電層(例如第一氮化層102、第二氮化層106與第三氮化層110)與底部電極層142。頂部電極層146包覆高介電常數介電層144。因此，高介電常數介電層144與頂部電極層146可為平面與傾斜的層。在一些實施方式中，高介電常數介電層144可為在第三氮化層110上的連續的層，且從一個底部電極層142延伸至另一個底部電極層142。高介電常數介電層144可接觸介電層的底表面與頂表面。
半導體裝置更包含半導體層150，半導體層150垂直地位於介電層(即第一氮化層102、第二氮化層106與第三氮化層110)之間。半導體層150也形成在頂部電極層146上與開口120中。應注意，第14圖的電容140為例示性的，且電容140並不局限於第14圖所示的配置。舉例而言，電容140可包含額外的層。
綜上所述，本揭露的一些實施方式的電容具有下部與上部。電容的上部的側壁比下部的側壁還傾斜。如此一來，電容的下部足夠寬以針對電容提供強支撐力，且使電容結構穩定。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體裝置 100:介電層堆疊 102:第一氮化層 102B:底表面 102S:側壁 104:第一氧化層 104S:側壁 106:第二氮化層 106S:側壁 108:第二氧化層 108S:側壁 110:第三氮化層 110S:側壁 110T:頂表面 120:開口 122:第一部分 124:第二部分 130:犧牲層 132:第一部分 134:第二部分 140:電容 140B:下部 140U:上部 142:底部電極層 144:高介電常數介電層 146:頂部電極層 150:半導體層 S1:空間 S2:空間
第1圖至第14圖繪示本揭露的一些實施方式的製造半導體裝置的製程中間階段的橫截面視圖。
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10:半導體裝置
100:介電層堆疊
102:第一氮化層
102S:側壁
104S:側壁
106:第二氮化層
106S:側壁
108S:側壁
110:第三氮化層
110S:側壁
120:開口
122:第一部分
124:第二部分
140:電容
140B:下部
140U:上部
142:底部電極層
144:高介電常數介電層
146:頂部電極層
150:半導體層
S2:空間

Claims (19)

  1. 一種製造半導體裝置的方法，包含：形成一介電層堆疊，其中該介電層堆疊包含一第一氧化層與在該第一氧化層上的一第二氧化層；形成一開口於該介電層堆疊中，其中該開口包含一第一部分與一第二部分，該第一部分暴露該第一氧化層的複數個側壁，且該第二部分暴露該第二氧化層的複數個側壁；形成一犧牲層於該介電層堆疊的一頂表面上並沿著該開口中的該第一氧化層的該些側壁與該第二氧化層的該些側壁；執行一第一蝕刻製程，以移除該犧牲層沿著該第一氧化層的該些側壁的一第一部分；執行一第二蝕刻製程，以加寬該開口的該第一部分；移除該犧牲層沿著該第二氧化層的該些側壁與在該介電層堆疊的該頂表面上的一第二部分；以及在移除該犧牲層的該第二部分後，形成一電容於該介電層堆疊的該開口中。
  2. 如請求項1所述之方法，其中形成該介電層堆疊包含由下而上依序形成一第一氮化層、該第一氧化層、一第二氮化層、該第二氧化層與一第三氮化層。
  3. 如請求項1所述之方法，其中該第一氧化層被一摻雜劑摻雜，且該摻雜劑包含硼、磷或其組合。
  4. 如請求項3所述之方法，更包含在形成該介電層堆疊期間，調整該摻雜劑的一濃度，使得該第一氧化層的該摻雜劑的該濃度隨著越遠離該介電層堆疊的一底表面越來越低。
  5. 如請求項1所述之方法，其中形成該犧牲層期間，沿著該第二氧化層的該些側壁的該犧牲層比沿著該第一氧化層的該些側壁的該犧牲層還厚。
  6. 如請求項1所述之方法，其中該第一蝕刻製程更橫向地且部分地移除沿著該第二氧化層的該些側壁的該犧牲層。
  7. 如請求項1所述之方法，更包含控制該第一蝕刻製程的一時間，以移除沿著該第一氧化層的該些側壁的該犧牲層。
  8. 如請求項1所述之方法，其中在該第一蝕刻製程中使用的一第一蝕刻劑蝕刻該犧牲層的速度快於蝕刻該第一氧化層的速度。
  9. 如請求項1所述之方法，其中在該第二蝕刻製程中使用的一第二蝕刻劑蝕刻該第一氧化層的速度快於 蝕刻該犧牲層的速度。
  10. 一種製造半導體裝置的方法，包含：形成一介電層堆疊，其中該介電層堆疊包含由下而上的一第一氮化層、一第一氧化層、一第二氮化層、一第二氧化層與一第三氮化層；形成一開口於該介電層堆疊中，其中該開口包含一第一部分與一第二部分，該第一部分暴露該第一氧化層的複數個側壁，且該第二部分暴露該第二氧化層的複數個側壁，且該開口的該第二部分的一寬度大於該開口的該第一部分的一寬度；加寬該開口的該第一部分，使得該第一氧化層的該些側壁實質垂直於該介電層堆疊的一底表面；以及在加寬該開口的該第一部分後，形成一電容於該介電層堆疊的該開口中。
  11. 如請求項10所述之方法，其中形成該電容於該介電層堆疊的該開口中包含：沿著該開口的該些側壁形成一底部電極層；移除該第三氮化層與該底部電極層的一部分，以形成暴露該第二氧化層的一角落的一第一洞口；從該第一洞口移除該第二氧化層；形成一第二洞口於該第二氮化層中，以暴露該第一氧化層的一部分； 從該第二洞口移除該第一氧化層；沿著該底部電極層的一側壁形成一高介電常數介電層；以及沿著該高介電常數介電層的一側壁形成一頂部電極層。
  12. 如請求項11所述之方法，更包含形成複數個半導體層於該第一氮化層與該第二氮化層之間且於該第二氮化層與該第三氮化層之間。
  13. 如請求項11所述之方法，更包含形成接觸該頂部電極層的一半導體層。
  14. 如請求項11所述之方法，其中在該第一氮化層與該第二氮化層之間的該底部電極層的該側壁的一斜率不同於在該第二氮化層與該第三氮化層之間的該底部電極層的該側壁的一斜率。
  15. 如請求項11所述之方法，其中該高介電常數介電層在該第一氮化層與該第二氮化層之間。
  16. 一種半導體裝置，包含：複數個介電層，由下往上排列，該些介電層與彼此間隔開；一電容，接觸該些介電層的複數個側壁，其中該些介電 層的一中間層定義該電容的一上部與一下部，其中相對於該介電層的其中一者，該電容的該上部的一側壁較該電容的該下部的一側壁傾斜；以及複數個半導體層，垂直地位於該些介電層之間。
  17. 如請求項16所述之半導體裝置，其中該電容的該下部的該側壁實質垂直該介電層的其中一者。
  18. 如請求項16所述之半導體裝置，其中該電容接觸該些介電層的複數個底表面。
  19. 如請求項16所述之半導體裝置，其中該電容接觸該些介電層的複數個頂表面。
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