WO2022193602A1 - 一种半导体器件的制作方法 - Google Patents

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WO2022193602A1
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mask
fabricating
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沈润生
鲍锡飞
朱长立
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长鑫存储技术有限公司
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Definitions

  • the present disclosure relates to, but is not limited to, a method of fabricating a semiconductor device.
  • DRAM Dynamic random access memory
  • a DRAM is composed of a large number of memory cells gathered to form an array area for storing data, and each memory cell can be composed of a metal oxide semiconductor (MOS) transistor and a capacitor connected in series.
  • MOS metal oxide semiconductor
  • the high aspect ratio of the capacitor hole of the memory is also continuously improved.
  • the contour of the capacitor hole formed by the process of the related art is not good, thereby affecting the yield of the memory.
  • the method for fabricating a semiconductor device includes the following steps: providing a substrate; forming a stack structure on the substrate, the top of the stack structure being a cap layer; forming a mask on the cap layer A film structure, the mask structure includes a mask layer and a pattern transfer layer stacked in sequence from top to bottom; the mask structure is first etched to form a first blind hole, the first blind hole penetrates through the mask structure is terminated in the cap layer; the mask structure is etched a second time, the mask layer is removed, and the top surface of the pattern transfer layer is flattened and the first blind layer is trimmed bottom of the hole.
  • the mask structure is subjected to a second etching to remove the mask layer, and a pattern transfer layer with a relatively flat top surface and The first blind hole with a wider and flat bottom profile.
  • a capacitor hole with a relatively regular contour is obtained, and finally a capacitor structure with better product performance is obtained.
  • FIG. 1 and FIG. 2 are cross-sectional views showing different process stages of forming capacitor holes in the related art.
  • 3 to 9 are cross-sectional views of different process stages of a method for fabricating a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 1 and FIG. 2 are cross-sectional views of different process stages of forming capacitor holes in the related art.
  • the semiconductor device in the related art includes a stacked structure 200 and a pattern transfer layer 310 formed on the surface of the stacked structure 200 .
  • the steps adopted in the related art include: performing a first etching to form the first blind via 301 in the pattern transfer layer 310, the first blind via 301 passing through the pattern transfer layer 310 and terminates at the surface of the stack structure 200 .
  • the second etching is directly performed to form the second blind via 201 in the stacked structure 200 , and the second blind via 201 penetrates through the stacked structure 200 .
  • the problem in the process in the related art is that in the process of forming the first blind hole 301 by the first etching, the surface of the pattern transfer layer 310 will be uneven, resulting in asymmetric sputtering of the plasma, so that the first The contour of the bottom of a blind hole 301 is sharp and inclined to a certain extent, instead of forming a vertical and uniform contour. In this way, when the second etching is performed, since the contour of the first blind hole 301 is irregular, the contour of the formed second blind hole 201 will be irregular (as shown in FIG. 2 ). Eventually, the capacitor structure formed in the second blind via 201 is prone to short circuit or collapse, resulting in a decrease in yield.
  • An embodiment of the present disclosure provides a method for fabricating a semiconductor device, by adding a step of rapid etching between the steps of performing the first etching to form the first blind hole 301 and performing the second etching to form the second blind hole 201 , to flatten the top surface of the pattern transfer layer 310 and trim the bottom of the first blind hole 301, and then continue etching with the flat pattern transfer layer 310 and the trimmed first blind hole 301 to obtain a vertical and uniform capacitor hole, Thereby increasing the yield.
  • the method for fabricating a semiconductor device includes the following steps: providing a substrate 100; forming a stacked structure 200 on the substrate 100, the top of the stacked structure 200 being a cap layer 250; A mask structure 300 is formed on the layer 250, and the mask structure 300 includes a mask layer 320 and a pattern transfer layer 310 stacked in sequence from top to bottom; the mask structure 300 is first etched to form a first Blind vias 301 , the first blind vias 301 penetrate the mask structure 300 and end in the cap layer 250 ; perform a second etching on the mask structure 300 to remove the mask layer 320 to Flatten the top surface of the pattern transfer layer 310 and trim the bottom of the first blind hole 301 .
  • a second etching step is added to the mask structure 300 to remove the mask layer 320, thereby obtaining A pattern transfer layer 310 with a flat top surface and a first blind hole 301 with a wider and flat bottom contour.
  • a capacitor hole with a relatively regular contour is obtained, that is, the depth is more consistent, the aperture size is more uniform, and the hole wall is more vertical , a capacitor hole with a uniform thickness between the holes, and finally a capacitor structure with better product performance is obtained.
  • a substrate 100 is provided, and a stacked structure 200 and a mask structure 300 are sequentially formed on the substrate 100 from bottom to top.
  • the mask structure 300 has a capacitor pattern, and the capacitor pattern can be transferred into the stacked structure 200 through an etching process, so as to form a capacitor structure in the stacked structure 200 .
  • the substrate 100 of this embodiment may include a plurality of active regions.
  • a shallow trench isolation may be formed in the substrate 100 to define a plurality of active regions in the substrate 100 .
  • the shallow trench isolation may comprise a single or multiple layers of insulating material, such as silicon nitride, silicon oxynitride, silicon nitride carbide, or other suitable insulating materials.
  • the substrate 100 may include, but not limited to, a silicon substrate, an epitaxial silicon substrate, a silicon germanium substrate, a silicon carbide substrate, or a silicon-on-insulator (SOI) substrate.
  • a silicon substrate an epitaxial silicon substrate, a silicon germanium substrate, a silicon carbide substrate, or a silicon-on-insulator (SOI) substrate.
  • SOI silicon-on-insulator
  • a plurality of word line structures may be formed in the substrate 100 .
  • the word line structure may be a buried word line, but not limited thereto.
  • Each word line structure may include a word line dielectric layer, a word line and a word line cap layer, but is not limited thereto.
  • the word line structure may be formed by first forming a plurality of trenches in the substrate 100, and then sequentially forming a word line dielectric layer, a word line and a word line cap layer in the trenches, but not in this way. limited. In some embodiments, other types of word line structures may also be formed as desired.
  • the word line dielectric layer may include silicon oxide or other suitable dielectric materials
  • the word line may include aluminum, tungsten, copper, titanium aluminum alloy or other suitable conductive materials
  • the word line cap layer may include silicon nitride, Silicon oxynitride, silicon nitride carbide or other suitable insulating material.
  • the mask structure 300 may include a pattern transfer layer 310 , a mask layer 320 , a hard mask layer 330 and a photoresist layer 340 in order from bottom to top.
  • capacitor holes are formed in the photoresist layer 340 , and the capacitor pattern is transferred into the mask layer 320 through an etching process. During the process of transferring the capacitor pattern into the mask layer 320, a portion of the hard mask layer is removed and another portion of the hard mask layer remains.
  • the remaining part of the hard mask layer is removed.
  • the remaining hard mask layer may be removed using a chemical mechanical polishing process, a grinding process, an etching process, a dry grinding process, a wet cleaning process, one or more other suitable processes, or a combination of the foregoing.
  • the capacitance pattern is transferred to the pattern transfer layer 310 through an etching process, and the capacitance pattern runs through the pattern transfer layer 310 and ends at the surface of the stacked structure 200 . That is, the first blind via 301 is formed in the mask structure 300 , and the first blind via 301 penetrates through the mask structure 300 and ends at the surface of the stacked structure 200 .
  • the material of the mask layer 320 may include silicon oxide
  • the material of the pattern transfer layer 310 may include polysilicon
  • the material of the capping layer 250 in the stacked structure 200 may include silicon nitride.
  • the material of the mask layer 320 is silicon oxide
  • the material of the pattern transfer layer 310 is polysilicon. Since silicon oxide has a relatively high etching selection for polysilicon, and the hardness of polysilicon is relatively large, the polysilicon material is used as the pattern.
  • the shape retention of the pattern transfer layer 310 is good, which ensures the subsequent formation of capacitor holes with good contours.
  • the deposition material of the polysilicon layer may be Silane or disilane, which may be doped with one or more of boron, arsenic, phosphorus or germanium.
  • the hard mask layer 330 of an embodiment of the present disclosure includes an anti-reflection coating and an amorphous carbon layer.
  • Anti-reflection coatings can play a role in reducing the interference of reflected light during exposure.
  • the amorphous carbon layer is formed on the surface of the mask layer 320 and serves as a mask for the mask layer 320 to prevent abrasion of the edges and corners of the sidewalls of the holes of the mask layer 320 by the etching gas during the etching process.
  • the material of the anti-reflection coating may include SiON, SOC, or other carbon-containing organic materials.
  • the second etching is performed to remove the mask layer 320 to flatten the top of the pattern transfer layer 310 surface and trim the bottom of the first blind hole 301 .
  • the bottom of the first blind hole 301 can be trimmed while the mask layer 320 is removed, and finally a higher top surface can be obtained.
  • the flat pattern transfer layer 310 and the first blind hole 301 with a wider and flat bottom contour and a more vertical hole wall contour.
  • the etching selectivity ratio of the mask layer 320 and the cap layer 250 in the second etching may be 10:1 ⁇ 20:1.
  • the material of the mask layer 320 may be silicon oxide, and the material of the capping layer 250 may be silicon nitride.
  • the plasma source power of the second etching process may be 12000W ⁇ 22000W, and the radio frequency may be 400kHz.
  • the bias power of the second etching process is 4100W ⁇ 5700W, and the radio frequency is 400MHz.
  • the chamber pressure of the second etching process is 10 mtorr ⁇ 30 mtorr.
  • the etching time of the second etching process is 10s ⁇ 30s, so as to avoid excessive consumption of the pattern transfer layer 310 and damage the pattern of the first blind hole 301 instead.
  • the etching gas for the second etching may include C4F8, C4F6 and O2, and the flow rates of the three gases are: C4F8: 15sccm-45sccm, C4F6: 20sccm-50sccm, O2: 40sccm-65sccm,
  • the selection of etching gas and flow rate makes the etching selection ratio of the second etching to the pattern transfer layer 310 and the mask layer 320 relatively small and the etching selection ratio of the cap layer 250 and the mask layer 320 to be relatively small, so as to optimize the second etching
  • the modification effect of the etching is not excessively consumed by the pattern transfer layer 310 .
  • the method for fabricating a semiconductor device according to an embodiment of the present disclosure further includes:
  • a third etching is performed on the stacked structure 200 downward along the first blind via 301 to form a second blind via 201 in the stacked structure 200 , and the second blind via 201 penetrates through the stacked structure 200 and ends at the surface of the substrate 100 .
  • the third etching step is performed downward along the first blind hole 301 .
  • a second blind hole 201 having a vertical and uniform profile can be obtained.
  • the capacitor structure formed in the second blind hole 201 formed in the present disclosure has better performance and is less prone to short circuit or collapse.
  • the substrate 100 further has a contact pad, and the bottom of the second blind hole 201 exposes the contact pad.
  • the material of the contact pads includes tungsten.
  • the method further includes: removing the pattern transfer layer 310 ; and forming a capacitor structure in the second blind via 201 .
  • the stacked structure 200 may include a cap layer 250 , a second sacrificial layer 240 , an intermediate layer 230 , a first sacrificial layer 220 and a bottom layer 210 which are sequentially stacked from top to bottom.
  • Materials of the capping layer 250, the intermediate layer 230 and the bottom layer 210 may include silicon nitride.
  • the materials of the first sacrificial layer 220 and the second sacrificial layer 240 may include but are not limited to silicon oxide, phosphosilicate glass, borophosphosilicate glass, etc., wherein the materials of the first sacrificial layer 220 and the second sacrificial layer 240 may be the same, or can be different.
  • the step of forming the capacitor structure in the second blind hole 201 includes: forming a first electrode layer, and the first electrode layer covers the bottom wall and the side wall of the second blind hole 201 .
  • the first sacrificial layer 220 and the second sacrificial layer 240 are removed, and the capping layer 250 , the intermediate layer 230 and the bottom layer 210 remain.
  • a capacitive medium layer is formed, and the capacitive medium layer covers the first electrode layer; and a second electrode layer is formed, and the second electrode layer covers the capacitive medium layer.
  • the materials of the first electrode layer and the second electrode layer can be one or more of titanium, titanium nitride and tungsten, wherein the materials of the first electrode layer and the second electrode layer can be the same, Can also be different.
  • the material of the capacitor dielectric layer may be one or more of aluminum oxide, silicon nitride, silicon oxide and zirconium oxide.
  • the above-mentioned steps of removing the first sacrificial layer 220 and the second sacrificial layer 240 and retaining the capping layer 250, the intermediate layer 230 and the bottom layer 210 include: forming a first opening on the capping layer 250, and the first opening is exposed The first sacrificial layer 220; through the first opening, the first sacrificial layer 220 is removed by wet etching; a second opening is formed on the intermediate layer 230, and the second opening exposes the second sacrificial layer 240; The second sacrificial layer 240 is removed by etching.
  • the first sacrificial layer 220 and the second sacrificial layer 240 can be removed by using but not limited to diluted hydrofluoric acid (DHF), or a mixed solution of hydrofluoric acid (HF) and ammonium fluoride (NH4F). by wet etching method.
  • DHF diluted hydrofluoric acid
  • HF hydrofluoric acid
  • NHS ammonium fluoride
  • the first opening is formed on the cap layer 250 and the second opening is formed on the intermediate layer 230, and a photolithography technique may be used to expose and develop a part of the upper surface of the cap layer 250 or the intermediate layer 230, and chemical gas , for example, C4F6, SF6, Cl2, BCl3, etc. are etched to form the first opening and the second opening.
  • chemical gas for example, C4F6, SF6, Cl2, BCl3, etc.
  • the etching selectivity ratio of the second sacrificial layer 240 and the cap layer 250 may be 1:1 ⁇ 4:1.
  • the above-mentioned laminated structure 200 may only include the cap layer 250 , the sacrificial layer and the bottom layer 210 from top to bottom.
  • the step of forming the capacitor structure in the second blind hole 201 may include: forming a first electrode layer, the first electrode layer covering the bottom wall and side wall of the second blind hole 201; removing the sacrificial layer , retaining the cap layer 250 and the bottom layer 210; forming a capacitor dielectric layer, the capacitor dielectric layer covering the first electrode layer; forming a second electrode layer, the second electrode layer covering the capacitor dielectric layer.
  • the material of the capping layer 250 and the bottom layer 210 may include silicon nitride.
  • the material of the sacrificial layer may include, but is not limited to, silicon oxide, phosphosilicate glass, borophosphosilicate glass, and the like.
  • the materials of the first electrode layer and the second electrode layer can be one or more of titanium, titanium nitride and tungsten, wherein the materials of the first electrode layer and the second electrode layer can be the same, Can also be different.
  • the material of the capacitor dielectric layer may be one or more of aluminum oxide, silicon nitride, silicon oxide and zirconium oxide.
  • the above-mentioned steps of removing the sacrificial layer and retaining the cap layer 250 and the bottom layer 210 may include: forming a first opening on the cap layer 250, the first opening exposing the sacrificial layer; using wet etching through the first opening etch to remove the sacrificial layer.
  • a wet etching method can be used but not limited to diluted hydrofluoric acid (DHF), or a mixed solution of hydrofluoric acid (HF) and ammonium fluoride (NH4F).
  • DHF diluted hydrofluoric acid
  • HF hydrofluoric acid
  • NHS ammonium fluoride
  • the first opening is formed on the cap layer 250, and a part of the upper surface of the cap layer 250 can be exposed and developed by using a photolithography technique, and etched with chemical gases, such as C4F6, SF6, Cl2, BCl3, etc., to form The first opening.
  • chemical gases such as C4F6, SF6, Cl2, BCl3, etc.
  • the etching selection ratio of the sacrificial layer and the cap layer 250 is 1:1 ⁇ 4:1.
  • the second etching is performed on the mask structure 300 to remove the mask layer 320, and a pattern transfer with a relatively flat top surface is obtained.
  • the layer 310 and the first blind hole 301 with a wider and flat bottom profile. In this way, during the next step of etching, since the contours of the pattern transfer layer 310 and the first blind hole 301 are relatively regular, a capacitor hole with a relatively regular contour is obtained, and finally a capacitor structure with better product performance is obtained.
  • each embodiment or implementation is described in a progressive manner, and each embodiment focuses on the differences from other embodiments, and the same and similar parts between the various embodiments can be referred to each other.
  • the mask structure is subjected to a second etching to remove the mask layer, and a pattern transfer layer with a relatively flat top surface is obtained. and the first blind hole with a wider and flat bottom profile.
  • a capacitor hole with a relatively regular contour is obtained, and finally a capacitor structure with better product performance is obtained.

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Abstract

本公开提供一种半导体器件的制作方法，包括以下步骤：提供衬底；在衬底上形成叠层结构，叠层结构的顶部为盖层；在盖层上形成掩膜结构，掩膜结构包括由上至下依次堆叠的掩膜层和图形转移层；对掩膜结构进行第一刻蚀，以形成第一盲孔，第一盲孔贯穿掩膜结构且止于盖层中；对掩膜结构进行第二刻蚀，去除掩膜层，以平整图形转移层的顶面以及修整第一盲孔的底部。

Description

一种半导体器件的制作方法
本公开基于申请号为202110291475.0，申请日为2021年03月18日，申请名称为“一种半导体器件的制作方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体器件的制作方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。
目前，随着存储器的关键尺寸的不断缩小，存储器的电容孔的高深宽比也不断提高。然而，相关技术的工艺形成的电容孔的轮廓不佳，进而影响存储器的良率。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供的半导体器件的制作方法，包括以下步骤：提供衬底；在所述衬底上形成叠层结构，所述叠层结构的顶部为盖层；在所述盖层上形成掩膜结构，所述掩膜结构包括由上至下依次堆叠的掩膜层和图形转移层；对所述掩膜结构进行第一刻蚀，以形成第一盲孔，所述第一盲孔贯穿所述掩膜结构且止于所述盖层中；对所述掩膜结构进行第二刻蚀，去除所述掩膜层，以平整所述图形转移层的顶面以及修整所述第一盲孔的底部。
本公开实施例提供的半导体器件的制作方法，在进行第一刻蚀形成第一 盲孔之后，对掩膜结构进行第二刻蚀去除掩膜层，并且获得顶面较平整的图形转移层和底部轮廓较宽平的第一盲孔。这样，再进行下一步刻蚀时，由于图形转移层和第一盲孔的轮廓均较规则，进而获得轮廓较为规则的电容孔，最终获得产品性能较佳的电容结构。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1和图2示出的是相关技术中形成电容孔的不同工艺阶段的剖视图。
图3至图9示出的是本公开实施例的半导体器件的制作方法的不同工艺阶段的剖视图。
其中，附图标记说明如下：
100、衬底        200、叠层结构
201、第二盲孔    210、底层
220、第一牺牲层  230、中间层
240、第二牺牲层  250、盖层
300、掩膜结构    301、第一盲孔
310、图形转移层  320、掩膜层
330、硬掩膜层    340、光刻胶层
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的 是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
如图1和图2所示，图1和图2示出的是相关技术中形成电容孔的不同工艺阶段的剖视图。相关技术中的半导体器件包括叠层结构200以及形成在叠层结构200表面的图形转移层310。为了在叠层结构200中形成第二盲孔201，相关技术采用的步骤包括：进行第一次刻蚀，以在图形转移层310中形成第一盲孔301，第一盲孔301贯穿图形转移层310且止于叠层结构200的表面。在形成第一盲孔301之后，直接进行第二次刻蚀，以在叠层结构200中形成第二盲孔201，第二盲孔201贯穿叠层结构200。
相关技术中的工艺存在的问题在于：在进行第一次刻蚀形成第一盲孔301的过程中，图形转移层310的表面会出现凹凸不平，导致等离子体的不对称溅射，从而使得第一盲孔301的底部的轮廓尖锐并且会出现一定程度的倾斜，并非形成垂直、均匀的轮廓。这样，在进行第二次刻蚀时，由于第一盲孔301的轮廓不规则，就会导致形成的第二盲孔201的轮廓不规则(如图2)。最终导致在第二盲孔201中形成的电容结构容易出现短路或者倒塌，造成良率降低。
本公开实施例提供一种半导体器件的制作方法，通过在进行第一次刻蚀形成第一盲孔301和进行第二次刻蚀形成第二盲孔201的步骤之间，增加一步快速刻蚀，以平整图形转移层310的顶面和修整第一盲孔301的底部，进而以平整后的图形转移层310和修整后的第一盲孔301继续刻蚀获得轮廓垂直且均匀的电容孔，从而提高良率。
本公开实施例的半导体器件的制作方法，包括以下步骤：提供衬底100；在所述衬底100上形成叠层结构200，所述叠层结构200的顶部为盖层250；在所述盖层250上形成掩膜结构300，所述掩膜结构300包括由上至下依次堆叠的掩膜层320和图形转移层310；对所述掩膜结构300进行第一刻蚀，以形成第一盲孔301，所述第一盲孔301贯穿所述掩膜结构300且止于所述盖层250中；对所述掩膜结构300进行第二刻蚀，去除所述掩膜层320，以平整所述图形转移层310的顶面以及修整所述第一盲孔301的底部。
本公开实施例的半导体器件的制作方法，在进行第一刻蚀形成第一盲孔301之后，增加了一步对掩膜结构300进行第二刻蚀的步骤，以去除掩膜层 320，从而获得顶面平整的图形转移层310和底部轮廓较宽平的第一盲孔301。这样，再进行下一步刻蚀时，由于图形转移层310和第一盲孔301的轮廓均较规则，进而获得轮廓较规则的电容孔，即深浅较一致，孔径大小较均匀，孔壁较垂直，孔与孔之间的间隔厚度较均匀的电容孔，最终获得产品性能较佳的电容结构。
下面结合图3至图9，详细说明本公开实施例的半导体器件的制作方法的工艺步骤。
如图3所示，提供衬底100，并在衬底100上由下至上依次形成叠层结构200和掩膜结构300。掩膜结构300中具有电容图案，通过刻蚀工艺可将电容图案转移至叠层结构200中，以便在叠层结构200中形成电容结构。
在一实施方式中，虽然图中未示出，本实施例的衬底100中可以包括多个有源区。例如，衬底100中可以形成一浅沟槽隔离，用以在衬底100中定义出多个有源区。在一些实施方式中，浅沟槽隔离可以包括单层或多层的绝缘材料，例如氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
在一实施方式中，衬底100可以包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。
虽然图中未示出，在衬底100中可以形成多个字线(word line)结构。在一实施方式中，字线结构可以为埋入式字符线(buried word line)，但并不以此为限。各字线结构可以包括一字线介电层、一字符线以及一字符线盖层，但并不以此为限。
在一实施方式中，字线结构可以通过先在衬底100中形成多个沟槽，再于沟槽中依序形成字符线介电层、字符线以及字符线盖层，但并不以此为限。在一些实施例中，也可视需要形成其他型式的字线结构。此外，字符线介电层可包括氧化硅或其他适合的介电材料，字符线可包括铝、钨、铜、钛铝合金或其他适合的导电材料，而字符线盖层可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
在本公开的实施方式中，掩膜结构300可以由下至上依次包括图形转移层310、掩膜层320、硬掩膜层330和光刻胶层340。
如图3和图4所示，在光刻胶层340中形成电容孔洞，通过刻蚀工艺，将电容图案转移至掩膜层320中。在将电容图案转移至掩膜层320中的过程 中，会去除一部分硬掩膜层，剩余另一部分硬掩膜层。
如图5所示，去除该剩余另一部分硬掩膜层。在一实施方式中，去除剩余的硬掩膜层可采用化学机械研磨工艺、磨削工艺、蚀刻工艺、干式研磨工艺、湿法清洗、一或多个其他合适的工艺或前述的组合。
如图6所示，根据掩膜层320定义的电容图案，通过刻蚀工艺，将电容图案转移至图形转移层310，该电容图案贯穿图形转移层310且止于叠层结构200的表面。也就是说，掩膜结构300中形成第一盲孔301，第一盲孔301贯穿掩膜结构300且止于叠层结构200的表面。
在一实施方式中，掩膜层320的材料可以包括氧化硅，图形转移层310的材料包括多晶硅，叠层结构200中的盖层250的材料包括氮化硅。
在本实施例中，掩膜层320的材料为氧化硅，图形转移层310的材料为多晶硅，由于氧化硅对多晶硅的刻蚀选择比较高，且多晶硅的硬度较大，故将多晶硅材料作为图形转移层310时，图形转移层310的保型度较好，确保了后续形成完好轮廓的电容孔。
在一些实施方式中，多晶硅层的沉积原料可以是硅烷(Silane)或者乙硅烷(disilane)，可以同时掺杂有硼，砷，磷或者锗元素的一者或多者。
在一实施方式中，本公开实施例的硬掩膜层330包括抗反射涂层和非晶碳层。抗反射涂层在曝光中可以起到减小反射光干扰的作用。非晶碳层形成在掩膜层320的表面，作为掩膜层320的掩膜，可以防止在刻蚀过程中，刻蚀气体对掩膜层320的孔洞的侧壁的边角处的磨损。
在一实施方式中，抗反射涂层的材料可以包括SiON、SOC或其他含碳有机材料。
如图7所示，在进行第一刻蚀，以在掩膜结构300中形成第一盲孔301之后，进行第二刻蚀，去除掩膜层320，以平整所述图形转移层310的顶面以及修整所述第一盲孔301的底部。
例如，在进行第二刻蚀时，利用掩膜层320和盖层250的高刻蚀选择比，可在去除掩膜层320的同时，修整第一盲孔301的底部，最终获得顶面较平整的图形转移层310和底部轮廓较宽平、孔壁轮廓较垂直的第一盲孔301。
在一实施方式中，第二刻蚀中对掩膜层320和盖层250的刻蚀选择比可 以为10：1～20：1。
在一实施方式中，掩膜层320的材料可以为氧化硅，盖层250的材料可以为氮化硅。
在一实施方式中，对掩膜结构300进行第二刻蚀的步骤中，第二刻蚀工艺的等离子体源功率可以为12000W～22000W，射频频率可以为400kHz。
对掩膜结构300进行第二刻蚀的步骤中，第二刻蚀工艺的偏置功率为4100W～5700W,射频频率为400MHz。
对掩膜结构300进行第二刻蚀的步骤中，第二刻蚀工艺的腔室压力为10mtorr～30mtorr。
对掩膜结构300进行第二刻蚀的步骤中，第二刻蚀工艺的刻蚀时间为10s～30s，以避免对图形转移层310的过度消耗，反而破坏第一盲孔301的图形。
在一实施方式中，第二刻蚀的刻蚀气体可以包括C4F8、C4F6和O2，且三种气体的流量分别为：C4F8:15sccm～45sccm，C4F6:20sccm～50sccm，O2:40sccm～65sccm，刻蚀气体及流量的选择使得第二刻蚀对图形转移层310和掩膜层320的刻蚀选择比较小以及对盖层250和掩膜层320的刻蚀选择比比较小，从而优化第二刻蚀的修饰效果且不过度消耗图形转移层310。
如图8和图9所示，本公开实施例的半导体器件的制作方法，还包括：
沿第一盲孔301向下对叠层结构200进行第三刻蚀，以在叠层结构200内形成第二盲孔201，第二盲孔201贯穿叠层结构200且止于衬底100表面。
由于在第二刻蚀步骤中，已经平整所述图形转移层310的顶面以及修整所述第一盲孔301的底部，故沿第一盲孔301向下再进行第三刻蚀步骤，就能够获得具有轮廓垂直且均匀的第二盲孔201。相比于相关技术中具有不规则轮廓的电容孔，在本公开形成的第二盲孔201中形成的电容结构的性能更佳，不易发生短路或倒塌。
在一实施方式中，衬底100还具有接触垫，第二盲孔201的底部暴露出接触垫。
在一实施方式中，接触垫的材料包括钨。
在本公开的一实施方式中，在叠层结构200内形成第二盲孔201之后，还包括：去除图形转移层310；在第二盲孔201中形成电容结构。
如图3所示，叠层结构200可以包括由上至下依次堆叠的盖层250、第二牺牲层240、中间层230、第一牺牲层220和底层210。盖层250、中间层230和底层210的材料可以包括氮化硅。第一牺牲层220和第二牺牲层240的材料可以包括但不限于氧化硅、磷硅玻璃和硼磷硅玻璃等，其中，第一牺牲层220和第二牺牲层240的材料可以相同，也可以不同。
在第二盲孔201中形成电容结构的步骤，包括：形成第一电极层，第一电极层覆盖第二盲孔201的底壁和侧壁。去除第一牺牲层220和第二牺牲层240，保留盖层250、中间层230和底层210。形成电容介质层，电容介质层覆盖第一电极层；形成第二电极层，第二电极层覆盖电容介质层。
在一实施方式中，第一电极层和第二电极层的材料可以采用钛、氮化钛和钨中的一种或多种，其中，第一电极层和第二电极层的材料可以相同，也可以不同。
在一实施方式中，电容介质层的材料可以采用氧化铝、氮化硅、氧化硅和氧化锆中的一种或多种。
在一实施方式中，上述去除第一牺牲层220和第二牺牲层240，保留盖层250、中间层230和底层210的步骤，包括：在盖层250上形成第一开口，第一开口暴露第一牺牲层220；通过第一开口，采用湿法刻蚀去除第一牺牲层220；在中间层230上形成第二开口，第二开口暴露第二牺牲层240；通过第二开口，采用湿法刻蚀去除第二牺牲层240。
在一实施方式中，去除第一牺牲层220和第二牺牲层240，可以采用但不限于稀释的氢氟酸(DHF)、或氢氟酸(HF)和氟化氨(NH4F)的混合液以湿法蚀刻的方法.
在一实施方式中，在盖层250上形成第一开口以及在中间层230上形成第二开口，可以采用光刻技术对盖层250或中间层230的部分上表面进行曝光显影，用化学气体，例如C4F6、SF6、Cl2、BCl3等蚀刻，以形成第一开口和第二开口。
在一实施方式中，在叠层结构200内形成第二盲孔201的过程中，对第二牺牲层240和盖层250的刻蚀选择比可以为1：1～4：1。
当然，可以理解的是，上述的叠层结构200由上至下也可以仅包括盖层250、牺牲层和底层210。采用该叠层结构200，则在第二盲孔201中形成电 容结构的步骤，可以包括：形成第一电极层，第一电极层覆盖第二盲孔201的底壁和侧壁；去除牺牲层，保留盖层250和底层210；形成电容介质层，电容介质层覆盖第一电极层；形成第二电极层，第二电极层覆盖电容介质层。
在一实施方式中，盖层250和底层210的材料可以包括氮化硅。牺牲层的材料可以包括但不限于氧化硅、磷硅玻璃和硼磷硅玻璃等。
在一实施方式中，第一电极层和第二电极层的材料可以采用钛、氮化钛和钨中的一种或多种，其中，第一电极层和第二电极层的材料可以相同，也可以不同。
在一实施方式中，电容介质层的材料可以采用氧化铝、氮化硅、氧化硅和氧化锆中的一种或多种。
在一实施方式中，上述去除牺牲层，保留盖层250和底层210的步骤，可以包括：在盖层250上形成第一开口，第一开口暴露牺牲层；通过第一开口，采用湿法刻蚀去除牺牲层。
在一实施方式中，去除牺牲层，可以采用但不限于稀释的氢氟酸(DHF)、或氢氟酸(HF)和氟化氨(NH4F)的混合液以湿法蚀刻的方法.
在一实施方式中，在盖层250上形成第一开口，可以采用光刻技术对盖层250的部分上表面进行曝光显影，用化学气体，例如C4F6、SF6、Cl2、BCl3等蚀刻，以形成第一开口。
在一实施方式中，在叠层结构200内形成第二盲孔201的过程中，对牺牲层和盖层250的刻蚀选择比为1：1～4：1。
综上所述，本公开实施例的半导体器件的制作方法的优点和有益效果在于：
本公开实施例的半导体器件的制作方法，在进行第一刻蚀形成第一盲孔301之后，对掩膜结构300进行第二刻蚀去除掩膜层320，并且获得顶面较平整的图形转移层310和底部轮廓较宽平的第一盲孔301。这样，再进行下一步刻蚀时，由于图形转移层310和第一盲孔301的轮廓均较规则，进而获得轮廓较为规则的电容孔，最终获得产品性能较佳的电容结构。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参 见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的半导体器件的制作方法，在进行第一刻蚀形成第 一盲孔之后，对掩膜结构进行第二刻蚀去除掩膜层，并且获得顶面较平整的图形转移层和底部轮廓较宽平的第一盲孔。这样，再进行下一步刻蚀时，由于图形转移层和第一盲孔的轮廓均较规则，进而获得轮廓较为规则的电容孔，最终获得产品性能较佳的电容结构。

Claims (18)

  1. 一种半导体器件的制作方法，包括以下步骤：
    提供衬底；
    在所述衬底上形成叠层结构，所述叠层结构的顶部为盖层；
    在所述盖层上形成掩膜结构，所述掩膜结构包括由上至下依次堆叠的掩膜层和图形转移层；
    对所述掩膜结构进行第一刻蚀，以形成第一盲孔，所述第一盲孔贯穿所述掩膜结构且止于所述盖层中；以及
    对所述掩膜结构进行第二刻蚀，去除所述掩膜层，以平整所述图形转移层的顶面以及修整所述第一盲孔的底部。
  2. 根据权利要求1所述的半导体器件的制作方法，其中，所述第二刻蚀对所述掩膜层和所述盖层的刻蚀选择比为10：1～20：1。
  3. 根据权利要求1所述的半导体器件的制作方法，所述掩膜结构还包括光刻胶层和硬掩膜层；
    所述硬掩膜层形成在所述掩膜层上；
    所述光刻胶层形成在所述硬掩膜层上。
  4. 根据权利要求3所述的半导体器件的制作方法，其中，所述硬掩膜层包括抗反射涂层和非晶碳层。
  5. 根据权利要求4所述的半导体器件的制作方法，其中，所述抗反射涂层的材料包括SiON或SOC。
  6. 根据权利要求1所述的半导体器件的制作方法，其中，对所述掩膜结构进行第二刻蚀的步骤中，等离子体源功率为12000W～22000W，射频频率为400kHz。
  7. 根据权利要求1所述的半导体器件的制作方法，其中，对所述掩膜结构进行第二刻蚀的步骤中，偏置功率为4100W～5700W,射频频率为400MHz。
  8. 根据权利要求1所述的半导体器件的制作方法，其中，对所述掩膜结构进行第二刻蚀的步骤中，腔室压力为10mtorr～30mtorr。
  9. 根据权利要求1所述的半导体器件的制作方法，其中，对所述掩膜结 构进行第二刻蚀的步骤中，工艺时间为10s～30s。
  10. 根据权利要求1所述的半导体器件的制作方法，其中，对所述掩膜结构进行第二刻蚀的步骤中，刻蚀气体流量为C4F8:15sccm～45sccm，C4F6:20sccm～50sccm，O2:40sccm～65sccm。
  11. 根据权利要求1所述的半导体器件的制作方法，其中，所述掩膜层的材料包括氧化硅，所述图形转移层的材料包括多晶硅，所述盖层的材料包括氮化硅。
  12. 根据权利要求1所述的半导体器件的制作方法，所述方法还包括：
    沿所述第一盲孔向下对所述叠层结构进行第三刻蚀，以在所述叠层结构内形成第二盲孔，所述第二盲孔贯穿所述叠层结构且止于所述衬底表面。
  13. 根据权利要求12所述的半导体器件的制作方法，其中，所述衬底还具有接触垫，所述第二盲孔的底部暴露出所述接触垫。
  14. 根据权利要求13所述的半导体器件的制作方法，其中，所述接触垫的材料包括钨。
  15. 根据权利要求12所述的半导体器件的制作方法，在所述叠层结构内形成第二盲孔之后，所述方法还包括：
    去除所述图形转移层；
    在所述第二盲孔中形成电容结构。
  16. 根据权利要求15所述的半导体器件的制作方法，其中，所述叠层结构包括由上至下依次堆叠的所述盖层、牺牲层和底层；
    在所述第二盲孔中形成电容结构的步骤，包括：
    在所述第二盲孔的底壁和侧壁形成第一电极层；
    去除所述牺牲层；
    在所述第一电极层的表面形成电容介质层；以及
    在所述电容介质层形成第二电极层。
  17. 根据权利要求16所述的半导体器件的制作方法，其中，所述第一电极层和所述第二电极层的材料相同或者不同。
  18. 根据权利要求16所述的半导体器件的制作方法，其中，在所述叠层结构内形成第二盲孔的过程中，对所述牺牲层和所述盖层的刻蚀选择比为1：1～4：1。
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