JP2001102366A - シリコン酸化物とポリシリコンを同時にエッチングするためのエッチングガス組成物、これを利用したエッチング方法およびこれを利用した半導体メモリ装置の製造方法 - Google Patents

シリコン酸化物とポリシリコンを同時にエッチングするためのエッチングガス組成物、これを利用したエッチング方法およびこれを利用した半導体メモリ装置の製造方法

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Abstract

(57)【要約】 【課題】 ドライエッチング用ガス組成物、エッチング
方法およびキャパシタの製造方法を提供する。 【解決手段】 ドライエッチング用ガス組成物は、ポリ
シリコンとシリコン酸化物とを実質的に同一であるエッ
チング速度で同時にエッチバックするために四フッ化炭
素ガスと窒素ガスとで構成されることを特徴とする。半
導体基板上に絶縁層を形成する段階と、第１導電層を形
成する段階と、シリコン酸化物で構成された保護層を形
成する段階と、絶縁層の上部が露出されるまで保護層と
第１導電層とをエッチバックして各セルの単位に限定さ
れた第１導電層パターンを形成する段階と、保護層の残
留物と絶縁層とを除去する段階と、第１導電層パターン
上に誘電体層と第２導電層とを形成してキャパシタを完
成する段階とを有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はシリコン酸化物とポ
リシリコンとを同時にエッチングするためのエッチング
ガス組成物、これを利用したエッチング方法およびこれ
を利用した半導体メモリ装置の製造方法に関するもので
あり、より具体的には、本発明は半導体メモリ装置のキ
ャパシタを製造するためのエッチバック工程でシリコン
酸化物とポリシリコンとを同時にエッチングするための
エッチングガス組成物、これを利用したエッチング方法
および半導体メモリ装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近来、コンピュータのような情報媒体の
急速な普及に従って半導体メモリ装置も飛躍的に発展し
ている。その機能の面において、半導体メモリ装置は高
速に動作すると同時に大容量の貯蔵能力を有すること要
求される。このような要求に応じて装置の集積度、信頼
性を向上させる方向に製造技術が発展して来た。自在に
情報を入出力することができる汎用的なメモリ装置とし
てはＤＲＡＭ(Dynamic Random Access Memory)が広く知
られている。
【０００３】一般的に、ＤＲＡＭ装置のメモリセル(mem
ory cell)は１個のトランジスタと１個のキャパシタと
を具備し、ここに電荷を充放電させることによりデータ
の入出力を行う。ＤＲＡＭ装置は一般的に大容量の情報
を貯蔵するメモリセル領域(memory cell region)と外部
との入出力のための周辺回路領域(peripheral circuit
region)とで構成される。このようにキャパシタを具備
するＤＲＡＭ装置で高集積化を達成するためには各セル
のサイズの縮小は必然的であり、各セルのサイズが減少
することに連れて基板上に形成される全てのパターンの
サイズ及びマージンも減少されるようになる。これに比
べて、装置の垂直規模、即ち、装置を構成する各部材の
縦横比(aspect ratio)はもっと増加するようになる。
【０００４】シリコン窒化膜を誘電体として使用し、多
結晶シリコン膜を電極として使用するスタック形(stack
ed)のキャパシタセルは１Ｍｂ ＤＲＡＭから現在に至る
までＤＲＡＭセルとして広く使用されたいる。しかし、
ＤＲＡＭの高集積化に従って従来の単純な構造のスタッ
ク形のキャパシタセルとしては充分なセルキャパシタン
スを確保することが難しくなっている。従って、誘電体
膜として使用されて来たシリコン窒化膜の代わりに高誘
電率を有する酸化タンタル膜を使用するとか、スタック
形のキャパシタの構造を変えてキャパシタの有効面積を
拡大するとかという方法が試図されている。
【０００５】ＤＲＡＭで最も安定的にセルキャパシタン
スを確保するためにストレージ電極を高くしてスタック
形の構造を形成する方法が広く採用されている。しかし
ながら、半導体装置の超集積化に連れてセルの大きさが
次第に減っている。これに相応してセルキャパシタンス
を増加させるために各セル毎に形成されるストレージ電
極と電極との間の限界距離を減るとか、ストレージ電極
の高さを高くしなければならない。しかし、限界距離を
減る場合には隣のストレージ電極との間に電気的なブリ
ッジが発生する。又、ストレージ電極の高さを高くする
と、全体の素子でのグローバル段差が増加する。これは
フォト工程でのイメージマージンを減少させて以後の工
程で金属配線が隣の金属配線とショートされるメタルブ
リッジ(Metal bridge)などの問題を招来する。
【０００６】キャパシタの有効面積を拡大するための方
法の中でキャパシタのストレージ電極として使用される
ポリシリコン膜の表面が粗面化(rugged)になるように形
成する方法がある。このような粗面化は多結晶シリコン
膜の表面をエッチングするとか、膜の成長時にポリシリ
コン膜の生成条件を制御することによって得られる。こ
のようなポリシリコン膜の粗面化の方法を利用したキャ
パシタの製造方法が次に記述されている。
【０００７】先ず、半導体基板の表面にメインストレー
ジ電極を形成した後、前記ストレージ電極の全面に半球
形のグレイン（ＨＳＧ）を有するポリシリコン膜を形成
する。続いて、全面に所定の異方性の蝕刻を行って前記
半球形のグレインの形状を前記メインストレージ電極に
そのまま移すことによってその表面が粗面化されたスト
レージ電極を完成することができる。
【０００８】メインストレージ電極の表面に形成される
前記半球形のグレインを有するポリシリコン膜は、特定
の条件、即ち１．０ｔｏｒｒの圧力と５５０℃の温度と
でヘリウムで稀釈（２０％）されたＳｉＨ4ガスを利用
して得られる。このようなＨＳＧポリシリコン膜を使用
すると、セルキャパシタンスを増加させることができ
る。のみならず、その表面が粗面化されなかった通常の
ポリシリコン膜の有効面積より２乃至３倍くらい大きな
有効面積が得ることができる。
【０００９】上述したように、セルキャパシタンスを増
加させるための最近のＤＲＡＭの技術はスタック形の構
造を有しながら有効面積を増加させるためにＨＳＧポリ
シリコンを形成するキャパシタを製造している。特に、
２５６メガＤＲＡＭの製品では一つのシリンダ形を有す
るストレージ電極が広く使用されている。
【００１０】このような方法は例えば、米国特許第５，
７２１，１５３号、米国特許第５，８１７，５５５号、
米国特許第５，７５９，８９４号などに開示されてい
る。
【００１１】前記のようなスタック形のキャパシタを製
造するためにはシリコン酸化物とポリシリコンとからな
る構造物を選択的にエッチングして除去する工程が伴わ
れる。従来のポリシリコンとシリコン酸化物とからなっ
ている複合層でポリシリコンを選択的にエッチングする
ために四塩化炭素(carbon tetrachloride)ガスとアルゴ
ンガスとの混合物、四フッ化炭素（ＣＦ4）と酸素との
混合ガス、ＣＦ3Ｃｌガス、フッ化炭素系の化合物と塩
素ガスとの混合物などが使用されて来た。又、シリコン
酸化物を選択的にエッチングするためには四フッ化炭素
(carbon tetrafluoride)ガス、Ｃ2Ｆ4ガス、ＣＨＦ3ガ
ス等が主成分として使用して来た。
【００１２】ところが、必要によってはシリコン酸化物
とポリシリコンとを同時にエッチングする必要性も存在
する。例えば、米国特許第５，２２８，９５０号にはエ
ッチングガスとしてＮＦ3ガスを主成分にして酸化物と
シリコンとの残留物を除去する方法が開示されている。
【００１３】このように、従来のエッチング工程は蝕刻
しようとする膜がポリシリコン、酸化物、又は金属など
の何の材質で構成されているかによって装置とエッチ液
との種類を決める。蝕刻してはいけない隣の膜に対して
蝕刻しようとする膜を選択的に蝕刻するために蝕刻しよ
うとする膜にたいして高い選択比を有するエッチ液を選
択することが好ましい。このような点を顧慮して通常的
にポリシリコンで構成されるゲート電極またはビットラ
インはポリシリコン用のエッチング装置で蝕刻工程を行
い、通常的にシリコン酸化物を構成する高温酸化物(Hot
Temperature Oxide;ＨＴＯ）、ＢＰＳＧ等の絶縁膜は
シリコン酸化物用のエッチング装置で蝕刻する。
【００１４】しかし、最近には半導体装置の高集積化が
行われながら工程がもっと複雑になり、これによって上
述したエッチング工程を適用することが難しくなってい
る。即ち、従来には単一層の構造を使用する半導体装置
を製造することが一般的であったが、最近にはポリシリ
コンとシリコン酸化物とのような複合物質で成された複
合層がいろいろの分野で使用されている。したがって、
ポリシリコンとシリコン酸化物とからなった複合層を効
果的にエッチングすることが重要な課題中の一つであ
る。
【００１５】図１ないし図１０は従来のシリンダ形の構
造のキャパシタを有する半導体装置の製造工程を説明す
るための断面図である。
【００１６】図１を参照すると、シリコン（Ｓｉ）のよ
うな半導体物質で成された半導体基板７０上にシリコン
部分酸化法（ＬＯＣＯＳ）を利用して基板（７０）上に
形成する各素子のアクティブ領域を限定するためのフィ
ールド酸化膜７５を形成する。続いて、フィールド酸化
膜７５により限定された前記アクティブ領域の上部に熱
酸化法(thermal oxidation)でゲート酸化膜８０を形成
する。
【００１７】基板７０の全面に第１ポリシリコン層とシ
リコン酸化膜とからなる第１絶縁層を順次に沈積した
後、第１ポリシリコン層と第１絶縁層とを蝕刻してゲー
ト酸化膜８０及びフィールド酸化膜７５上に夫々ポリシ
リコンパターン８５及び絶縁層パターン９０を有するゲ
ート電極９５を形成する。次に、前記ゲート電極９５を
イオン注入マスクとして利用して低濃度の不純物を半導
体基板７０にイオン注入して低濃度の不純物領域を形成
する。
【００１８】続いて、基板７０上にＨＴＯ(High Temper
ature Oxide)のような酸化物を低圧化学気相蒸着（ＬＰ
ＣＶＤ）方法ないしプラズマ化学気相蒸着（ＰＥＣＶ
Ｄ）方法で沈積させて第２絶縁層を形成した後、積層さ
れた第２絶縁層を異方性蝕刻してゲート電極９５の各側
壁にスペーサ１００を形成する。
【００１９】次に、ゲート電極９５とスペーサ１００と
をイオン注入マスクとして利用しながら前記アクティブ
領域にイオン注入工程で高濃度の不純物を注入してＬＬ
Ｄ(Lightly Doped Drain)構造を有するトランジスタの
ソース／ドレーン領域１０５を形成する。次に、ゲート
電極９５が形成された基板７０の表面上にシリコン酸化
膜でなされた層間絶縁膜８７を形成する。前記層間絶縁
膜８７に共通のソース／ドレーン領域の一部分を露出さ
せるホールを通常のフォトリソグラフィー工程で形成す
る。次に、前記層間絶縁膜８７上にアルミニウム等のよ
うな金属をスパッタリング方法により蒸着して前記ホー
ルを埋め立てる金属層を形成した後、前記金属層をパタ
ーニングして示したようなビットライン８９を形成す
る。
【００２０】次に、ＢＰＳＧ又はＰＳＧで成された第２
層間絶縁層１６０を低圧化学気相蒸着方法ないしプラズ
マ化学気相蒸着方法で沈積する。続いて、後の蒸着およ
びパターニング工程のためにＣＭＰ(Chemical Mechanic
al Polishing)工程で層間絶縁膜１６０の表面を平坦化
させる。
【００２１】図２を参照すると、前記第１および第２層
間絶縁膜８７、１６０に通常のフォトリソグラフィー工
程によってソース／ドレーン領域１０５の表面の一部を
露出させるコンタクトホール１０７を形成した後、前記
コンタクトホール１０７の内部を埋め立てながら第２層
間絶縁膜１６０の上部に第１導電層１６５を形成する。
第１導電層１６５はドーピングされたポリシリコンを低
圧化学気相蒸着方法で沈積して形成される。
【００２２】図３を参照すると、前記第１導電層１６５
をＣＭＰ工程またはエッチバック工程を利用して蝕刻し
て前記コンタクトホール１０７の内にソース／ドレーン
領域１０５に接触されるコンタクト１７０を形成する。
【００２３】図４を参照すると、前記コンタクト１７０
及び第２層間絶縁膜１６０の共通の表面上にＢＰＳＧ、
ＰＳＧ又はＵＳＧのような酸化物で構成された犠牲層１
１５を形成する。次に、前記犠牲層１１５上にフォトレ
ジスト膜１２０を塗布する。
【００２４】図５を参照すると、前記犠牲層１１５上に
形成されたフォトレジスト膜を通常の写真工程でパター
ニングしてフォトレジストパターン１２０ａを形成す
る。フォトレジストパターン１２０ａをマスクとして利
用して犠牲層１１５を蝕刻して各セル単位で前記コンタ
クト１７０と第２層間絶縁膜１６０とを露出させるホー
ル１２５を形成する。
【００２５】図６を参照すると、フォトレジストパター
ン１２０ａを除去した後、ホール１２５によって露出さ
れた前記コンタクト１７０及び第２層間絶縁膜１６０の
上部、そして、犠牲膜１１５の側壁および上面に連続す
る第２導電層１７５を形成する。第２導電層１７５はド
ーピングされたポリシリコンを低圧化学気相蒸着方法で
沈積して形成する。このようにすると、各セル毎にはポ
リシリコンでなされた第２導電層１７５で覆われた一つ
のウェル（又は、グルーブ）が形成される。次に、犠牲
膜１１５及びソース／ドレーン領域１０５の上部に形成
された第２導電層１７５の表面にＨＳＧシリコン層１５
０を形成する。ＨＳＧシリコン層１５０は減圧−化学気
相蒸着方法によって第２導電層１７５のウェルの内面お
よび下部表面に形成する。
【００２６】図７を参照すると、ＨＳＧシリコン層１５
０が形成された第２導電層１７５上にシリコン酸化物が
主成分であるＵＳＧ(Undoped Silicate Glass)を低圧化
学気相蒸着方法で沈積して保護層１５５を形成する。保
護層１５５は前記第２導電層１７５によって形成された
ウェルを完全に埋め立てるように平坦に形成する。保護
層１５５はストレージ電極の形成のための後の蝕刻工程
の時、第２導電層１７５上に形成されたＨＳＧシリコン
層１５０を保護する役割を行う。
【００２７】図８を参照すると、残留する犠牲層１１５
の上部に形成されている第２導電層１７５とＨＳＧシリ
コン層１５０とを露出させながら保護層の残留物１５５
ａを残すように保護層１５５の全面にエッチバック工程
を行う。このとき、エッチングは酸化物用のエッチング
装置中でプラズマを利用したドライエッチング方法で行
い、シリコン酸化物を主成分にする保護層１５５に対し
て高い選択比を有し、ポリシリコンで構成されたＨＳＧ
シリコン層１５０と第２導電層１７５とに対して低い選
択比を有するようにエッチングガスを調整する。Ｃ2Ｆ4
ガス、ＣＨＦ3ガス、ＣＦ4ガスを主成分にするエッチン
グガスを使用すると、シリコン酸化物で構成された保護
層１５５に対する蝕刻選択比を高くしてエッチング工程
を行うことができる。エッチング工程は中心部側でもっ
と大きく作用するので、ウェルの中央部が周辺部より多
く蝕刻される。従って、示したように保護層残留物１５
５ａのプロファイルは中央部が凹むように形成される。
【００２８】図９を参照すると、半導体基板７０を他の
エッチング装置に移送させて犠牲層１１５の上部に形成
されて露出されたＨＳＧシリコン層１５０と第２導電層
１７５とを犠牲層１１５の上部が露出されるまで蝕刻す
る。この時のエッチングはポリシリコン用のエッチング
装置中でプラズマを利用したドライエッチング方法で行
われる。この場合にはシリコン酸化物を主成分にする保
護層の残留物１５５ａと犠牲層１１５とに対して低い選
択比を有しながら、ポリシリコンで構成されたＨＳＧシ
リコン層１５０と第２導電層１７５とに対して高い選択
比を有するようにエッチングガスを調整する。例えば、
塩素ガスを主成分にするドライエッチングガスを使用す
る場合にはポリシリコンの選択比が高くてＨＳＧシリコ
ン層１５０と第２導電層１７５とを選択的に除去するこ
とができる。このようにして、各セル毎にシリンダ形状
のストレージ電極１３０が形成される。ストレージ電極
１３０は第２導電層パターン１７５ａとＨＳＧシリコン
層パターン１５０ａとからなる。この時、ＨＳＧシリコ
ン層１５５と第２導電層１７５とのエッチング工程が行
われる間、前記保護層の残留物１５５ａも部分的に蝕刻
される。
【００２９】上述した蝕刻工程で、第２導電層１７５の
水平部分がエッチングされた後、垂直部分がエッチング
される。垂直エッチングは周辺部により中央部でもっと
活発に進行されるので、示したように第２導電層１７５
は中央部が凹んだ上面プロファイルを有するようにな
る。
【００３０】図１０を参照すると、半導体基板７０上に
残っている全てのシリコン酸化物を完全に除去すること
ができる蝕刻液を使用して湿式蝕刻工程を行うことによ
ってストレージ電極１３０のウェル内に残留する保護層
の残留物１５５ａと犠牲層１１５とを除去する。次に、
ストレージ電極１３０上に誘電膜層１３５及びプレート
電極１４０を順次に形成してキャパシタ１４５を完成す
る。
【００３１】以後、通常の半導体装置の製造工程に従っ
てトランジスタ及びキャパシタ１４５が形成されたＤＲ
ＡＭ装置を完成する。
【００３２】上述したメモリ装置の製造方法によると、
ストレージ電極を形成するためにＨＳＧシリコン層１５
０で覆われた第２導電層１７５と保護層１５５とを酸化
物用のエッチング装置とポリシリコン用のエッチング装
置とで別途のエッチングガスを使用してエッチバックす
る。このように別途のエッチング段階に従って蝕刻をす
る場合にはエッチバックの以後の上面のプロファイルが
良くない。即ち、シリコン酸化物用の装置を利用した保
護層１５５を先にエッチバックする場合には、ポリシリ
コンで構成された第２導電層１７５とＨＳＧシリコン層
１５０が露出されるように保護層１５５を蝕刻する。こ
の場合には、保護層１５５を構成しているシリコン酸化
物のエッチング速度がポリシリコンのエッチング速度よ
り速いので、図８に示したように、第２導電層１７５と
ＨＳＧシリコン層１５０とが上方に突出された形態のプ
ロファイルが作られる。次、ポリシリコン用のエッチン
グ装置を使用して第２導電層１７５とＨＳＧシリコン層
１５０とを選択的にエッチングする場合には、ポリシリ
コンのエッチング速度がシリコン酸化物のエッチング速
度より速いので、ポリシリコンで構成された層の中央部
が下方に沈下されながらシリコン酸化物で構成された層
とこれに隣接した部分とが上方に突出されるプロファイ
ルが形成される。
【００３３】図１８は図９のＡ部分を拡大した断面図で
あり、図１９は図１８で犠牲層１１５の湿式蝕刻工程を
行う場合の断面図である。従来には、図９に示したよう
なプロファイルを有する半導体基板に湿式エッチング工
程を行って図１８に示した犠牲層１１５と保護層の残留
物１５５ａとを除去する。このような湿式エッチング工
程を図１９に示したように行う場合には、図１９に示し
たように、このような湿式エッチング工程によると、図
１８にしめした最上層の部分のＨＳＧポリシリコンの粒
子Ｈが分離されて隣の他のキャパシタ、或は素子との電
気的な短絡を招来するポリシリコンブリッジを形成する
ようになって半導体装置の収率を落とす。
【００３４】このようなポリシリコンブリッジは半導体
基板のエッジ部分に形成された第２導電層によっても発
生する。従って、半導体基板のエッジ部分に形成された
ポリシリコンを除去するためにフォトリソグラフィー工
程を追加に行う。
【００３５】図１１ないし図１６は図４ないし図９の工
程で半導体基板のエッジ部分に対して追加に行われるフ
ォトリソグラフィー工程を説明するための断面図であ
る。
【００３６】図１１を参照すると、図４に示したよう
に、シリコン酸化物で構成された犠牲層１１５を形成し
た後、フォトレジスト膜１２０を塗布する。
【００３７】図１２を参照すると、フォトレジスト膜１
２０に通常の写真工程を行って各セル毎に区分されたホ
ールを形成するためのフォトレジストパターン１２０
ａ、１２０ｂを形成する。この時、半導体基板の周辺エ
ッジ部を占有するように形成されるフォトレジストパタ
ーン１２０ｂはセル領域に形成されるフォトレジストパ
ターン１２０ａより大きなサイズを有する。次に、フォ
トレジストパターン１２０ａ、１２０ｂをエッチングマ
スクに使用して犠牲層１１５を蝕刻してキャパシタを形
成するために使用される多数のホール１２５を形成す
る。この時、半導体基板のエッジ部を占有しているフォ
トレジストパターン１２０ｂによって半導体基板のエッ
ジ部に犠牲層パターン１１５ａが形成される。
【００３８】図１３を参照すると、フォトレジストパタ
ーン１２０ａ、１２０ｂをストリップ工程またはアッシ
ング工程で除去した後、前記コンタクト１７０、第２層
間絶縁膜１６０の共通表面および犠牲層１１５の全面上
に第２導電層１７５を形成する。この時、基板のエッジ
部の周りに位置している犠牲層パターン１１５ａの上部
と基板のエッジ部上にも第２導電層１７５が形成され
る。次に、第２導電層１７５の表面にＨＳＧシリコン層
１５０を形成する。
【００３９】図１４を参照すると、第２導電層１７５を
被覆しているＨＳＧシリコン層１５０上に保護層１５５
を形成する。保護層１５５はシリコン酸化物で構成され
たＵＳＧを低圧化学気相蒸着方法で沈積させて形成す
る。
【００４０】次に、保護層１５５及び第２導電層１７５
をエッチバックする。この時、基板のエッジ部分に形成
されたポリシリコンがエッチバック工程の以後に残留す
ることを防止するためにエッチバック工程を進行する前
に別途のフォトリソグラフィー工程を通じて基板のエッ
ジ部分を被覆している保護層１５５を予め除去する。
【００４１】即ち、保護層１５５の全面にフォトレジス
トを塗布して第２フォトレジスト膜１５７を形成する。
次、図１５に示したように、半導体基板のエッジ部分の
みを選択的に露光及び現像して基板のエッジ部の上の第
２フォトレジスト膜を除去してフォトレジストパターン
１５７ａを形成する。このフォトレジストパターン１５
７ａによって基板のエッジ部の周辺部に形成された保護
層１５５の一部分が露出させる。次、フォトレジストパ
ターン１５７ａをエッチングマスクとして使用して図１
５に点線で示したように周辺部の保護層１５５ｂをエッ
チング工程で除去して基板のエッジ部に接しているＨＳ
Ｇシリコン層１５０の周辺部を露出させる。つぎ、ポリ
シリコンの蝕刻液を使用する湿式蝕刻工程によって、点
線に示したように、第２導電層１７５ａとＨＳＧシリコ
ン層１５０ａとの一部分を除去する。そして、第２フォ
トレジストパターン１５７ａをストリップ工程で除去す
る。
【００４２】図１５の段階後、保護層１５５をエッチバ
ックする。この時、犠牲層１１５と保護層１５５とは同
一であるシリコン酸化物で形成されているので、図１６
に示したように基板のエッジ部上に位置している犠牲層
１１５ａも前記エッチバック工程によって部分的に除去
される。その結果、基板のエッジ部の周りの保護層１５
５ｂ、第２導電層１７５ａ及びＨＳＧシリコン層１５０
ａが全部除去される。
【００４３】図１７を参照すると、保護層の残留物１５
５ａをエッチングマスクで使用して犠牲層１１５と犠牲
層パターン１１５ａの上部が露出されるまでＨＳＧシリ
コン層１５０と第２導電層１７５とをエッチバックす
る。すると、示したように、基板のエッジ部とこれに隣
接した周辺部上に形成されているＨＳＧシリコン層１５
０と第２導電層１７５とが完全に除去され、シリコンブ
リッジの形成を防止することができる。
【００４４】上述した方法によると、シリコンブリッジ
の形成を防止するために保護層と第２導電層をエッチバ
ックする前に基板のエッチ部及び周辺部上に形成された
保護層を予め除去してその部分に形成されているポリシ
リコンを露出させる。続いて、湿式蝕刻工程によってポ
リシリコン層を除去して基板のエッジ及び周辺領域にポ
リシリコンが存在しない半導体基板を提供する。このた
めには基板のエッジ部に対するフォトレジストの塗布、
現像及び蝕刻工程が伴わなければならない。
【００４５】
【発明が解決しようとする課題】上述した問題点を考慮
して、発明の第１の目的はキャパシタの製造時にポリシ
リコンとシリコン酸化物とを効果的にエッチバックして
ポリシリコンの残留物によるポリシリコンブリッジの形
成を防止することができるポリシリコンとシリコン酸化
物とのドライエッチング用のガス組成物を提供すること
である。
【００４６】本発明の第２の目的は前記したドライエッ
チング用のガス組成物を使用してポリシリコンとシリコ
ン酸化物とをエッチングするドライエッチング方法を提
供することである。
【００４７】本発明の第３の目的はポリシリコン層を利
用してキャパシタを製造する工程でポリシリコンブリッ
ジの形成を防止することができる半導体装置のキャパシ
タの製造方法を提供することである。
【００４８】
【課題を解決するための手段】上述した本発明の第１の
目的を達成するために本発明は、ポリシリコンとシリコ
ン酸化物とを実質的に(substantially)同一であるエッ
チング速度で同時にエッチバックするために四フッ化炭
素ガスと窒素ガスとで構成されたドライエッチング用ガ
ス組成物を提供する。この時、前記ポリシリコンのエッ
チング速度と前記酸化物のエッチング速度との比は０．
８乃至１．２：１、好ましくは０．９乃至１．１：１で
あることが好ましい。前記四フッ化炭素ガスと窒素ガス
の混合比は２５乃至４０：１、望ましくは２８乃至３
８：１である。
【００４９】上述した本発明の第２の目的を達成するた
めに本発明は、半導体基板上に形成されたポリシリコン
層と前記ポリシリコン層を覆った酸化物層とを前記した
エッチングガスを使用して実質的に(substantially)同
一であるエッチング速度で同時にエッチングする段階で
構成された半導体装置の製造方法を提供する。
【００５０】前記ポリシリコン層と酸化物層とのエッチ
ングは四フッ化炭素ガスと窒素ガスとの混合ガスを使用
して約５乃至２０ｍＴｏｒｒの圧力で行われる。
【００５１】上述した本発明の第３の目的を達成するた
めに本発明は、四フッ化炭素ガスと窒素ガスとの混合ガ
ス及びポリシリコン層とシリコン酸化物層とを同時にエ
ッチングする方法を利用した半導体装置の製造方法を提
供する。即ち、半導体基板上に各セルの単位で定義され
る開口部を有する絶縁膜を形成した後、前記絶縁膜の表
面、前記開口部の内面及び前記開口部により露出された
アンダーライング層(underlying layer)の表面上に連続
的にポリシリコンが構成された第１導電層を形成する。
前記第１導電層上に前記開口部を埋め立てるようにシリ
コン酸化物で構成された保護膜を形成する。前記保護層
と前記第１導電層とを同一であるエッチング速度で前記
絶縁膜の上部が露出されるまで同時にエッチバックして
各セルの単位に限定された第１導電層パターンを形成す
る。前記保護層よりの残留物と前記絶縁層とを除去した
後、第１導電層上に誘電体層と第２導電層とを形成して
キャパシタを完成する。
【００５２】本発明の好ましい実施形態によると、前記
第１導電層上にＨＳＧシリコン層を形成して粗面化され
た表面のストレージ電極を形成することができる。
【００５３】本発明は又、半導体基板上に各セルの単位
で定義される開口部を有する絶縁層を形成する段階と、
前記絶縁層の表面、前記開口部の内面、そして前記開口
部により露出されたアンダーライング層(underlying la
yer)の表面上に連続的にポリシリコンが構成され、前記
開口部毎にウェルが形成された第１導電層を形成する段
階と、前記第１導電層の内の前記ウェルを埋め立てるよ
うにシリコン酸化物で構成された保護膜を形成する段階
と、前記半導体基板のエッジ部を物理的にカバーしなが
ら前記保護層と前記第１導電層とを前記絶縁層の上部が
露出されるまでエッチバックして各セルの単位に限定さ
れた第１導電層パターンを形成する段階と、前記エッチ
ング後の保護層の残留物と絶縁層とを除去する段階と、
そして前記第１導電層パターン上に誘電体層と第２導電
層とを形成してキャパシタを完成する段階とからなる半
導体装置のキャパシタ製造方法を提供する。
【００５４】本発明の他の実施形態によると、前記エッ
チバック工程の前に、前記基板のエッジ部を物理的にカ
バーして前記エッチバック工程の間、エッチングガスよ
り第１導電層と保護膜とを保護する。この時、物理的に
カバーする方法としてはクランプを使用する方法を挙げ
ることができる。
【００５５】本発明によると、同一であるエッチング装
置で同一であるエッチング速度でポリシリコン層と酸化
物層とを同時に質実的に同一であるエッチング速度でエ
ッチングして除去することができる。従って、ポリシリ
コンとシリコン酸化物とからなる複合層を効果的に除去
することができ、良好なプロファイルを有する表面が得
られる。特に、半導体メモリ装置のキャパシタの製造工
程で酸化物でなされた酸化物層とポリシリコンでなされ
た導電層とからなる複合層とをエッチバックしてストレ
ージ電極用のポリシリコンパターンを形成した後、ポリ
シリコンの残留物が散られて生成されるポリシリコンブ
リッジを予防することができる。
【００５６】前記保護層とポリシリコン層とからなる導
電層をエッチバックする時、基板のエッジ及び周辺部を
クランプを使用してカバーする場合には、基板のエッジ
及び周辺部に形成されたポリシリコンを除去するための
他のフォトリソグラフィー工程が要らなくなって半導体
装置の生産性を向上させることができる。
【００５７】
【発明の実施の形態】以下、添附図面に基づいて本発明
を詳細に説明する。
【００５８】本発明によるドライエッチング用のガス組
成物は四フッ化炭素ガスと窒素ガスとで構成される。
【００５９】従来、シリコン酸化物とポリシリコンとか
らなる複合層でポリシリコンを選択的にエッチングする
ために使用されて来た四塩化炭素ガス（ＣＣｌ4）とア
ルゴンガスとの混合物、四フッ化炭素ガス（ＣＦ4）と
酸素ガスの混合ガス、ＣＦ3Ｃｌガス、フッ化炭素系の
化合物と塩素ガスの混合物などであるが、シリコン酸化
物を選択的にエッチングするために使用されて来た四フ
ッ化炭素ガス、Ｃ2Ｆ4ガス、ＣＨＦ3ガス等を主成分に
使用する場合にはポリシリコンとシリコン酸化物とのエ
ッチング速度の比が大きくて同時にエッチングするには
適合ではない。
【００６０】フッ化炭素系の化合物はプラズマが提供さ
れた状態でシリコンと反応性がある弗素が放出されるの
で、エッチングガスの主成分として広く使用される。シ
リコン酸化物とポリシリコンとはプラズマが提供された
状態でフッ化炭素系の化合物と反応してＳｉＦ4等と珪
フッ化物を生成する。四フッ化炭素ガスのみでは酸化物
に対するエッチング率が高い。
【００６１】本発明者などは反復的である実験結果によ
ると、ポリシリコン用のエッチング装置で四フッ化炭素
ガスに窒素ガスを添加することによりポリシリコンに比
べてシリコン酸化物に対するエッチング速度を減少させ
る。従って、四フッ化炭素ガスと窒素ガスとでこれらを
適切な比率で混合する場合には酸化物に対するポリシリ
コンの蝕刻選択比が約１になることを発見した。
【００６２】本発明者などは半導体基板上にポリシリコ
ンとシリコン酸化物とを蒸着し、これをプラズマを使用
して同時にエッチングする実験を反復した。圧力、四フ
ッ化炭素ガス、窒素ガス、酸素ガスの流量を変形させな
がらポリシリコンとシリコン酸化物とに対するエッチン
グ速度を測定した。
【００６３】下記表１にＴＣＰ(Transformer Coupled P
lasma)ポリシリコン用のエッチング装置でシリコン酸化
物とポリシリコンとに対するエッチング速度を測定した
結果を表す。
【００６４】
【表１】
【００６５】酸化物とポリシリコンとからなる複合層を
エッチバックするために前記ポリシリコンのエッチング
速度と前記酸化物のエッチング速度との比である選択比
は１であることが最も理想的である。しかしながら、実
際には選択比を１に調整することが出来なく、１に近い
ほど好ましい。例えば、実質的に酸化物に対するポリシ
リコンのエッチング速度比が１．１である場合、本発明
は十分に酸化物とポリシリコンとからなる複合層を同時
にエッチバックする工程に適用することができる。ここ
で、混合したガス蝕刻液によってポリシリコンとシリコ
ン酸化物とのエッチング速度が実質的に同一であるとい
うことは、ポリシリコンとシリコン酸化物とのエッチン
グ選択比が１に近いと同時にポリシリコンとシリコン酸
化物との複合層の上面が屈曲され過ぎないようにする程
度のエッチング速度の比が差を有することを意味する。
このような場合であると、十分にＨＳＧポリシリコンの
粒子が散られてポリシリコンブリッジが形成されること
を防止することができる。エッチング工程上のマージン
とシリコン酸化物とポリシリコンとをエッチングした後
に得られる複合層の表面のプロファイルを考慮すると、
前記ポリシリコンのエッチング速度と前記酸化物のエッ
チング速度とは０．８乃至１．２：１、好ましくは１．
１乃至０．９：１である。
【００６６】この時、窒素ガスに対する四フッ化炭素ガ
スの混合比率（嵩比）が２５：１より低いと、ポリシリ
コンのエッチング速度に比べて酸化物に対するエッチン
グ速度が速くなって好ましくなく、窒素ガスに対する四
フッ化炭素ガスの混合比率が４０：１より高いと、酸化
物のエッチング速度に比べてポリシリコンのエッチング
速度が速くなって好ましくない。従って、前記四フッ化
炭素ガスと窒素ガスとの混合比は２５乃至４０：１、好
ましくは２８乃至３８：１で調整することが好ましい。
【００６７】この時、装置の圧力が５ｍＴｏｒｒより低
いと、四フッ化炭素ガスの量が少なくてエッチング時の
反応が遅くて適切な選択比を得辛く、２０ｍＴｏｒｒを
超過する場合には選択比の調節が困って好ましくない。
従って、前記ポリシリコン層と酸化物層とのエッチング
は四フッ化炭素ガスと窒素ガスとの混合ガスを使用して
５乃至２０ｍＴｏｒｒの圧力で行う。
【００６８】本発明によると、半導体基板上に凹凸部を
有するポリシリコン層と前記ポリシリコンとを覆った酸
化物層を同一であるエッチングガス組成物を使用して実
質的に(subustantially)同一なエッチング速度で同時に
エッチバックする。この時、使用することができるエッ
チングガスとしては四フッ化炭素ガスと窒素ガスの混合
物を使用することが出来ない。
【００６９】エッチング工程において、エッチング装置
に対する特別な制限はないが、ポリシリコンを蝕刻する
ように設計されたポリシリコン用のエッチング装置を使
用することが好ましい。このような場合には四フッ化炭
素ガスの注入時に上述したような適切な量の窒素ガスを
付加的に導入することによってポリシリコンと酸化物を
同時にエッチングすることができる。この時、上述した
ように、装置の圧力は５乃至２０ｍＴｏｒｒの圧力で維
持される。又、四フッ化炭素ガスと窒素ガスとは一定で
ある流量比、例えば、２５乃至４０：１、好ましくは２
８乃至３８：１の比率でエッチング装置に導入しながら
行う。
【００７０】以下、添付した図面を参照して上述したド
ライエッチングガスを利用して半導体メモリ装置の製造
方法の１実施形態を詳細に説明する。
【００７１】図２０乃至図２８は本発明の好ましい実施
形態による半導体メモリ装置の製造方法を説明するため
の断面図である。
【００７２】図２０に示したように、シリコン（Ｓｉ）
のような半導体でなされた基板２７０上にシリコン部分
酸化法（ＬＯＣＯＳ）を利用して各装置のアクティブ領
域を限定するフィールド酸化膜２７５を形成した後、フ
ィールド酸化膜２７５によって限定された前記アクティ
ブ領域に熱酸化法(thermal oxidation)で薄いゲート酸
化膜２８０を形成する。前記フィールド酸化膜２７５は
約２０００〜６０００Å程度の厚さで形成され、ゲート
酸化膜２８０は約４０〜２００Å程度の厚さを有する。
【００７３】フィールド酸化膜２７５とゲート酸化膜２
８０とが形成された基板２７０の全面に第１ポリシリコ
ン層及びシリコン酸化物でなされた第１絶縁層を順次に
沈積した後、第１ポリシリコン層と第１絶縁層とを選択
的に蝕刻してゲート酸化膜２８０及びフィールド酸化膜
２７５上に夫々ポリシリコンパターン２８５と絶縁膜パ
ターン２９０とを有するゲート電極２９５を形成する。
【００７４】この場合、ポリシリコンパターン２８５は
低圧化学気相蒸着（ＬＰＣＶＤ）方法で積層された約５
００〜４０００Åの厚さを有する第１ポリシリコン膜を
蝕刻して形成され、絶縁膜パターン２９０は低圧化学気
相蒸着またはプラズマ化学気相蒸着（ＰＥＣＶＤ）方法
を利用して積層された約５００〜２０００Å程度の厚さ
を有する第１絶縁層を蝕刻して形成される。
【００７５】続いて、ゲート電極２９０が形成された基
板２７０上にＨＴＯ(High Temperature Oxide)のような
酸化物を低圧化学気相蒸着方法ないしプラズマ化学気相
蒸着方法で約１０００〜４０００Å程度の厚さで沈積し
て第２絶縁層を形成した後、積層された第２絶縁層を異
方性蝕刻して各ゲート電極２９５の側壁にスペーサ３０
０を形成する。
【００７６】次、ゲート電極２９５をマスクに利用しな
がら前記アクティブ領域にイオン注入工程で不純物を注
入してトランジスタのソース／ドレーン領域３０５を形
成する。アクセストランジスタとしてはメモリ素子に通
常的に適用されるＣＭＯＳトランジスタだけでなくＦＥ
Ｔ乃至ＭＯＳＦＥＴなどの他の形態の素子を採択するこ
とも可能である。
【００７７】そして、ゲート電極２９５が形成された基
板２７０の全面にＢＰＳＧ又はＰＳＧでなされた層間絶
縁膜３６０を沈積する。層間絶縁膜３６０は低圧化学気
相蒸着方法ないしプラズマ化学気相蒸着方法で約２００
０〜１００００Å程度の厚さを有するように積層され
る。続いて、後の蒸着及びパターニング工程のためにＣ
ＭＰ(Chemical Mechanical Polishing)工程で層間絶縁
膜３６０の上部を平坦化させる。
【００７８】本実施形態において、示されていないが、
後の工程で犠牲膜３１５をエッチングする間に層間絶縁
膜３６０が共に蝕刻されることを防止するために窒化物
でなされた蝕刻防止膜を平坦化された層間絶縁膜３６０
の上部に形成することができる。
【００７９】図２１を参照すると、前記層間絶縁膜３６
０を通常のフォトリソグラフィー法によってソース／ド
レーン領域３０５を露出させるコンタクトホール３０７
を形成した後、前記コンタクトホール３０７の内部を埋
め立てながら層間絶縁膜３６０の上部に第１導電層３６
５を形成する。第１導電層３６５はポリシリコンを低圧
化学気相蒸着方法で沈積して形成される。
【００８０】図２２を参照すると、前記第１導電層３６
５をＣＭＰ工程又はエッチバック工程を利用して蝕刻し
て前記コンタクトホールの内に前記ソース／ドレーン領
域３０５に接触されるコンタクト３７０を形成する。
【００８１】図２３を参照すると、前記コンタクト３７
０及び層間絶縁膜３６０上に酸化物で構成された犠牲膜
３１５を形成する。前記犠牲膜３１５はＢＰＳＧ，ＰＳ
Ｇ又はＵＳＧのような酸化物を使用して形成する。例え
ば、基板２７０の全面に反応ガスとしてＴＥＯＳ(tetra
ethylorthosilicate)を使用し、ＢＰＳＧ膜を約１００
００Å以上、例えば、１３，０００Å程度の厚さで蒸着
して形成する。
【００８２】図２４を参照すると、上述した方法によっ
て形成された犠牲層３１５上にフォトレジスト膜３２０
を塗布した後、写真工程によりフォトレジストパターン
３２０ａを形成する。続いて、フォトレジストパターン
３２０ａをマスクで利用して犠牲層３１５を蝕刻するこ
とによって各セルの単位でコンタクト３７０及び層間絶
縁膜３６０（犠牲層３１５のアンダーライング）の一部
を露出させるホール３２５を形成する。
【００８３】図２５を参照すると、フォトレジストパタ
ーン３２０ａを除去した後、前記コンタクト３７０の表
面及びホール３２５によって露出された層間絶縁膜３６
０の側壁上に連続的に第２導電層３７５を形成する。第
２導電層３７５はポリシリコンを低圧化学気相蒸着方法
で５００Åの厚さで沈積して形成する。すると、各セル
はポリシリコンでなされた第２導電層３７５によって被
覆された一つのウェル（又は、グルーブ）を有するよう
になる。従って、凹凸部が形成された第２導電層が得ら
れる。
【００８４】次に、高真空ないし約１０-7ｔｏｒｒ以下
の圧力および約４００〜６００℃の温度が維持される減
圧(pressure-reduced)化学気相蒸着チャンバの内で反応
ガスとしてＳｉ2Ｈ6を使用して犠牲層３１５を覆ってい
る第２導電層３７５の表面、即ち、第２導電層３７５の
ウェルの内面（側壁及び下部表面）上にＨＳＧシリコン
層３５０を３００乃至５００Åの厚さで形成する。
【００８５】図２６を参照すると、ＨＳＧシリコン層３
５０で覆われた第２導電層３７５上にシリコン酸化物が
主成分であるドーピングされなかったシリケートガラス
(Undoped Silicate Glass)を低圧化学気相蒸着方法で沈
積させる。保護層３５５はストレジ電極の形成のための
後の蝕刻工程の時、第２導電層３７５上に形成されたＨ
ＳＧシリコン層３５０を保護する役割を行う。前記保護
層３５５は第２導電層３７５の要所であるウェル（又
は、グルーブ）を完全に埋め立てながら比較的に平坦化
な上面を有するように形成される。
【００８６】図２７を参照すると、保護層３５５、導電
層３７５及びＨＳＧシリコン層３５０を同時にエッチバ
ックする。
【００８７】エッチバック工程はＴＣＰポリシリコンエ
ッチング装置を使用して行う。この時、圧力は５乃至２
０ｍＴｏｒｒ、好ましくは約１０ｍＴｏｒｒである。出
力は６００ＴＣＰＷａｔｔｓに維持され、バイアス出力
は２００Ｗａｔｔｓに維持され、四フッ化炭素ガスと窒
素ガスとは夫々１８０ｓｃｃｍ(standard cubic centim
eter per minute)、５ｓｃｃｍの流速でガスを流入す
る。すると、前記表１にしめしたように、酸化物のエッ
チング速度は一分に約２６０２Åであり、ポリシリコン
の酸化速度は一分に約２７０９Åである。即ち、酸化物
に対するポリシリコンの選択比は１．０４であるので、
ほぼ１に近い値が得られる。
【００８８】このような条件でエッチバック工程を行う
と、保護層３５５は前記ウェルの内に保護層の残留物３
５５ａを残し、犠牲層３１５の上部に形成されている第
２導電層３７５とＨＳＧシリコン層３５０とは蝕刻され
て、各セル毎にシリンダ形状の第２導電層パターン３７
５ａとＨＳＧシリコン層パターン３５５ａとからなるス
トレジ電極３３０が形成される。従って、示したよう
に、エッチバックの以後に第２導電層パターン３７５ａ
と保護層の残留物３５５ａと犠牲層との高さがほぼ同一
な平坦化である面を得ることができる。
【００８９】図２８を参照すると、基板２７０の全面に
シリコン酸化物を除去することができるＢＯＥ(Buffere
d Oxide Etchant)のような蝕刻液を使用して湿式蝕刻工
程を行ってストレジ電極３３０のウェル内に残留する前
記保護層の残留物３５５ａと犠牲層３１５とを除去す
る。次に、ストレジ電極３３０上に誘電膜３３５とプレ
ート電極３４０とを順次に形成してキャパシタ３４５を
完成する。
【００９０】それから、通常の半導体装置の製造工程に
従ってトランジスタとキャパシタ３４５とが形成された
ＤＲＡＭ装置を完成する。
【００９１】上述したメモリ装置の製造方法によると、
ストレジ電極を形成するためにＨＳＧシリコン層が塗布
されたポリシリコンで構成された第２導電層と保護層と
を同一であるエッチング装置で同一なエッチングガスを
使用してエッチバックする。この時、前記第２導電層と
保護層とのエッチング速度を実質的に同一にすることに
よりエッチバック工程の以後、図２７に示したように平
坦性が良好であるプロファイルの上面が得られる。
【００９２】従って、従来のように、第２導電層パター
ンの上部に形成されているポリシリコン粒子が落ちる可
能性が減ってポリシリコンブリッジの形成を防止するこ
とができる。
【００９３】又、従来のシリコン酸化物で構成された保
護層のエッチング工程とポリシリコンで構成された第２
導電層のエッチング工程とを別のエッチング装置と別の
エッチングガスとを利用して各々のエッチング工程を行
わなければならないが、上述した方法によると、単一の
エッチング装置で単一のエッチング工程で同時にエッチ
バック工程を行うことができる。従って、工程装置の効
率が増大されるだけでなく、生産性も向上される。
【００９４】図２９ないし図３４は図２３ないし図２８
の工程で半導体基板（又は、ウェーハ）のエッジ部分に
対して追加に行われる工程を説明するための断面図であ
る。
【００９５】図２９を参照すると、図２３に示したよう
に、シリコン酸化物で構成された犠牲層３１５を形成し
た後、フォトレジスト膜３２０を塗布する。
【００９６】図３０を参照すると、図２４に示したよう
に、フォトレジスト膜３２０を通常の写真工程によって
各セル毎にホールを形成するためのフォトレジストパタ
ーン３２０ａ、３２０ｂを形成する。この時、基板のエ
ッジ部分を占有するように形成されるフォトレジストパ
ターン３２０ｂはセル領域に形成されるフォトレジスト
パターン３２０ａとは区別されるように形成される。
次、フォトレジストパターン３２０ａ、３２０ｂをエッ
チングマスクで使用して犠牲層３１５を蝕刻してキャパ
シタを形成するための多数のホール３２５を形成する。
すると、基板のエッジ部分に位置されたフォトレジスト
３２０ｂによって基板のエッジ部上にも犠牲層パターン
３１５ａが形成される。前記犠牲層パターン３１５ａは
基板の中心部上に形成される犠牲層３１５より大きく形
成される。
【００９７】図３１を参照すると、フォトレジストパタ
ーン３２０ａ、３２０ｂをストリップやアッシング工程
で除去した後、前記コンタクト３７０と層間絶縁膜３６
０との共通表面及び前記犠牲膜３１５の全面上に第２導
電層３７５を形成する。この時、基板のエッジ部に隣接
した犠牲層パターン３１５ａの上部及び前記基板のエッ
ジ部分上にも第２導電層３７５が形成される。次に、第
２導電層３７５上にＨＳＧシリコン層３５０を形成す
る。
【００９８】図３２を参照すると、ＨＳＧシリコン層３
５０の全面にが形成された第２導電層３７５上にシリコ
ン酸化物で構成されたＵＳＧ(Undoped Silicate Glass)
を低圧化学気相蒸着方法で沈積させて保護膜３５５を形
成する。
【００９９】図３３を参照すると、保護層３５５と第２
導電層３７５とＨＳＧシリコン層３５０とを同時にエッ
チバックする。すると、保護層３５５は保護層の残留物
３５５ａを残し、犠牲層３１５の上部に形成されている
第２導電層３７５とＨＳＧシリコン層３５０とがエッチ
ングされて各セル毎に第２導電層パターン３７５ａとＨ
ＳＧシリコン膜パターン３５５ａとからなるシリンダ形
状のストレジ電極３３０が形成される。この時、基板の
エッジ部の表面はクランプ５００を使用して物理的にカ
バー、又はマスキングする。クランプは前記エッチバッ
ク工程の間に基板の周辺部及びエッジ部がドライエッチ
ングガスに露出されることを防止する。この時、クラン
プによってカバーされる基板の距離Ｌは基板の断部より
約２ｍｍ程度である。クランプは通常的にアルミニウム
のような金属材で作られ、基板のエッジ断部を取り囲ま
れるようにウェーハのようにフラットゾーンを有する環
状で形成される。
【０１００】図３４を参照すると、基板２７０の全面に
シリコン酸化物を完全に除去することができるＢＯＥ(B
uffered Oxide Etchant)のような酸化物の蝕刻液を使用
する湿式蝕刻工程を利用してストレジ電極３３０のウェ
ル内に残留する前記保護層の残留物３５５ａと犠牲層３
１５とを除去する。この時、半導体基板のエッジ部に隣
接した犠牲層パターン３１５ａの一部はクランプによっ
てエッチングガスより保護されて犠牲層の残留物３１５
ｂが残留するようになる。湿式蝕刻は等方性の特性を有
するが、犠牲層パターンの水平の長さが厚さに比べても
っと大きいので、湿式工程で犠牲層の残留物が完全に除
去されない。
【０１０１】図３５を参照すると、クランプ５００を除
去し後、ストレジ電極３３０上に誘電膜３３５とプレー
ト電極３４０とを順次に形成してキャパシタを完成す
る。示したように、半導体基板のエッジ上に形成され、
ポリシリコンで構成された第２導電層３７５ｂとＨＳＧ
シリコン層３５０ｂとは保護層の残留物３５５ｂ、誘電
膜３３５及び犠牲層の残留物３１５ａによって夫々その
上部、側面及び下部の部分が絶縁されながら隔離され
る。従って、以後に工程を行うとしても、ポリシリコン
で構成された第２導電層３７５ｂ及びＨＳＧシリコン層
３５０ｂよりポリシリコンが分離されてポリシリコンブ
リッジが形成される危険はなくなる。
【０１０２】
【発明の効果】本発明に従ったドライエッチング用のガ
ス組成物は四フッ化炭素ガスと窒素ガスとからなる。こ
れらのガスを適切な比率で混合してエッチング装置に導
入する場合には同一である速度でポリシリコンと酸化物
とを同時に実質的に同一なエッチング速度でエッチング
して除去することができる。従って、近来に高集積化さ
れた半導体装置で多く形成されるポリシリコンと酸化物
とからなった複合層を効果的に除去することができる。
又、ポリシリコンと酸化物とからなった複合層を除去し
た後の良好なプロファイルを有する表面が得られるの
で、以後の工程が容易に行われる。
【０１０３】例えば、半導体メモリ装置のキャパシタの
製造工程でポリシリコンで構成された導電層とこの導電
層の周辺に形成される酸化物で構成された酸化物層とか
らなる複合層を上述したようなドライエッチングガスを
使用してエッチバックする場合に良好である上面プロフ
ァイルを有するキャパシタストレジ電極用のポリシリコ
ンパターンを形成することができる。このような良好な
プロファイルを形成することによって以後の工程でポリ
シリコン粒子が分離されて形成されるポリシリコンブリ
ッジを予防することができる。特に、ＨＳＧシリコンを
利用してストレジ電極の表面積を増大させようとする場
合に、ストレジ電極パターンの上部に形成されているＨ
ＳＧポリシリコン粒子が分離される危険が著しく減少さ
れるようになる。
【０１０４】又、従来のシリコン酸化物で構成された保
護層のエッチング工程とポリシリコンで構成された導電
層のエッチング工程を別のエッチング装置と別のエッチ
ングガスを利用して夫々エッチング工程を行わなければ
ならないが、上述した方法によると、単一のエッチング
装置で単一のエッチング工程を利用して同時にエッチバ
ック工程を行うことができる。従って、工程装置の利用
効率が増大するだけでなく、生産性も向上される。
【０１０５】本発明の方法に従って、保護層及び導電層
をエッチバックする時、半導体基板の周辺部をクランプ
を使用してカバーする場合には、半導体基板のエッジ部
に形成されたポリシリコンを除去するために必要な工程
である基板エッジ部の保護層を除去するための工程が要
らなくなる。従って、一回のフォトレジスト塗布工程、
露光工程、現像工程、及び基板のエッジ部上の保護層を
除去するための蝕刻工程が減るようになって半導体装置
の生産性を向上させることができる。
【０１０６】前記では本発明の望ましい実施形態を参照
して説明したが、当該の技術分野の熟練された当業者は
下記の特許請求の範囲に記載された本発明の思想と領域
より離れない範囲の内で本発明を多様に修正又は変更で
きるであろう。
【図面の簡単な説明】
【図１】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図２】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図３】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図４】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図５】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図６】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図７】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図８】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図９】 従来のシリンダ形構造のキャパシタを有する
半導体メモリ装置の製造工程を説明するための断面図で
ある。
【図１０】 従来のシリンダ形構造のキャパシタを有す
る半導体メモリ装置の製造工程を説明するための断面図
である。
【図１１】 図４ないし図９の工程で半導体基板のエッ
ジ部分に対して追加で行われるフォトリソグラフィー工
程を説明するための断面図である。
【図１２】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１３】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１４】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１５】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１６】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１７】 図４乃至図９の工程で半導体基板のエッジ
部分に対して追加で行われるフォトリソグラフィー工程
を説明するための断面図である。
【図１８】 図９のＡ部分を拡大した断面図である。
【図１９】 図１８で犠牲膜１１５の湿式蝕刻工程を行
う場合の断面図である。
【図２０】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２１】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２２】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２３】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２４】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２５】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２６】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２７】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２８】 本発明の好ましい実施形態による半導体メ
モリ装置の製造方法を説明するための断面図である。
【図２９】 図２３ないし図２８の工程で半導体基板の
エッジ部分に対して追加に行われる工程を説明するため
の断面図である。
【図３０】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【図３１】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【図３２】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【図３３】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【図３４】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【図３５】 図２３乃至図２８の工程で半導体基板のエ
ッジ部分に対して追加に行われる工程を説明するための
断面図である。
【符号の説明】
２７０ 基板 ２７５ フィールド酸化膜 ２８０ ゲート酸化膜 ３０７ コンタクトホール ３０５ ソース／ドレーン領域 ３１５ 犠牲膜 ３３０ ストレジ電極 ３３５ 誘電膜 ３４０ プレート電極 ３４５ キャパシタ ３５０ ＨＳＧシリコン層 ３５５ 保護層 ３６０ 層間絶縁膜 ３６５ 第１導電層 ３７０ コンタクト ３７５ 第２導電層 ５００ クランプ
フロントページの続き Ｆターム(参考） 5F004 AA11 CA02 DA01 DA25 DB02 DB03 EA27 EA32 EB08 5F083 AD10 AD24 AD48 AD62 PR03 PR21 PR22 PR39 PR40

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ポリシリコンとシリコン酸化物とを同時
    にエッチバックするために四フッ化炭素ガスと窒素ガス
    とからなるドライエッチング用ガス組成物。
  2. 【請求項２】 前記ポリシリコンのエッチング速度と前
    記シリコン酸化物のエッチング速度との比が０．８乃至
    １．２：１であることを特徴とする請求項１に記載のド
    ライエッチング用ガス組成物。
  3. 【請求項３】 前記窒素ガスに対する四フッ化炭素の混
    合比は２５乃至４０：１であることを特徴とする請求項
    １に記載のドライエッチング用ガス組成物。
  4. 【請求項４】 基板上に形成されたポリシリコンとシリ
    コン酸化物とを共通のエッチングガスを使用して同時に
    エッチバックすることを特徴とするポリシリコンと酸化
    物とのエッチング方法。
  5. 【請求項５】 前記ポリシリコンのエッチング速度と前
    記シリコン酸化物のエッチング速度との比が０．８乃至
    １．２：１であることを特徴とする請求項４に記載のポ
    リシリコンと酸化物とのエッチング方法。
  6. 【請求項６】 前記ポリシリコンとシリコン酸化物との
    エッチングは四フッ化炭素ガスと窒素ガスとの混合ガス
    を使用して５乃至２０ｍＴｏｒｒの圧力で行われること
    を特徴とする請求項４に記載のポリシリコンと酸化物と
    のエッチング方法。
  7. 【請求項７】 前記四フッ化炭素ガスと窒素ガスとの混
    合比は２５乃至４０：１であることを特徴とする請求項
    ６に記載のポリシリコンと酸化物とのエッチング方法。
  8. 【請求項８】 前記ポリシリコンは凹凸部を有する層の
    表面にＨＳＧポリシリコンが形成された講造を有するこ
    とを特徴とする請求項４に記載のポリシリコンと酸化物
    とのエッチング方法。
  9. 【請求項９】 前記シリコン酸化物は凹凸部を完全に埋
    め立てながら平坦な上面を有することを特徴とする請求
    項８に記載のポリシリコンと酸化物とのエッチング方
    法。
  10. 【請求項１０】 半導体基板上に各セルの単位で定義さ
    れる開口部を有する絶縁層を形成する段階と、 前記絶縁層の表面、前記開口部の内面、そして前記開口
    部により露出されたアンダーライング層(underlying la
    yer）の表面上に連続的にポリシリコンが構成され、前
    記開口部毎にウェルが形成された第１導電層を形成する
    段階と、 前記第１導電層上に前記ウェルを埋め立てるようにシリ
    コン酸化物で構成された保護層を形成する段階と、 前記絶縁層の上部が露出されるまで前記保護層と前記第
    １導電層とをエッチバックして各セルの単位に限定され
    た第１導電層パターンを形成する段階と、前記エッチバ
    ックの段階後、保護層の残留物と前記絶縁層とを除去す
    る段階と、そして前記第１導電層パターン上に誘電体層
    と第２導電層とを形成してキャパシタを完成する段階と
    を有することを特徴とする半導体装置のキャパシタ製造
    方法。
  11. 【請求項１１】 前記第１導電層と前記保護層とのエッ
    チングは四フッ化炭素ガスと窒素ガスとの混合ガスを使
    用して５乃至２０ｍＴｏｒｒの圧力で行われることを特
    徴とする請求項１０に記載の半導体装置のキャパシタ製
    造方法。
  12. 【請求項１２】 前記四フッ化炭素ガスと窒素ガスとの
    混合比は２５乃至４０：１であることを特徴とする請求
    項１１に記載の半導体装置のキャパシタ製造方法。
  13. 【請求項１３】 前記第１導電層の表面にＨＳＧポリシ
    リコン層を形成する段階をさらに有することを特徴とす
    る請求項１０に記載の半導体装置のキャパシタ製造方
    法。
  14. 【請求項１４】 前記エッチバック段階の行いの時に前
    記半導体基板のエッジ部を物理的にカバーして前記エッ
    チバック段階で使用されるエッチングガスより前記エッ
    ジ部の上部に形成された第１導電層と保護層とを保護す
    ることを特徴とする請求項１０に記載の半導体装置のキ
    ャパシタ製造方法。
  15. 【請求項１５】 前記半導体基板のエッジ部をクランプ
    を使用して物理的にカバーすることを特徴とする請求項
    １４に記載の半導体装置のキャパシタ製造方法。
  16. 【請求項１６】 半導体基板上に各セルの単位で定義さ
    れる開口部を有する絶縁層を形成する段階と、 前記絶縁層の表面、前記開口部の内面、そして前記開口
    部により露出されたアンダーライング層(underlying la
    yer)の表面上に連続的にポリシリコンが構成され、前記
    開口部毎にウェルが形成された第１導電層を形成する段
    階と、 前記第１導電層上に前記ウェルを埋め立てるようにシリ
    コン酸化物で構成された保護層を形成する段階と、 前記半導体基板のエッジ部を物理的にカバーしながら前
    記絶縁膜の上部が露出されるまで前記保護層と前記第１
    導電層とをエッチバックして各セルの単位に限定された
    第１導電層パターンを形成する段階と、 前記エッチバックの段階後の前記保護層の残留物と絶縁
    層とを除去する段階と、そして前記第１導電層パターン
    上に誘電体層と第２導電層とを形成してキャパシタを完
    成する段階とを有することを特徴とする半導体装置のキ
    ャパシタ製造方法。
  17. 【請求項１７】 前記第１導電層と保護層とのエッチン
    グは四フッ化炭素ガスと窒素ガスとの混合ガスを使用し
    て第１導電層と保護層とを同時にエッチングすることを
    特徴とする請求項１６に記載の半導体装置のキャパシタ
    製造方法。
  18. 【請求項１８】 前記第１導電層の表面にＨＳＧポリシ
    リコン層を形成する段階をさらに有することを特徴とす
    る請求項１６に記載の半導体装置のキャパシタ製造方
    法。
JP2000177228A 1999-09-28 2000-06-13 シリコン酸化物とポリシリコンを同時にエッチングするためのエッチングガス組成物、これを利用したエッチング方法およびこれを利用した半導体メモリ装置の製造方法 Expired - Fee Related JP3527175B2 (ja)

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