KR101466993B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
실시예에 반도체 소자의 제조방법은 기판상에 정전방지 소자에 대한 액티브 영역, 제1 폴리게이트 및 반도체 소자에 대한 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트를 형성하는 단계; 상기 기판 상에 제1 절연층과 제2 절연층을 포함하는 층간절연층을 형성하는 단계; 상기 층간절연층에 평탄화공정을 진행하는 단계; 상기 제1 폴리게이트 위에 형성된 층간절연층을 일부를 개구시킨 컨택 패턴을 형성하는 단계; 상기 컨택 패턴 아래의 제2 절연층을 등방성 식각하여 제1 폴리게이트 트렌치를 형성하는 단계; 및 이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 제1 절연층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도세 소자의 액티브 영역 상의 제1 절연층을 제거하는 단계;를 포함하는 것을 특징으로 한다.
정전방지(ESD) 소자, MOSFET
Description
실시예는 반도체 소자의 제조방법에 대한 것이다.
하나의 기판에 정전방지(ESD; Electro-Static Discharge) 소자와 MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor) 등의 반도체 소자를 동시에 구현하는 경우, 정전방지 소자 영역에 노멀 컨택(normal contact)을 형성하고, 반도체 소자 영역에 블랑킷 컨택(blanket contact)을 형성하게 된다.
상기 노멀 컨택과 블랑킷 컨택을 단일 마스크를 이용하여 형성하는 경우, 정전방지 소자 영역과 반도체 소자 영역에 TEOS(Tetraethyl orthosilicate; Si(C2H5O4))와 BPSG(Borophosphosilicate Glass)를 차례대로 증착하여 PMD(Polysilicon-metal dielectric)층을 형성하고, 정전방지소자 폴리(poly) 위에 노멀 컨택을 형성하기 위하여 패턴을 형성한다. 이때 블랑킷 컨택 영역은 패턴을 필요로 하지 않는다.
상기 노멀 컨택의 경우, 후속 메탈 갭필(metal gap fill)을 위하여 와인 글래스 형태의 트랜치를 형성하는데, 등방성 식각을 진행한 후, 이방성 식각을 진행하여 원하는 프로파일의 트랜치를 형성한다.
그러나, 식각 공정이 진행된 후 블랑킷 컨택에 일정량 이상 확보되어야 하는 PMD층이 과도하게 제거되는 현상이 발생되므로 컨택 상의 절연 기능이 이루어지지 않는다. 이러한 현상은 다음과 같은 요인에 의하여 설명될 수 있다.
첫째, 서로 상이한 컨택 구조로 인하여, 정전방지 소자 영역의 PMD층이 반도체 소자 영역의 PMD층 보다 두껍게 형성되므로, 식각 공정시 반도체 소자 영역의 PMD층은 대부분 제거될 수 밖에 없다.
즉, 반도체 소자 영역의 트렌치 폴리 위에서 약 1000Å 이하의 BPSG가 식각되도록 관리되어야 하나, 증착 시 두께의 차이로 인하여, 트렌치 폴리 위에서 약 2000Å 이상의 BPSG가 식각된다.
따라서, 반도체 소자 영역의 BPSG 손실(Loss)을 약 1000Å 이하로 관리하면서 정전방지 소자의 컨택을 동시에 형성하는 것은 불가능하다.
둘째, 정전방지 소자의 폴리 위에 형성되는 컨택의 접촉성을 향상시키기 위하여, 마스크를 이용하여 충분한 양의 식각을 처리해야 하는데 반하여, 반도체 소자 영역의 컨택은 식각률을 최대한 낮게 유지하여 트렌치 폴리 위의 절연막이 덜 손실되도록 해야 한다. 이는 컨택 식각 공정에 대한 모순적인 상황을 유발한다.
실시예는 정전방지 소자의 노멀 컨택 상에 형성된 절연막은 최대한으로 식각되어 전도성이 향상되고, 반도체 소자의 블랑킷 컨택 상에 형성된 절연막은 최소한으로 식각되어 절연성이 향상되는 정전방지 소자와 반도체 소자의 컨택을 제공한다.
실시예는 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있는 컨택 형성 방법을 제공한다.
실시예에 반도체 소자의 제조방법은 기판상에 정전방지 소자에 대한 액티브 영역, 제1 폴리게이트 및 반도체 소자에 대한 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트를 형성하는 단계; 상기 기판 상에 제1 절연층과 제2 절연층을 포함하는 층간절연층을 형성하는 단계; 상기 층간절연층에 평탄화공정을 진행하는 단계; 상기 제1 폴리게이트 위에 형성된 층간절연층을 일부를 개구시킨 컨택 패턴을 형성하는 단계; 상기 컨택 패턴 아래의 제2 절연층을 등방성 식각하여 제1 폴리게이트 트렌치를 형성하는 단계; 및 이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 제1 절연층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도세 소자의 액티브 영역 상의 제1 절연층을 제거하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 의하면, 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있으며, 따라서 생산 단가를 감소시키고 생산량을 극대화할 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 반도체 소자의 제조방법을 설명하는데, 설명의 편의를 위하여 정전방지 소자와 반도체 소자의 컨택 및 그 형성 방법을 함께 설명하기로 한다.
도 1은 내지 도 5는 실시예에 따른 반도체소자의 제조방법의 공전단면도이다.
도 1은 실시예는 정전기 방전소자와 반도체 소자의 컨택을 형성하기 위하여 층간절연층(PMD)(140)이 증착된 후 형태를 도시한 측단면도이다.
도 1을 참조하면, 컨택을 형성하기 전의 실시예에 따른 정전방지 소자와 반도체 소자의 구조가 도시되어 있는데, 점선을 기준으로 좌측 영역(A)은 정전방지 소자가 형성된 영역이고, 우측 영역(B)은 가령 MOSFET와 같은 반도체 소자가 형성된 영역이다.
기판(105), 예를 들어 단결정 실리콘 기판의 좌측 액티브 영역(A)에 P형 우물층, N형 우물층, N+영역, P+영역 등(정전방지 소자의 영역은 구체적으로 도시되지 않음)이 형성되고, 제1 폴리게이트(110)가 형성된다.
상기 제1 폴리게이트(110)와 기판(105) 사이에 제1 게이트절연막(112)이 형성된다.
상기 기판(105)의 우측 액티브 영역(B)에 소스 영역, 드레인 영역, 채널 영역 등(반도체 소자의 영역은 구체적으로 도시되지 않음)이 형성되고, 제2 폴리게이트(120)가 형성된다.
상기 제2 폴리게이트(120)와 기판(105) 사이에 제2 게이트절연막(122)이 형성된다. 상기 제2 폴리게이트(120)는 블랑킷 트렌치 형태를 이루며 따라서 제1 폴리게이트(110)와 제2 폴리게이트(120) 사이에는 단차가 형성된다.
이와 같이, 정전방지 소자의 제1 폴리게이트(110)와 반도체 소자의 제2 폴리게이트(120)가 형성된 상태에서, 기판(105) 위에 층간절연층(140)이 형성된다.
상기 층간절연층(140)은 제1 절연막(142), 제2 절연막(141)을 포함할 수 있다(도 4 참조). 예를 들어, 상기 제1 절연막(142)은 TEOS층, 상기 제2 절연막(141)은 BPSG층일 수 있으나 이에 한정되는 것은 아니다. 상기 TEOS층이 약 1400~1600Å 정도로 적층되고, BPSG층이 그위에 약 4000~6000Å 정도의 두께로 형성될 수 있다.
상기 TEOS층과 BPSG층은 유사한 산화막 재질로서, 실제 육안으로 구분이 힘들지만, 설명시 필요한 경우 각각 다른 도면 부호로 구분하여 설명하기로 한다.
이때, 정전방지 소자 영역(A)과 반도체 소자 영역(B)은 단차를 이루며 상이한 토폴로지를 가지므로, 층간절연층(140)은 상이한 두께로 형성된다.
예를 들어, 상기 제1 폴리게이트(110) 위에는 약 6000~7000Å(d1)의 층간절연층(140)이 형성되나, 제2 폴리게이트(120)를 포함한 기판(105) 위에는 약 5000~5500Å(d2)의 층간절연층(140)이 형성될 수 있다.
실시예에서 상기 층간절연층(140)은 복수의 횟수로 형성됨으로써 정전방지 소자가 형성된 영역과 반도체 소자가 형성된 영역의 단차를 넓힐 수 있다.
이후, 실시예는 도 2와 같이 상기 층간절연층(140)이 형성된 기판(105)에 대해 평탄화공정을 진행한다. 예를 들어, 상기 층간절연층(140)에 대해 CMP를 진행할 수 있다.
이에따라, 실시예에 의하면 층간절연층(140)의 단차에 의해 평탄화 후 정전기 방지 소자의 층간절연층의 두께(d3)가 반도체소자의 평탄화후 층간절연층의 두께(d4) 보다 얇아 질 수 있다.
실시예에 의하면 층간절연층의 두께는 종래 기술보다 2배 가량 두껍게 진행한 후에 퍼니스(Furnace) 장비에서 PMD 덴시파이(Densify) 한다. 이후, PMD CMP 를 진행하면 단차가 높은 ESD 영역은 폴리싱(Polishing) 이 많이 되고, 단차가 낮은 MOSFET 영역은 폴리싱(Polishing) 이 적게 된다.
이후, 컨택 패턴(Contact Pattern) 진행한 후에 컨택 에치(Contact Etch)를 진행한다. 이에따라 반도체소자, 예를 들어 MOSFET 영역은 PMD 두께가 높고, ESD 영역은 PMD 두께가 낮기 때문에, 컨택 에치(Contact Etch) 시 MOSFET영역을 식각하는 동안 ESD 영역은 컨택 홀(Contact Hole)을 모두 오픈(Open) 하고 충분히 오버 에치(Over Etch) 할 수 있게 된다.
즉, 도 3과 같이 포토 리소그라피 공정을 진행하여 제1 폴리게이트(110) 부분의 층간절연층(140) 위에 컨택 패턴(150)을 형성한다.
상기 컨택 패턴(150)은 포토레지스트를 포함하며, 제1 폴리게이트(110)를 노출시키는 트렌치를 형성하기 위하여 층간절연층(140)의 일부를 개구한다.
다음으로, 도 4와 같이 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 식각공정이 처리된다. 이러한 식각공정은 공정 변수의 조절이 용이한 플라즈마 방식의 건식 식각 장비에 의하여 이루어진다.
상기 공정 변수를 조절하여 상이한 등방성(isotropic) 식각 특성 및 프로파일을 구현할 수 있으며, 도 4에 도시된 것처럼, 제1 폴리게이트(110) 위의 층간절연층(140)은 와인 글래스 형태로 식각된다.
이때, 와인 글래스 형태의 컨택 에치(Contact Etch) 시 MOSFET영역을 식각하는 동안 ESD 영역은 컨택 홀(Contact Hole)을 모두 오픈(Open) 하고 충분히 오버 에치(Over Etch) 할 수 있게 된다. 이에 따라 제2 폴리게이트(120) 위에 층간절연층(140)이 모두 제거되지 않고 잔존될 수 있다.
상기 컨택 에치 식각 공정을 통하여 제거되는 대상층은 층간절연층(140) 중 제2 절연막(141)인 BPSG층이다. 따라서 실시예에 의하면, 제2 폴리게이트(120)위의 BPSG층(141)의 손실(Loss)을 약 1000Å 이하로 관리하면서 정전방지 소자의 컨택과 반도체 소자의 컨택을 동시에 형성하는 것이 가능해진다.
도 4을 참조하면, 제2 폴리게이트(120) 위의 블랑킷 트렌치 상에 BPSG층(141)이 모두 제거되지 않고 남아있는 것을 볼 수 있다.
다음으로, 도 5와 같이 제1 절연막(142)을 제거하여 기판(105)을 노출시킨다.
예를 들어, 이러한 식각공정은 EPD(Endpoint) 방식으로 진행되며, 기판(105) 면이 드러나는 시점을 식각 종료점으로 하여 메인 식각 공정을 진행하고, 이후 가 능한 짧게 보충 식각(over etch)을 진행한다.
따라서, 정전방지 소자 영역의 트렌치(152) 저면에 위치된 TEOS층(142)이 식각되고, 제2 폴리게이트(120)위의 블랑킷 트렌치와 컨택 패턴(150)을 제외한 기판 위의 TEOS층(도 4의 142)이 식각되어 제거된다.
이후, 상기 제1 폴리게이트(110) 상의 트렌치 및 제2 폴리게이트(120) 상의 블랑킷 트렌치를 포함하여 기판 전면에 메탈층이 형성되어 금속 배선 공정이 진행될 수 있다.
실시예에 의하면, 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있으며, 따라서 생산 단가를 감소시키고 생산량을 극대화할 수 있는 효과가 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 내지 도 5는 실시예에 따른 반도체소자의 제조방법의 공전단면도.
Claims (5)
- 기판상에 정전방지 소자에 대한 액티브 영역, 제1 폴리게이트 및 반도체 소자에 대한 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트를 형성하는 단계;상기 기판 상에 제1 절연층과 제2 절연층을 포함하는 층간절연층을 형성하는 단계;상기 층간절연층에 평탄화공정을 진행하는 단계;상기 제1 폴리게이트 위에 형성된 층간절연층을 일부를 개구시킨 컨택 패턴을 형성하는 단계;상기 컨택 패턴 아래의 제2 절연층을 등방성 식각하여 제1 폴리게이트 트렌치를 형성하는 단계; 및이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 제1 절연층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도체 소자의 액티브 영역 상의 제1 절연층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 층간절연층을 형성하는 단계는복수로 진행됨으로써 상기 정전방지 소자와 상기 반도체 소자의 단차가 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 층간절연층에 평탄화공정을 진행하는 단계는,상기 층간절연층에 CMP를 진행함으로써 상기 정전방지 소자의 층간절연층이 상기 반도체 소자의 층간절연층 보다 얇은 두께가 되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 제1 폴리게이트 트렌치는 상기 컨택 패턴 아래의 제2 절연층의 상면 일부가 와인 글래스 형태로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1 항에 있어서,상기 이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 제1 절연층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도체 소자의 액티브 영역 위의 제1 절연층을 제거하는 단계는,EPD(Endpoint) 방식으로 진행되며, 기판 면이 드러나는 시점을 식각 종료점으로 하여 메인 식각 공정을 진행하고, 보충 식각(over etch)을 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
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