KR20010028930A - 산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법 - Google Patents

산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법 Download PDF

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Abstract

폴리실리콘과 산화 실리콘을 효과적으로 동시에 실질적으로 동일한 속도로 에치백하기 위한 폴리실리콘과 산화 실리콘의 드라이 에칭용 가스 조성물, 이를 이용한 에칭 방법, 및 이를 이용한 커패시터의 제조 방법이 개시되어 있다. 드라이 에칭 가스는 사불화 탄소와 질소 가스가 25-40:1로 혼합된 혼합가스로 구성되고, 폴리실리콘의 에칭속도와 상기 산화물의 에칭 속도의 비는 0.8 내지 1.2:1 이다. 동일한 에칭 설비에서 폴리실리콘과 산화물층을 에칭하여 제거할 수 있어서, 폴리실리콘과 산화물로 된 복합층을 효과적으로 제거할 수 있고, 양호한 상면 프로파일을 얻을 수 있다. 후속 공정에서 폴리실리콘 입자들이 떨어져 나와 형성되는 폴리실리콘 브리지를 예방할 수 있다.

Description

산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법{GAS ETCHANT COMPOSITION AND ETCHING METHOD FOR SIMULTANEOUSLY ETCHING SILICON OXIDE AND POLYSILICON IN SEMICONDUCTOR PROCESS AND METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 메모리 소자의 커패시터를 제조하기 위한 에치백 공정에서 산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보매체의 급속한 보급에 따라 반도체 메모리 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 메모리 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 소자의 집적도, 신뢰성 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다. 자유롭게 정보를 입출력할 수 있는 범용적인 메모리 장치로서는 DRAM(Dynamic Random Access Memory)이 널리 알려져 있다.
일반적으로, DRAM 소자의 메모리셀(memory cell)은 하나의 트랜지스터와 하나의 커패시터(capacitor)를 구비하며, 여기에 전하를 충방전시킴으로써, 데이터의 입출력을 수행한다. DRAM 소자는 일반적으로 대용량의 정보를 저장하는 메모리셀 영역(memory cell region)과 외부 입출력을 위한 주변 회로 영역(peripheral circuit region)으로 구성된다. 이와 같이, 커패시터를 필요로 하는 DRAM 소자에서 고집적화를 위해서는 각 셀 사이즈의 축소는 필연적이며, 각 셀의 사이즈가 감소함에 따라 기판 상에 형성되는 모든 패턴의 사이즈 및 마진도 감소하게 된다. 이에 비하여, 소자의 수직 규모, 즉 소자를 구성하는 각 부재들의 종횡비(aspect ratio)는 더욱 증가하게 된다.
실리콘질화막을 유전체막으로 사용하고 다결정실리콘막을 전극으로 사용하는 스택형(stacked) 커패시터셀은 1Mb DRAM에서 현재에 이르기까지 DRAM셀로서 널리 사용되고 있다. 그러나 DRAM의 고집적화에 따라 종래의 단순한 구조의 스택형 커패시터셀로서는 충분한 셀커패시턴스를 확보하기가 어려워지고 있다. 따라서, 유전체막으로 사용되던 실리콘질화막대신에 고유전율을 갖는 산화 탄탈륨막을 사용하거나, 스택형 커패시터의 구조를 바꾸어 커패시터의 유효면적을 확대하는 방법이 시도되고 있다.
DRAM에서 가장 안정적으로 셀커패시턴스를 확보하기 위하여 스토리지전극을 높게 하여 스택형 구조를 형성하는 방법이 널리 채용되고 있다. 그렇지만, 반도체 장치의 초집적화에 따라서 셀 크기가 점점 줄어들고 있다. 이에 상응하여 셀커패시턴스를 증가시키기 위하여 각 셀마다 형성되는 스토리지전극과 전극간의 한계 거리를 줄이거나 스토리지전극의 높이를 높여야 한다. 한계 거리를 줄이는 경우에는 스토리지전극이 이웃하는 스토리지전극과 전기적인 도통(Electrical Bridge)문제가 발생한다. 또한, 스토리지전극의 높이를 높이면 전체 장치에서의 글로벌(Global) 단차가 증가한다. 이는 포토 공정에서의 이미지 마진을 감소시켜 이후 공정에서 금속 배선이 이웃하는 금속배선과 쇼트되는 메탈 브리지(Metal Bridge)등의 문제를 일으킨다.
커패시터의 유효면적을 확대하는 한 방법 중에 커패시터의 축적전극으로 사용되는 다결정실리콘층을 그 막의 표면이 조면화(粗面化) (rugged) 되도록 형성하는 방법이 있다. 이러한 조면화는 다결정 실리콘막의 표면을 식각하거나, 막성장시에 다결정실리콘막의 생성조건을 제어함으로써 얻어진다. 이러한 다결정 실리콘막의 조면화 방법에 의하면, 커패시터는 다음과 같은 방법에 의해 제조된다.
먼저, 반도체기판상에 중심부 스토리지전극을 형성한 후, 전면에 반구모양의 그레인(HSG)을 갖는 다결정실리콘막을 증착하고, 이어서, 전면에 소정의 이방성식각을 행함으로써 상기 반구모양의 그레인의 형상을 상기 중심부 스토리지전극에 그대로 옮김으로써 그 표면이 조면화된 스토리지전극을 완성한다.
중심부 스토리지전극이 형성된 결과물 전면에 증착되는 상기 반구모양의 그레인을 갖는 다결정실리콘막은, He(헬륨)으로 희석(20%)된 실란(SiH4)가스(He-diluted SiH4)를 특정조건, 즉, 1.0torr, 550℃에서 반도체기판에 증착시킴으로써 얻어진다. 이러한 HSG 다결정 실리콘막을 사용하면, 셀커패시턴스를 증가시킬 수 있다. 뿐만 아니라, 다결정실리콘막을 이루는 그레인들의 경계 부분의 취약한 결합력을 이용하여 다결정실리콘막의 표면을 조면화 시키는 방법은 통상의(그 표면이 조면화되지 않은) 다결정실리콘막의 유효면적 보다 2 내지 3배 큰 유효면적을 얻을 수 있다는 점에서 DRAM의 고집적화에 그 기여하는 바가 크다.
상술한 바와 같이, 최근의 DRAM의 제조에서 안정적으로 셀 커패시턴스를 확보하기 위하여 스택형 구조를 갖는 스토리지전극을 형성하고, HSG 폴리실리콘을 이용하여 유효면적이 증가시킨 커패시터를 형성하고 있다. 특히, 256메가 디램의 제품에서는 스토리지 전극을 하나의 실린더형(One Cylinder Stack 구조)으로 제조하는 방법이 널리 사용되고 있다.
이와 같이, 스택형 커패시터에 HSG 폴리실리콘을 형성시켜 유효면적을 증가시킨 방법이 예를 들면 미합중국 특허 제5,721,153호(issued to Kim, Kyung-hoon, et. al.), 미합중국 특허 제5,817,555호(issued to Cho, Bok-won), 미합중국 특허 제5,759,894호등에 개시되어 있다.
상기와 같은 스택형 커패시터를 제조하기 위하여 산화 실리콘과 폴리실리콘으로 구성된 구조물을 선택적으로 에칭하여 제거하는 공정이 수반된다. 종래의 산화 실리콘에 폴리실리콘으로 되어 있는 복합층에서 폴리실리콘을 선택적으로 에칭하기 위하여 사염화 탄소(CCl4)와 아르곤 가스의 혼합물, 사불화탄소(CF4)와 산소의 혼합가스, CF3Cl 가스, 불화 탄소계 화합물과 염소가스의 혼합물 등이 사용되어 왔다. 또한, 산화 실리콘을 선택적으로 에칭하기 위하여 사불화 탄소, C2F4가스, CHF3가스등을 주성분으로 사용하여 왔다.
그렇지만, 필요에 따라서는 산화 실리콘과 폴리실리콘을 동시에 에칭할 필요성도 존재한다. 예를 들면, 미합중국 특허 제5,228,950호(issued to Webb et al.)에는 에천트 가스(etchant gas)로서 NF3가스를 주성분으로 하여 산화물과 실리콘의 잔류물을 제거하는 방법이 개시되어 있다.
이와 같이, 종래의 에칭 공정은 식각하는 막이 폴리실리콘, 산화물, 또는 금속등 어느 재질로 구성되어 있는가에 따라서 장비와 에천트의 종류를 결정한다. 식각하고자 하는 막을 선택적으로 식각하고, 원하지 않은 막은 식각하지 않기 위하여 장비나 에천트의 종류를 선택하며, 인근하는 막들간의 선택비가 차이가 클수록 바람직하다. 이러한 점을 감안하여, 게이트 전극이나 비트라인은 폴리실리콘으로 구성되는 것이 일반적이고, 이들은 폴리실리콘 에칭 장비에서 식각 공정을 수행하고, 고온 산화물(Hot Temperature Oxide; HTO)이나 BPSG등의 절연막을 구성하는 산화 실리콘은 산화 실리콘 에칭 장비에서 식각한다.
그렇지만, 최근에는 반도체 장치가 고집적화가 수행되면서 이러한 개념은 변화한다. 즉, 종래에는 단일막을 사용하여 반도체 장치를 제조하는 것이 일반적이었으나, 최근에는 폴리실리콘과 산화 실리콘의 복합물질로 이루어진 복합층이 많은 분야에서 사용된다. 따라서, 폴리실리콘과 산화 실리콘으로 이루어진 복합층을 효과적으로 에칭하는 것이 중요한 과제중의 하나이다.
도 1a 내지 도 1j 는 종래의 실린더형 구조의 커패시터를 갖는 반도체 메모리 소자의 제조공정을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘(Si)과 같은 반도체로 이루어진 기판(70)상에 실리콘부분산화법(LOCOS)을 이용하여 각 소자의 액티브 영역을 한정하는 필드 산화막(75)을 형성한 후, 필드 산화막(75)에 의해 한정된 상기 액티브 영역에 열산화법(thermal oxidation)으로 얇은 게이트 산화막(80)을 형성한다.
필드 산화막(75) 및 게이트 산화막(80)이 형성된 기판(70)의 전면에 제1 폴리실리콘막 및 산화실리콘으로 이루어진 제1 절연막을 순차적으로 침적한 후, 제1 폴리실리콘막과 제1 절연막을 식각하여 게이트 산화막(80) 및 필드 산화막(75) 상에 각기 폴리실리콘 패턴(85) 및 절연막 패턴(90)을 포함하는 게이트 전극(95)을 형성한다. 다음에, 상기 게이트 전극(95)을 이온 주입 마스크로 이용하여 낮은 농도의 불순물을 반도체 기판(70)에 이온 주입하여 낮은 농도의 불순물 영역을 형성한다.
계속하여, 게이트 전극(95)이 형성된 기판(70) 상에 HTO(High Temperature Oxide)와 같은 산화물을 저압 화학기상증착 방법 내지 플라즈마증대 화학기상증착 방법으로 침적하여 제2 절연막을 형성한 다음, 적층된 제2 절연막을 이방성 식각하여 각 게이트 전극(95)의 측벽에 스페이서(100)를 형성한다.
다음에, 게이트 전극(95)과 스페이서(100)을 이온 주입 마스크로 이용하면서 상기 액티브 영역에 이온주입 공정으로 고농도의 불순물을 주입하여 LLD(Lightly Doped Drain)구조를 갖는 트랜지스터의 소오스/드레인 영역(105)을 형성한다.
다음에, 게이트 전극(95)이 형성된 기판(70)의 전면에 산화 실리콘으로 이루어진 층간 절연막(87)을 형성한다. 상기 층간 절연막(87)에 기판(70)의 공통의 소오스/드레인 영역의 일부를 노출시키는 홀을 통상의 포토리소그래피 공정으로 형성한다. 다음에, 상기 홀이 형성되어 있는 층간 절연막(87)상에 알루미늄 등과 같은 금속을 스퍼터링 방법에 의해 증착하여 상기 홀을 매립하는 금속층을 형성한 후, 상기 금속층을 패터닝하여 도시한 바와 같은 비트라인(89)을 형성한다.
다음에, BPSG 또는 PSG로 이루어진 제2 층간절연막(160)을 저압 화학기상 증착 내지 플라즈마증대 화학 기상 증착 방법으로 침적한다. 이어서, 후속하는 증착 및 패터닝 공정을 위하여 CMP(chemical mechanical polishing) 공정으로 층간절연막(160)의 상부를 평탄화시킨다.
도 1b를 참조하면, 상기 제1 및 제2 층간절연막(87, 160)에 통상의 포토리소그래피법에 따라서, 소오스/드레인 영역(105)의 표면 일부를 노출시키는 콘택홀(107)을 형성한 다음, 상기 콘택홀(107)의 내부를 채우면서 제2 층간절연막(160)의 상부에 제1 도전층(165)을 형성한다. 제1 도전층(165)은 도핑된 폴리실리콘을 저압 화학기상증착 방법으로 침적하여 형성된다.
도 1c를 참조하면, 상기 제1 도전층(165)을 CMP 공정 또는 에치백 공정을 이용하여 식각함으로써, 상기 콘택홀 내에 소오스/드레인 영역(105)에 접촉되는 콘택(170)을 형성한다.
도 1d를 참조하면, 상기 콘택(170) 및 제2 층간절연막(160) 상에 산화물로 구성된 희생막(115)을 형성한다. 상기 희생막(115)은 BPSG, PSG 또는 USG와 같은 산화물을 사용하여 형성한다. 다음에, 상기 희생막(115)상에 포토레지스트막(120)을 도포한다.
도 1e를 참조하면, 상기 희생막(115) 상에 형성된 포토레지스트막을 통상의 사진 공정에 의하여 포토레지스트 패턴(120a)을 형성한다. 계속하여, 포토레지스트 패턴(120)을 마스크로 이용하여 희생막(115)을 식각함으로써, 희생막(115)에 상기 콘택(170)과 각 셀 단위의 제2 층간 절연막(160)을 노출시키는 홀(125)을 형성한다.
도 1f를 참조하면, 포토레지스트 패턴(120a)을 제거한 다음, 홀(125)에 의해 노출된 상기 콘택(170) 및 제2 층간 절연막(160)상에 그리고, 희생막(115)의 측벽 및 상면에 연속하는 제2 도전층(175)을 형성한다. 제2 도전층(175)은 도핑된 폴리실리콘을 저압 화학기상증착 방법으로 침적하여 형성한다. 그러면, 각 셀마다 하나의 웰(또는 그루브)가 형성되어 있고, 폴리실리콘으로 이루어진 제2 도전층(175)이 얻어진다. 다음에, 희생막(115) 및 소오스/드레인 영역(105) 상에 침적된 폴리실리콘으로 구성된 제2 도전층(175)상에 HSG 실리콘막(150)을 형성한다. HSG 실리콘 막(150)은 감압하에 화학 기상 증착법에 의해 제2 도전층(175)의 웰 내면 즉 측벽 및 하부 표면에 형성한다.
도 1g를 참조하면, HSG 실리콘막(150)이 형성된 제2 도전층(175) 상에 보호막(155)으로 산화 실리콘이 주성분인 USG(Undoped Silicate Glass)을 저압 화학기상증착 방법으로 침적시킨다. 보호막(155)은 상기 제2 도전층(175)에 의해 형성된 웰을 완전히 매립하도록 평탄하게 형성한다. 보호막(155)은 스토리지전극의 형성을 위한 식각 공정시, 제1 도전층(175) 상에 형성된 HSG 실리콘막(150)을 보호하는 역할을 한다.
도 1h를 참조하면, 보호막(155)을 이용하여 에치백 공정을 수행한다. 에치백 공정은 먼저 보호막(155)을 에치백하여 상기 웰내에 보호막 잔류물(155a)을 남기면서 잔류하는 희생막(115)의 상부에 형성되어 있는 제2 도전층(175)과 HSG 실리콘막(150)을 노출시킨다. 이때 에칭은 산화물 에칭 장치중에서 플라즈마를 이용한 드라이 에칭 방법으로 수행하는 데, 산화 실리콘을 주성분으로 하는 보호막(155)의 선택비를 크게 하고 폴리실리콘으로 구성된 HSG 실리콘막(155)과 제2 도전층(175)의 선택비는 낮게 하도록 에칭 가스를 조정한다. C2F4가스, CHF3가스, CF4가스를 주성분으로 하는 에칭 가스를 사용하는 경우에는 산화 실리콘으로 구성된 보호막(155)의 에칭 선택비를 크게 하여 에칭 공정을 수행할 수 있다. 에칭 공정은 중심부쪽에서 크게 작용하게 되어 보호막 잔류물(155a)은 웰의 중앙부가 주변부보다 많이 식각된다. 따라서, 도시한 바와 같이 보호막 잔류물(155a)의 프로파일은 중앙부가 오목하도록 형성된다.
도 1i를 참조하면, 반도체 기판를 다른 에칭 장비로 이송시켜서 희생막(115)의 상부에 형성되어 노출된 HSG 실리콘막(155)과 제2 도전층(175)을 희생막(115)의 상부가 노출될 때까지 식각한다. 이 때의 에칭은 폴리실리콘 에칭 장치중에서 플라즈마를 이용한 드라이 에칭방법으로 수행된다. 이 경우에는 산화 실리콘을 주성분으로 하는 보호막 잔류물(155a)과 희생막(115)의 선택비를 낮게 하고 폴리실리콘으로 구성된 HSG 실리콘막(155)과 제2 도전층(175)의 선택비는 크게 하도록 에칭 가스를 조정한다. 예를 들면 염소 가스를 주성분으로 하는 드라이 에칭 가스를 사용하는 경우에는 폴리실리콘의 선택비가 높아 HSG 실리콘막(155)과 제2 도전층(175)을 선택적으로 제거할 수 있다. 이와 같이 하여, 도시한 바와 같이, 각 셀마다 실린더 형상의 제2 도전층 패턴(175a)과 HSG 실리콘 막 패턴(150a)으로 구성된 스토리지전극(130)이 형성된다. 이 때, 폴리실리콘으로 구성된 HSG 실리콘막(155) 및 제2 도전층(175)이 식각될 때, 상기 보호막 잔류물(155a)도 부분적으로 식각된다.
식각 공정은 제2 도전층(175)의 수평부분이 에칭된 후, 수직 부분이 에칭되는 경우에는 제2 도전층(175)의 수직부분의 중앙부가 주변부보다 에칭이 많이 되어서 도시한 바와 같이, 중앙부가 오목한 상면 프로파일이 얻어진다.
도 1j를 참조하면, 기판(70)전체를 산화실리콘을 제거할 수 있는 식각액을 사용하여 습식 식각 공정을 거쳐서 스토리지전극(130)의 웰내에 잔류하는 상기 보호막 잔류물(155a)과 희생막(115)을 제거한다. 다음에 스토리지전극(130)상에 유전막(135) 및 플레이트 전극(140)을 차례로 형성하여 캐패시터(145)를 완성한다.
이 후에, 통상의 반도체 소자의 제조공정에 따라 트랜지스터 및 커패시터(145)가 형성된 DRAM 소자를 완성한다.
상술한 메모리 소자의 제조방법에 의하면, 스토리지전극을 형성하기 위하여 HSG 실리콘막(150)이 도포된 폴리실리콘으로 구성된 제2 도전층(175)과 보호막(155)을 산화물 에칭 장치와 폴리실리콘 에칭 장치에서 별도의 에칭 가스를 사용하여 에치백 한다. 이와 같이 별도의 에칭 공정에 따라서 식각을 하는 경우에는 에치백 이후의 상면의 프로파일이 좋지 않다. 즉, 먼저 보호막(155)을 에치백하는 경우에는 산화물 장치에서 폴리실리콘으로 구성된 제2 도전층(175)과 HSG 실리콘막(150)이 노출되도록 식각한다. 이 경우에는 산화물의 식각속도가 폴리실리콘의 식각속도보다 빠르므로, 도 1h에 도시한 바와 같이, 폴리실리콘으로 구성된 제2 도전층(175)과 HSG 실리콘막(150)이 위로 솟아 오른 모양의 프로파일이 만들어진다. 다음에, 폴리실리콘 에칭 장치를 사용하여, 제2 도전층(175)과 HSG 실리콘막(150)의 상부를 에칭하는 경우에는, 폴리실리콘의 에칭 속도가 산화 실리콘의 식각 속도보다 빠르므로, 도 1i에 도시한 바와 같이 폴리실리콘으로 구성된 부분이 아래로 내려가고, 산화 실리콘으로 구성된 부분들은 위로 올라오는 프로파일이 형성된다.
도 3a는 도 1i의 A부분을 확대 도시한 단면도이고, 도 3b는 도 3a에서 희생막(115)의 습식 식각 공정을 수행하는 경우의 단면도이다. 도 1i에 도시한 바와 같은 프로파일을 갖는 반도체 기판를 이후 산화 실리콘 제거를 위한 습식 에칭 공정을 통하여 희생막(115)과 보호막 잔류물(155a)을 제거하게 된다. 이러한 습식 에칭 공정을 도 3b에 나타낸 바와 같이, 수행하는 경우에는, 도 3a에 도시한 바와 같은 최상층 부분의 HSG 폴리실리콘 입자(H)가 떨어져서 인근하는 다른 커패시터나 소자와의 전기적 도통을 초래하는 폴리실리콘 브리지를 형성하게 되어 반도체 장치의 수율을 떨어뜨린다.
이러한 폴리실리콘 브리지는 반도체 기판의 에지 부분에 형성된 제2도전층에 의하여도 발생한다. 따라서, 반도체 기판의 에지부분에 형성된 폴리실리콘을 제거하기 위하여 포토 리소그래피 공정을 추가로 수행한다.
도 2a 내지 도 2f는 도 1d 내지 도 1i의 공정에서 반도체 기판의 에지 부분에 대하여 추가로 수행되는 포토 리소그래피 공정을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 도 1d에서 나타낸 바와 같이, 산화실리콘로 구성된 희생층(115)을 형성한 후, 포토레지스트막(120)을 도포한다.
도 2b를 참조하면, 도 1e에 나타낸 바와 같이, 포토레지스트막(120)을 통상의 사진 공정에 의하여 각 셀마다 구분된 홀을 형성하기 위한 포토 레지스트 패턴(120a, 120b)을 형성한다. 이 때, 반도체 기판의 주변 에지부상에 형성되는 포토 레지스트 패턴(120b)은 주변 에지부를 점유하도록 형성되기 때문에 셀영역에 형성되는 포토 레지스트 패턴(120a)보다는 큰 크기를 갖는다. 다음에 포토 레지스트 패턴(120a, 120b)을 에칭 마스크로 사용하여 희생막(115)을 식각하여 희생막에 커패시터를 형성하기 위한 다수의 홀(125)들을 형성한다. 이 때, 반도체 기판의 에지부상에 는 포토 레지스트 패턴(120b)에 대응하여 큰 크기를 갖는 희생막 패턴(115a)이 형성된다.
도 2c를 참조하면, 도 1f에 도시한 바와 같이, 포토레지스트 패턴(120a, 120b)을 스트립이나 아슁으로 제거한 후, 상기 콘택(170)상 및 희생막(115)의 측벽에 제2 도전층(175)을 형성한다. 이 때, 희생막(115)의 주변부인 기판의 에지부상에 형성된 희생막 패턴(115a) 측벽 및 기판의 에지부위상에도 제2 도전층(175)이 형성된다. 다음에, 제2 도전층(175)상에 HSG 실리콘막(150)을 형성한다.
도 2d를 참조하면, 도 1g에 나타낸 바와 같이, HSG 실리콘막(150)이 형성된 폴리실리콘막(130a) 상에 산화실리콘으로 구성된 USG(Undoped Silicate Glass)을 저압 화학기상증착 방법으로 침적시켜 보호막(155)을 형성한다.
다음에 도 1h 및 1i에 나타낸 바와 같이 보호막(155) 및 제2 도전층(175)을 에치백한다. 이 때, 반도체 기판의 에지부분에 형성된 폴리실리콘은 에치백 공정이후 잔류하는 것을 방지하기 위하여 도 2d 및 2e에 나타낸 바와 같이 반도체 기판 에지부분을 노광하여 에지부분의 보호막(155)을 미리 제거한다.
즉, 도 2d에서, 보호막(155)상의 전면에 포토 레지스트를 도포하여 제2 포토레지스트막(157)을 형성한다.
다음에, 도 2e를 참조하면, 반도체 기판의 에지부분만을 선택적으로 노광한 후, 현상하여 에지부분의 포토 레지스트를 제거하여 반도체 기판의 주변부에 형성된 보호막(155)을 노출시킨다. 따라서, 반도체 기판의 주변부의 보호막(155)을 노출시키는 제2 포토레지스트 패턴(157a)이 얻어진다. 제2 포토레지스트 패턴(157a)을 에칭마스크로 사용하여 주변부의 보호막(155)을 에칭하여 제거한다. 그러면, 점선으로 나타낸 보호막(155)의 주변부(155b)가 제거되면서, 주변부에 형성된 HSG 실리콘막(150)이 노출된다. 다음에, 폴리실리콘 식각액을 사용하여, 점선으로 도시되어 있고, 반도체 기판의 에지부상에 형성되어 있는 제2 도전층(175a) 및 HSG 실리콘막(150a)을 습식 식각 방법으로 제거한다. 다음에, 제2 포토 레지스트 패턴(157a)을 스트립핑하여 제거한다.
도 2e단계 후, 도 1h에 도시한 바와 같이 보호막(155)을 에치백한다. 그러면 도 2f에 도시한 바와 같이, 반도체 기판의 에지부상에는 보호막 잔류물(155a)과 반도체 기판의 에지부상에 형성되어 있는 제2 도전층(175a) 및 HSG 실리콘막(150a)이 남지 않게 된다. 이 때, 희생막(115)과 보호막(155)은 동일한 산화 실리콘을 주성분으로 하여 형성되어 있기 때문에, 반도체 기판의 에지부상의 희생막 패턴(115a)도 보호막 에치백 시에 부분적으로 제거될 수 있다.
도 2g를 참조하면, 도 1i에 나타낸 바와 같이, 보호막 잔류물(155a)을 에칭 마스크로 사용하여 희생층(115) 및 희생층 패턴(115a)의 상부가 노출될 때까지 HSG 실리콘층(150)과 제2 도전층(175)을 에치백한다. 그러면, 도시한 바와 같이, 반도체 기판의 에지부분상에 형성된 HSG실리콘층(150)과 제2 도전층(175)은 제거되어, 실리콘 브리지를 형성의 방지하게 된다.
상술한 방법에 의하면, 실리콘 브리지의 형성을 방지하기 위하여 보호막과 제2 도전층을 에치백하기 전에 반도체 기판의 에지부분상에 형성된 보호막을 미리 제거하여 반도체 기판의 에지부분상에 형성된 폴리실리콘을 노출시킨 후, 습식 식각에 의해 미리 제거한다. 따라서, 이를 위한 포토레지스트 도포, 현상 및 식각 공정을 반도체 기판의 에지부분만을 위하여 수행하여야 한다.
상술한 문제점을 감안하여, 본 발명의 제1의 목적은 커패시터 제조시에 폴리실리콘과 산화 실리콘을 효과적으로 에치백하여 폴리실리콘 잔류물에 의한 폴리실리콘 브리지의 형성을 방지할 수 있는 폴리실리콘과 산화 실리콘의 드라이 에칭용 가스 조성물을 제공하는 것이다.
본 발명의 제2의 목적은 상기한 드라이 에칭용 가스 조성물을 사용하여 폴리실리콘과 산화 실리콘을 에칭하는 드라이 에칭 방법을 제공하는 것이다.
본 발명의 제3의 목적은 폴리실리콘층을 이용하여 커패시터를 제조하는 공정에서 폴리실리콘 브리지의 형성을 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 것이다.
도 1a 내지 도 1j 는 종래의 실린더형 구조의 커패시터를 갖는 반도체 메모리 소자의 제조공정을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 도 1d 내지 도 1i의 공정에서 반도체 기판의 에지 부분에 대하여 추가로 수행되는 포토 리소그래피 공정을 설명하기 위한 단면도들이다.
도 3a는 도 1i의 A부분을 확대 도시한 단면도이고, 도 3b는 도 3a에서 희생막(115)의 습식 식각 공정을 수행하는 경우의 단면도이다.
도 4a 및 4i는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5f는 도 4d 내지 도 4i의 공정에서 반도체 기판의 에지 부분에 대하여 추가로 수행되는 공정을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명〉
270 : 기판 275 : 필드 산화막
280 : 게이트 산화막 285 : 폴리실리콘 패턴
290 : 절연막 패턴 295 : 게이트 전극
300: 스페이서 305 : 소오스/드레인 영역
306 : 콘택홀 315 : 희생막
320a, 320b : 포토레지스트 패턴 325 : 홀
330 : 스토리지전극 335 : 유전막
340 : 플레이트 전극 350, 350b : HSG 실리콘막
350a : HSG 실리콘 막 패턴
355 : 보호막 355a, 355b: 보호막 잔류물
360 : 층간절연막 365 : 제1 도전층
370 : 콘택 375 : 제2 도전층
375a, 375b: 제2 도전층 패턴 500 : 클램프
상술한 제1의 목적을 달성하기 위하여 본 발명은, 폴리실리콘과 산화물을 실질적으로(substantially) 동일한 에칭 속도로 동시에 에치백하기 위하여 사불화 탄소와 질소 가스로 구성된 드라이 에칭용 가스 조성물을 제공한다. 이 때, 상기 폴리실리콘의 에칭속도와 상기 산화물의 에칭 속도의 비는 0.8 내지 1.2 : 1, 바람직하게는 0.9 내지 1.1 : 1 인 것이 바람직하다. 상기 사불화 탄소와 질소 가스의 혼합비는 25 내지 40:1, 바람직하게는 28 내지 38:1 이다.
상술한 본 발명의 제2의 목적을 달성하기 위하여 본 발명은 반도체 기판상에 형성된 폴리실리콘층과 상기 폴리실리콘층을 덮은 산화물층을 동일한 에칭 가스를 사용하여 실질적으로(substantially) 동일한 에칭 속도로 동시에 에칭하는 단계로 구성된 반도체 장치의 제조 방법을 제공한다.
상기 폴리실리콘층과 산화물층의 에칭은 사불화탄소와 질소가스의 혼합가스를 사용하여 약 5 내지 20mTorr의 압력에서 수행한다.
상술한 본 발명의 제3의 목적을 달성하기 위해 본 발명은, 반도체 기판상에 각 셀 단위로 정의되는 개구부를 갖는 절연막을 형성하는 단계; 상기 절연막상, 상기 개구부의 내면, 상기 개구부에 의해 노출된 하지층의 표면상에 연속적으로 폴리실리콘으로 구성된 제1 도전층을 형성하는 단계; 상기 제1 도전층상에 상기 개구부를 매립하도록 산화 실리콘으로 구성된 보호막을 형성하는 단계; 상기 보호막 및 상기 제1 도전층을 동일한 에칭 속도로 동시에 상기 절연막의 상부가 노출될 때까지 에치백하여 각 셀 단위별로 한정된 제1 도전층 패턴을 형성하는 단계; 상기 보호막과 절연막을 제거하는 단계; 및 상기 제1 도전층 패턴상에 유전체층과 제2 도전층을 형성하여 커패시터를 완성하는 단계로 구성된 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 도전층상에 HSG 폴리실리콘층을 형성하여 조면화된 표면을 형성할 수 있다.
본 발명의 일 실시예에 의하면, 상기 에치백 단계의 수행시에 상기 반도체 기판의 에지 상부를 물리적으로 커버하여 상기 에치백 단계에서 사용되는 에칭가스로부터 상기 반도체 기판의 에지 상에 형성된 제1 도전층과 보호막을 보호한다. 이 때, 물리적으로 커버하는 방법으로서는 상기 반도체 기판의 에지 상부를 클램프를 사용하는 방법을 들 수 있다.
본 발명에 의하면, 동일한 에칭 설비에서 동일한 속도로 폴리실리콘과 산화물층을 동시에 실질적으로 동일한 에칭 속도로 에칭하여 제거할 수 있다. 따라서, 폴리실리콘과 산화물로 된 복합층을 효과적으로 제거할 수 있고, 양호한 상면 프로파일을 얻을 수 있다. 특히, HSG 폴리실리콘을 이용한 반도체 메모리 장치의 커패시터의 제조 공정에서 폴리실리콘으로 이루어진 도전층과 이 도전층의 주변에 형성되는 산화물로 이루어진 산화물층으로 이루어진 복합층을 에치백하여 커패시터 스토리지전극용 폴리실리콘 패턴을 형성하는 경우에, 후속 공정에서 폴리실리콘 입자들이 떨어져 나와 형성되는 폴리실리콘 브리지를 예방할 수 있다.
본 발명은 또한 반도체 기판상에 각 셀 단위로 정의되는 개구부를 갖는 절연막을 형성하는 단계; 상기 절연막상, 상기 개구부의 내면, 상기 개구부에 의해 노출된 하지층의 표면상에 연속적으로 폴리실리콘으로 구성되고 상기 개구부마다 웰이 형성된 제1 도전층을 형성하는 단계; 상기 제1 도전층상에 상기 웰을 매립하도록 산화 실리콘으로 구성된 보호막을 형성하는 단계; 상기 반도체 기판의 주변의 상부 에지부를 물리적으로 커버하면서, 상기 보호막 및 상기 제1 도전층을 상기 절연막의 상부가 노출될 때까지 에치백하여 각 셀 단위별로 한정된 제1 도전층 패턴을 형성하는 단계; 상기 에칭 후의 보호막 잔류물과 절연막을 제거하는 단계; 및 상기 제1 도전층 패턴상에 유전체층과 제2 도전층을 형성하여 커패시터를 완성하는 단계로 구성된 반도체 장치의 커패시터 제조 방법을 제공한다.
보호막의 에칭 공정과 폴리실리콘으로 이루어진 도전층을 에치백할 때, 반도체 기판의 주변부를 클램프를 사용하여 커버하는 경우에는, 반도체 기판의 에지부에 형성된 폴리실리콘을 제거하기 위한 사진 식각 공정이 필요하지 않게 되어 반도체 장치의 생산성을 향상시킬 수 있다.
이하, 본 발명을 상세하게 설명한다.
본 발명에 따른 드라이 에칭용 가스 조성물은 사불화 탄소와 질소 가스로 구성된다.
종래 산화 실리콘에 폴리실리콘으로 되어 있는 복합층에서 폴리실리콘을 선택적으로 에칭하기 위하여 사용되어 왔던 사염화 탄소(CCl4)와 아르곤 가스의 혼합물, 사불화탄소(CF4)와 산소의 혼합가스, CF3Cl 가스, 불화 탄소계 화합물과 염소가스의 혼합물 등이나, 산화 실리콘을 선택적으로 에칭하기 위하여 사용되어 왔던 사불화 탄소, C2F4가스, CHF3가스등을 주성분으로 사용하는 경우에는 폴리실리콘과 산화 실리콘의 에칭 속도의 비가 커서 동시에 에칭하기는 적합하지 않다.
불화 탄소계 화합물은 플라즈마가 인가된 상태에서 실리콘과 반응성이 있는 불소가 방출되기 때문에 에칭 가스의 주성분으로 널리 사용된다. 산화 실리콘과 폴리실리콘은 플라즈마가 인가된 상태에서 불화 탄소계 화합물과 반응하여 SiF4등과 규불화물을 생성한다. 사불화 탄소(CF4)만으로는 산화물에 대한 에칭율이 높다.
본 발명자 등은 반복적인 실험결과 폴리실리콘 에칭 장비에서 사불화 탄소에 질소 가스를 첨가함으로써 폴리실리콘에 비하여 산화 실리콘에 대한 에칭 속도를 감소시킨다. 따라서, 사불화 탄소와 질소가스만으로 이들을 적정한 비율로 혼합하는 경우에는 산화물에 대한 폴리실리콘의 에칭 선택비가 약 1로 될 수 있음을 발견하였다.
본 발명자 등은 반도체 기판상에 폴리실리콘과 산화 실리콘을 증착하고, 이를 플라즈마를 사용하여 동시에 에칭하는 실험을 반복하였다. 압력, 사불화탄소, 질소 가스, 산소 가스의 유량을 변경시켜 가면서 폴리실리콘과 산화 실리콘에 대한 에칭 속도를 측정하였다.
하기 표 1에 TCP(Transformer Coupled Plasma) 폴리실리콘 에칭 장비에서 산화 실리콘과 폴리실리콘에 대한 에칭 속도를 측정한 결과를 나타낸다.
압력(mTorr) TCP출력(Watts) CF4가스량(단위: sccm) 질소 가스량(단위: sccm) 산소가스량(단위: sccm) 산화물에칭속도(Å/분) 폴리실리콘 에칭 속도(Å/분) 산화물에 대한 폴리실리콘의 에칭 선택비
10 450 100 3 2656 2326 1.4
13 200 100 5 1136 850 0.7
10 500 150 5 2198 2491 1.1
10 600 180 5 2602 2709 1.0
산화물과 폴리실리콘으로 구성된 층의 동시에 에치백하기 위하여 상기 폴리실리콘의 에칭속도와 상기 산화물의 에칭 속도의 비인 선택비는 1인 것이 가장 이상적이다. 그렇지만, 실제로는 선택비를 1로 조정할 수는 없고, 1에 가까울수록 바람직하다. 실질적으로 산화물에 대한 폴리실리콘의 에칭속도비가 1.1인 경우에도 충분하게 산화물과 폴리실리콘으로 구성된 층을 동시에 에치백하는 공정에 적용할 수 있다. 따라서, 실질적으로 동일하다는 것은 폴리실리콘과 산화 실리콘의 에칭 속도가 1에 가까우면서 폴리실리콘과 산화 실리콘의 복합층의 상면이 지나치게 굴곡되지 않도록 하는 정도로 에칭속도의 비가 차이가 나는 정도를 의미한다. 이러한 경우이면, 충분하게 HSG 폴리실리콘 입자가 떨어져 나와 폴리실리콘 브리지를 형성하는 것을 방지할 수 있다. 에칭 공정상의 마진과 얻어지는 산화물과 폴리실리콘을 에칭한 후의 복합층의 상부 프로파일을 고려하면, 상기 폴리실리콘의 에칭속도와 상기 산화물의 에칭 속도는 0.8 내지 1.2:1, 바람직하게는 1.1 내지 0.9:1 이다.
이 때, 질소 가스에 대한 사불화 탄소의 혼합 비율(부피비)이 25:1 보다 낮으면 폴리실리콘의 에칭 속도에 비하여 산화물에 대한 에칭 속도가 빨라져서 바람직하지 않고, 질소가스에 대한 사불화 탄소의 혼합 비율이 40:1보다 높으면, 산화물의 에칭 속도에 비하여 폴리실리콘의 에칭 속도가 빨라져서 바람직하지 않다. 따라서, 상기 사불화 탄소와 질소 가스의 혼합비는 25 내지 40:1, 바람직하게는 28 내지 38:1로 조정하는 것이 바람직하다.
이 때, 장치의 압력이 5mTorr보다 낮으면, 사불화 탄소의 량이 적어서 에칭 시의 반응이 느려서 적절한 선택비를 얻기가 어려우며, 20mTorr를 초과하는 경우에는 선택비의 조절이 곤란하여 바람직하지 않다. 따라서, 상기 폴리실리콘층과 산화물층의 에칭은 사불화탄소와 질소가스의 혼합가스를 사용하여 5 내지 20mTorr의 압력에서 수행한다.
본 발명에 의하면, 반도체 기판상에 요철부를 갖는 폴리실리콘층과 상기 폴리실리콘을 덮은 산화물층을 동일한 에칭 가스를 사용하여 실질적으로(substantially) 동일한 에칭 속도로 동시에 에치백한다. 이 때, 사용할 수 있는 에칭 가스로서는 사불화 탄소와 질소 가스의 혼합물을 사용할 수 있다.
에칭 공정을 수행하는 데 장치에 대한 특별한 제한은 없다. 그렇지만, 폴리실리콘을 에칭하기 위한 폴리실리콘 에칭 장치에서 수행하는 것이 바람직하다. 이러한 경우에 사불화 탄소의 주입시에 상술한 바와 같은 적정량의 질소 가스를 부가적으로 도입함으로써 폴리실리콘과 산화물을 동시에 에칭할 수 있다. 이 때, 상술한 바와 같이, 장치의 압력은 5 내지 20mTorr의 압력에서 유지된다. 또한, 사불화 탄소와 질소 가스는 일정한 유량비, 예를 들면 25 내지 40 대 1, 바람직하게는 28 내지 38 : 1의 비율로 에칭 장치에 도입하면서 수행한다.
이하 첨부한 도면들을 참조하여 상술한 드라이 에칭 가스를 이용하여 반도체 메모리 소자의 제조방법의 일 실시예를 상세하게 설명한다.
도 4a 및 4i는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a에 도시한 바와 같이, 실리콘(Si)과 같은 반도체로 이루어진 기판(270) 상에 실리콘부분산화법(LOCOS)을 이용하여 각 소자의 액티브 영역을 한정하는 필드 산화막(275)을 형성한 후, 필드 산화막(275)에 의해 한정된 상기 액티브 영역에 열산화법(thermal oxidation)으로 얇은 게이트 산화막(280)을 형성한다. 상기 필드 산화막(275)은 약 2000∼6000Å 정도의 두께로 형성되며, 게이트 산화막(280)은 약 40∼200Å의 두께를 갖는다.
필드 산화막(275) 및 게이트 산화막(280)이 형성된 기판(270)의 전면에 제1 폴리실리콘막 및 산화실리콘로 이루어진 제1 절연막을 순차적으로 침적한 후, 제1 폴리실리콘막과 제1 절연막을 식각하여 게이트 산화막(280) 및 필드 산화막(275) 상에 각기 폴리실리콘 패턴(285) 및 절연막 패턴(290)을 포함하는 게이트 전극(295)을 형성한다.
이 경우, 폴리실리콘 패턴(285)은 저압 화학기상증착(LPCVD) 방법으로 적층된 약 500∼4000Å의 두께를 갖는 제1 폴리실리콘막을 식각하여 형성되며, 절연막 패턴(290)은 저압 화학기상증착 또는 플라즈마증대 화학기상증착(PECVD) 방법을 이용하여 적층된 약 500∼2000Å 정도의 두께를 갖는 제1 절연막을 식각하여 형성된다.
계속하여, 게이트 전극(290)이 형성된 기판(270) 상에 HTO(High Temperature Oxide)와 같은 산화물을 저압 화학기상증착 방법 내지 플라즈마증대 화학기상증착 방법으로 약 1000∼4000Å 정도의 두께로 침적하여 제2 절연막을 형성한 다음, 적층된 제2 절연막을 이방성 식각하여 각 게이트 전극(295)의 측벽에 스페이서(300)를 형성한다.
다음에, 게이트 전극(295)을 마스크로 이용하면서 상기 액티브 영역에 이온주입 공정으로 불순물을 주입하여 트랜지스터의 소오스/드레인 영역(305)을 형성한다. 메모리 소자의 액세스 트랜지스터로는 메모리 소자에 통상적으로 적용되는 CMOS 트랜지스터뿐만 아니라 FET 내지 MOFET 등 기타 다른 형태의 소자로 액세스 트랜지스터도 채택 가능하다.
다음에, 게이트 전극(295)이 형성된 기판(270)의 전면에 BPSG 또는 PSG로 이루어진 층간절연막(360)을 침적한다. 층간절연막(360)은 저압 화학기상증착 내지 플라즈마증대 화학기상증착 방법으로 약 2000∼10000Å 정도의 두께를 갖도록 적층된다. 이어서, 후속하는 증착 및 패터닝 공정을 위하여 CMP(chemical mechanical polishing) 공정으로 층간절연막(360)의 상부를 평탄화시킨다.
본 실시예에 있어서, 비록 도시하지는 않았으나 후에 희생막(315)을 식각하는 동안 층간절연막(360)이 함께 식각되는 것을 방지하기 위하여 질화물로 이루어진 식각방지막을 평탄화된 층간절연막(360)의 상부에 형성할 수 있다.
도 4b를 참조하면, 상기 층간절연막(360)을 통상의 포토리소그래피법에 따라서, 소오스/드레인 영역(305)을 노출시키는 콘택홀(306)을 형성한 다음, 상기 콘택홀(306)의 내부를 채우면서 층간절연막(360)의 상부에 제1 도전층(365)을 형성한다. 제1 도전층(365)은 폴리실리콘을 저압 화학기상증착 방법으로 침적하여 형성된다.
도 4c를 참조하면, 상기 제1 도전층(365)을 CMP 공정 또는 에치백 공정을 이용하여 식각함으로써, 상기 콘택홀 내에 소오스/드레인 영역(305)에 접촉되는 콘택(370)을 형성한다.
도 4d를 참조하면, 상기 콘택(370) 및 층간절연막(360) 상에 산화물로 구성된 희생막(315)을 형성한다. 상기 희생막(315)은 BPSG, PSG 또는 USG와 같은 산화물을 사용하여 형성한다. 예를 들면, 트랜지스터가 형성된 기판(270)의 전면에 반응가스로 TEOS(tetraethylorthosilicate)를 사용하고, BPSG막을 약 10000Å이상, 예를 들면 13,000Å 정도의 두께로 증착하여 형성한다.
도 4e를 참조하면, 상술한 방법에 따라 형성된 희생막(315) 상에 포토레지스트막을 도포한 다음, 사진식각 공정에 의하여 포토레지스트 패턴(320)을 형성한다. 계속하여, 포토레지스트 패턴(320)을 마스크로 이용하여 희생막(315)을 식각함으로써, 희생막(315)에 상기 콘택(370)을 노출시키는 개구부인 홀(325)을 형성한다. 이때, 콘택(370)과 콘택(370)주위의 하지층의 일부가 홀(325)에 의해 노출된다.
도 4f를 참조하면, 포토레지스트 패턴(320)을 제거한 다음, 상기 콘택(370)상 및 희생막(315)의 측벽에 제2 도전층(375)을 형성한다. 제2 도전층(375)은 폴리실리콘을 저압 화학기상증착 방법으로 500Å의 두께로 침적하여 형성한다. 그러면, 각 셀마다 하나의 웰(또는 그루브)이 형성되어 있는 폴리실리콘층이 얻어진다. 이러한 웰(또는 그루브)이 형성됨에 따라서, 요철부가 형성된 제2 도전층(375)이 얻어진다.
다음에, 희생막(315) 및 소오스/드레인 영역(305) 상에 침적된 폴리실리콘으로 구성된 제2 도전층(375)상에 HSG 실리콘막(350)을 형성한다. 이때, 고진공 내지 약 10－7torr 이하의 압력 및 약 400∼600℃의 온도가 유지되는 감압(pressure-reduced) 화학기상증착 챔버 내에서 반응가스로 Si2H6를 사용하여 제2 도전층(375)의 웰 내면 즉 측벽 및 하부 표면에 HSG 실리콘막(350)을 300 내지 500Å의 두께로 형성한다.
도 4g를 참조하면, HSG 실리콘막(350)이 형성된 제2 도전층(375)상에 보호막(355)으로 실리콘 산화막(Undoped Silicate Glass)을 저압 화학기상증착 방법으로 침적시킨다. 보호막(355)은 스토리지전극의 형성을 위한 식각 공정시, 제2 도전층(375) 상에 형성된 HSG 실리콘막(350)을 보호하는 역할을 한다. 상기 보호막(355)은 제2 도전층(375)의 요부인 웰(또는 그루브)를 완전하게 매립하면서 비교적 평탄한 상면을 갖도록 형성된다.
도 4h를 참조하면, 보호막(355), 도전층(375) 및 HSG 실리콘막(350)을 동시에 에치백한다.
에치백 공정은 TCP 폴리실리콘 에칭 장비를 사용하여 수행한다. 이 때, 압력은 5 내지 20mTorr, 바람직하게는 약 10mTorr이다. 출력은 600 TCP Watts로, 바이어스 출력은 200 Watts로 유지하고, 사불화 탄소는 180sccm(standard cubic centimeter per minute)의 유속으로 질소 가스는 5sccm의 유속으로 가스를 유입한다. 그러면, 상기 표 1에 나타낸 바와 같이, 산화물의 에칭속도는 분당 약 2602Å이고, 폴리실리콘의 산화 속도는 분당 약 2709Å이다. 즉, 산화물에 대한 폴리실리콘의 선택비는 1.04로서 거의 1에 가까운 값이 얻어진다.
이와 같은 조건에서 에치백 공정을 수행함으로써, 보호막(355)은 상기 웰내에 보호막 잔류물(355a)을 남기고, 희생막(315)의 상부에 형성되어 있는 제2 도전층(375)과 HSG 실리콘막(350)은 에칭되어, 각 셀마다 실린더 형상의 제2 도전층 패턴(375a)과 HSG 실리콘 막 패턴(350a)으로 구성된 스토리지전극(330)이 형성된다. 따라서, 도시한 바와 같이, 에치백 이후에 제2 도전층 패턴(375a)과 보호막 잔류물(355a) 및 희생층의 높이가 거의 동일한 평탄한 면을 얻을 수 있다.
도 4i를 참조하면, 기판(270)전체를 산화실리콘을 제거할 수 있는 BOE(Buffered Oxide Etchant)와 같은 식각액을 사용하여 습식 식각 공정을 거쳐서 스토리지전극(330)의 웰내에 잔류하는 상기 보호막 잔류물(355a)과 희생막(315)을 제거한다. 다음에 스토리지전극(330)상에 유전막(335) 및 플레이트 전극(340)을 차례로 형성하여 캐패시터(345)를 완성한다.
이 후에, 통상의 반도체 소자의 제조공정에 따라 트랜지스터 및 커패시터(345)가 형성된 DRAM 소자를 완성한다.
상술한 메모리 소자의 제조방법에 의하면, 스토리지전극을 형성하기 위하여 HSG 실리콘막이 도포된 폴리실리콘으로 구성된 제2 도전층과 보호막을 동일한 에칭 장치에서 동일한 에칭 가스를 사용하여 에치백한다. 이 때, 상기 제2 도전층과 보호막의 에칭 속도를 실질적으로 동일하게 함으로써 에치백 공정이후에 도 4h에 도시한 바와 같이, 평탄성이 양호한 프로파일의 상면이 얻어진다.
따라서, 종래에서와 같이, 제2 도전층 패턴의 상부에 형성되어 있는 폴리실리콘 입자가 떨어질 염려가 줄어들게 되어 폴리실리콘 브리지의 형성을 방지할 수 있다.
또한, 종래의 산화 실리콘으로 구성된 보호막의 에칭공정과 폴리실리콘으로 구성된 제2 도전층의 에칭 공정을 별도의 설비와 별도의 에칭 가스를 이용하여 각각 에칭 공정을 수행하여야 했으나, 상술한 방법에 의하면 단일 에칭 설비에서 단일 에칭 공정으로 동시에 에치백 공정을 수행할 수 있다. 따라서, 공정 설비의 효율이 증대할 뿐만 아니라, 생산성도 향상된다.
도 5a 내지 도 5f는 도 4d 내지 도 4i의 공정에서 반도체 기판(또는 웨이퍼)의 에지부분에 대하여 추가로 수행되는 공정을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 4d에서 나타낸 바와 같이, 산화실리콘로 구성된 희생층(315)을 형성한 후, 포토레지스트막(320)을 도포한다.
도 5b를 참조하면, 도 4e에 나타낸 바와 같이, 포토레지스트(320)를 통상의 사진 공정에 의하여 각 셀마다 구분된 홀을 형성하기 위한 포토 레지스트 패턴(320a, 320b)을 형성한다. 이 때, 기판의 에지 상부에 형성되는 포토 레지스트 패턴(320b)은 비교적 중앙부에 형성되는 포토 레지스트 패턴(320a)과는 구별되게 형성된다. 다음에 포토 레지스트 패턴(320a, 320b)을 에칭 마스크로 사용하여 희생막(315)을 식각하여 희생막에 커패시터를 형성하기 위한 다수의 홀(325)들을 형성한다. 그러면, 반도체 기판의 에지상에는 반도체 기판 중심부와는 달리 넓은 희생막 패턴(315a)이 형성된다.
도 5c를 참조하면, 도 4f에 도시한 바와 같이, 포토레지스트 패턴(320a, 320b)을 스트립이나 아슁으로 제거한 후, 상기 콘택(370)상 및 희생막(315)의 측벽에 제2 도전층(375)을 형성한다. 이 때, 희생막(315)의 주변부인 에지부분의 측벽 및 기판의 에지부위상에도 제2 도전층(375)이 형성된다. 다음에, 제2 도전층(375)상에 HSG 실리콘막(350)을 형성한다.
도 5d를 참조하면, 도 4g에 나타낸 바와 같이, HSG 실리콘막(350)이 형성된 제2 도전층(375)상에 산화실리콘으로 구성된 USG(Undoped Silicate Glass)을 저압 화학기상증착 방법으로 침적시켜 보호막(355)을 형성한다.
도 5e를 참조하면, 도 4h에 나타낸 바와 같이 보호막(355) 및 제2 도전층(375)을 동시에 에치백한다. 에치백 공정을 수행함으로써, 도시한 바와 같이, 보호막(355)은 상기 웰내에 보호막 잔류물(355a)을 남기고, 희생막(315)의 상부에 형성되어 있는 제2 도전층(375)과 HSG 실리콘막(350)은 에칭되어, 각 셀마다 실린더 형상의 제2 도전층 패턴(375a)과 HSG 실리콘 막 패턴(350a)으로 구성된 스토리지전극(330)이 형성된다. 이 때, 반도체 기판의 에지부상에는 도시한 바와 같이, 클램프(500)를 사용하여 반도체 기판의 에지 상부를 물리적으로 커버(혹은 마스킹) 한다. 클램프는 상기 에치백 공정에서 반도체 기판의 주변부가 드라이 에칭 가스에 노출되는 것을 방지한다. 이 때, 커버되는 거리 L은 반도체 기판의 단부에서 약 2mm정도이다. 클램프?? 통상적으로 알루미늄과 같은 금속재로 만들어지며, 반도체 기판의 에지단부를 둘러싸도록 웨이퍼와 같이 플랫존을 갖는 고리상으로 형성된다.
도 5f를 참조하면, 기판(270)을 산화실리콘을 제거할 수 있는 BOE(Buffered Oxide Etchant)와 같은 산화물 식각액을 사용하여 습식 식각 공정을 거쳐서 스토리지전극(330)의 웰내에 잔류하는 상기 보호막 잔류물(355a)과 희생막(315)을 제거한다. 이 때, 반도체 기판의 에지부분에 형성된 희생막 패턴(315a)의 일부는 클램프에 의해 에칭 가스로부터 보호되어 희생막 잔류물(315b)이 잔류하게 된다. 습식 에칭은 등방성 특성을 갖지만, 희생막 패턴의 수평 길이가 두께에 비하여 훨씬 크기 때문에, 습식 공정에서 희생막 잔류물이 완전하게 제거되지는 않는다.
도 5g를 참조하면, 클램프(500)를 제거하고, 다음에 스토리지전극(330)상에 유전막(335) 및 플레이트 전극(340)을 차례로 형성하여 캐패시터(345)를 완성한다.
도시한 바와 같이, 반도체 기판의 에지부분상에 형성되고, 폴리실리콘으로 구성된 제2 도전층(375b)과 HSG 실리콘층(350b)은 상부에 존재하는 반도체 기판 에지부분의 보호막 잔류물(355b)과 하부에 희생층 잔류물(315b)에 의해 절연되면서 격리된다. 추후에 공정을 수행하더라고, 폴리실리콘으로 구성된 제2 도전층(375b)과 HSG 실리콘층(350b)으로부터 폴리실리콘이 떨어져 나와 폴리실리콘 브리지를 형성할 위험은 존재하지 않게 된다.
본 발명에 따른 드라이 에칭용 가스 조성물은 사불화 탄소와 질소가스로 구성된다. 이들 가스를 적절한 비율로 혼합하여 에칭 설비에 도입하는 경우에는 동일한 속도로 폴리실리콘과 산화물층을 동시에 실질적으로 동일한 에칭 속도로 에칭하여 제거할 수 있다. 따라서, 근래에 고집적화된 반도체 장치에서 많이 형성되는 폴리실리콘과 산화물로 된 복합층을 효과적으로 제거할 수 있다. 또한, 폴리실리콘과 산화물로 이루어진 복합층을 제거한 후의 양호한 상면 프로파일을 얻을 수 있어 후속 공정을 용이하게 수행할 수 있다.
예를 들면, 반도체 메모리 장치의 커패시터의 제조 공정에서 폴리실리콘으로 이루어진 도전층과 이 도전층의 주변에 형성되는 산화물로 이루어진 산화물층으로 이루어진 복합층을 상술한 바와 같은 드라이 에칭 가스를 사용하여 에치백하는 경우에 양호한 상면 프로파일을 갖는 커패시터 스토리지전극용 폴리실리콘 패턴을 형성할 수 가 있다. 이와 같은 양호한 프로파일을 가짐으로써, 후속 공정에서 폴리실리콘 입자들이 떨어져 나와 형성되는 폴리실리콘 브리지를 예방할 수 있다. 특히, HSG 실리콘을 이용하여 스토리지전극의 표면적을 증대시키고자 하는 경우에, 스토리지전극 패턴의 상부에 형성되어 있는 HSG 폴리실리콘 입자가 떨어질 염려가 현저하게 줄어들게 된다.
또한, 종래의 산화 실리콘으로 구성된 보호막의 에칭공정과 폴리실리콘으로 구성된 제2 도전층의 에칭 공정을 별도의 설비와 별도의 에칭 가스를 이용하여 각각 에칭 공정을 수행하여야 했으나, 상술한 방법에 의하면 단일 에칭 설비에서 단일 에칭 공정으로 동시에 에치백 공정을 수행할 수 있다. 따라서, 공정 설비의 효율이 증대할 뿐만 아니라, 생산성도 향상된다.
본 발명의 방법에 따라, 보호막의 에칭 공정과 폴리실리콘으로 이루어진 도전층을 에치백할 때, 반도체 기판의 주변부를 클램프를 사용하여 커버하는 경우에는 반도체 기판의 에지부에 형성된 폴리실리콘을 제거하기 위한 필요공정인 반도체 기판 에지부의 보호막 제거공정이 필요하지 않게 된다. 따라서, 1회의 포토레지스트 도포 공정, 노광 및 현상 공정, 반도체 기판 에지부상의 보호막 제거를 위한 식각 공정이 줄어들게 되어 반도체 장치의 생산성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 폴리실리콘과 산화실리콘을 실질적으로(substantially) 동일한 에칭 속도로 동시에 에치백하기 위하여 사불화 탄소와 질소 가스로 구성된 드라이 에칭용 가스 조성물.
  2. 제1항에 있어서, 상기 폴리실리콘의 에칭속도와 상기 산화실리콘의 에칭 속도의 비가 0.8 내지 1.2:1인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 질소 가스에 대한 사불화 탄소의 혼합비는 25 내지 40 : 1 인 것을 특징으로 하는 방법.
  4. 기판상에 형성된 폴리실리콘과 상기 폴리실리콘의 주변에 형성된 산화실리콘을 동일한 에칭 가스를 사용하여 실질적으로(substantially) 동일한 에칭 속도로 동시에 에칭하는 것을 특징으로 하는 폴리실리콘과 산화물의 에칭 방법.
  5. 제4항에 있어서, 상기 폴리실리콘의 에칭속도와 상기 산화실리콘의 에칭 속도의 비가 0.8 내지 1.2:1 인 것을 특징으로 하는 방법.
  6. 제4항에 있어서, 상기 폴리실리콘과 산화물의 에칭은 사불화탄소와 질소가스의 혼합가스를 사용하여 5 내지 20mTorr의 압력에서 수행하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 사불화 탄소와 질소 가스의 혼합비는 25 내지 40 : 1인 것을 특징으로 하는 방법.
  8. 제4항에 있어서, 상기 폴리실리콘은 요철부를 포함하고, 그 표면에는 HSG 폴리실리콘이 형성되어 있는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 산화실리콘은 상기 요부를 완전히 매립하면서 평탄한 상면을 갖는 것을 특징으로 하는 방법.
  10. 반도체 기판상에 각 셀 단위로 정의되는 개구부를 갖는 절연막을 형성하는 단계;
    상기 절연막상, 상기 개구부의 내면, 상기 개구부에 의해 노출된 하지층의 표면상에 연속적으로 폴리실리콘으로 구성되고 상기 개구부마다 웰이 형성된 제1 도전층을 형성하는 단계;
    상기 제1 도전층상에 상기 웰을 매립하도록 산화 실리콘으로 구성된 보호막을 형성하는 단계;
    상기 보호막 및 상기 제1 도전층을 실질적으로 동일한 에칭 속도로 동시에 상기 절연막의 상부가 노출될 때까지 에치백하여 각 셀 단위별로 한정된 제1 도전층 패턴을 형성하는 단계;
    상기 에칭 후의 보호막 잔류물과 절연막을 제거하는 단계; 및
    상기 제1 도전층 패턴상에 유전체층과 제2 도전층을 형성하여 커패시터를 완성하는 단계로 구성된 반도체 장치의 커패시터 제조 방법.
  11. 제10항에 있어서, 상기 제1 도전층과 보호막의 에칭은 사불화탄소와 질소가스의 혼합가스를 사용하여 5 내지 20mTorr의 압력에서 수행하는 것을 특징으로 하는 방법
  12. 제11항에 있어서, 상기 사불화 탄소와 질소 가스의 혼합비는 25 내지 40 : 1인 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 상기 제1 도전층상에 HSG 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제10항에 있어서, 상기 에치백 단계의 수행시에 상기 반도체 기판 에지 상부를 물리적으로 커버하여 상기 에치백 단계에서 사용되는 에칭가스로부터 상기 반도체 기판 에지 상부에 형성된 제1 도전층과 보호막을 보호하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 반도체 기판의 에지 상부를 클램프를 사용하여 물리적으로 커버하는 것을 특징으로 하는 방법.
  16. 반도체 기판상에 각 셀 단위로 정의되는 개구부를 갖는 절연막을 형성하는 단계;
    상기 절연막상, 상기 개구부의 내면, 상기 개구부에 의해 노출된 하지층의 표면상에 연속적으로 폴리실리콘으로 구성되고 상기 개구부마다 웰이 형성된 제1 도전층을 형성하는 단계;
    상기 제1 도전층상에 상기 웰을 매립하도록 산화 실리콘으로 구성된 보호막을 형성하는 단계;
    상기 반도체 기판의 에지상부를 물리적으로 커버하면서, 상기 보호막 및 상기 제1 도전층을 상기 절연막의 상부가 노출될 때까지 에치백하여 각 셀 단위별로 한정된 제1 도전층 패턴을 형성하는 단계;
    상기 에칭 후의 보호막 잔류물과 절연막을 제거하는 단계; 및
    상기 제1 도전층 패턴상에 유전체층과 제2 도전층을 형성하여 커패시터를 완성하는 단계로 구성된 반도체 장치의 커패시터 제조 방법.
  17. 제16항에 있어서, 상기 제1 도전층과 보호막의 에칭은 사불화탄소와 질소가스의 혼합가스를 사용하여 제1 도전층과 보호막을 동시에 실질적으로 동일한 속도로 에칭하는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 제1 도전층상에 HSG 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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